CN107195276B - 显示面板及驱动方法 - Google Patents

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Abstract

显示面板包含复数条闸极线以与门极驱动器。闸极驱动器包含复数个移位缓存单元。移位缓存单元每一者包含上拉电路、驱动电路以及下拉电路。上拉电路对移位缓存单元中第一节点进行充电。驱动电路耦接至第一节点，并根据第一节点的电压信号输出驱动脉冲信号至相应闸极线。下拉电路耦接至驱动电路，并根据第一节点的电压信号对闸极线之一个进行放电。移位缓存单元包含设置于第一侧的第一移位缓存单元，以及设置于第二侧的第二移位缓存单元。第一移位缓存单元中的下拉电路根据第一节点的电压信号对相应于第二移位缓存单元之闸极线进行放电。

Description

显示面板及驱动方法
技术领域
本揭示内容是关于一种显示面板，且特别是关于一种数组基板行驱动架构的显示面板。
背景技术
近来，各种液晶显示器的产品已经相当地普及。随着目前产品规格对分辨率以及尺寸的要求越来越高，边框要求越来越窄的情况下，习知的数组基板行驱动架构也面临窄边框下配线难度提高的问题，难以达到所需的规格。
另一方面，习知上采用数组基板行驱动架构的显示面板，则受限于驱动线头尾两端信号差异，导致放电时间不一致，进而产生显示画面上亮暗线问题。
因此，如何能改善显示面板之架构，降低驱动线头尾两端信号差异以解决亮暗线问题，实属当前重要研发课题之一，亦成为当前相关领域极需改进的目标。
发明内容
本揭示内容的一态样为一种显示面板。显示面板包含复数条闸极线以与门极驱动器。闸极驱动器包含复数个移位缓存单元。移位缓存单元每一者包含上拉电路、驱动电路以及第一下拉电路。上拉电路用以对移位缓存单元中第一节点进行充电。驱动电路电性耦接至第一节点，并用以根据第一节点的电压信号输出驱动脉冲信号至相应于移位缓存单元之闸极线。第一下拉电路于第一节点电性耦接至驱动电路，并用以根据第一节点的电压信号对该些闸极线之一者进行放电。该些移位缓存单元包含设置于显示面板的第一侧的第一移位缓存单元，以及设置于与第一侧相对的第二侧的第二移位缓存单元。第一移位缓存单元中的第一下拉电路根据第一节点的电压信号对相应于第二移位缓存单元之闸极线进行放电，其中同一条闸极线仅自该些移位缓存单元中一者接收该驱动脉冲信号进行驱动。
本揭示内容的另一态样为一种用于显示面板的驱动方法。显示面板包含复数条闸极线、设置于第一侧的第一移位缓存单元，以及设置于相异于第一侧的第二侧的第二移位缓存单元。驱动方法包含：由第一移位缓存单元中的上拉电路对第一移位缓存单元中的第一节点进行充电；由第一移位缓存单元中的驱动电路根据第一节点的电压信号输出驱动脉冲信号至相应于第一移位缓存单元之闸极线；以及由第一移位缓存单元中的第一下拉电路根据第一节点的电压信号对相应于第二移位缓存单元之闸极线进行放电；其中该些闸极线每一者仅自该第一移位缓存单元或该第二移位缓存单元中之一者接收该驱动脉冲信号进行驱动。
附图说明
图1为根据本揭示内容部分实施例所绘示的显示面板的示意图。
图2为根据本揭示内容部分实施例所绘示的移位缓存单元的示意图。
图3为根据本揭示内容部分实施例所绘示的移位缓存单元的具体电路图。
图4为根据本揭示内容部分实施例所绘示的电压波形图。
图5为根据本揭示内容其他部分实施例所绘示的移位缓存单元的具体电路图。
图6为根据本揭示内容部分实施例所绘示的显示面板的驱动方法的流程图。
具体实施方式
下文是举实施例配合所附图式作详细说明，以更好地理解本揭示内容的态样，但所提供之实施例并非用以限制本揭露所涵盖的范围，而结构操作之描述非用以限制其执行之顺序，任何由组件重新组合之结构，所产生具有均等功效的装置，皆为本揭露所涵盖的范围。此外，根据业界的标准及惯常做法，图式仅以辅助说明为目的，并未依照原尺寸作图，实际上各种特征的尺寸可任意地增加或减少以便于说明。下述说明中相同组件将以相同之符号标示来进行说明以便于理解。
在全篇说明书与申请专利范围所使用之用词(terms)，除有特别注明外，通常具有每个用词使用在此领域中、在此揭露之内容中与特殊内容中的平常意义。某些用以描述本揭露之用词将于下或在此说明书的别处讨论，以提供本领域技术人员在有关本揭露之描述上额外的引导。
此外，在本文中所使用的用词『包含』、『包括』、『具有』、『含有』等等，均为开放性的用语，即意指『包含但不限于』。此外，本文中所使用之『及/或』，包含相关列举项目中一或多个项目的任意一个以及其所有组合。
于本文中，当一组件被称为『连接』或『耦接』时，可指『电性连接』或『电性耦接』。『连接』或『耦接』亦可用以表示二或多个组件间相互搭配操作或互动。此外，虽然本文中使用『第一』、『第二』、…等用语描述不同组件，该用语仅是用以区别以相同技术用语描述的组件或操作。除非上下文清楚指明，否则该用语并非特别指称或暗示次序或顺位，亦非用以限定本发明。
请参考第1图。第1图为根据本揭示内容部分实施例所绘示的显示面板100的示意图。如第1图所示，在部分实施例中显示面板100采用单驱电路架构。显示面板100包含复数条闸极线G1～G10以与门极驱动器120。闸极驱动器120包含复数级的移位缓存单元SR1～SR10，分别用以驱动闸极线G1～G10所对应的像素。
根据本实施例，移位缓存单元SR1～SR10中对应于奇数列闸极线G1、G3、G5、G7以及G9的奇数级移位缓存单元SR1、SR3、SR5、SR7以及SR9设置于显示面板100的第一侧；对应于偶数列闸极线G2、G4、G6、G8以及G10的偶数级移位缓存单元SR2、SR4、SR6、SR8以及SR10设置于与第一侧相对的第二侧。
具体来说，在单驱电路架构的显示面板100中，奇数列闸极线G1、G3、G5、G7以及G9上的像素是分别由设置于第一侧的移位缓存单元SR1、SR3、SR5、SR7以及SR9驱动。相对地，偶数列闸极线G2、G4、G6、G8以及G10上的像素是分别由设置于第二侧的移位缓存单元SR2、SR4、SR6、SR8以及SR10驱动。换言之，同一条闸极线G1～G10仅自移位缓存单元SR1～SR10中一者接收驱动脉冲信号进行驱动，且同一列闸极线上的像素是自显示面板100的其中一侧，沿着单一方向进行驱动。
在部分实施例中，当闸极驱动器120对闸极线G1～G10进行放电时，奇数级移位缓存单元SR1、SR3、SR5、SR7、SR9可分别对相应于偶数级移位缓存单元SR2、SR4、SR6、SR8、SR10之闸极线G2、G4、G6、G8、G10进行放电。相对地，偶数级移位缓存单元SR2、SR4、SR6、SR8、SR10可分别对相应于奇数级移位缓存单元SR1、SR3、SR5、SR7、SR9之闸极线G1、G3、G5、G7、G9进行放电。具体来说，移位缓存单元SR1～SR10可由其中的下拉电路230对闸极线G1～G10进行放电。以下段落将搭配图式对移位缓存单元SR1～SR10的具体电路结构及相关操作进行说明。
请参考第2图。第2图为根据本揭示内容部分实施例所绘示的移位缓存单元200的示意图。在部分实施例中，移位缓存单元200可用以实现第1图中所绘示的各级移位缓存单元SR1～SR10之一。
如第2图所示，在部分实施例中，移位缓存单元200包含上拉电路210、第一驱动电路220、下拉电路230、第二驱动电路240、控制信号产生电路250、第一放电电路260、第二放电电路270以及下拉电路280。
在部分实施例中，上拉电路210电性连接移位缓存单元200中的节点NQ，用以对移位缓存单元200中节点NQ进行充电。具体来说，在部分实施例中，上拉电路210用以接收自其他级移位缓存单元200所对应的控制信号F(n-2)，并根据控制信号F(n-2)对节点NQ进行充电。举例来说，上拉电路210可根据前两级移位缓存单元200所对应的控制信号F(n-2)对节点NQ进行充电。此外，上拉电路210并不一定需要持续对移位缓存单元200中的节点NQ持续进行充电，只要在特定的时间区间内对结点NQ进行充电即可。
在部分实施例中，第一驱动电路220电性耦接至节点NQ以与门极线G1～G10中相应的一者，并用以根据节点NQ的电压信号Q(n)输出驱动脉冲信号G(n)至相应于移位缓存单元200之闸极线G1～G10。如此一来，各级移位缓存单元200便可透过各自的第一驱动电路220输出驱动脉冲信号G(n)至相应的闸极线G1～G10，以驱动其所对应的像素。具体来说，在部分实施例中，于节点NQ的电压信号Q(n)处于致能准位时，第一驱动电路220可配合频率信号CK(m)输出驱动脉冲信号G(n)。
在部分实施例中，下拉电路230于节点NQ电性耦接至第一驱动电路220以及上拉电路210，并电性耦接至参考电压Vss。下拉电路230用以根据节点NQ的电压信号Q(n)对闸极线G1～G10其中一者进行放电。具体来说，设置于第一侧的移位缓存单元200中的下拉电路230是用以对设置于第二侧的移位缓存单元200所对应之闸极线G1～G10进行放电。相对地，设置于第二侧的移位缓存单元200中的下拉电路230是用以对设置于第一侧的移位缓存单元200所对应之闸极线G1～G10进行放电。
举例来说，在第2图所示实施例中，每一级的下拉电路230电性耦接于前三级的闸极线。换句话说，在第1图中对应于闸极线G4之移位缓存单元SR4的下拉电路230电性耦接于闸极线G1，对应于闸极线G5之移位缓存单元SR5的下拉电路230电性耦接于闸极线G2，以此类推。如此一来，奇数级移位缓存单元200中的下拉电路230便可根据移位缓存单元200中节点NQ的电压信号Q(n)对相应于偶数级移位缓存单元200的偶数列闸极线G2、G4、G6、G8、G10进行放电，偶数级移位缓存单元200中的下拉电路230便可根据移位缓存单元200中节点NQ的电压信号Q(n)对相应于奇数级移位缓存单元200的奇数列闸极线G1、G3、G5、G7、G9进行放电。
具体来说，在部分实施例中，对于第N级移位缓存单元200而言，当移位缓存单元200的节点NQ的电压信号Q(n)处于致能准位时，下拉电路230根据频率信号CK(m+1)对相应的第N-3条闸极线进行放电，藉以下拉相应的第N-3条闸极线上的驱动脉冲信号G(n-3)。换言之，各级移位缓存单元200中第(N+3)级移位缓存单元200的下拉电路230用以对相应于第N级的闸极线进行放电，藉以下拉相应的第N-3条闸极线驱动脉冲信号G(n)。
在部分实施例中，移位缓存单元200中的第二驱动电路240电性耦接于节点NQ。第二驱动电路240用以根据节点NQ的电压信号Q(n)输出对应的控制信号F(n)。如此一来，移位缓存单元200中便可输出控制信号F(n)至其他级的移位缓存单元200中进行相应控制。举例来说，如第2图所示，在部分实施例中，对于第N级移位缓存单元200而言，上拉电路210是根据前两级(即：第N-2级)移位缓存单元200所对应的控制信号F(n-2)对节点NQ进行充电。此外，第N级移位缓存单元200亦可输出控制信号F(n)至其他级移位缓存单元200，使得其他级移位缓存单元200可透过其下拉电路280控制其节点NQ的电压信号Q(n)，或是透过其下拉电路280控制其对应闸极线的放电。
在部分实施例中，移位缓存单元200中的控制信号产生电路250电性耦接于节点NQ。控制信号产生电路250用以根据移位缓存单元200之节点NQ的电压信号Q(n)以及后两级(即：第N+2级)移位缓存单元200之节点NQ的电压信号Q(n+2)输出控制信号P(n)。具体来说，第N级移位缓存单元200可输出控制信号P(n)至其他级移位缓存单元200，使得其他级移位缓存单元200可透过其第一放电电路260控制其节点NQ的电压信号Q(n)，或是透过其第二放电电路270控制其对应闸极线的放电。
举例来说，在部分实施例中，移位缓存单元200中的第一放电电路260电性耦接于节点NQ，并可根据前一级的控制信号P(n-1)或是本级的控制信号P(n)对节点NQ进行放电。此外，在部分实施例中，移位缓存单元200中的第二放电电路270电性耦接于第一驱动电路220的输出端，并用以根据前一级的控制信号P(n-1)或是本级的控制信号P(n)对移位缓存单元200所对应的闸极线进行放电。
在部分实施例中，第一放电电路260与第二放电电路270电性耦接于参考电压VGL，以分别对节点NQ或是对应闸极线进行放电。
此外，在部分实施例中，节点NQ耦接于移位缓存单元200中的下拉电路280，且第一驱动电路220的输出端电性耦接于移位缓存单元200中的下拉电路280。如此一来，下拉电路280便可用以分别根据后六级的控制信号F(n+6)与后四级的控制信号F(n+4)对节点NQ或是移位缓存单元200所对应闸极线进行放电。
如此一来，透过上拉电路210、第一放电电路260以及下拉电路280的相应操作，移位缓存单元200中的节点NQ的电压信号Q(n)可根据控制信号F(n-2)、控制信号P(n-1)以及控制信号P(n)、控制信号F(n+6)操作在相应的致能或禁能位准。藉此，移位缓存单元200中的第一驱动电路220便可根据节点NQ的电压信号Q(n)输出驱动脉冲信号G(n)至相应之闸极线G1～G10。控制信号产生电路250亦可根据节点NQ的电压信号Q(n)输出控制信号P(n)，以相应控制其他级移位缓存单元200的操作。
当对移位缓存单元200之相应闸极线进行放电时，除了其中第二放电电路270根据控制信号P(n-1)与控制信号P(n)进行放电，下拉电路280根据控制信号F(n+4)进行放电之外，其对应侧另一级(如：后三级)的移位缓存单元200中的下拉电路230亦可根据频率信号CK(m+1)对相应闸极线进行放电。如此一来，便能实现数组基板行驱动架构底下，同时由双边的移位缓存单元200对同一条闸极线进行放电。藉此，显示面板100中各条闸极线的头尾两端具有相同的下拉放电效果，便可避免由单侧放电组件进行放电所导致两端放电差异所产生的亮暗线现象。
此外，透过将下拉电路230整合对侧移位缓存单元200中进行放电，可进一步缩小移位缓存单元200的电路面积，并降低闸极驱动器120整体的消耗功率。
请参考第3图。第3图为根据本揭示内容部分实施例所绘示的移位缓存单元200的具体电路图。于第3图中，与第2图之实施例有关的相似组件是以相同的参考标号表示以便于理解，且相似组件之具体原理已于先前段落中详细说明，若非与第2图之组件间具有协同运作关是而必要介绍者，于此不再赘述。
如第3图所示，在部分实施例中，上拉电路210包含晶体管T1。在一实施例中，晶体管T1的第一端与控制端彼此电性耦接，并用以接收自前两级移位缓存单元200输出的控制信号F(n-2)，然而晶体管T1的第一端与控制端亦可不直接相连，亦可接收分别不同的讯号，本揭示内容不以此为限。晶体管T1的第二端电性耦接于节点NQ。藉此，晶体管T1便可根据控制信号F(n-2)控制节点NQ处于致能准位。
此外，如第3图所示，在部分实施例中，第一驱动电路220包含晶体管T3。在结构上，晶体管T3的第一端用以接收频率信号CK(m)。晶体管T3的第二端电性耦接至相应闸极线，用以输出驱动脉冲信号G(n)。晶体管T3的控制端电性耦接至节点NQ。藉此，于节点NQ的电压信号Q(n)处于致能准位时，晶体管T3便相应导通，并根据频率信号CK(m)输出驱动脉冲信号G(n)。
相似地，如第3图所示，在部分实施例中，第二驱动电路240包含晶体管T2。在结构上，晶体管T2的第一端用以接收频率信号CK(m)。晶体管T2的第二端用以输出控制信号F(n)。晶体管T2的控制端电性耦接至节点NQ。藉此，于节点NQ的电压信号Q(n)处于致能准位时，晶体管T2便相应导通，并根据频率信号CK(m)输出控制信号F(n)。具体来说，在部分实施例中，当驱动脉冲信号G(n)具有致能准位时，控制信号F(n)亦具有致能准位。相对地，当驱动脉冲信号G(n)具有禁能准位时，控制信号F(n)亦具有禁能准位。
此外，如第3图所示，在部分实施例中，下拉电路230包含晶体管T2’以及晶体管T5’。在结构上，晶体管T2’的第一端用以接收频率信号CK(m+1)，晶体管T2’的控制端电性耦接至节点NQ。晶体管T5’的第一端电性耦接至闸极线G1～G10中相应之一者，晶体管T5’的第二端用以接收参考电压Vss，晶体管T5’的控制端电性耦接至晶体管T2’的第二端。
如此一来，当节点NQ的电压信号Q(n)处于致能准位时，晶体管T2’便相应导通，频率信号CK(m+1)经由晶体管T2’提供至晶体管T5’的控制端。当频率信号CK(m+1)处于致能准位时，晶体管T5’相应导通，下拉电路230便可将相应闸极线拉低至参考电压Vss，藉此实现对相应闸极线的放电。在部分实施例中，由于下拉电路230是透过晶体管T2’根据节点NQ的电压信号Q(n)启闭，以选择性地传递频率信号CK(m+1)至晶体管T5’的控制端，因此下拉电路230整体的消耗功率可进一步降低，进而使得移位缓存单元200的消耗功率也随之降低。
请一并参考第4图。第4图为根据本揭示内容部分实施例所绘示的电压波形图。为方便及清楚说明起见，第4图所绘示的电压波形是配合第3图所示实施例进行说明，但不以此为限。于第4图中，与第3图之实施例有关的相似组件是以相同的参考标号表示以便于理解。
如第4图所示，在第3图所示实施例中，在期间P1中，节点NQ的电压信号Q(n)处于低准位。在期间P2～P4中，移位缓存单元200中的节点NQ的电压信号Q(n)藉由双升压(doubleboost)，产生出电压信号至晶体管T2’的控制端。当节点NQ的电压信号Q(n)处于致能准位使得晶体管T2’导通时，频率信号CK(m+1)便可相应传输至晶体管T2’的第二端与晶体管T5’的控制端(即：节点NA)。
在期间P2中，节点NB的电压准位相应于前三级闸极线上的驱动脉冲信号G(n-3)具有高准位。此时由于频率信号CK(m+1)处于禁能准位，节点NA的电压准位亦处于禁能准位而使得晶体管T5’维持关断。
在期间P3中，电压信号Q(n)与频率信号CK(m+1)同时处于致能准位，节点NA的电压准位便相应抬升至致能准位，使得晶体管T5’导通。此时，节点NB(即：相应闸极线)的电压准位便会被拉低至参考电压Vss的低准位。如此一来，下拉电路230便可实现对相应闸极线上的驱动脉冲信号G(n-3)的放电。
请再次参考第3图。在第3图所示实施例中，控制信号产生电路250包含晶体管T6、T7、T10～T13。在结构上，晶体管T6的第一端与控制端彼此电性耦接，用以接收低频控制信号LC。晶体管T7的第一端耦接至晶体管T6的第一端。晶体管T7的第二端用以根据低频控制信号LC输出控制信号P(n)。晶体管T7的控制端耦接至晶体管T6的第二端。晶体管T10的第一端耦接至晶体管T6的第二端。
晶体管T10的第二端用以接收参考电压VGL。晶体管T10的控制端耦接至节点NQ。晶体管T11的第一端耦接至晶体管T7的第二端。晶体管T11的第二端用以接收参考电压VGL。晶体管T11的控制端电性耦接至节点NQ。晶体管T12的第一端耦接至晶体管T6的第二端。晶体管T12的第二端用以接收参考电压VGL。晶体管T12的控制端耦接至后两级移位缓存单元200中的节点N Q以接收电压信号Q(n+2)。晶体管T13的第一端耦接至晶体管T7的第二端。晶体管T13的第二端用以接收参考电压VGL。晶体管T13的控制端耦接至后两级移位缓存单元200中的节点NQ以接收电压信号Q(n+2)。
藉此，透过晶体管T6、T7、T10～T13的相互操作，控制信号产生电路250便可根据节点NQ的电压信号Q(n)和后两级移位缓存单元200中节点NQ的电压信号Q(n+2)产生输出相应的控制信号P(n)，以相应控制移位缓存单元200中的第一放电电路260以及第二放电电路270。具体来说，在部分实施例中，移位缓存单元200输出的控制信号P(n)可用以控制后一级移位缓存单元200中的第一放电电路260以及第二放电电路270。
在第3图所示实施例中，电性耦接于节点NQ与参考电压VGL之间的第一放电电路260包含晶体管T14和晶体管T16。如图中所示，在结构上，晶体管T14的第一端耦接至节点NQ。晶体管T14的第二端用以接收参考电压VGL。晶体管T14的控制端耦接至晶体管T7的第二端。晶体管T16的第一端电性耦接于节点NQ，晶体管T16的第二端电性耦接于参考电压VGL，晶体管T16的控制端用以接收前一级移位缓存单元200输出的控制信号P(n-1)。藉此，晶体管T14便可用以根据移位缓存单元200所对应的控制信号P(n)决定是否对节点NQ进行放电，晶体管T16便可用以根据前一级移位缓存单元200所对应的控制信号P(n-1)决定是否对节点NQ进行放电。具体来说，当控制信号P(n)处于致能准位时，晶体管T14导通，实现对节点NQ的放电。当控制信号P(n-1)处于致能准位时，晶体管T16导通，实现对节点NQ的放电。
此外，在第3图所示实施例中，电性耦接于相应闸极线(即：晶体管T3的第二端)与参考电压VGL之间的第二放电电路270包含晶体管T15和晶体管T17。如图中所示，在结构上，晶体管T15的第一端耦接至晶体管T3的第二端(即：耦接至相应的闸极线)。晶体管T15的第二端用以接收参考电压VGL。晶体管T15的控制端耦接至晶体管T7的第二端。晶体管T17的第一端电性耦接于相应闸极线，晶体管T17的第二端电性耦接于参考电压VGL，晶体管T17的控制端用以接收前一级移位缓存单元200输出的控制信号P(n-1)。藉此，晶体管T15便可用以根据移位缓存单元200所对应的控制信号P(n)决定是否对相应闸极线上的驱动脉冲信号G(n)进行放电，晶体管T17便可用以根据前一级移位缓存单元200所对应的控制信号P(n-1)决定是否对相应闸极线上的驱动脉冲信号G(n)进行放电。具体来说，当控制信号P(n)处于致能准位时，晶体管T15导通，实现对相应闸极线上的驱动脉冲信号G(n)的放电。当控制信号P(n-1)处于致能准位时，晶体管T17导通，实现对相应闸极线上的驱动脉冲信号G(n)的放电。
此外，在第3图所示实施例中，电性耦接于节点NQ、相应闸极线(即：晶体管T3的第二端)与参考电压VGL之间的下拉电路280包含晶体管T4和晶体管T5。相似地，在结构上，晶体管T4的第一端电性耦接于节点NQ，晶体管T4的第二端电性耦接于参考电压VGL，晶体管T4的控制端用以接收后六级移位缓存单元200输出的控制信号F(n+6)。藉此，晶体管T4便可用以根据后六级移位缓存单元200所对应的控制信号F(n+6)决定是否对节点NQ进行放电。具体来说，当控制信号F(n+6)处于致能准位时，晶体管T4导通，实现对节点NQ的放电。相似地，在结构上，晶体管T5的第一端电性耦接于相应闸极线，晶体管T5的第二端电性耦接于参考电压VGL，晶体管T5的控制端用以接收后四级移位缓存单元200输出的控制信号F(n+4)。藉此，晶体管T5便可用以根据后四级移位缓存单元200所对应的控制信号F(n+4)决定是否对相应闸极线上的驱动脉冲信号G(n)进行放电。具体来说，当控制信号F(n+4)处于致能准位时，晶体管T5导通，实现对相应闸极线上的驱动脉冲信号G(n)的放电。
本领域具通常知识者当明白，第3图所示移位缓存单元200的具体电路仅为举例说明。在各个实施例中，移位缓存单元200的上拉电路210、第一驱动电路220、下拉电路230、第二驱动电路240、控制信号产生电路250、第一放电电路260、第二放电电路270以及下拉电路280皆可根据实际需求进行设计，故本揭示内容并不以第3图所示的电路为限。
请参考第5图。第5图为根据本揭示内容其他部分实施例所绘示的移位缓存单元200的具体电路图。于第5图中，与第3图之实施例有关的相似组件是以相同的参考标号表示以便于理解，且相似组件之具体原理已于先前段落中详细说明，若非与第3图之组件间具有协同运作关是而必要介绍者，于此不再赘述。
和第3图所绘示的实施例相比，在本实施例中所绘示的移位缓存单元200中，下拉电路230更包含晶体管T4’。在结构上，晶体管T4’的第一端电性耦接至晶体管T2’的第二端。晶体管T4’的第二端电性耦接至参考电压VGL。晶体管T4’的控制端用以接收频率信号CK(m+5)。此外，在本实施例中，晶体管T4’的第二端与晶体管T5’的第二端电性耦接至参考电压VGL。如此一来，下拉电路230便不需要额外独立的参考电压Vss，而可与移位缓存单元200中的其他功能电路共享参考电压VGL以进行放电。藉此，当后五级的频率信号CK(m+5)处于致能准位时，晶体管T4’相应导通而将晶体管T5’关断，确保下拉电路230的正常操作。然而，习知技艺人士可视实际需求决定所需要的参考电压数目与数值，本发明不限制晶体管T4’的第二端和晶体管T5’的第二端必须直接电性耦接。
综上所述，本领域具通常知识者当明白显示面板100中的移位缓存单元SR1～SR10可以多种不同具体电路实现，上述实施例中所绘示的具体电路仅为本揭示内容可能的实施方式之一，并非用以限制本揭示内容。
请参考第6图。第6图为根据本揭示内容部分实施例所绘示的显示面板100的驱动方法600的流程图。为方便及清楚说明起见，下述驱动方法600是配合第1图～第5图所示实施例进行说明，但不以此为限，任何熟习此技艺者，在不脱离本揭示内容之精神和范围内，当可对作各种更动与润饰。如第6图所示，驱动方法600包含步骤S610、S620、S630以及S640。
首先，在步骤S610中，由第一移位缓存单元200(如：奇数级的移位缓存单元200)中的上拉电路210对第一移位缓存单元200中的节点NQ进行充电。
接着，在步骤S620中，由第一移位缓存单元200中的第一驱动电路220根据节点NQ的电压信号Q(n)输出驱动脉冲信号G(n)至相应于第一移位缓存单元200之闸极线。
接着，在步骤S630中，由第一移位缓存单元200中的下拉电路230根据节点NQ的电压信号Q(n)对相应于第二移位缓存单元200(如：偶数级的移位缓存单元200)之闸极线上的驱动脉冲信号G(n-3)进行放电。
具体来说，在部分实施例中，步骤S630更包含当第一移位缓存单元200的节点NQ的电压信号Q(n)处于致能准位时，藉由第一移位缓存单元200的下拉电路230根据频率信号CK(m+1)对相应于第二移位缓存单元200之闸极线上的驱动脉冲信号G(n-3)进行放电。
接着，在步骤S640中，由第一移位缓存单元200中的第二放电电路270或下拉电路280对相应于第一移位缓存单元200之闸极线上的驱动脉冲信号G(n)进行放电。
藉此，奇数级的移位缓存单元200便可对相应于偶数级的移位缓存单元200之闸极线上的驱动信号进行放电。相似地，偶数级的移位缓存单元200亦可对相应于奇数级的移位缓存单元200之闸极线上的驱动信号进行放电。换言之，对于第1图中所绘示的闸极线G1～G10而言，虽然同一列闸极线上的像素是自显示面板100的其中一侧，沿着单一方向进行驱动，但可藉由显示面板100两侧分别对应的两组移位缓存单元200同时对驱动信号进行放电。藉此，闸极线G1～G10的头尾两端可具有相同的放电效果，避免因头尾放电时间差异所导致上下相邻闸极线所驱动的像素上显示亮度的差异。如此一来，由显示亮度差异所导致显示面板100上的亮暗线现象便可获得改善。
所属技术领域具有通常知识者可直接了解此驱动方法600如何基于上述多个不同实施例中的显示面板100以及移位缓存单元200以执行该等操作及功能，故不再此赘述。
虽然本文将所公开的方法示出和描述为一是列的步骤或事件，但是应当理解，所示出的这些步骤或事件的顺序不应解释为限制意义。例如，部分步骤可以以不同顺序发生和/或与除了本文所示和/或所描述之步骤或事件以外的其他步骤或事件同时发生。另外，实施本文所描述的一个或多个态样或实施例时，并非所有于此示出的步骤皆为必需。此外，本文中的一个或多个步骤亦可能在一个或多个分离的步骤和/或阶段中执行。
综上所述，本揭示内容透过应用上述多个实施例中的显示面板100、移位缓存单元200以及驱动方法600进行对闸极线G1～G10上像素的驱动，可自闸极线G1～G10两端同步进行放电，藉此降低闸极线G1～G10两端放电时间差异，进而避免亮暗线的产生。此外，透过整合下拉电路230于对侧的移位缓存单元200中进行放电，可降低电路面积，并达到降低功耗的效果。
在本揭示内容的各个实施例中，晶体管T1～T17、T2’、T4’、T5’等等组件皆可由适当的电子电路组件实作。此外，在不冲突的情况下，在本揭示内容各个图式、实施例及实施例中的特征与电路可以相互组合。图式中所绘示的电路仅为示例之用，是简化以使说明简洁并便于理解，并非用以限制本揭示内容。
虽然本揭示内容已以实施方式揭露如上，然其并非用以限定本揭示内容，任何熟习此技艺者，在不脱离本揭示内容之精神和范围内，当可作各种更动与润饰，因此本揭示内容之保护范围当视后附之申请专利范围所界定者为准。
[符号说明]
100 显示面板
120 闸极驱动器
200 移位缓存单元
210 上拉电路
220 第一驱动电路
230 下拉电路
240 第二驱动电路
250 控制信号产生电路
260 第一放电电路
270 第二放电电路
280 下拉电路
600 驱动方法
G1～G10 闸极线
SR1～SR10 移位缓存单元
T1～T17、T2’、T4’、T5’ 晶体管
NA、NB、NQ 节点
CK(m)、CK(m+1)、CK(m+5) 频率信号
F(n)、F(n-2)、F(n+4)、F(n+6) 控制信号
LC 低频控制信号
P(n)、P(n-1) 控制信号
G(n)、G(n-3) 驱动脉冲信号
Q(n)、Q(n+2) 电压信号
Vss 参考电压
VGL 参考电压
P1～P4 期间
S610～S640 步骤

Claims (14)

1.一种显示面板，包含：
复数条闸极线；以及
一闸极驱动器，包含复数个移位缓存单元，该些移位缓存单元每一者包含：
一上拉电路，用以对该移位缓存单元中一第一节点进行充电；
一驱动电路，电性耦接至该第一节点，并用以根据该第一节点的电压信号输出一驱动脉冲信号至相应于该移位缓存单元之闸极线；以及
一第一下拉电路，于该第一节点电性耦接至该驱动电路，并用以根据该第一节点的电压信号对该些闸极线之一者进行放电；
其中该些移位缓存单元包含设置于该显示面板的一第一侧的一第一移位缓存单元，以及设置于与该第一侧相对的一第二侧的一第二移位缓存单元，该第一移位缓存单元中的该第一下拉电路根据该第一节点的电压信号对相应于该第二移位缓存单元之该闸极线进行放电，其中同一条闸极线仅自该些移位缓存单元中一者接收该驱动脉冲信号进行驱动；以及
其中当该移位缓存单元的该第一节点的电压信号处于一致能准位时，该第一下拉电路根据一第一频率信号对该些闸极线之一者进行放电。
2.如权利要求1所述的显示面板，其中该些移位缓存单元中对应于奇数列闸极线的复数个奇数级移位缓存单元设置于该第一侧，对应于偶数列闸极线的复数个偶数级移位缓存单元设置于该第二侧，该些奇数级移位缓存单元中的该些第一下拉电路对相应于该些偶数级移位缓存单元的该些偶数列闸极线进行放电，该些偶数级移位缓存单元中的该些第一下拉电路对相应于该些奇数级移位缓存单元的该些奇数列闸极线进行放电。
3.如权利要求1所述的显示面板，其中该第一下拉电路包含：
一第一晶体管，包含：
一第一端，用以接收该第一频率信号；
一第二端；以及
一控制端，电性耦接至该第一节点；以及
一第二晶体管，包含：
一第一端，电性耦接至该些闸极线之一者；
一第二端；以及
一控制端，电性耦接至该第一晶体管的该第二端。
4.如权利要求3所述的显示面板，其中该第一下拉电路更包含：
一第三晶体管，包含：
一第一端，电性耦接至该第一晶体管的该第二端；
一第二端；以及
一控制端；用以接收一第二频率信号。
5.如权利要求1所述的显示面板，其中该些移位缓存单元每一者进一步包含：
一第二驱动电路，用以根据该第一节点的电压信号输出对应的一第一控制信号，该上拉电路根据前两级移位缓存单元所对应的该第一控制信号对该第一节点进行充电。
6.如权利要求1所述的显示面板，其中该些移位缓存单元每一者进一步包含：
一控制信号产生电路，用以根据该移位缓存单元的该第一节点的电压信号以及后两级移位缓存单元的该第一节点的电压信号输出一第二控制信号。
7.如权利要求6所述的显示面板，其中该些移位缓存单元每一者进一步包含一第一放电电路，该第一放电电路用以对该第一节点进行放电。
8.如权利要求7所述的显示面板，其中该第一放电电路包含：
一第一晶体管，用以根据前一级移位缓存单元所对应的该第二控制信号决定是否对该第一节点进行放电；以及
一第二晶体管，用以根据该级移位缓存单元所对应的该第二控制信号决定是否对该第一节点进行放电。
9.如权利要求6所述的显示面板，其中该些移位缓存单元每一者进一步包含一第二放电电路，该第二放电电路用以对该移位缓存单元所对应的该闸极线进行放电。
10.如权利要求9所述的显示面板，其中该第二放电电路包含：
一第三晶体管，用以根据前一级移位缓存单元所对应的该第二控制信号，决定是否对该闸极线进行放电；以及
一第四晶体管，用以根据该级移位缓存单元所对应的该第二控制信号，决定是否对该闸极线进行放电。
11.如权利要求5所述的显示面板，其中该些移位缓存单元每一者进一步包含一第二下拉电路，该第二下拉电路用以对该第一节点或该移位缓存单元所对应的该闸极线进行放电，其中该第二下拉电路包含：
一第五晶体管，用以根据后六级移位缓存单元所对应的该第一控制信号，决定是否对该第一节点进行放电；以及
一第六晶体管，用以根据后四级移位缓存单元所输出的该第一控制信号，决定是否对该闸极线进行放电。
12.如权利要求1所述的显示面板，其中该些移位缓存单元中第(N+3)级的移位缓存单元中的该第一下拉电路用以对相应于第N级移位缓存单元的该闸极线上的该驱动脉冲信号进行放电，其中N为正整数。
13.一种用于显示面板的驱动方法，其中该显示面板包含复数条闸极线、设置于一第一侧的一第一移位缓存单元，以及设置于相异于该第一侧的一第二侧的一第二移位缓存单元，该驱动方法包含：
由该第一移位缓存单元中的一上拉电路对该第一移位缓存单元中的一第一节点进行充电；
由该第一移位缓存单元中的一驱动电路根据该第一节点的电压信号输出一驱动脉冲信号至相应于该第一移位缓存单元的闸极线；以及
由该第一移位缓存单元中的一第一下拉电路根据该第一节点的电压信号对相应于该第二移位缓存单元的闸极线进行放电；
其中该些闸极线每一者仅自该第一移位缓存单元或该第二移位缓存单元中之一者接收该驱动脉冲信号进行驱动；以及
当该第一移位缓存单元的该第一节点的电压信号处于一致能准位时，藉由该第一移位缓存单元的该第一下拉电路根据一第一频率信号对相应于该第二移位缓存单元的闸极线进行放电。
14.如权利要求13所述的驱动方法，进一步包含：
由该第一移位缓存单元中的一放电电路或一第二下拉电路对相应于该第一移位缓存单元的闸极线进行放电。
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