TWI432828B - 顯示面板 - Google Patents

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TWI432828B
TWI432828B TW099107145A TW99107145A TWI432828B TW I432828 B TWI432828 B TW I432828B TW 099107145 A TW099107145 A TW 099107145A TW 99107145 A TW99107145 A TW 99107145A TW I432828 B TWI432828 B TW I432828B
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Description

顯示面板
本發明是有關於一種顯示面板，且特別是有關於一種液晶顯示面板。
近年來，隨著半導體科技蓬勃發展，攜帶型電子產品及平面顯示器產品也隨之興起。而在眾多平面顯示器的類型當中，液晶顯示器(Liquid Crystal Display,LCD)基於其低電壓操作、無輻射線散射、重量輕以及體積小等優點，隨即已成為顯示器產品之主流。
為了要將液晶顯示器的製作成本壓低，已有部份廠商提出直接在玻璃基板上利用薄膜電晶體(thin film transistor,TFT)製作成多級移位暫存器(shift register)，藉以來取代習知所慣用的閘極驅動晶片(Gate driving chip)，以降低液晶顯示器的製作成本。依據電路設計的不同，可能會將基板中央作為顯示區域，以致於會將閘極驅動電路分成兩部份並設置在基板的兩側。
閘極驅動電路的兩個部份會分別參照參照不同的時脈信號輸出多個掃描信號至顯示區域中不同的掃描線，以分別驅動顯示區域中對應不同掃描線的畫素。由於閘極驅動電路的兩個部份參照不同的時脈信號，因此所產生的掃描信號會有重疊的現象，使得顯示資料會寫入錯誤的畫素。為了避免掃描信號產生重疊，因此閘極驅動電路的兩個部 份須建立一種同步的機制，以使閘極驅動電路的兩個部份所產生的掃描信號為交替輸出但不重疊。
本發明提供一種顯示面板，可使分為兩側的閘極驅動電路在交替輸出的每一個掃描信號於下一個掃描信號輸出時停止輸出，以避免時序相鄰的兩掃描信號產生重疊。
本發明提出一種顯示面板，其包括基板、畫素陣列、多個第一移位暫存器及多個第二移位暫存器。畫素陣列設置在基板。這些第一移位暫存器設置在基板，以依序輸出多個第一掃描信號。這些第二移位暫存器設置在基板，以依序輸出多個第二掃描信號。第j個第一移位暫存器依據第j個第二掃描停止輸出第j個第一掃描信號，其中j為正整數。第j個第二移位暫存器依據第j+1個第一掃描信號停止輸出第j個第二掃描信號。這些第一掃描信號及這些第二掃描信號用以驅動畫素陣列。
在本發明之一實施例中，上述之每一第一移位暫存器包括第一電晶體、第二電晶體、第三電晶體、第四電晶體、第五電晶體、第六電晶體、第七電晶體、第八電晶體、第九電晶體、第一電容及第二電容。第一電晶體的第一端耦接第一電晶體的控制端。第二電晶體的第一端耦接第一電晶體的第一端，第二電晶體的第二端耦接第一電晶體的第二端。第三電晶體的第一端耦接第一電晶體的第二端，第三電晶體的第二端耦接低準位閘極電壓。第四電晶體的第 一端耦接第一電晶體的第二端，第四電晶體的第二端耦接低準位閘極電壓。第五電晶體的第一端耦接第四電晶體的控制端，第五電晶體的第二端耦接低準位閘極電壓，第五電晶體的控制端耦接第一電晶體的第二端。第六電晶體的控制端耦接第一電晶體的第二端。第七電晶體的第一端耦接第六電晶體的第二端，第七電晶體的第二端耦接低準位閘極電壓，第七電晶體的控制端耦接第四電晶體的控制端。第八電晶體的第一端耦接第六電晶體的第二端，第八電晶體的第二端耦接低準位閘極電壓。第九電晶體的第一端耦接第六電晶體的第二端，第九電晶體的第二端耦接低準位閘極電壓。第一電容耦接於第六電晶體的第一端與第五電晶體的第一端之間。第二電容耦接於第六電晶體的第二端與第六電晶體的控制端之間。在第一個第一移位暫存器中，第一電晶體的第一端接收啟動信號，第二電晶體的控制端及第八電晶體的控制端接收第一時序信號的反相信號，第三電晶體的控制端及第九電晶體的控制端接收第一個第二掃描信號，第六電晶體的第一端接收第一時序信號，第六電晶體的第二端輸出第一個第一掃描信號。在第2j個第一移位暫存器中，第一電晶體的第一端接收第(2j-1)個第二掃描信號，第二電晶體的控制端及第八電晶體的控制端接收第一時序信號，第三電晶體的控制端及第九電晶體的控制端接收第2j個第二掃描信號，第六電晶體的第一端接收第一時序信號的反相信號，第六電晶體的第二端輸出第i個第一掃描信號。在第(2j+1)個第一移位暫存器中， 第一電晶體的第一端接收第2j個第二掃描信號，第二電晶體的控制端及第八電晶體的控制端接收第一時序信號的反相信號，第三電晶體的控制端及第九電晶體的控制端接收第(2j+1)個第二掃描信號，第六電晶體的第一端接收第一時序信號，第六電晶體的第二端輸出第(2j+1)個第一掃描信號。
在本發明之一實施例中，上述之每一第二移位暫存器包括第十電晶體、第十一電晶體、第十二電晶體、第十三電晶體、第十四電晶體、第十五電晶體、第十六電晶體、第十七電晶體、第十八電晶體、第三電容及第四電容。第十電晶體的第一端耦接第十電晶體的控制端。第十一電晶體的第一端耦接第十電晶體的第一端，第十一電晶體的第二端耦接第十電晶體的第二端。第十二電晶體的第一端耦接第十電晶體的第二端，第十二電晶體的第二端耦接低準位閘極電壓。第十三電晶體的第一端耦接第十電晶體的第二端，第十三電晶體的第二端耦接低準位閘極電壓。第十四電晶體的第一端耦接第十三電晶體的控制端，第十四電晶體的第二端耦接低準位閘極電壓，第十四電晶體的控制端耦接第十電晶體的第二端。第十五電晶體的控制端耦接第一電晶體的第二端。第十六電晶體的第一端耦接第十五電晶體的第二端，第十六電晶體的第二端耦接低準位閘極電壓，第十六電晶體的控制端耦接第十三電晶體的控制端。第十七電晶體的第一端耦接第十五電晶體的第二端，第十七電晶體的第二端耦接低準位閘極電壓。第十八電晶 體的第一端耦接第十五電晶體的第二端，第十八電晶體的第二端耦接低準位閘極電壓。第三電容耦接於第十五電晶體的第一端與第十四電晶體的第一端之間。第四電容耦接於第十五電晶體的第二端與第十五電晶體的控制端之間。在第(2j-1)個第二移位暫存器中，第十電晶體的第一端接收第(2j-1)個第一掃描信號，第十一電晶體的控制端及第十七電晶體的控制端接收第二時序信號的反相信號，第十二電晶體的控制端及第十八電晶體的控制端接收第2j個第一掃描信號，第十五電晶體的第一端接收第二時序信號，第十五電晶體的第二端輸出第(2j-1)個第二掃描信號。在第2j個第二移位暫存器中，第十電晶體的第一端接收第2j個第一掃描信號，第十一電晶體的控制端及第十七電晶體的控制端接收第二時序信號，第十二電晶體的控制端及第十八電晶體的控制端接收第(2j+1)個第一掃描信號，第十五電晶體的第一端接收第二時序信號的反相信號，第十五電晶體的第二端輸出第2j個第二掃描信號。
在本發明之一實施例中，上述之這些第一掃描信號用以驅動畫素陣列中奇數列的畫素，且這些第二掃描信號用以驅動畫素陣列中偶數列的畫素。
在本發明之一實施例中，上述之畫素陣列中每一列畫素分別對應兩條掃描線。
在本發明之一實施例中，上述之這些第一掃描信號用以驅動畫素陣列中每一畫素列的奇畫素，且這些第二掃描信號用以驅動畫素陣列中每一畫素列的偶畫素。
基於上述，本發明的顯示面板，在每一個移位暫存器在下一個掃描信號輸出時即刻停止其輸出的掃描信號。藉此，可避免掃描信號產生重疊。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1為依據本發明一實施例的顯示器的系統示意圖。請參照圖1，顯示器100包括顯示面板110、源極驅動器150。顯示面板110包括畫素陣列120、以及閘極驅動電路131及132，其中閘極驅動電路131及132的功能組合可視為一閘極驅動器130。在本實施例中，閘極驅動電路131設置於顯示面板110的基板上，且位於畫素陣列120的左側(即第一側)。閘極驅動電路132設置於顯示面板110基板上，且位於畫素陣列120的右側(即第二側)。並且，在顯示面板110之基板上的畫素陣列120即為顯示面板110的顯示區域，而閘極驅動電路131及132的設置區域則為顯示面板110的非顯示區域。
在此畫素陣列120以雙閘極(dual gate)結構的畫素陣列為例，亦即畫素陣列120中每一畫素列對應兩條掃描線，並且每一畫素列中每兩個畫素共用同一條資料線。如圖1所示，畫素陣列120具有多條掃描線(如121_1~121_8)及多條資料線122，並且在兩條掃描線(如121_1及121_2)內的多個畫素P構成一個畫素列(如L1)，其中所示畫素 P為表示其耦接關係，而非真正的畫素結構。
以畫素列L1為例，並由圖示左側至右側的方向來看，畫素列L1的奇數個畫素P為受掃描線121_1所傳送的掃描信號(如SC1)的驅動而接收所耦接的資料線122所傳送的顯示資料，畫素列L1的偶數個畫素P為受掃描線121_1所傳送的掃描信號(如SC2)的驅動而接收所耦接的資料線122所傳送的顯示資料，其餘畫素列(如L2~L4)中的畫素P的驅動方式與畫素列L1中的畫素P相似，在此則不再贅述。
源極驅動器150用以輸出多個顯示資料至每一條資料線122，以透過資料線122傳送顯示資料至被驅動的畫素P。閘極驅動電路131會依序輸出掃描信號SC1、SC3、SC5、SC7、.....等(即第一掃描信號)，以驅動畫素陣列120中每一畫素列的奇畫素P。同樣地，閘極驅動電路132會依序輸出掃描信號SC2、SC4、SC6、SC8、.....等(即第二掃描信號)，以驅動畫素陣列120中每一畫素列的偶畫素。在畫素陣列120中的畫素被驅動後，源極驅動器350會輸出對應的顯示資料以寫入至驅動的畫素中。
閘極驅動電路131包括移位暫存器SL1、SL2、SL3、SL4、...等(即第一移位暫存器)。移位暫存器SL1、SL2、SL3、SL4、...等同時接收第時序信號CK1(即第一時序信號)及時序信號CKB1(即第一時序信號的反相信號)。其中，時序信號CK1透過顯示面板110之基板上的信號配線LS1傳送至移位暫存器SL1、SL2、SL3、SL4、...等， 時序信號CKB1透過顯示面板110之基板上的信號配線LS2傳送至移位暫存器SL1、SL2、SL3、SL4、...等。並且，信號配線LS1及LS2可設置於閘極驅動電路131中。
閘極驅動電路132包括移位暫存器SR1、SR2、SR3、SR4、...等(即第二移位暫存器)。移位暫存器SR1、SR2、SR3、SR4、...等同時接收時序信號CK2(即第二時序信號)及時序信號CKB2(即第二時序信號的反相信號)。其中，時序信號CK2透過顯示面板110之基板上的信號配線LS3傳送至移位暫存器SR1、SR2、SR3、SR4、...等，時序信號CKB2透過顯示面板110之基板上的信號配線LS4傳送至移位暫存器SR1、SR2、SR3、SR4、...等。並且，信號配線LS3及LS4可設置於閘極驅動電路132中。
圖2為圖1中依據本發明一實施例的驅動波形示意圖。請參照圖1及圖2，在本實施例中，當移位暫存器SL1接收到啟動信號STV時，移位暫存器SL1會被設定以處於驅動狀態。接著，當移位暫存器SL1所接收的時序信號CK1為致能(在此以高電壓準位為例)且時序信號CKB1為禁能(在此以低電壓準位為例)時，移位暫存器SL1會輸出掃描信號SC1。換言之，移位暫存器SL1會依據啟動信號STV、時序信號CK1及CKB1輸出掃描信號SC1。並且，掃描信號SC1會透過畫素陣列120的掃描線121_1傳送至移位暫存器SR1。
當移位暫存器SR1接收到掃描信號SC1時，移位暫存器SR1會被設定以處於驅動狀態。接著，當移位暫存器 SR1所接收的時序信號CK2為致能且時序信號CKB2為禁能時，移位暫存器SR1會輸出掃描信號SC2。換言之，移位暫存器SR1會依據掃描信號SC1、時序信號CK2及CKB2輸出掃描信號SC2。並且，掃描信號SC2會透過畫素陣列120的掃描線121_2傳送至移位暫存器SL1及SL2。此時，當移位暫存器SL1接收到掃描信號SC2時，移位暫存器SL1會處於停止狀態以停止輸出掃描信號SC1，以此避免掃描信號SC1與掃描信號SC2重疊。
當移位暫存器SL2接收到掃描信號SC2時，移位暫存器SL2會被設定以處於驅動狀態。接著，當移位暫存器SL2所接收的時序信號CK1為禁能且時序信號CKB1為致能時，移位暫存器SL2會輸出掃描信號SC3。換言之，移位暫存器SL2會依據掃描信號SC2、時序信號CK1及CKB1輸出掃描信號SC3。並且，掃描信號SC3會透過畫素陣列120的掃描線121_3傳送至移位暫存器SR1及SR2。此時，當移位暫存器SR1接收到掃描信號SC3時，移位暫存器SR1會處於停止狀態以停止輸出掃描信號SC2，以此避免掃描信號SC2與掃描信號SC3重疊。
當移位暫存器SR2接收到掃描信號SC3時，移位暫存器SR2會被設定以處於驅動狀態。接著，當移位暫存器SR2所接收的時序信號CK2為禁能且時序信號CKB2為致能時，移位暫存器SR2會輸出掃描信號SC4。換言之，移位暫存器SR2會依據掃描信號SC3、時序信號CK2及CKB2輸出掃描信號SC4。並且，掃描信號SC4會透過畫 素陣列120的掃描線121_4傳送至移位暫存器SL2及SL3。此時，當移位暫存器SL2接收到掃描信號SC4時，移位暫存器SL2會處於停止狀態以停止輸出掃描信號SC3，以此避免掃描信號SC3與掃描信號SC4重疊。
當移位暫存器SL3接收到掃描信號SC4時，移位暫存器SL3會被設定以處於驅動狀態。接著，當移位暫存器SL3所接收的時序信號CK1為致能且時序信號CKB1為禁能時，移位暫存器SL3會輸出掃描信號SC5。換言之，移位暫存器SL3會依據掃描信號SC4、時序信號CK1及CKB1輸出掃描信號SC5。並且，掃描信號SC5會透過畫素陣列120的掃描線121_5傳送至移位暫存器SR2及SR3。此時，當移位暫存器SR2接收到掃描信號SC5時，移位暫存器SR2會處於停止狀態以停止輸出掃描信號SC4，以此避免掃描信號SC4與掃描信號SC5重疊。
其餘移位暫存器(如SR3、SL4、SR4、...等)可依據上述說明的順序推知其運作方式，並依此輸出對應的掃描信號(如SC6、SC7、SC8、...等)。藉此，閘極驅動電路131及132會交替輸出掃描信號SC1、SC2、SC3、...等至掃描線121_1、121_2、121_3、...等，以分別驅動耦接掃描線121_1、121_2、121_3、...等的畫素P。
圖3為圖1中依據本發明一實施例的移位暫存器SR1的電路示意圖。請參照圖3，移位暫存器SL1包括電晶體TR1~TR9、電容C1及C2。電晶體TR1的汲極(即第一端)接收啟動信號STV，電晶體TR1的閘極(即控制端)耦接 電晶體TR1的汲極。電晶體TR2的汲極耦接電晶體TR1的汲極，電晶體TR2的源極(即第二端)耦接電晶體TR1的源極，電晶體TR2的閘極接收時序信號CKB1。電晶體TR3的汲極耦接電晶體TR1的源極，電晶體TR3的源極耦接低準位閘極電壓VGL，電晶體TR3的閘極接收掃描信號SC2。電晶體TR4的汲極耦接電晶體TR1的源極，電晶體TR4的源極耦接低準位閘極電壓VGL。
電晶體TR5的汲極耦接電晶體TR4的閘極，電晶體TR5的源極耦接低準位閘極電壓VGL，電晶體TR5的閘極耦接電晶體TR1的源極。電晶體TR6的汲極接收時序信號CK1，電晶體TR6的源極輸出掃描信號SC1，電晶體TR6的閘極耦接電晶體TR1的源極。電晶體TR7的汲極耦接電晶體TR6的源極，電晶體TR7的源極耦接低準位閘極電壓VGL，電晶體TR7的閘極耦接電晶體TR4的閘極。電晶體TR8的汲極耦接電晶體TR6的源極，電晶體TR8的源極耦接低準位閘極電壓VGL，電晶體TR8的閘極接收時序信號CKB1。電晶體TR9的汲極耦接電晶體TR6的源極，電晶體TR9的源極耦接低準位閘極電壓VGL，電晶體TR9的閘極接收掃描信號SC2。電容C1耦接於電晶體TR6的汲極與電晶體TR5的汲極之間。電容C2耦接於電晶體TR6的閘極與電晶體TR6的源極之間。
當電晶體TR1接收到啟動信號STV後，電晶體TR1會受啟動信號STV的影響而呈現導通狀態，進而輸出啟動信號STV以對電容C2充電。當電容C2的電壓準位超過 電晶體TR5及TR6的臨界電壓時，電晶體TR5及TR6呈現導通，此時移位暫存器SL1處於驅動狀態。並且，導通之電晶體TR5會傳送低準位閘極電壓VGL(即低電壓準位)至電晶體TR4及TR7的閘極，以使電晶體TR4及TR7呈現不導通的狀態，進而避免電晶體TR4及TR7產生誤動作而導通。
接著，當時序信號CK1為致能時，電晶體TR6會輸出致能的時序信號CK1作為掃描信號SC1，並且電容C2與電晶體TR6呈現一個自舉(bootstrap)組態，因此電晶體TR6會保持導通以持續輸出掃描信號SC1。接著，當電晶體TR3及TR9的閘極接收到掃描信號SC2時，電晶體TR3及TR9會呈現導通。導通的電晶體TR9會即刻拉低電晶體TR6源極的電壓準位至低電壓準位，以停止輸出掃描信號SC1，並且導通的電晶體TR3會拉低電晶體TR6的閘極的電壓準位以使電晶體TR6呈現不導通，此時移位暫存器SL1處於停止狀態。
之後，當時序信號CKB1為致能時，電晶體TR2及TR8會導通。導通之電晶體TR8同樣會拉低電晶體TR6源極的電壓準位為低電壓準位。並且，在接收到啟動信號STV之外的時間，電晶體TR2的汲極會接收到低電壓準位，因此導通之電晶體TR2可拉低電晶體TR6的閘極的電壓準位為低電壓準位。藉此，可使移位暫存器SL1完全停止輸出掃描信號SC1。
其餘移位暫存器(如SR1、SL2、SR2、...等)的電路 結構可參照移位暫存器SL1的說明，並且其運作原理亦相似，下述則說明每一移位暫存器的不同之處。在閘極驅動電壓131的偶數移位暫存器(如SL2及SL4)中，電晶體TR1的汲極接收前一個掃描信號(如SC2及SC6)，電晶體TR2及電晶體TR8的閘極接收時序信號CK1，電晶體TR3及電晶體TR9的閘極接收下一個掃描信號(如SC4及SC8)，電晶體TR6的汲極接收時序信號CKB1，電晶體TR6的源極輸出其掃描信號(如SC2及SC6)。
除移位暫存器SL1之外，在閘極驅動電壓131的奇數移位暫存器(如SL3)中，電晶體TR1的汲極接收前一個掃描信號(如SC4)，電晶體TR2及電晶體TR8的閘極接收時序信號CKB1，電晶體TR3及電晶體TR9的閘極接收下一個掃描信號(如SC6)，電晶體TR6的汲極接收時序信號CK1，電晶體TR6的源極輸出其掃描信號(如SC5)。
在閘極驅動電壓132的奇數移位暫存器(如SR1、SR3)中，電晶體TR1的汲極接收前一個掃描信號(如SC1、SC5)，電晶體TR2及電晶體TR8的閘極接收時序信號CKB2，電晶體TR3及電晶體TR9的閘極接收下一個掃描信號(如SC3、SC7)，電晶體TR6的汲極接收時序信號CK2，電晶體TR6的源極輸出其掃描信號(如SC2、SC6)。
在閘極驅動電壓132的偶數移位暫存器(如SR2及SR4)中，電晶體TR1的汲極接收前一個掃描信號(如SC3及SC7)，電晶體TR2及電晶體TR8的閘極接收時序信號CKB2，電晶體TR3及電晶體TR9的閘極接收下一個掃描 信號(如SC5及SC9)，電晶體TR6的汲極接收時序信號CK1，電晶體TR6的源極輸出其掃描信號(如SC4及SC8)。
依據上述，每一移位暫存器透過其內部的電晶體TR9於下一個掃描信號輸出時，立即停止輸出其掃描信號，以避免掃描信號產生重疊，以下再繪示移位暫存器內未配置電晶體TR9時顯示器的驅動波形，以突顯本實施例的效果。圖4為圖1的移位暫存器中未配置電晶體TR9的驅動波形示意圖。請參照圖1至圖4，在移位暫存器(如SL1)未配置電晶體TR9的情況下，若移位暫存器(如SL1)接收到下一個掃描信號(如SC2)時，則電晶體TR3會導通以拉低電晶體TR6閘極的電壓準位。由於電容C2的影響，電晶體TR3會導通無法快速拉低電晶體TR6閘極的電壓準位，導致移位暫存器(如SL1)所輸出的掃描信號(如SC1)無法即刻停止且呈現逐步下降的狀態。因此，每一移位暫存器(如SL1)所輸出的掃描信號(如SC1)會與下一個掃描(如SC2)產生重疊，而使顯示資料可能寫入至錯誤的畫素中。
值得一提的是，上述實施例的畫素陣列120以雙閘極結構的畫素陣列為例，但在其他實施例中，畫素陣列120可以為傳統的畫素陣列，亦即畫素陣列120中每一畫素列對應一條掃描線，並且每一畫素列中每一個畫素使用一條資料線。並且，閘極驅動電路131輸出的掃描信號SC1、SC3、SC5、SC7、.....等會分別輸出至畫素陣列120中的奇數掃描線(如121_1、121_3)以驅動奇數列的畫素，閘 極驅動電路132輸出的掃描信號SC2、SC4、SC6、SC8、.....等會分別輸出至畫素陣列120中的偶數掃描線(如121_2、121_4)以驅動偶數列的畫素。
綜上所述，本發明實施例的顯示面板，在每一個移位暫存器在下一個掃描信號輸出時即刻停止其輸出的掃描信號，並且每一個移位暫存器的輸出端配置一個下拉電晶體(即電晶體TR9)以在下一個掃描信號輸出時即刻停止其輸出的掃描信號。藉此，可避免掃描信號產生重疊。並且，顯示面板的畫素陣列可使用雙閘極結構，以減少源極驅動器的數目，降低電路成本。此外，閘極驅動電路可透過面板製程於形成畫素時一併製造，可節省閘極驅動器的成本，並可簡化外部電路設計的複雜度，以及降低整體面板功率消耗。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧顯示器
110‧‧‧顯示面板
120‧‧‧畫素陣列
121_1~121_8‧‧‧掃描線
122‧‧‧資料線
130‧‧‧閘極驅動器
131、132‧‧‧閘極驅動電路
150‧‧‧源極驅動器
C1、C2‧‧‧電容
CK1、CKB1、CK2、CKB2‧‧‧時序信號
L1、L2、L3、L4‧‧‧畫素列
LS1、LS2、LS3、LS4‧‧‧信號配線
P‧‧‧畫素
SC1~SC9‧‧‧掃描信號
SL1~SL4、SR1~SR4‧‧‧移位暫存器
STV‧‧‧啟動信號
TR1~TR9‧‧‧電晶體
VGL‧‧‧低準位閘極電壓
圖1為依據本發明一實施例的顯示器的系統示意圖。
圖2為圖1中依據本發明一實施例的驅動波形示意圖。
圖3為圖1中依據本發明一實施例的移位暫存器SL1的電路示意圖。
圖4為圖1的移位暫存器中未配置電晶體TR9的驅動波形示意圖。
100‧‧‧顯示器
110‧‧‧顯示面板
120‧‧‧畫素陣列
121_1~121_8‧‧‧掃描線
122‧‧‧資料線
130‧‧‧閘極驅動器
131、132‧‧‧閘極驅動電路
150‧‧‧源極驅動器
CK1、CKB1、CK2、CKB2‧‧‧時序信號
L1、L2、L3、L4‧‧‧畫素列
LS1、LS2、LS3、LS4‧‧‧信號配線
P‧‧‧畫素
SC1~SC9‧‧‧掃描信號
SL1~SL4、SR1~SR4‧‧‧移位暫存器
STV‧‧‧啟動信號

Claims (7)

  1. 一種顯示面板，包括：一基板；一畫素陣列，設置在該基板；多個第一移位暫存器，設置在該基板，用以依序輸出多個第一掃描信號；以及多個第二移位暫存器，設置在該基板，用以依序輸出多個第二掃描信號；其中，第j個第一移位暫存器接收第j個第二掃描信號並依據第j個第二掃描信號停止輸出第j個第一掃描信號，第j個第二移位暫存器接收第j+1個第一掃描信號，並依據第j+1個第一掃描信號停止輸出第j個第二掃描信號，j為正整數，並且該些第一掃描信號及該些第二掃描信號用以驅動該畫素陣列；其中，每一第一移位暫存器包括：一第一電晶體，該第一電晶體的第一端耦接該第一電晶體的控制端；一第二電晶體，該第二電晶體的第一端耦接該第一電晶體的第一端，該第二電晶體的第二端耦接該第一電晶體的第二端；一第三電晶體，該第三電晶體的第一端耦接該第一電晶體的第二端，該第三電晶體的第二端耦接一低準位閘極電壓；一第四電晶體，該第四電晶體的第一端耦接該第一電 晶體的第二端，該第四電晶體的第二端耦接該低準位閘極電壓；一第五電晶體，該第五電晶體的第一端耦接該第四電晶體的控制端，該第五電晶體的第二端耦接該低準位閘極電壓，該第五電晶體的控制端耦接該第一電晶體的第二端；一第六電晶體，該第六電晶體的控制端耦接該第一電晶體的第二端；一第七電晶體，該第七電晶體的第一端耦接該第六電晶體的第二端，該第七電晶體的第二端耦接該低準位閘極電壓，該第七電晶體的控制端耦接該第四電晶體的控制端；一第八電晶體，該第八電晶體的第一端耦接該第六電晶體的第二端，該第八電晶體的第二端耦接該低準位閘極電壓；一第九電晶體，該第九電晶體的第一端耦接該第六電晶體的第二端，該第九電晶體的第二端耦接該低準位閘極電壓；一第一電容，耦接於該第六電晶體的第一端與該第五電晶體的第一端之間；以及一第二電容，耦接於該第六電晶體的第二端與該第六電晶體的控制端之間；其中，在第一個第一移位暫存器中，該第一電晶體的第一端接收一啟動信號，該第二電晶體的控制端及該第八電晶體的控制端接收一第一時序信號的反相信號，該第三電晶體的控制端及該第九電晶體的控制端接收第一個第二 掃描信號，該第六電晶體的第一端接收該第一時序信號，該第六電晶體的第二端輸出第一個第一掃描信號；在第2j個第一移位暫存器中，該第一電晶體的第一端接收第(2j-1)個第二掃描信號，該第二電晶體的控制端及該第八電晶體的控制端接收該第一時序信號，該第三電晶體的控制端及該第九電晶體的控制端接收第2j個第二掃描信號，該第六電晶體的第一端接收該第一時序信號的反相信號，該第六電晶體的第二端輸出第2j個第一掃描信號；在第(2j+1)個第一移位暫存器中，該第一電晶體的第一端接收第2j個第二掃描信號，該第二電晶體的控制端及該第八電晶體的控制端接收該第一時序信號的反相信號，該第三電晶體的控制端及該第九電晶體的控制端接收第(2j+1)個第二掃描信號，該第六電晶體的第一端接收該第一時序信號，該第六電晶體的第二端輸出第(2j+1)個第一掃描信號。
  2. 如申請專利範圍第1項所述之顯示面板，其中每一第二移位暫存器包括：一第十電晶體，該第十電晶體的第一端耦接該第十電晶體的控制端；一第十一電晶體，該第十一電晶體的第一端耦接該第十電晶體的第一端，該第十一電晶體的第二端耦接該第十電晶體的第二端；一第十二電晶體，該第十二電晶體的第一端耦接該第十電晶體的第二端，該第十二電晶體的第二端耦接一低準 位閘極電壓；一第十三電晶體，該第十三電晶體的第一端耦接該第十電晶體的第二端，該第十三電晶體的第二端耦接該低準位閘極電壓；一第十四電晶體，該第十四電晶體的第一端耦接該第十三電晶體的控制端，該第十四電晶體的第二端耦接該低準位閘極電壓，該第十四電晶體的控制端耦接該第十電晶體的第二端；一第十五電晶體，該第十五電晶體的控制端耦接該第一電晶體的第二端；一第十六電晶體，該第十六電晶體的第一端耦接該第十五電晶體的第二端，該第十六電晶體的第二端耦接該低準位閘極電壓，該第十六電晶體的控制端耦接該第十三電晶體的控制端；一第十七電晶體，該第十七電晶體的第一端耦接該第十五電晶體的第二端，該第十七電晶體的第二端耦接該低準位閘極電壓；一第十八電晶體，該第十八電晶體的第一端耦接該第十五電晶體的第二端，該第十八電晶體的第二端耦接該低準位閘極電壓；一第三電容，耦接於該第十五電晶體的第一端與該第十四電晶體的第一端之間；以及一第四電容，耦接於該第十五電晶體的第二端與該第十五電晶體的控制端之間； 其中，在第(2j-1)個第二移位暫存器中，該第十電晶體的第一端接收第(2j-1)個第一掃描信號，該第十一電晶體的控制端及該第十七電晶體的控制端接收一第二時序信號的反相信號，該第十二電晶體的控制端及該第十八電晶體的控制端接收第2j個第一掃描信號，該第十五電晶體的第一端接收該第二時序信號，該第十五電晶體的第二端輸出第(2j-1)個第二掃描信號；在第2j個第二移位暫存器中，該第十電晶體的第一端接收第2j個第一掃描信號，該第十一電晶體的控制端及該第十七電晶體的控制端接收該第二時序信號，該第十二電晶體的控制端及該第十八電晶體的控制端接收第(2j+1)個第一掃描信號，該第十五電晶體的第一端接收該第二時序信號的反相信號，該第十五電晶體的第二端輸出第2j個第二掃描信號。
  3. 如申請專利範圍第1項所述之顯示面板，其中該些第一掃描信號用以驅動該畫素陣列中奇數列的畫素，且該些第二掃描信號用以驅動該畫素陣列中偶數列的畫素。
  4. 如申請專利範圍第1項所述之顯示面板，其中該畫素陣列中每一列畫素分別對應兩條掃描線。
  5. 如申請專利範圍第4項所述之顯示面板，其中該些第一掃描信號用以驅動該畫素陣列中每一畫素列的奇畫素，且該些第二掃描信號用以驅動該畫素陣列中每一畫素列的偶畫素。
  6. 如申請專利範圍第1項所述之顯示面板，其中該些 第一移位暫存器設置在該畫素陣列的一第一側，且該些第二移位暫存器設置在該畫素陣列的一第二側。
  7. 如申請專利範圍第6項所述之顯示面板，更包括：一第一信號配線，設置在該基板，並位在該畫素陣列的該第一側，該第一信號配線用以傳送該第一時序信號至該些第一移位暫存器；一第二信號配線，設置在該基板，並位在該畫素陣列的該第一側，該第二信號配線用以傳送該第一時序信號的反相信號至該些第一移位暫存器；一第三信號配線，設置在該基板，並位在該畫素陣列的該第二側，該第三信號配線用以傳送該第二時序信號至該些第二移位暫存器；以及一第四信號配線，設置在該基板，並位在該畫素陣列的該第二側，該第四信號配線用以傳送該第二時序信號的反相信號至該些第二移位暫存器。
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