JP2024516751A

JP2024516751A - 駆動走査回路及び表示パネル

Info

Publication number: JP2024516751A
Application number: JP2022509677A
Authority: JP
Inventors: 毅劉; 穎周
Original assignee: TCL China Star Optoelectronics Technology Co Ltd
Current assignee: TCL China Star Optoelectronics Technology Co Ltd
Priority date: 2022-01-19
Filing date: 2022-01-27
Publication date: 2024-04-17
Also published as: US11756499B2; US20220358892A1

Abstract

駆動走査回路及び表示パネルであって、前記駆動走査回路は、奇数組の信号線及び偶数組の信号線に分けられるように構成される偶数本の信号線と、それぞれ前記奇数組の信号線と前記偶数組の信号線との間に接続されるアセンブリを含み、前記アセンブリがレジスタ部及びプルダウン部を含み、前記レジスタ部と前記プルダウン部との間に負荷が接続される複数段の走査サブ回路と、を含み、前記負荷の同じ側に設けられた前記レジスタ部と前記プルダウン部とが交互に配列され、前記負荷の一側にＮ段離れた任意の２つの前記レジスタ部が互いにカスケード接続され、Ｎは前記偶数本の信号線の総数の半分である。【選択図】図１

Description

本発明は、表示の技術分野に関し、具体的には駆動走査回路及び表示パネルに関する。

一般的な表示パネルでは、左右両側のＧＯＡ（ｇａｔｅｄｒｉｖｅｒｏｎａｒｒａｙ）ユニットによって横方向の走査線を共通に駆動し、前記走査線に複数の画素が直列に接続され、前記走査線に抵抗容量の負荷が存在する。例えば、両側駆動アーキテクチャでは、全てのＧＯＡを駆動するために、回路の両側に同じ数のクロック（ＣＫ）配線が対称に配置され、片側の額縁に偶数（例えば２Ｎ）本のクロック配線を配置する必要があり、片側の額縁に必要な配線面積が大きくなり、狭額縁パネルの要件を満たしていない。

本発明は、従来技術の狭額縁パネルを実現する課題を改善するために、駆動走査回路及び表示パネルを提供する。

上記の課題を解決するために、本発明の第１態様は、奇数組の信号線及び偶数組の信号線に分けられる偶数本の信号線と、それぞれ前記奇数組の信号線と前記偶数組の信号線との間に接続されるアセンブリを含み、前記アセンブリがレジスタ部及びプルダウン部を含み、前記レジスタ部と前記プルダウン部との間に負荷が接続される複数段の走査サブ回路と、を含み、前記負荷の同じ側に設けられた前記レジスタ部と前記プルダウン部とが交互に配列され、前記負荷の一側にＮ段離れた任意の２つの前記レジスタ部が互いにカスケード接続され、Ｎは前記偶数本の信号線の総数の半分であり、前記負荷の一側に隣接する前記レジスタ部及び前記プルダウン部が同一組の信号線のうち異なる信号線に接続され、前記負荷の同じ側に隣接するレジスタ部及びプルダウン部が一体的に配置される駆動走査回路を提供する。したがって、前記負荷の一側に隣接する前記レジスタ部及び前記プルダウン部の配線占有面積を低減して、額縁幅を大幅に減らすことができ、さらに、前記レジスタ部及びプルダウン部をレイアウトで混在して描画することにより、額縁幅を大幅に減らすことができ、混在してレイアウトすることにより、前記レジスタ部の幅を縮小することができ、さらに、片側信号配線数の減少に加えて、縮小後のレジスタ部の幅の節約量を元のレジスタ部の幅の３０％とすることができ、液晶表示パネルに適用することができ、さらに、離間して交互に設けられたレジスタ部及びプルダウン部により、負荷の両側に信号線を効率的に分散させて、一側の信号線の数を半減させることができ、額縁幅を大幅に減らして、片側駆動の配置により駆動走査回路を実現することができる。

本発明の一実施例によれば、同一の前記アセンブリにおいて、前記レジスタ部及び前記プルダウン部の一方は、前記負荷と前記奇数組の信号線のうち１つの信号線との間に接続され、前記レジスタ部及び前記プルダウン部の他方は、前記負荷と前記偶数組の信号線のうち１つの信号線との間に接続される。したがって、信号線を負荷の両側に効率的に分散させて、同一の前記アセンブリにおける前記レジスタ部及び前記プルダウン部が、それぞれ異なる側に位置する前記奇数組の信号線及び前記偶数組の信号線に接続され、額縁幅を大幅に減らすことができる。

本発明の一実施例によれば、前記偶数本の信号線の数が２Ｎ（Ｎは正の整数）であり、前記複数段の走査サブ回路がｎ段目（ｎは正の整数）の走査サブ回路を含み、前記ｎ段目の走査サブ回路における前記レジスタ部がｉ本目の信号線に接続され、前記ｎ段目の走査サブ回路における前記プルダウン部がｊ本目の信号線に接続され、ｎが２Ｎの整数倍である場合に、ｉ＝２Ｎであり、そうでない場合に、ｉ＝ｍｏｄ（ｎ，２Ｎ）であり、（ｎ＋Ｎ－１）が２Ｎの整数倍である場合に、ｊ＝２Ｎであり、そうでない場合に、ｊ＝ｍｏｄ（ｎ＋Ｎ－１，２Ｎ）である。したがって、異なる駆動走査回路に適用するのに有利であり、パネル画素の充電に影響を与えることなく、駆動走査回路の改善を実現する。

本発明の一実施例によれば、前記偶数本の信号線の数が２Ｎ（Ｎは正の整数）であり、前記複数段の走査サブ回路がｎ段目（ｎは正の整数）の走査サブ回路を含み、ｎ≦Ｎである場合には、前記ｎ段目の走査サブ回路における前記レジスタ部に予め設定されたスタート信号を入力し、ｎ＞Ｎである場合には、前記ｎ段目の走査サブ回路における前記レジスタ部が（ｎ＋Ｎ）段目の走査サブ回路における前記レジスタ部にスタート信号を出力する。したがって、異なる駆動走査回路に適用するのに有利であり、パネル画素の充電に影響を与えることなく、駆動走査回路の改善を実現する。

本発明の一実施例によれば、前記レジスタ部に含まれるトランジスタの数が、前記プルダウン部に含まれるトランジスタの数よりも大きい。したがって、前記プルダウン部に含まれるトランジスタの数が前記レジスタ部に含まれるトランジスタの数よりも少ないことにより、前記プルダウン部の回路構成を効率的に簡素化し、パネル画素の充電に影響を与えることなく、駆動走査回路の改善を実現する。

本発明の一実施例によれば、前記プルダウン部は、プルダウントランジスタを含み、前記プルダウントランジスタの制御端子がパルスポートに接続され、前記プルダウントランジスタの第１端子が走査入力ポートに接続され、前記プルダウントランジスタの第２端子が下位ポートに接続され、前記負荷が前記プルダウン部の前記走査入力ポートと前記レジスタ部の走査出力ポートとの間に接続される。したがって、前記プルダウン部の回路構成を効率的に簡素化し、前記レジスタ部の前記走査出力ポートと前記プルダウン部の前記走査入力ポートとを用いて前記負荷を共通に駆動することにより、パネル画素の充電に影響を与えることなく、駆動走査回路の改善を実現する。

本発明の一実施例によれば、前記偶数本の信号線の数が２Ｎ（Ｎは正の整数）であり、前記偶数本の信号線が偶数個のパルス信号を伝送し、伝送構成において、順次隣接する２つのパルス信号のうち、次の前記パルス信号が前の前記パルス信号よりも１時間単位だけ遅延され、各前記パルス信号は、デューティ比が（Ｎ－１）／２Ｎのパルス幅変調信号として構成される。したがって、このような信号タイミングに合わせて、プルダウンとカスケード接続されるレジスタ部は、いずれも奇数段又は偶数段であるので、互いにカスケード接続されるレジスタ部を前記負荷の同一側に配置するとともに、パネルの同一側に半分の数の信号線を配置することができ、狭額縁パネルの実現に有利である。

上記の課題を解決するために、本発明の第２態様は、奇数組の信号線及び偶数組の信号線に分けられるように構成される偶数本の信号線と、それぞれ前記奇数組の信号線と前記偶数組の信号線との間に接続されるアセンブリを含み、前記アセンブリがレジスタ部及びプルダウン部を含み、前記レジスタ部と前記プルダウン部との間に負荷が接続される複数段の走査サブ回路と、を含み、前記負荷の同じ側に設けられた前記レジスタ部と前記プルダウン部とが交互に配列され、前記負荷の一側にＮ段離れた任意の２つの前記レジスタ部が互いにカスケード接続され、Ｎは前記偶数本の信号線の総数の半分である駆動走査回路を提供する。したがって、離間して交互に設けられたレジスタ部及びプルダウン部により、信号線を負荷の両側に効率的に分散させ、片側の信号線の数を半減させて、額縁幅を大幅に減らし、片側駆動の配置により駆動走査回路を実現することができる。

本発明の一実施例によれば、前記負荷の一側に隣接する前記レジスタ部及び前記プルダウン部は、同一組の信号線のうち異なる信号線に接続される。したがって、前記負荷の一側に隣接する前記レジスタ部及び前記プルダウン部の配線占有面積を低減することができ、額縁幅を大幅に減らすことができる。

本発明の一実施例によれば、前記偶数本の信号線の数が２Ｎ（Ｎは正の整数）であり、前記偶数本の信号線が偶数個のパルス信号を伝送し、伝送構成において、順次隣接する２つのパルス信号のうち、次の前記パルス信号が前の前記パルス信号よりも１時間単位だけ遅延され、各前記パルス信号は、デューティ比が（Ｎ－１）／２Ｎのパルス幅変調信号として構成される。したがって、このような信号タイミングに合わせて、プルダウンにカスケード接続されるレジスタ部は、いずれも奇数段又は偶数段であるので、互いにカスケード接続されるレジスタ部を前記負荷の同一側に配置するとともに、パネルの同一側に半分の数の信号線を配置することができ、狭額縁パネルの実現に有利である。

本発明の一実施例によれば、前記負荷の同じ側に隣接するレジスタ部及びプルダウン部が一体的に配置される。したがって、前記レジスタ部及びプルダウン部をレイアウトで混在して描画することにより、額縁幅を大幅に減らすことができ、混在してレイアウトすることにより、前記レジスタ部の幅を縮小することができ、さらに、片側信号配線数の減少に加えて、縮小後のレジスタ部の幅の節約量を元のレジスタ部の幅の３０％とすることができ、液晶表示パネルに適用することができる。

上記の課題を解決するために、本発明の第３態様は、上述した駆動走査回路を含む表示パネルを提供する。

本発明の駆動走査回路及び表示パネルは、各段の走査サブ回路が前記奇数組の信号線と前記偶数組の信号線との間に接続される前記アセンブリを含み、前記アセンブリが前記レジスタ部及び前記プルダウン部を含み、前記レジスタ部と前記プルダウン部との間に前記負荷が接続され、前記負荷の同じ側に設けられた前記レジスタ部と前記プルダウン部とが交互に配列され、前記負荷の一側にＮ段離れた任意の２つの前記レジスタ部が互いにカスケード接続され、Ｎは前記偶数本の信号線の総数の半分である。したがって、信号線を負荷の両側に効率的に分散させ、片側の信号線の数を半減させて、片側の配線に必要な面積を縮小し、額縁幅を大幅に減らし、消費電力及び遅延を低減し、片側駆動の配置により駆動走査回路を実現し、パネル画素の充電に影響を与えることなく、回路の改善を実現する。

以下、本発明の実施例における技術的手段をより明確に説明するために、実施例の説明に使用する必要がある図面を簡単に紹介し、以下の説明における図面は、本発明の幾つかの実施例に過ぎなく、当業者にとっては創造的努力なしにこれらの図面から他の図面を導き出すこともできることは明らかである。

本発明の実施例の駆動走査回路の回路模式図である。本発明の実施例のレジスタ部の回路模式図である。本発明の実施例のプルダウン部の回路模式図である。８ＣＫ構成のパルス波形とカスケード接続関係とのタイミングチャートである。シフトレジスタの一例を示すブロック図である。一段のシフトレジスタのスタートとリセット（ｓｔａｒｔ－ｒｅｓｅｔ）との波形対応図である。本発明の実施例の同じ側のレジスタ部とプルダウン部との混在レイアウトの省スペース化を示す図である。

次に本発明の実施例における図面を参照しながら、本発明の実施例における技術的手段を明確且つ完全に説明する。説明した実施例は、すべての実施例ではなく、本発明の一部の実施例のみであることは明らかである。本発明における実施例に基づき、当業者が創造的な労働を行うことなく得られる他の全ての実施例は、いずれも本発明の保護範囲に属する。

本明細書の説明において、「中心」、「縦方向」、「横方向」、「長さ」、「幅」、「厚さ」、「上」、「下」、「前」、「後」、「左」、「右」、「垂直」、「水平」、「頂」、「底」、「内」、「外」、「時計回り」、「反時計回り」などの用語で示される方位又は位置関係は、図面で示される方位又は位置関係に基づくものである。これらの用語は、本発明の説明を容易にするため、及び説明を簡略化するためのものに過ぎず、言及される装置又は構成要素が特定の方位を有し、特定の方位で構成及び動作しなければならないと指示又は暗示するためではなく、したがって、本発明を限定するものとして理解されるべきではない。

本明細書の説明において、「第一」、「第二」という用語は、単に説明するためのものであり、相対的な重要性を指示又は示唆するか、又は示される技術的特徴の数を暗示すると理解されるべきではない。したがって、「第一」、「第二」によって限定されている特徴は、１つ又は複数の前記特徴を含むことを明示又は暗示することができる。本発明の説明において、別途明確で具体的な説明がない限り、「複数」とは２つ以上を意味する。

本明細書において、本発明の異なる構造を実現するための多くの異なる実施形態又は例を提供する。本発明の開示内容を簡略化するために、特定の例示の構成要素及び設定を以下で説明する。勿論、これらは単なる例であり、本発明を限定することを意図していない。さらに、本発明は、簡潔化及び明確化のために、異なる例において参照番号及び／又は参照アルファベットを繰り返してもよく、それ自体で、論じられる様々な実施形態及び／又は構成の間の関係を示すものではない。さらに、本明細書では、様々な特定のプロセス及び材料の例を提供するが、当業者は、他のプロセスの適用及び／又は他の材料の使用を認識することができる。

液晶や発光ダイオード（ＬＥＤ）表示パネルにおいて、より良い狭額縁のソリューションを見出すことが常に研究開発の焦点となっている。以下、例を挙げて説明するが、これに限定されるものではない。

本発明の第１態様は、狭額縁化の液晶表示パネル等の液晶表示パネルに適用可能な駆動走査回路を提供するが、これに限定されるものではない。

以下、前記駆動走査回路の実施形態を例に挙げて説明するが、これらに限定されるものではない。

例えば、図１に示すように、前記駆動走査回路は、偶数本の信号（ＣＫ）線と、表示パネルにおける複数の横方向の走査線を駆動するための複数段の走査サブ回路Ｄとを含み、前記走査線が複数の画素（例えば、表示パネルにおける横方向に配列される複数の画素）を直列に接続したものとみなすことができ、前記走査線に抵抗容量性負荷が存在する。例えば、前記偶数本の信号線の数が２Ｎ（Ｎは正の整数）であり、例えば２Ｎ＝２若しくは４若しくは６（例えば、４ＣＫ若しくは６ＣＫは小型の電子競技用スクリーンに使用される）であり、又は２Ｎ＝８（例えば、８ＣＫは中型のテレビ等に使用される）であり、又は２Ｎ＝１２若しくは１６（例えば、１２ＣＫ若しくは１６ＣＫは高解像度の８Ｋディスプレイに使用される）である。

ＣＫ線の数が少なすぎると、パネル内に充電率が不良となる場合があり、ＣＫ線の数が多すぎると、パネルの額縁が大きくなる（狭額縁パネルに適用せず）ことを理解されたい。例えば、８Ｋディスプレイでは、１２ＣＫ若しくは１６ＣＫの充電率を採用するのに十分であり、これ以上ＣＫ線の数を増やす必要はない。以下は、１０行の走査線が８ＣＫを採用することを例に説明するが、残りのＣＫ線の数及び走査線の数についても適用可能であるが、特に詳述しない。本明細書において、説明を容易にし、符号が複雑すぎることを防止するために、ＣＫｎ（ｎは正の整数）を用いて、異なる信号線及び伝送する信号を示すが、例えば、ＣＫ１は段落において信号線ＣＫ１若しくは信号ＣＫ１を示すためのものである。

例えば、図１に示すように、８ＣＫを例とし、即ち２Ｎ＝８であり、前記偶数本の信号線（例えば、ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４、ＣＫ５、ＣＫ６、ＣＫ７、ＣＫ８）が、奇数組の信号線（例えば、ＣＫ１、ＣＫ３、ＣＫ５、ＣＫ７）及び偶数組の信号線（例えば、ＣＫ２、ＣＫ４、ＣＫ６、ＣＫ８）に分けられるように構成される。

この例では、１０行の走査線を例に挙げて説明し、即ちｎ＝１、２、３、…、１０であり、前記複数段の走査サブ回路Ｄが１０段の走査サブ回路Ｄを含み、各段の走査サブ回路Ｄが、前記奇数組の信号線（例えば、ＣＫ１、ＣＫ３、ＣＫ５、ＣＫ７）と前記偶数組の信号線（例えば、ＣＫ２、ＣＫ４、ＣＫ６、ＣＫ８）との間に接続されるアセンブリ（ａｓｓｅｍｂｌｙ）Ａを含み、前記アセンブリＡがレジスタ部１及びプルダウン部２を含み、前記レジスタ部１がシフトレジスタ（ｓｈｉｆｔｒｅｇｉｓｔｅｒ，ＧＯＡとも表記される）などとして構成されてもよく、前記プルダウン部２がプルダウンユニット（ｐｕｌｌ－ｄｏｗｎｕｎｉｔ，ＰＤＵとも表記される）などとして構成されてもよく、前記レジスタ部１と前記プルダウン部２との間に負荷Ｂが接続され、例えば、前記負荷Ｂが複数の直列に接続される画素を含むように構成されてもよく、前記負荷Ｂに抵抗容量性負荷が存在する。

説明を容易にするために、この例では、１段目の走査サブ回路ＤのアセンブリＡは、レジスタ部１（例えば、ＧＯＡ１）及びプルダウン部２（例えば、ＰＤＵ１）を含み、２段目の走査サブ回路ＤのアセンブリＡは、レジスタ部１（例えば、ＧＯＡ２）及びプルダウン部２（例えば、ＰＤＵ２）を含み、３段目の走査サブ回路ＤのアセンブリＡは、レジスタ部１（例えば、ＧＯＡ３）及びプルダウン部２（例えば、ＰＤＵ３）を含み、４段目の走査サブ回路ＤのアセンブリＡは、レジスタ部１（例えば、ＧＯＡ４）及びプルダウン部２（例えば、ＰＤＵ４）を含み、５段目の走査サブ回路ＤのアセンブリＡは、レジスタ部１（例えば、ＧＯＡ５）及びプルダウン部２（例えば、ＰＤＵ５）を含み、６段目の走査サブ回路ＤのアセンブリＡは、レジスタ部１（例えば、ＧＯＡ６）及びプルダウン部２（例えば、ＰＤＵ６）を含み、７段目の走査サブ回路ＤのアセンブリＡは、レジスタ部１（例えば、ＧＯＡ７）及びプルダウン部２（例えば、ＰＤＵ７）を含み、８段目の走査サブ回路ＤのアセンブリＡは、レジスタ部１（例えば、ＧＯＡ８）及びプルダウン部２（例えば、ＰＤＵ８）を含み、９段目の走査サブ回路ＤのアセンブリＡは、レジスタ部１（例えば、ＧＯＡ９）及びプルダウン部２（例えば、ＰＤＵ９）を含み、１０段目の走査サブ回路ＤのアセンブリＡは、レジスタ部１（例えば、ＧＯＡ１０）及びプルダウン部２（例えば、ＰＤＵ１０）を含む。

なお、図１に示すように、前記複数段の走査サブ回路Ｄにおける前記レジスタ部１及び前記プルダウン部２は、前記負荷Ｂの両側に段階的に交互に配列されるように構成されてもよく、例えば、１段目の走査サブ回路Ｄのレジスタ部１（例えば、ＧＯＡ１）が前記負荷Ｂの一側（例えば、左側）にあり、１段目の走査サブ回路Ｄのプルダウン部２（例えば、ＰＤＵ１）が前記負荷Ｂの他側（例えば、右側）にあり、２段目の走査サブ回路Ｄのプルダウン部２（例えば、ＰＤＵ２）が前記負荷Ｂの一側（例えば、左側）にあり、２段目の走査サブ回路Ｄのレジスタ部１（例えば、ＧＯＡ２）が前記負荷Ｂの他側（例えば、右側）にあり、３段目の走査サブ回路Ｄのレジスタ部１（例えば、ＧＯＡ３）が前記負荷Ｂの一側（例えば、左側）にあり、３段目の走査サブ回路Ｄのプルダウン部２（例えば、ＰＤＵ３）が前記負荷Ｂの他側（例えば、右側）にあり、以下同様であり、１０段目の走査サブ回路Ｄのプルダウン部２（例えば、ＰＤＵ１０）が前記負荷Ｂの一側（例えば、左側）にあり、１０段目の走査サブ回路Ｄのレジスタ部１（例えば、ＧＯＡ１０）が前記負荷Ｂの他側（例えば、右側）にある。

例えば、図１に示すように、前記負荷Ｂの同じ側に設けられた前記レジスタ部１と前記プルダウン部２とが交互に配列され、例えば、奇数段の走査サブ回路Ｄの前記レジスタ部１（例えば、ＧＯＡ１、ＧＯＡ３、ＧＯＡ５、ＧＯＡ７、ＧＯＡ９）と偶数段の走査サブ回路Ｄの前記プルダウン部２（例えば、ＰＤＵ２、ＰＤＵ４、ＰＤＵ６、ＰＤＵ８、ＰＤＵ１０）とが前記負荷Ｂの一側（例えば、左側）に段階的に交互に配列され、例えば、上から下に向かってＧＯＡ１、ＰＤＵ２、ＧＯＡ３、ＰＤＵ４、ＧＯＡ５、ＰＤＵ６、ＧＯＡ７、ＰＤＵ８、ＧＯＡ９、ＰＤＵ１０等のように配列され、奇数段の走査サブ回路Ｄの前記プルダウン部２（例えば、ＰＤＵ１、ＰＤＵ３、ＰＤＵ５、ＰＤＵ７、ＰＤＵ９）と偶数段の走査サブ回路Ｄの前記レジスタ部１（例えば、ＧＯＡ２、ＧＯＡ４、ＧＯＡ６、ＧＯＡ８、ＧＯＡ１０）とが前記負荷Ｂの他側（例えば、右側）に段階的に交互に配列され、例えば、上から下に向かって、ＰＤＵ１、ＧＯＡ２、ＰＤＵ３、ＧＯＡ４、ＰＤＵ５、ＧＯＡ６、ＰＤＵ７、ＧＯＡ８、ＰＤＵ９、ＧＯＡ１０等のように配列されている。

例えば、図１に示すように、同一の前記アセンブリＡにおいて、前記レジスタ部１及び前記プルダウン部２の一方は、前記負荷Ｂと前記奇数組の信号線（例えば、ＣＫ１、ＣＫ３、ＣＫ５、ＣＫ７）のいずれかの信号線との間に接続され、前記レジスタ部１及び前記プルダウン部２の他方は、前記負荷Ｂと前記偶数組の信号線（例えば、ＣＫ２、ＣＫ４、ＣＫ６、ＣＫ８）のいずれかの信号線との間に接続され、前記負荷Ｂの一側に隣接する前記レジスタ部１及び前記プルダウン部２は、同一組の信号線（例えば、奇数組の信号線ＣＫ１、ＣＫ３、ＣＫ５、ＣＫ７又は偶数組の信号線ＣＫ２、ＣＫ４、ＣＫ６、ＣＫ８）のうち異なる信号線に接続される。

説明を容易にするために、この例では、モジュールＭとして８段の走査サブ回路に合わせる８ＣＫを例に挙げるが、１つの駆動走査回路において、複数のモジュールＭを有してもよい。

例えば、図１に示すように、単一のモジュールＭにおいて、奇数段（例えば、１、３、５、７段目）の走査サブ回路Ｄのレジスタ部１（例えば、ＧＯＡ１、ＧＯＡ３、ＧＯＡ５、ＧＯＡ７）は、奇数組の信号線（例えば、ＣＫ１、ＣＫ３、ＣＫ５、ＣＫ７）にそれぞれ接続され、偶数段（例えば、２、４、６、８段目）の走査サブ回路Ｄのレジスタ部１（例えば、ＧＯＡ２、ＧＯＡ４、ＧＯＡ６、ＧＯＡ８）は、偶数組の信号線（例えば、ＣＫ２、ＣＫ４、ＣＫ６、ＣＫ８）にそれぞれ接続される。また、同一の駆動走査回路の異なるモジュールに対して、前記信号線の番号は、例えば、ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４、ＣＫ５、ＣＫ６、ＣＫ７、ＣＫ８、ＣＫ１、ＣＫ２、ＣＫ３、…、ＣＫ７、ＣＫ８、ＣＫ１、ＣＫ２、ＣＫ３、…、ＣＫ７、ＣＫ８などのように１～８の順に逓増して循環的に使用され、例えば、同一の前記アセンブリＡにおいて、前記プルダウン部２の信号線と前記レジスタ部１の信号線とが（Ｎ－１）の番号差を維持することができる。

例えば、図１に示すように、２Ｎ＝８（Ｎ＝４）を例として、前記プルダウン部２の信号線と前記レジスタ部１の信号線とが（Ｎ－１＝３）の番号差を維持することができ、例えば、１段目の走査サブ回路Ｄのレジスタ部１（例えば、ＧＯＡ１）は信号線ＣＫ１に接続され、１段目の走査サブ回路Ｄのプルダウン部２（例えば、ＰＤＵ１）は信号線ＣＫ４に接続され、２段目の走査サブ回路Ｄのレジスタ部１（例えば、ＧＯＡ２）は信号線ＣＫ２に接続され、２段目の走査サブ回路Ｄのプルダウン部２（例えば、ＰＤＵ２）は信号線ＣＫ５に接続され、３段目の走査サブ回路Ｄのレジスタ部１（例えば、ＧＯＡ３）は信号線ＣＫ３に接続され、３段目の走査サブ回路Ｄのプルダウン部２（例えば、ＰＤＵ３）は信号線ＣＫ６に接続され、４段目の走査サブ回路Ｄのレジスタ部１（例えば、ＧＯＡ４）は信号線ＣＫ４に接続され、４段目の走査サブ回路Ｄのプルダウン部２（例えば、ＰＤＵ４）は信号線ＣＫ７に接続され、５段目の走査サブ回路Ｄのレジスタ部１（例えば、ＧＯＡ５）は信号線ＣＫ５に接続され、５段目の走査サブ回路Ｄのプルダウン部２（例えば、ＰＤＵ５）は信号線ＣＫ８に接続され、６段目の走査サブ回路Ｄのレジスタ部１（例えば、ＧＯＡ６）は、信号線ＣＫ６に接続され、６段目の走査サブ回路Ｄのプルダウン部２（例えば、ＰＤＵ６）は信号線ＣＫ１（６＋３＝９であり、ＣＫ１～ＣＫ８に基づいてＣＫ１が使用される）に接続され、７段目の走査サブ回路Ｄのレジスタ部１（例えば、ＧＯＡ７）は信号線ＣＫ７に接続され、７段目の走査サブ回路Ｄのプルダウン部２（例えば、ＰＤＵ７）は信号線ＣＫ２（７＋３＝１０であり、ＣＫ１～ＣＫ８に基づいてＣＫ２が使用される）に接続され、８段目の走査サブ回路Ｄのレジスタ部１（例えば、ＧＯＡ８）は信号線ＣＫ８に接続され、８段目の走査サブ回路Ｄのプルダウン部２（例えば、ＰＤＵ８）は信号線ＣＫ３（８＋３＝１１であり、ＣＫ１～ＣＫ８に基づいてＣＫ３が使用される）に接続され、９段目の走査サブ回路Ｄのレジスタ部１（例えば、ＧＯＡ９）は信号線ＣＫ１に接続され、９段目の走査サブ回路Ｄのプルダウン部２（例えば、ＰＤＵ８）は信号線ＣＫ４に接続され、…、１３段目の走査サブ回路のレジスタ部（図示せず）は信号線ＣＫ５に接続され、１３段目の走査サブ回路のプルダウン部（図示せず）は信号線ＣＫ８に接続され、…、１６段目の走査サブ回路のレジスタ部（図示せず）は信号線ＣＫ８に接続され、１６段目の走査サブ回路のプルダウン部（図示せず）は信号線ＣＫ３に接続され、他の接続形態については、この説明に基づいて理解されるものである。

例えば、図１に示すように、例示的な構成において、前記レジスタ部１及び前記プルダウン２に接続される信号線の番号が、例えば規則に基づいて構成されてもよく、例えば、前記偶数本の信号線の数が２Ｎ（Ｎは正の整数）であり、前記複数段の走査サブ回路がｎ段目（ｎは正の整数）の走査サブ回路を含み、前記ｎ段目の走査サブ回路における前記レジスタ部がｉ本目の信号線に接続され、前記ｎ段目の走査サブ回路における前記プルダウン部がｊ本目の信号線に接続され、ｎが２Ｎの整数倍（例えば、ｎ＝２Ｎ、４Ｎ、６Ｎ、…、即ちｍｏｄ（ｎ，２Ｎ）＝０）である場合に、ｉ＝２Ｎであり、そうでない場合に、ｉ＝ｍｏｄ（ｎ，２Ｎ）であり、（ｎ＋Ｎ－１）が２Ｎの整数倍（例えば、（ｎ＋Ｎ－１）＝２Ｎ、４Ｎ、６Ｎ、…、即ちｍｏｄ（（ｎ＋Ｎ－１），２Ｎ）＝０）である場合に、ｊ＝２Ｎであり、そうでない場合に、ｊ＝ｍｏｄ（ｎ＋Ｎ－１，２Ｎ）である。

この例では、図１に示すように、説明を容易にするために、前記レジスタ部１は、第１パルス（Ｓｙｎｃ）ポート１１、スタート入力（Ｓｔａｒｔ１）ポート１２、リセット（Ｒｅｓｅｔ）ポート１３及び走査出力（Ｏｕｔｐｕｔ１）ポート１４を含むことができるが、これに限定されず、他の構成では、前記レジスタ部１は、他のスタート入力ポート及び／又は走査出力ポートなどを含むことができ、前記プルダウン部２は、第２パルスポート２１及び走査入力ポート２２を含むことができるが、これに限定されず、他の構成では、前記プルダウン部２は、例えば、下位ポートなどの他のポートを含むことができ、前記負荷Ｂは、前記走査出力ポート１４と前記走査入力ポート２２との間に接続される。

例えば、図２に示すように、前記レジスタ部１は、例えば、ＧＯＡ（ｇａｔｅｄｒｉｖｅｒｏｎａｒｒａｙ）回路として構成されてもよく、制御端子、第１端子及び第２端子を含む複数のトランジスタと、コンデンサとを含み、前記トランジスタは、例えば、ゲート、ソース及びドレインを有する薄膜トランジスタ（ＴＦＴ）であってもよく、前記レジスタ部１は、例えば、入力ユニット１Ａ、出力ユニット１Ｂ、維持ユニット１Ｃ、第１制御ユニット１Ｄ、第２制御ユニット１Ｅ及びリセットユニット１Ｆを含む。

例えば、図２に示すように、前記入力ユニット１Ａは第１トランジスタＴ１１を含み、前記第１トランジスタＴ１１の制御端子が、初期スタート信号ＳＴＶ又は前段のスタート信号ＳＴ（ｎ－Ｎ）を入力するための前記スタート入力ポート１２に接続され、前記第１トランジスタＴ１１の第１端子が、前段の走査信号Ｇ（ｎ－Ｎ）を入力するための前段の走査ポート１５に接続される。

例えば、図２に示すように、前記出力ユニット１Ｂは、第２トランジスタＴ２１、第３トランジスタＴ２２及びコンデンサＣｂｔを含み、前記第２トランジスタＴ２１の制御端子及び前記第３トランジスタＴ２２の制御端子が前記第１トランジスタＴ１１の第２端子に接続されて第１接点Ｑを形成し、前記第２トランジスタＴ２１の第１端子及び前記第３トランジスタＴ２２の第１端子が、例えば、第１パルス信号ＣＫ（ｉ）を入力するための第１パルスポート１１などのパルスポートに接続され、前記第２トランジスタＴ２１の第２端子が、ｎ段目の走査信号Ｇ（ｎ）を出力するための前記走査出力ポート１４に接続され、前記第３トランジスタＴ２２の第２端子が、ｎ段目のスタート信号ＳＴ（ｎ）を出力するためのリセットポート１３に接続され、前記コンデンサＣｂｔが前記第２トランジスタＴ２１の制御端子と第２端子との間に接続される。

例えば、図２に示すように、前記維持ユニット１Ｃは、第４トランジスタＴ３１及び第５トランジスタＴ４１を含み、前記第４トランジスタＴ３１の制御端子及び前記第５トランジスタＴ４１の制御端子が、後段の走査信号Ｇ（ｎ＋Ｎ）を入力するための後段の走査ポート１６に接続され、前記第４トランジスタＴ３１の第１端子が前記走査出力ポート１４に接続され、前記第４トランジスタＴ３１の第２端子が、第１下位信号ＶＳＳＧを入力するための第１下位ポート１９に接続され、前記第５トランジスタＴ４１の第１端子が前記第１接点Ｑに接続され、前記第５トランジスタＴ４１の第２端子が、第２下位信号ＶＳＳＱを入力するための第２下位ポート１ａに接続される。

例えば、図２に示すように、前記第１制御ユニット１Ｄは、第６トランジスタＴ５１、第７トランジスタＴ５２、第８トランジスタＴ５３、第９トランジスタＴ５４、第１０トランジスタＴ３２及び第１１トランジスタＴ４２を含み、前記第６トランジスタＴ５１の制御端子と第１端子と、前記第８トランジスタＴ５３の第１端子とが、第１制御信号ＬＣ１を入力するための第１制御ポート１７に接続され、前記第６トランジスタＴ５１の第２端子が、前記第７トランジスタＴ５２の第１端子及び前記第８トランジスタＴ５３の制御端子に接続され、前記第７トランジスタＴ５２の制御端子及び前記第９トランジスタＴ５４の制御端子が、前記第１トランジスタＴ１１の第２端子に接続され、前記第７トランジスタＴ５２の第２端子、前記第９トランジスタＴ５４の第２端子、前記第１０トランジスタＴ３２の第２端子及び前記第１１トランジスタＴ４２の第２端子が、前記第２下位ポート１ａに接続され、前記第８トランジスタＴ５３の第２端子が、前記第９トランジスタＴ５４の第１端子、前記第１０トランジスタＴ３２の制御端子及び前記第１１のトランジスタＴ４２の制御端子に接続され、前記第１０トランジスタＴ３２の第１端子が前記走査出力ポート１４に接続され、前記第１１トランジスタＴ４２の第１端子が、前記第１接点Ｑに接続される。

例えば、図２に示すように、前記第２制御ユニット１Ｅは、第１２トランジスタＴ６１、第１３トランジスタＴ６２、第１４トランジスタＴ６３、第１５トランジスタＴ６４、第１６トランジスタＴ３３及び第１７トランジスタＴ４３を含み、前記第１２トランジスタＴ６１の制御端子と第１端子と、前記第１４トランジスタＴ６３の第１端子とが、第２制御信号ＬＣ２を入力するための第２制御ポート１８に接続され、前記第１２トランジスタＴ６１の第２端子が、前記第１３トランジスタＴ６２の第１端子及び前記第１４トランジスタＴ６３の制御端子に接続され、前記第１３トランジスタＴ６２の制御端子及び前記第１５トランジスタＴ６４の制御端子が、前記第１トランジスタＴ１１の第２端子に接続され、前記第１３トランジスタＴ６２の第２端子、前記第１５トランジスタＴ６４の第２端子、前記第１６トランジスタＴ３３の第２端子及び前記第１７トランジスタＴ４３の第２端子が、前記第２下位ポート１ａに接続され、前記第１４トランジスタＴ６３の第２端子が、前記第１５トランジスタＴ６４の第１端子、前記第１６トランジスタＴ３３の制御端子及び前記第１７のトランジスタＴ４３の制御端子に接続され、前記第１６トランジスタＴ３３の第１端子が前記走査出力ポート１４に接続され、前記第１７トランジスタＴ４３の第１端子が、前記第１接点Ｑに接続される。

例えば、図２に示すように、前記リセットユニット１Ｆは第１８トランジスタＴ４４を含み、前記第１８トランジスタＴ４４の制御端子が、リセット信号ＲＳＴを入力するためのリセット（Ｒｅ－ｓｅｔｕｐ）ポート１０に接続され、前記第１８トランジスタＴ４４の第１端子が前記第１接点Ｑに接続され、前記第１８トランジスタＴ４４の第２端子が前記第２下位ポート１ａに接続される。

この例では、図１及び図２に示すように、Ｎ＝４を例にとると、前記第１パルスポート１１は、前記第１パルス信号ＣＫ（ｉ）、例えば、前記偶数本の信号線（例えば、ＣＫ１～ＣＫ８）のうち１本の信号線からのパルス信号を入力するように構成されてもよく、また、１～４段目の走査サブ回路Ｄのレジスタ部１の前記スタート入力ポート１２が前記初期スタート信号ＳＴＶを入力してもよく、ｎ（ｎ＞４）段目の走査サブ回路Ｄのレジスタ部１の前記スタート入力ポート１２が、（ｎ－４）段目のスタート信号ＳＴ（ｎ－４）、即ち、（ｎ－４）段目の走査サブ回路Ｄのレジスタ部１からのスタート信号を入力してもよく、前記リセットポート１３がｎ段目のスタート信号ＳＴ（ｎ）を出力してもよく、前記走査出力ポート１４がｎ段目の走査信号Ｇ（ｎ）を出力してもよく、前記ｎ段目の走査信号Ｇ（ｎ）が、ｎ段目の走査サブ回路Ｄの負荷Ｂ、例えばｎ行目の走査線における複数の直列に接続される画素を駆動するための前記負荷Ｂに出力される。

例えば、図１に示すように、前記駆動走査回路において、前記負荷Ｂの一側の任意の２つのＮ段離れた前記レジスタ部１（例えば、ＧＯＡ１、ＧＯＡ５、ＧＯＡ９、…、これに限定されるものではない）が互いにカスケード接続され、例えば、前記偶数本の信号線の数が２Ｎ（Ｎは正の整数）であり（この例では、Ｎ＝４）、前記複数段の走査サブ回路Ｄは、ｎ段目（ｎは正の整数）の走査サブ回路Ｄを含み、ｎ≦Ｎである場合には、前記ｎ段目の走査サブ回路Ｄにおける前記レジスタ部１が、前記予め設定されたスタート信号ＳＴＶを入力し、ｎ＞Ｎである場合には、前記ｎ段目の走査サブ回路Ｄにおける前記レジスタ部１が（ｎ＋Ｎ）段目の走査サブ回路Ｄにおける前記レジスタ部１の前記スタート入力ポート１２に前記スタート信号ＳＴ（ｎ）を出力する。

例えば、図１及び図３に示すように、前記プルダウン部２はプルダウントランジスタＴを含むが、これに限定されるものではなく、前記プルダウン部２は、他の部材（例えば、他のトランジスタ等）をさらに含んでもよく、前記プルダウントランジスタＴの制御端子が、例えば、前記偶数本の信号線ＣＫ１～ＣＫ８のうち１本の信号線からのパルス信号などの第２パルス信号ＣＫ（ｊ）を入力するための第２パルスポート２１などのパルスポートに接続され、前記プルダウントランジスタＴの第１端子が、ｎ段目の走査サブ回路Ｄの負荷Ｂを通過するｎ段目の走査信号Ｇ（ｎ）を入力するための走査入力ポート２２に接続され、前記プルダウントランジスタＴの第２端子が、前記第１下位信号ＶＳＳＧを入力するための下位ポート２３に接続される。この例では、前記第２パルス信号ＣＫ（ｊ）によりｎ段目の走査サブ回路Ｄの負荷Ｂを通過するｎ段目の走査信号Ｇ（ｎ）を前記下位ポート２３にガイドすることができる。

以下、本発明の実施例に係る駆動走査回路の動作を例に挙げて説明し、図１に示すように、前記駆動走査回路が片側駆動のプルダウンＧＯＡアーキテクチャに属し、２Ｎ＝８を例にとり、前記負荷Ｂの一側に前記奇数組の信号線ＣＫ１、ＣＫ３、ＣＫ５、ＣＫ７を配置し、前記負荷Ｂの他側に前記偶数組の信号線ＣＫ２、ＣＫ４、ＣＫ６、ＣＫ８を配置して、片側の信号線の数を半減させ、狭額縁パネルに適用するのに有利である。また、前記負荷Ｂの両側には、前記アセンブリＡの前記レジスタ部１及び前記プルダウン部２が横方向に行毎に交互に配置され、前記レジスタ部１が、走査線を駆動するための前記走査信号を出力可能であり、この例では、前記プルダウン部２が、単一の薄膜トランジスタであり、パルス信号である１つの周期的な方形波信号により制御され、パルス信号がハイレベルである場合に、ドレインとソースとを導通して走査線の電位をプルダウンする。また、前記レジスタ部１及び前記プルダウン部２は、前記負荷Ｂの一側に縦方向に交互に配列されており、１段のゲートの方形波信号に対しては、立ち上がりエッジ（ｒｉｓｉｎｇｅｄｇｅ）が前記レジスタ部１のみで駆動され、立ち下がりエッジ（ｆａｌｌｉｎｇｅｄｇｅ）が前記レジスタ部１及び前記プルダウン部２で共通に駆動され、プリチャージのゲート波形に対しては、立ち下がりエッジの速さが面内充電に影響するキーファクターとなる。

図４に示すように、２Ｎ＝８を例にとり、上述したアーキテクチャの動作原理を８ＣＫアーキテクチャのタイミングで説明し、簡略化のため、以下、Ｇ１、Ｇ２、Ｇ３、…、Ｇ２７までは１、２、３、…、２７段目の走査サブ回路におけるレジスタ部のゲートタイミングを示し、そして、ＧＯＡ１、ＧＯＡ２、…を用いて図１における異なる走査サブ回路におけるレジスタ部１を示す。全てのパルス信号ＣＫ（例えば、ＣＫ１～ＣＫ８）は、その波形が周期的な方形波信号であり、方形波パルス信号のハイレベル電圧をＣＫＨとし、ローレベル電圧をＣＫＬとする。２Ｎ個のＣＫシステムに対して、パルス信号ＣＫのデューティ比を（Ｎ－１）／２Ｎにする。

図４に示すタイミングチャートでは、ＣＫのハイレベルの期間が細長いボックス（例えばＧ１、Ｇ２、Ｇ３、…、Ｇ５、…、Ｇ９、…、Ｇ２６、Ｇ２７、…、これらに限定されるものではない）で示されているが、その立ち上がりエッジのタイミングが、上方の数字四角におけるデジタルスケールで示される。走査の動作時に、各段のゲート信号は、ＣＫのハイレベル方形波を同期して、その後ローレベル状態を維持する。例えば、信号線ＣＫ１により駆動されるＧ１に対しては、Ｇ１と同期する信号が図中のＧ１波形で示される。簡略化のため、各ゲート信号が同期したハイレベルパルスは、ＣＫのハイレベルボックス内に示される。このアーキテクチャにおいて、スタート（ｓｔａｒｔ）のカスケード接続は同種のボックスで示される。

例えば、図１及び図４において、スタート信号ＳＴＶは、１段目～ｎ段目のレジスタ部１（例えば、ＧＯＡ１～ＧＯＡ（ｎ））をスタートし、例えば、８ＣＫシステムの場合、先頭の４段のレジスタ部１（例えば、ＧＯＡ１～ＧＯＡ４）は、スタート信号ＳＴＶをスタート信号とする。その後、ボックスに示すように、ＧＯＡ１はＧＯＡ５にスタート信号（例えば、図４では、Ｇ１とＧ５との枠線は共に細線である）を供給し、ＧＯＡ５はＧＯＡ９にスタート信号（例えば、図４では、Ｇ５とＧ９との枠線は共に細線である）を供給し、さらにＧＯＡ１３、ＧＯＡ１７、ＧＯＡ２１、ＧＯＡ２５（例えば、図４では、Ｇ１３、Ｇ１７、Ｇ２１とＧ２５の枠線は共に細線である）の順となり、残りの同じ枠線を有する信号の間も同様であるので、その説明を省略する。しかしながら、各段のゲートのプルダウン動作は、前記レジスタ１とは反対側の前記プルダウン部２により開始され、即ちプルダウンリセット（ｒｅｓｅｔ）を提供し、そのカスケード接続関係が図中の縦線により示される。例えば、ＧＯＡ１とは反対側のＰＤＵ１が、信号線ＣＫ４からＧＯＡ４に供給される方形波パルスによって駆動されるので、ＧＯＡ１は時刻４において信号ＣＫ１と同期しなくなる。他のプルダウン関係がそれと一致する。

図４からわかるように、伝送構成において、順次隣接する２つのパルス信号のうち次の前記パルス信号が、前の前記パルス信号よりも１時間単位だけ遅延され、例えば、パルス信号ＣＫ２のハイレベル期間（例えば、Ｇ２）が、パルス信号ＣＫ１のハイレベル期間（例えば、Ｇ１）よりも１時間単位だけ遅延され、パルス信号ＣＫ３のハイレベル期間（例えば、Ｇ３）が、パルス信号ＣＫ２のハイレベル期間（例えば、Ｇ２）よりも１時間単位だけ遅延され、残りの信号が同様であり、各前記パルス信号は、デューティ比が（Ｎ－１）／２Ｎのパルス幅変調信号として構成される。

なお、（Ｎ－１）／（２Ｎ）のデューティ比は、この片側駆動のＧＯＡ－ＰＤＵの駆動機能を実現するキーファクターであるので、このようなタイミングに合わせて、プルダウンにカスケード接続されるＧＯＡは、いずれも奇数段又は偶数段であるので、カスケード接続されるＧＯＡを前記負荷（例えば、パネルの画素）の一側に配置するとともに、パネルの同一側に半分の数のＣＫ信号線を配置すればよく、狭額縁パネルの実現に有利である。各段のプルダウンＰＤＵに必要なＣＫ数が奇偶数変換を生じ、例えば、奇数段のＧＯＡのＰＤＵに接続されるＣＫが偶数ＣＫであり、偶数ＣＫが奇数ＣＫの反対側にある。例えば、図１に示すように、一側（例えば、左側）の奇数ＣＫに奇数段のＧＯＡの駆動を提供し、そして偶数段のＰＤＵの駆動を提供するが、他側（例えば、右側）の偶数ＣＫが偶数段のＧＯＡを駆動するとともに、奇数段のＰＤＵにプルダウン駆動を提供する。したがって、各側のＣＫ配線が従来のパネルに比べて半分節約される。本発明の方法の実施例は、２Ｎ＝１２や２Ｎ＝１６などの他のＣＫ数のアーキテクチャに対しても適用可能である。

具体的な例では、図５に示すように、例えば、例示的なシフトレジスタ１’は複数のポート１１’、１２’、１３’、１４’、１５’、１６’、１７’、１８’、１９’及び１ａ’を含み、ポート１１’は信号ＣＫ（１）～ＣＫ（２Ｎ）を同期（Ｓｙｎｃ）信号として入力するためのものであり、ポート１２’、１５’は信号ＳＴ（ｎ－Ｎ）、信号Ｇ（ｎ－Ｎ）を２つのスタート（Ｓｔａｒｔ）信号として入力するためのものであり、ポート１３’は信号ＳＴ（ｎ）を出力するためのものであり、ポート１４’は信号Ｇ（ｎ）を出力するためのものであり、ポート１５’は信号Ｇ（ｎ－Ｎ）を入力するためのものであり、ポート１６’は信号Ｇ（ｎ＋Ｎ）をリセット（Ｒｅｓｅｔ）信号として入力するためのものであり、ポート１７’、１８’は信号ＬＣ１、ＬＣ２を入力するためのものであり、ポート１９’、１ａ’は信号ＶＳＳＧ、ＶＳＳＱを入力するためのものである。

信号ＬＣ１及びＬＣ２がハイレベル信号であり、信号ＶＳＳＧ及びＶＳＳＱがローレベル直流信号であり、この２つの信号がシフトレジスタのプルダウン保持電源信号線であり、信号ＬＣ１、ＬＣ２及び信号ＶＳＳＧ、ＶＳＳＱを信号ＬＣ及び信号ＶＳＳとして簡略化することが可能であり、前記２つのスタート信号が同期スタート信号であり、前記２つのスタート信号が共にハイレベルである場合に、前記シフトレジスタ１’が活性化され、このときポート１３’、１４’がポート１１’に接続される信号を同期化し始め、ＧＯＡ回路が２Ｎ個のＣＫ線により駆動されるとすると、信号Ｇ（ｎ－Ｎ）とＳＴ（ｎ－Ｎ）とがｎ段目のシフトレジスタ１’の２つのスタート接続信号であり、信号Ｇ（ｎ＋Ｎ）又はＳＴ（ｎ＋Ｎ）がシフトレジスタ１’のリセット信号である。

１段目のシフトレジスタ１’では、スタート信号としてさらに前段の出力がない場合に、独立のスタート（ＳＴＶ）線でスタート（ｓｔａｒｔ）信号をポート１２’、１５’に供給することができる。図６は８ＣＫによって駆動されるＧＯＡタイミングであり、ＳＴ（ｎ－４）及びＧ（ｎ－４）が半ＣＫ周期分だけ進んだ方形波パルス信号であり、Ｇ（Ｎ＋４）が半周期分だけ遅延された方形波パルス信号であり、ｎ段目のシフトレジスタがＣＫ信号を同期するのは、ＳＴ（ｎ－４）（図に示すＳＴＶ（ｎ－４））及びＧ（ｎ－４）の立ち上がりタイミングから開始し、同期しなくなるタイミングがＧ（ｎ＋４）の立ち上がりタイミングであり、前記シフトレジスタ１’の出力信号がＳＴ（ｎ）及びＧ（ｎ）であり、前記シフトレジスタ１’中の第１接点の信号がＱ（ｎ）である。

なお、比較例では、例えば、両側駆動の走査回路の１つの走査サブ回路が、負荷の両側に２つの前記シフトレジスタ１’を含み、前記負荷の両側に前記シフトレジスタ１’をそれぞれ１つ有し、例えば、前記シフトレジスタ１’は、上述した第１トランジスタから第１８トランジスタまでのＧＯＡ回路を含み、比較例では、前記シフトレジスタ１’は、１８個のトランジスタ及びコンデンサを含むのに対し、上述した実施例の片側駆動の走査回路の１つの走査サブ回路Ｄは、前記負荷Ｂの両側に前記レジスタ部１及び前記プルダウン部２を含み、前記負荷Ｂの片側に前記レジスタ部１又は前記プルダウン部２のみを有し、前記プルダウン部２が１つのトランジスタのみを有する。両者を比較すると、前記負荷の一側にある前記プルダウン部２と、前記シフトレジスタ１’の素子（例えば、トランジスタ）との数が大きく異なる。同じ側のプルダウン部では、前記複数のプルダウン部のカスケード接続関係が前記複数のレジスタ部のカスケード接続関係と一致し、例えば、プルダウン部２（例えば、ＰＤＵ１）のリセット（ｒｅｓｅｔ）信号がプルダウン部２（例えば、ＰＤＵ５）の出力（ｏｕｔｐｕｔ）信号であり、他のプルダウン部２（例えば、ＰＤＵ３）のリセット信号がプルダウン部（例えば、ＰＤＵ７）の出力信号などであり、同じ側に隣接するレジスタ部とプルダウン部とを一体的に配置すると、例えば、レイアウトで混在して描画することにより、図７に示すように、左方には、同じ側に隣接するレジスタ部とプルダウン部とが一体的に配置されていないＧＯＡの幅Ｗ１が示され、右方には、同じ側に隣接するレジスタ部とプルダウン部とが一体的に配置されるＧＯＡの幅Ｗ２が示され、図から、同じ側に隣接するレジスタ部とプルダウン部とを一体的に配置することにより、ＧＯＡの幅Ｗ１からＷ２に縮小できることがわかり、片側のＣＫ配線の数の減少に加えて、縮小後のＧＯＡ幅の削減量が元のＧＯＡ幅の３０％となる。

以下に示すように、表１は、液晶パネルを用いて上記の比較例のシフトレジスタ１’及び上記の実施例のアセンブリＡの波形比較を行うデータである。信号ＣＫのハイレベル及びローレベルは３０Ｖ及び－１０Ｖであり、９ポイント（左中右－上中下）のゲート（Ｇａｔｅ）方形波の立ち上がりエッジ（ｒｉｓｉｎｇ，立ち上がりと略記）と立ち下がりエッジ（ｆａｌｌｉｎｇ，立ち下がりと略記）の時間を測定することにより、右下（ｒｉｇｈｔ－ｄｏｗｎ）の立ち上がり及び立ち下がり時間が最大であり、最大負荷ポイントであることがわかる。図７におけるＧＯＡの幅Ｗ２（同じ側に隣接するプルダウン部とレジスタ部とが一体的に配置される）は、図７におけるＧＯＡの幅Ｗ１（同じ側に隣接するプルダウン部とレジスタ部とが一体的に配置されていない）に比べて、立ち上がり時間が大きく、約２倍であるが、立ち下がり時間（これは、面内画素の充電に影響を与える重要な指標である）が大差ない。したがって、前記アセンブリにおけるレジスタ部及びプルダウン部の薄膜トランジスタのサイズを最適化することにより、元の立ち下がり時間を実現することができる。

表１異なるアーキテクチャの負荷波形の比較

以下、前記駆動走査回路のいくつかの実施例を例示するが、これに限定されるものではない。

本発明の一態様は、奇数組の信号線及び偶数組の信号線に分けられるように構成される偶数本の信号線と、それぞれ前記奇数組の信号線と前記偶数組の信号線との間に接続されるアセンブリを含み、前記アセンブリがレジスタ部及びプルダウン部を含み、前記レジスタ部と前記プルダウン部との間に負荷が接続される複数段の走査サブ回路と、を含み、前記負荷の同じ側に設けられた前記レジスタ部と前記プルダウン部とが交互に配列され、前記負荷の一側にＮ段離れた任意の２つの前記レジスタ部が互いにカスケード接続され、Ｎは前記偶数本の信号線の総数の半分である駆動走査回路を提供する。したがって、離間して交互に設けられたレジスタ部及びプルダウン部により、信号線を負荷の両側に効率的に分散させ、片側の信号線の数を半減させて、額縁幅を大幅に減らし、片側駆動の配置により駆動走査回路を実現することができる。

所望により、一実施例において、同一の前記アセンブリにおいて、前記レジスタ部及び前記プルダウン部の一方は、前記負荷と前記奇数組の信号線のうち１つの信号線との間に接続され、前記レジスタ部及び前記プルダウン部の他方は、前記負荷と前記偶数組の信号線のうち１つの信号線との間に接続される。したがって、信号線を負荷の両側に効率的に分散させて、同一の前記アセンブリにおける前記レジスタ部及び前記プルダウン部が、それぞれ異なる側に位置する前記奇数組の信号線及び前記偶数組の信号線に接続され、額縁幅を大幅に減らすことができる。

所望により、一実施例において、前記負荷の一側に隣接する前記レジスタ部及び前記プルダウン部は、同一組の信号線のうち異なる信号線に接続される。したがって、前記負荷の一側に隣接する前記レジスタ部及び前記プルダウン部の配線占有面積を低減することができ、額縁幅を大幅に減らすことができる。

所望により、一実施例において、前記偶数本の信号線の数が２Ｎ（Ｎは正の整数）であり、前記複数段の走査サブ回路がｎ段目（ｎは正の整数）の走査サブ回路を含み、前記ｎ段目の走査サブ回路における前記レジスタ部がｉ本目の信号線に接続され、前記ｎ段目の走査サブ回路における前記プルダウン部がｊ本目の信号線に接続され、ｎが２Ｎの整数倍である場合に、ｉ＝２Ｎであり、そうでない場合に、ｉ＝ｍｏｄ（ｎ，２Ｎ）であり、（ｎ＋Ｎ－１）が２Ｎの整数倍である場合に、ｊ＝２Ｎであり、そうでない場合に、ｊ＝ｍｏｄ（ｎ＋Ｎ－１，２Ｎ）である。したがって、異なる駆動走査回路に適用するのに有利であり、パネル画素の充電に影響を与えることなく、駆動走査回路の改善を実現する。

所望により、一実施例において、前記偶数本の信号線の数が２Ｎ（Ｎは正の整数）であり、前記複数段の走査サブ回路がｎ段目（ｎは正の整数）の走査サブ回路を含み、ｎ≦Ｎである場合には、前記ｎ段目の走査サブ回路における前記レジスタ部に予め設定されたスタート信号を入力し、ｎ＞Ｎである場合には、前記ｎ段目の走査サブ回路における前記レジスタ部が（ｎ＋Ｎ）段目の走査サブ回路における前記レジスタ部にスタート信号を出力する。したがって、異なる駆動走査回路に適用するのに有利であり、パネル画素の充電に影響を与えることなく、駆動走査回路の改善を実現する。

所望により、一実施例において、前記レジスタ部に含まれるトランジスタの数が、前記プルダウン部に含まれるトランジスタの数よりも大きい。したがって、前記プルダウン部に含まれるトランジスタの数が、前記レジスタ部に含まれるトランジスタの数よりも少ないことにより、前記プルダウン部の回路構成を効率的に簡素化し、パネル画素の充電に影響を与えることなく、駆動走査回路の改善を実現する。

所望により、一実施例において、前記プルダウン部は、プルダウントランジスタを含み、前記プルダウントランジスタの制御端子がパルスポートに接続され、前記プルダウントランジスタの第１端子が走査入力ポートに接続され、前記プルダウントランジスタの第２端子が下位ポートに接続され、前記負荷が前記プルダウン部の前記走査入力ポートと前記レジスタ部の走査出力ポートとの間に接続される。したがって、前記プルダウン部の回路構成を効率的に簡素化し、前記レジスタ部の前記走査出力ポートと前記プルダウン部の前記走査入力ポートとを用いて前記負荷を共通に駆動することにより、パネル画素の充電に影響を与えることなく、駆動走査回路の改善を実現する。

所望により、一実施例において、前記偶数本の信号線の数が２Ｎ（Ｎは正の整数）であり、前記偶数本の信号線が偶数個のパルス信号を伝送し、伝送構成において、順次隣接する２つのパルス信号のうち、次の前記パルス信号が前の前記パルス信号よりも１時間単位だけ遅延され、各前記パルス信号は、デューティ比が（Ｎ－１）／２Ｎのパルス幅変調信号として構成される。したがって、このような信号タイミングに合わせて、プルダウンにカスケード接続されるレジスタ部は、いずれも奇数段又は偶数段であるので、互いにカスケード接続されるレジスタ部を前記負荷の同一側に配置するとともに、パネルの同一側に半分の数の信号線を配置することができ、狭額縁パネルの実現に有利である。

所望により、一実施例において、前記負荷の同じ側に隣接するレジスタ部及びプルダウン部が一体的に配置される。したがって、前記レジスタ部及びプルダウン部をレイアウトで混在して描画することにより、額縁幅を大幅に減らすことができ、混在してレイアウトすることにより、前記レジスタ部の幅を縮小することができ、さらに、片側信号配線数の減少に加えて、縮小後のレジスタ部の幅の節約量を元のレジスタ部の幅の３０％とすることができ、液晶表示パネルに適用することができる。

また、本発明の他の態様は、液晶表示パネルなどの表示パネルを提供し、前記表示パネルが上述した駆動走査回路を含み、その実施内容及び有益な効果の説明を上記に示したが、さらに詳述しない。

本発明の上述した実施例の駆動走査回路及び表示パネルは、各段の走査サブ回路が前記奇数組の信号線と前記偶数組の信号線との間に接続される前記アセンブリを含み、前記アセンブリが前記レジスタ部及び前記プルダウン部を含み、前記レジスタ部と前記プルダウン部との間に前記負荷が接続され、前記負荷の同じ側に設けられた前記レジスタ部と前記プルダウン部とが交互に配列され、前記負荷の一側にＮ段離れた任意の２つの前記レジスタ部が互いにカスケード接続され、Ｎは前記偶数本の信号線の総数の半分である。したがって、信号線を負荷の両側に効率的に分散させ、片側の信号線の数を半減させて、片側の配線に必要な面積を縮小し、額縁幅を大幅に減らし、消費電力及び遅延を低減し、片側駆動の配置により駆動走査回路を実現し、パネル画素の充電に影響を与えることなく、回路の改善を実現する。

以上、本発明の実施例について詳細に説明したが、本発明の原理及び実施形態について具体例を用いて述べたが、以上の実施例の説明は、本発明の技術的手段及びその旨の理解を助けるためのものに過ぎず、当業者にとっては、対応する技術的手段の旨が本発明の各実施例の技術的手段の範囲から逸脱しない限り、依然として上記の各実施例に記載した技術的手段を修正するか、又はその一部の技術的特徴を同等に置き換えることができると理解すべきである。

Claims

奇数組の信号線及び偶数組の信号線に分けられる偶数本の信号線と、
それぞれ前記奇数組の信号線と前記偶数組の信号線との間に接続されるアセンブリを含み、前記アセンブリがレジスタ部及びプルダウン部を含み、前記レジスタ部と前記プルダウン部との間に負荷が接続される複数段の走査サブ回路と、を含み、
前記負荷の同じ側に設けられた前記レジスタ部と前記プルダウン部とが交互に配列され、前記負荷の一側にＮ段離れた任意の２つの前記レジスタ部が互いにカスケード接続され、Ｎは前記偶数本の信号線の総数の半分であり、
前記負荷の一側に隣接する前記レジスタ部及び前記プルダウン部が同一組の信号線のうち異なる信号線に接続され、前記負荷の同じ側に隣接するレジスタ部及びプルダウン部が一体的に配置される駆動走査回路。
同一の前記アセンブリにおいて、前記レジスタ部及び前記プルダウン部の一方は、前記負荷と前記奇数組の信号線のうち１つの信号線との間に接続され、前記レジスタ部及び前記プルダウン部の他方は、前記負荷と前記偶数組の信号線のうち１つの信号線との間に接続される請求項１に記載の駆動走査回路。
前記偶数本の信号線の数が２Ｎ（Ｎは正の整数）であり、前記複数段の走査サブ回路がｎ段目（ｎは正の整数）の走査サブ回路を含み、前記ｎ段目の走査サブ回路における前記レジスタ部がｉ本目の信号線に接続され、前記ｎ段目の走査サブ回路における前記プルダウン部がｊ本目の信号線に接続され、ｎが２Ｎの整数倍である場合に、ｉ＝２Ｎであり、そうでない場合に、ｉ＝ｍｏｄ（ｎ，２Ｎ）であり、（ｎ＋Ｎ－１）が２Ｎの整数倍である場合に、ｊ＝２Ｎであり、そうでない場合に、ｊ＝ｍｏｄ（ｎ＋Ｎ－１，２Ｎ）である請求項１に記載の駆動走査回路。
前記偶数本の信号線の数が２Ｎ（Ｎは正の整数）であり、前記複数段の走査サブ回路がｎ段目（ｎは正の整数）の走査サブ回路を含み、ｎ≦Ｎである場合には、前記ｎ段目の走査サブ回路における前記レジスタ部に予め設定されたスタート信号を入力し、ｎ＞Ｎである場合には、前記ｎ段目の走査サブ回路における前記レジスタ部が（ｎ＋Ｎ）段目の走査サブ回路における前記レジスタ部にスタート信号を出力する請求項１に記載の駆動走査回路。
前記レジスタ部に含まれるトランジスタの数が、前記プルダウン部に含まれるトランジスタの数よりも大きい請求項１に記載の駆動走査回路。
前記プルダウン部は、プルダウントランジスタを含み、前記プルダウントランジスタの制御端子がパルスポートに接続され、前記プルダウントランジスタの第１端子が走査入力ポートに接続され、前記プルダウントランジスタの第２端子が下位ポートに接続され、前記負荷が前記プルダウン部の前記走査入力ポートと前記レジスタ部の走査出力ポートとの間に接続される請求項１に記載の駆動走査回路。
前記偶数本の信号線の数が２Ｎ（Ｎは正の整数）であり、前記偶数本の信号線が偶数個のパルス信号を伝送し、伝送構成において、順次隣接する２つのパルス信号のうち、次の前記パルス信号が前の前記パルス信号よりも１時間単位だけ遅延され、各前記パルス信号は、デューティ比が（Ｎ－１）／２Ｎのパルス幅変調信号として構成される請求項１に記載の駆動走査回路。
奇数組の信号線及び偶数組の信号線に分けられる偶数本の信号線と、
それぞれ前記奇数組の信号線と前記偶数組の信号線との間に接続されるアセンブリを含み、前記アセンブリがレジスタ部及びプルダウン部を含み、前記レジスタ部と前記プルダウン部との間に負荷が接続される複数段の走査サブ回路と、を含み、
前記負荷の同じ側に設けられた前記レジスタ部と前記プルダウン部とが交互に配列され、前記負荷の一側にＮ段離れた任意の２つの前記レジスタ部が互いにカスケード接続され、Ｎは前記偶数本の信号線の総数の半分である駆動走査回路。
同一の前記アセンブリにおいて、前記レジスタ部及び前記プルダウン部の一方は、前記負荷と前記奇数組の信号線のうち１つの信号線との間に接続され、前記レジスタ部及び前記プルダウン部の他方は、前記負荷と前記偶数組の信号線のうち１つの信号線との間に接続される請求項８に記載の駆動走査回路。
前記負荷の一側に隣接する前記レジスタ部及び前記プルダウン部は、同一組の信号線のうち異なる信号線に接続される請求項８に記載の駆動走査回路。
前記偶数本の信号線の数が２Ｎ（Ｎは正の整数）であり、前記複数段の走査サブ回路がｎ段目（ｎは正の整数）の走査サブ回路を含み、前記ｎ段目の走査サブ回路における前記レジスタ部がｉ本目の信号線に接続され、前記ｎ段目の走査サブ回路における前記プルダウン部がｊ本目の信号線に接続され、ｎが２Ｎの整数倍である場合に、ｉ＝２Ｎであり、そうでない場合に、ｉ＝ｍｏｄ（ｎ，２Ｎ）であり、（ｎ＋Ｎ－１）が２Ｎの整数倍である場合に、ｊ＝２Ｎであり、そうでない場合に、ｊ＝ｍｏｄ（ｎ＋Ｎ－１，２Ｎ）である請求項８に記載の駆動走査回路。
前記偶数本の信号線の数が２Ｎ（Ｎは正の整数）であり、前記複数段の走査サブ回路がｎ段目（ｎは正の整数）の走査サブ回路を含み、ｎ≦Ｎである場合には、前記ｎ段目の走査サブ回路における前記レジスタ部に予め設定されたスタート信号を入力し、ｎ＞Ｎである場合には、前記ｎ段目の走査サブ回路における前記レジスタ部が（ｎ＋Ｎ）段目の走査サブ回路における前記レジスタ部にスタート信号を出力する請求項８に記載の駆動走査回路。
前記レジスタ部に含まれるトランジスタの数が、前記プルダウン部に含まれるトランジスタの数よりも大きい請求項８に記載の駆動走査回路。
前記プルダウン部は、プルダウントランジスタを含み、前記プルダウントランジスタの制御端子がパルスポートに接続され、前記プルダウントランジスタの第１端子が走査入力ポートに接続され、前記プルダウントランジスタの第２端子が下位ポートに接続され、前記負荷が前記プルダウン部の前記走査入力ポートと前記レジスタ部の走査出力ポートとの間に接続される請求項８に記載の駆動走査回路。
前記偶数本の信号線の数が２Ｎ（Ｎは正の整数）であり、前記偶数本の信号線が偶数個のパルス信号を伝送し、伝送構成において、順次隣接する２つのパルス信号のうち、次の前記パルス信号が前の前記パルス信号よりも１時間単位だけ遅延され、各前記パルス信号は、デューティ比が（Ｎ－１）／２Ｎのパルス幅変調信号として構成される請求項８に記載の駆動走査回路。
前記負荷の同じ側に隣接するレジスタ部及びプルダウン部が一体的に配置される請求項８に記載の駆動走査回路。
請求項８に記載の駆動走査回路を含む表示パネル。