JP2024516751A - 駆動走査回路及び表示パネル - Google Patents

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Abstract

駆動走査回路及び表示パネルであって、前記駆動走査回路は、奇数組の信号線及び偶数組の信号線に分けられるように構成される偶数本の信号線と、それぞれ前記奇数組の信号線と前記偶数組の信号線との間に接続されるアセンブリを含み、前記アセンブリがレジスタ部及びプルダウン部を含み、前記レジスタ部と前記プルダウン部との間に負荷が接続される複数段の走査サブ回路と、を含み、前記負荷の同じ側に設けられた前記レジスタ部と前記プルダウン部とが交互に配列され、前記負荷の一側にN段離れた任意の2つの前記レジスタ部が互いにカスケード接続され、Nは前記偶数本の信号線の総数の半分である。【選択図】図1

Description

本発明は、表示の技術分野に関し、具体的には駆動走査回路及び表示パネルに関する。
一般的な表示パネルでは、左右両側のGOA(gate driver on array)ユニットによって横方向の走査線を共通に駆動し、前記走査線に複数の画素が直列に接続され、前記走査線に抵抗容量の負荷が存在する。例えば、両側駆動アーキテクチャでは、全てのGOAを駆動するために、回路の両側に同じ数のクロック(CK)配線が対称に配置され、片側の額縁に偶数(例えば2N)本のクロック配線を配置する必要があり、片側の額縁に必要な配線面積が大きくなり、狭額縁パネルの要件を満たしていない。
本発明は、従来技術の狭額縁パネルを実現する課題を改善するために、駆動走査回路及び表示パネルを提供する。
上記の課題を解決するために、本発明の第1態様は、奇数組の信号線及び偶数組の信号線に分けられる偶数本の信号線と、それぞれ前記奇数組の信号線と前記偶数組の信号線との間に接続されるアセンブリを含み、前記アセンブリがレジスタ部及びプルダウン部を含み、前記レジスタ部と前記プルダウン部との間に負荷が接続される複数段の走査サブ回路と、を含み、前記負荷の同じ側に設けられた前記レジスタ部と前記プルダウン部とが交互に配列され、前記負荷の一側にN段離れた任意の2つの前記レジスタ部が互いにカスケード接続され、Nは前記偶数本の信号線の総数の半分であり、前記負荷の一側に隣接する前記レジスタ部及び前記プルダウン部が同一組の信号線のうち異なる信号線に接続され、前記負荷の同じ側に隣接するレジスタ部及びプルダウン部が一体的に配置される駆動走査回路を提供する。したがって、前記負荷の一側に隣接する前記レジスタ部及び前記プルダウン部の配線占有面積を低減して、額縁幅を大幅に減らすことができ、さらに、前記レジスタ部及びプルダウン部をレイアウトで混在して描画することにより、額縁幅を大幅に減らすことができ、混在してレイアウトすることにより、前記レジスタ部の幅を縮小することができ、さらに、片側信号配線数の減少に加えて、縮小後のレジスタ部の幅の節約量を元のレジスタ部の幅の30%とすることができ、液晶表示パネルに適用することができ、さらに、離間して交互に設けられたレジスタ部及びプルダウン部により、負荷の両側に信号線を効率的に分散させて、一側の信号線の数を半減させることができ、額縁幅を大幅に減らして、片側駆動の配置により駆動走査回路を実現することができる。
本発明の一実施例によれば、同一の前記アセンブリにおいて、前記レジスタ部及び前記プルダウン部の一方は、前記負荷と前記奇数組の信号線のうち1つの信号線との間に接続され、前記レジスタ部及び前記プルダウン部の他方は、前記負荷と前記偶数組の信号線のうち1つの信号線との間に接続される。したがって、信号線を負荷の両側に効率的に分散させて、同一の前記アセンブリにおける前記レジスタ部及び前記プルダウン部が、それぞれ異なる側に位置する前記奇数組の信号線及び前記偶数組の信号線に接続され、額縁幅を大幅に減らすことができる。
本発明の一実施例によれば、前記偶数本の信号線の数が2N(Nは正の整数)であり、前記複数段の走査サブ回路がn段目(nは正の整数)の走査サブ回路を含み、前記n段目の走査サブ回路における前記レジスタ部がi本目の信号線に接続され、前記n段目の走査サブ回路における前記プルダウン部がj本目の信号線に接続され、nが2Nの整数倍である場合に、i=2Nであり、そうでない場合に、i=mod(n,2N)であり、(n+N-1)が2Nの整数倍である場合に、j=2Nであり、そうでない場合に、j=mod(n+N-1,2N)である。したがって、異なる駆動走査回路に適用するのに有利であり、パネル画素の充電に影響を与えることなく、駆動走査回路の改善を実現する。
本発明の一実施例によれば、前記偶数本の信号線の数が2N(Nは正の整数)であり、前記複数段の走査サブ回路がn段目(nは正の整数)の走査サブ回路を含み、n≦Nである場合には、前記n段目の走査サブ回路における前記レジスタ部に予め設定されたスタート信号を入力し、n>Nである場合には、前記n段目の走査サブ回路における前記レジスタ部が(n+N)段目の走査サブ回路における前記レジスタ部にスタート信号を出力する。したがって、異なる駆動走査回路に適用するのに有利であり、パネル画素の充電に影響を与えることなく、駆動走査回路の改善を実現する。
本発明の一実施例によれば、前記レジスタ部に含まれるトランジスタの数が、前記プルダウン部に含まれるトランジスタの数よりも大きい。したがって、前記プルダウン部に含まれるトランジスタの数が前記レジスタ部に含まれるトランジスタの数よりも少ないことにより、前記プルダウン部の回路構成を効率的に簡素化し、パネル画素の充電に影響を与えることなく、駆動走査回路の改善を実現する。
本発明の一実施例によれば、前記プルダウン部は、プルダウントランジスタを含み、前記プルダウントランジスタの制御端子がパルスポートに接続され、前記プルダウントランジスタの第1端子が走査入力ポートに接続され、前記プルダウントランジスタの第2端子が下位ポートに接続され、前記負荷が前記プルダウン部の前記走査入力ポートと前記レジスタ部の走査出力ポートとの間に接続される。したがって、前記プルダウン部の回路構成を効率的に簡素化し、前記レジスタ部の前記走査出力ポートと前記プルダウン部の前記走査入力ポートとを用いて前記負荷を共通に駆動することにより、パネル画素の充電に影響を与えることなく、駆動走査回路の改善を実現する。
本発明の一実施例によれば、前記偶数本の信号線の数が2N(Nは正の整数)であり、前記偶数本の信号線が偶数個のパルス信号を伝送し、伝送構成において、順次隣接する2つのパルス信号のうち、次の前記パルス信号が前の前記パルス信号よりも1時間単位だけ遅延され、各前記パルス信号は、デューティ比が(N-1)/2Nのパルス幅変調信号として構成される。したがって、このような信号タイミングに合わせて、プルダウンとカスケード接続されるレジスタ部は、いずれも奇数段又は偶数段であるので、互いにカスケード接続されるレジスタ部を前記負荷の同一側に配置するとともに、パネルの同一側に半分の数の信号線を配置することができ、狭額縁パネルの実現に有利である。
上記の課題を解決するために、本発明の第2態様は、奇数組の信号線及び偶数組の信号線に分けられるように構成される偶数本の信号線と、それぞれ前記奇数組の信号線と前記偶数組の信号線との間に接続されるアセンブリを含み、前記アセンブリがレジスタ部及びプルダウン部を含み、前記レジスタ部と前記プルダウン部との間に負荷が接続される複数段の走査サブ回路と、を含み、前記負荷の同じ側に設けられた前記レジスタ部と前記プルダウン部とが交互に配列され、前記負荷の一側にN段離れた任意の2つの前記レジスタ部が互いにカスケード接続され、Nは前記偶数本の信号線の総数の半分である駆動走査回路を提供する。したがって、離間して交互に設けられたレジスタ部及びプルダウン部により、信号線を負荷の両側に効率的に分散させ、片側の信号線の数を半減させて、額縁幅を大幅に減らし、片側駆動の配置により駆動走査回路を実現することができる。
本発明の一実施例によれば、同一の前記アセンブリにおいて、前記レジスタ部及び前記プルダウン部の一方は、前記負荷と前記奇数組の信号線のうち1つの信号線との間に接続され、前記レジスタ部及び前記プルダウン部の他方は、前記負荷と前記偶数組の信号線のうち1つの信号線との間に接続される。したがって、信号線を負荷の両側に効率的に分散させて、同一の前記アセンブリにおける前記レジスタ部及び前記プルダウン部が、それぞれ異なる側に位置する前記奇数組の信号線及び前記偶数組の信号線に接続され、額縁幅を大幅に減らすことができる。
本発明の一実施例によれば、前記負荷の一側に隣接する前記レジスタ部及び前記プルダウン部は、同一組の信号線のうち異なる信号線に接続される。したがって、前記負荷の一側に隣接する前記レジスタ部及び前記プルダウン部の配線占有面積を低減することができ、額縁幅を大幅に減らすことができる。
本発明の一実施例によれば、前記偶数本の信号線の数が2N(Nは正の整数)であり、前記複数段の走査サブ回路がn段目(nは正の整数)の走査サブ回路を含み、前記n段目の走査サブ回路における前記レジスタ部がi本目の信号線に接続され、前記n段目の走査サブ回路における前記プルダウン部がj本目の信号線に接続され、nが2Nの整数倍である場合に、i=2Nであり、そうでない場合に、i=mod(n,2N)であり、(n+N-1)が2Nの整数倍である場合に、j=2Nであり、そうでない場合に、j=mod(n+N-1,2N)である。したがって、異なる駆動走査回路に適用するのに有利であり、パネル画素の充電に影響を与えることなく、駆動走査回路の改善を実現する。
本発明の一実施例によれば、前記偶数本の信号線の数が2N(Nは正の整数)であり、前記複数段の走査サブ回路がn段目(nは正の整数)の走査サブ回路を含み、n≦Nである場合には、前記n段目の走査サブ回路における前記レジスタ部に予め設定されたスタート信号を入力し、n>Nである場合には、前記n段目の走査サブ回路における前記レジスタ部が(n+N)段目の走査サブ回路における前記レジスタ部にスタート信号を出力する。したがって、異なる駆動走査回路に適用するのに有利であり、パネル画素の充電に影響を与えることなく、駆動走査回路の改善を実現する。
本発明の一実施例によれば、前記レジスタ部に含まれるトランジスタの数が、前記プルダウン部に含まれるトランジスタの数よりも大きい。したがって、前記プルダウン部に含まれるトランジスタの数が前記レジスタ部に含まれるトランジスタの数よりも少ないことにより、前記プルダウン部の回路構成を効率的に簡素化し、パネル画素の充電に影響を与えることなく、駆動走査回路の改善を実現する。
本発明の一実施例によれば、前記プルダウン部は、プルダウントランジスタを含み、前記プルダウントランジスタの制御端子がパルスポートに接続され、前記プルダウントランジスタの第1端子が走査入力ポートに接続され、前記プルダウントランジスタの第2端子が下位ポートに接続され、前記負荷が前記プルダウン部の前記走査入力ポートと前記レジスタ部の走査出力ポートとの間に接続される。したがって、前記プルダウン部の回路構成を効率的に簡素化し、前記レジスタ部の前記走査出力ポートと前記プルダウン部の前記走査入力ポートとを用いて前記負荷を共通に駆動することにより、パネル画素の充電に影響を与えることなく、駆動走査回路の改善を実現する。
本発明の一実施例によれば、前記偶数本の信号線の数が2N(Nは正の整数)であり、前記偶数本の信号線が偶数個のパルス信号を伝送し、伝送構成において、順次隣接する2つのパルス信号のうち、次の前記パルス信号が前の前記パルス信号よりも1時間単位だけ遅延され、各前記パルス信号は、デューティ比が(N-1)/2Nのパルス幅変調信号として構成される。したがって、このような信号タイミングに合わせて、プルダウンにカスケード接続されるレジスタ部は、いずれも奇数段又は偶数段であるので、互いにカスケード接続されるレジスタ部を前記負荷の同一側に配置するとともに、パネルの同一側に半分の数の信号線を配置することができ、狭額縁パネルの実現に有利である。
本発明の一実施例によれば、前記負荷の同じ側に隣接するレジスタ部及びプルダウン部が一体的に配置される。したがって、前記レジスタ部及びプルダウン部をレイアウトで混在して描画することにより、額縁幅を大幅に減らすことができ、混在してレイアウトすることにより、前記レジスタ部の幅を縮小することができ、さらに、片側信号配線数の減少に加えて、縮小後のレジスタ部の幅の節約量を元のレジスタ部の幅の30%とすることができ、液晶表示パネルに適用することができる。
上記の課題を解決するために、本発明の第3態様は、上述した駆動走査回路を含む表示パネルを提供する。
本発明の駆動走査回路及び表示パネルは、各段の走査サブ回路が前記奇数組の信号線と前記偶数組の信号線との間に接続される前記アセンブリを含み、前記アセンブリが前記レジスタ部及び前記プルダウン部を含み、前記レジスタ部と前記プルダウン部との間に前記負荷が接続され、前記負荷の同じ側に設けられた前記レジスタ部と前記プルダウン部とが交互に配列され、前記負荷の一側にN段離れた任意の2つの前記レジスタ部が互いにカスケード接続され、Nは前記偶数本の信号線の総数の半分である。したがって、信号線を負荷の両側に効率的に分散させ、片側の信号線の数を半減させて、片側の配線に必要な面積を縮小し、額縁幅を大幅に減らし、消費電力及び遅延を低減し、片側駆動の配置により駆動走査回路を実現し、パネル画素の充電に影響を与えることなく、回路の改善を実現する。
以下、本発明の実施例における技術的手段をより明確に説明するために、実施例の説明に使用する必要がある図面を簡単に紹介し、以下の説明における図面は、本発明の幾つかの実施例に過ぎなく、当業者にとっては創造的努力なしにこれらの図面から他の図面を導き出すこともできることは明らかである。
本発明の実施例の駆動走査回路の回路模式図である。 本発明の実施例のレジスタ部の回路模式図である。 本発明の実施例のプルダウン部の回路模式図である。 8CK構成のパルス波形とカスケード接続関係とのタイミングチャートである。 シフトレジスタの一例を示すブロック図である。 一段のシフトレジスタのスタートとリセット(start-reset)との波形対応図である。 本発明の実施例の同じ側のレジスタ部とプルダウン部との混在レイアウトの省スペース化を示す図である。
次に本発明の実施例における図面を参照しながら、本発明の実施例における技術的手段を明確且つ完全に説明する。説明した実施例は、すべての実施例ではなく、本発明の一部の実施例のみであることは明らかである。本発明における実施例に基づき、当業者が創造的な労働を行うことなく得られる他の全ての実施例は、いずれも本発明の保護範囲に属する。
本明細書の説明において、「中心」、「縦方向」、「横方向」、「長さ」、「幅」、「厚さ」、「上」、「下」、「前」、「後」、「左」、「右」、「垂直」、「水平」、「頂」、「底」、「内」、「外」、「時計回り」、「反時計回り」などの用語で示される方位又は位置関係は、図面で示される方位又は位置関係に基づくものである。これらの用語は、本発明の説明を容易にするため、及び説明を簡略化するためのものに過ぎず、言及される装置又は構成要素が特定の方位を有し、特定の方位で構成及び動作しなければならないと指示又は暗示するためではなく、したがって、本発明を限定するものとして理解されるべきではない。
本明細書の説明において、「第一」、「第二」という用語は、単に説明するためのものであり、相対的な重要性を指示又は示唆するか、又は示される技術的特徴の数を暗示すると理解されるべきではない。したがって、「第一」、「第二」によって限定されている特徴は、1つ又は複数の前記特徴を含むことを明示又は暗示することができる。本発明の説明において、別途明確で具体的な説明がない限り、「複数」とは2つ以上を意味する。
本明細書において、本発明の異なる構造を実現するための多くの異なる実施形態又は例を提供する。本発明の開示内容を簡略化するために、特定の例示の構成要素及び設定を以下で説明する。勿論、これらは単なる例であり、本発明を限定することを意図していない。さらに、本発明は、簡潔化及び明確化のために、異なる例において参照番号及び/又は参照アルファベットを繰り返してもよく、それ自体で、論じられる様々な実施形態及び/又は構成の間の関係を示すものではない。さらに、本明細書では、様々な特定のプロセス及び材料の例を提供するが、当業者は、他のプロセスの適用及び/又は他の材料の使用を認識することができる。
液晶や発光ダイオード(LED)表示パネルにおいて、より良い狭額縁のソリューションを見出すことが常に研究開発の焦点となっている。以下、例を挙げて説明するが、これに限定されるものではない。
本発明の第1態様は、狭額縁化の液晶表示パネル等の液晶表示パネルに適用可能な駆動走査回路を提供するが、これに限定されるものではない。
以下、前記駆動走査回路の実施形態を例に挙げて説明するが、これらに限定されるものではない。
例えば、図1に示すように、前記駆動走査回路は、偶数本の信号(CK)線と、表示パネルにおける複数の横方向の走査線を駆動するための複数段の走査サブ回路Dとを含み、前記走査線が複数の画素(例えば、表示パネルにおける横方向に配列される複数の画素)を直列に接続したものとみなすことができ、前記走査線に抵抗容量性負荷が存在する。例えば、前記偶数本の信号線の数が2N(Nは正の整数)であり、例えば2N=2若しくは4若しくは6(例えば、4CK若しくは6CKは小型の電子競技用スクリーンに使用される)であり、又は2N=8(例えば、8CKは中型のテレビ等に使用される)であり、又は2N=12若しくは16(例えば、12CK若しくは16CKは高解像度の8Kディスプレイに使用される)である。
CK線の数が少なすぎると、パネル内に充電率が不良となる場合があり、CK線の数が多すぎると、パネルの額縁が大きくなる(狭額縁パネルに適用せず)ことを理解されたい。例えば、8Kディスプレイでは、12CK若しくは16CKの充電率を採用するのに十分であり、これ以上CK線の数を増やす必要はない。以下は、10行の走査線が8CKを採用することを例に説明するが、残りのCK線の数及び走査線の数についても適用可能であるが、特に詳述しない。本明細書において、説明を容易にし、符号が複雑すぎることを防止するために、CKn(nは正の整数)を用いて、異なる信号線及び伝送する信号を示すが、例えば、CK1は段落において信号線CK1若しくは信号CK1を示すためのものである。
例えば、図1に示すように、8CKを例とし、即ち2N=8であり、前記偶数本の信号線(例えば、CK1、CK2、CK3、CK4、CK5、CK6、CK7、CK8)が、奇数組の信号線(例えば、CK1、CK3、CK5、CK7)及び偶数組の信号線(例えば、CK2、CK4、CK6、CK8)に分けられるように構成される。
この例では、10行の走査線を例に挙げて説明し、即ちn=1、2、3、…、10であり、前記複数段の走査サブ回路Dが10段の走査サブ回路Dを含み、各段の走査サブ回路Dが、前記奇数組の信号線(例えば、CK1、CK3、CK5、CK7)と前記偶数組の信号線(例えば、CK2、CK4、CK6、CK8)との間に接続されるアセンブリ(assembly)Aを含み、前記アセンブリAがレジスタ部1及びプルダウン部2を含み、前記レジスタ部1がシフトレジスタ(shift register,GOAとも表記される)などとして構成されてもよく、前記プルダウン部2がプルダウンユニット(pull-down unit,PDUとも表記される)などとして構成されてもよく、前記レジスタ部1と前記プルダウン部2との間に負荷Bが接続され、例えば、前記負荷Bが複数の直列に接続される画素を含むように構成されてもよく、前記負荷Bに抵抗容量性負荷が存在する。
説明を容易にするために、この例では、1段目の走査サブ回路DのアセンブリAは、レジスタ部1(例えば、GOA1)及びプルダウン部2(例えば、PDU1)を含み、2段目の走査サブ回路DのアセンブリAは、レジスタ部1(例えば、GOA2)及びプルダウン部2(例えば、PDU2)を含み、3段目の走査サブ回路DのアセンブリAは、レジスタ部1(例えば、GOA3)及びプルダウン部2(例えば、PDU3)を含み、4段目の走査サブ回路DのアセンブリAは、レジスタ部1(例えば、GOA4)及びプルダウン部2(例えば、PDU4)を含み、5段目の走査サブ回路DのアセンブリAは、レジスタ部1(例えば、GOA5)及びプルダウン部2(例えば、PDU5)を含み、6段目の走査サブ回路DのアセンブリAは、レジスタ部1(例えば、GOA6)及びプルダウン部2(例えば、PDU6)を含み、7段目の走査サブ回路DのアセンブリAは、レジスタ部1(例えば、GOA7)及びプルダウン部2(例えば、PDU7)を含み、8段目の走査サブ回路DのアセンブリAは、レジスタ部1(例えば、GOA8)及びプルダウン部2(例えば、PDU8)を含み、9段目の走査サブ回路DのアセンブリAは、レジスタ部1(例えば、GOA9)及びプルダウン部2(例えば、PDU9)を含み、10段目の走査サブ回路DのアセンブリAは、レジスタ部1(例えば、GOA10)及びプルダウン部2(例えば、PDU10)を含む。
なお、図1に示すように、前記複数段の走査サブ回路Dにおける前記レジスタ部1及び前記プルダウン部2は、前記負荷Bの両側に段階的に交互に配列されるように構成されてもよく、例えば、1段目の走査サブ回路Dのレジスタ部1(例えば、GOA1)が前記負荷Bの一側(例えば、左側)にあり、1段目の走査サブ回路Dのプルダウン部2(例えば、PDU1)が前記負荷Bの他側(例えば、右側)にあり、2段目の走査サブ回路Dのプルダウン部2(例えば、PDU2)が前記負荷Bの一側(例えば、左側)にあり、2段目の走査サブ回路Dのレジスタ部1(例えば、GOA2)が前記負荷Bの他側(例えば、右側)にあり、3段目の走査サブ回路Dのレジスタ部1(例えば、GOA3)が前記負荷Bの一側(例えば、左側)にあり、3段目の走査サブ回路Dのプルダウン部2(例えば、PDU3)が前記負荷Bの他側(例えば、右側)にあり、以下同様であり、10段目の走査サブ回路Dのプルダウン部2(例えば、PDU10)が前記負荷Bの一側(例えば、左側)にあり、10段目の走査サブ回路Dのレジスタ部1(例えば、GOA10)が前記負荷Bの他側(例えば、右側)にある。
例えば、図1に示すように、前記負荷Bの同じ側に設けられた前記レジスタ部1と前記プルダウン部2とが交互に配列され、例えば、奇数段の走査サブ回路Dの前記レジスタ部1(例えば、GOA1、GOA3、GOA5、GOA7、GOA9)と偶数段の走査サブ回路Dの前記プルダウン部2(例えば、PDU2、PDU4、PDU6、PDU8、PDU10)とが前記負荷Bの一側(例えば、左側)に段階的に交互に配列され、例えば、上から下に向かってGOA1、PDU2、GOA3、PDU4、GOA5、PDU6、GOA7、PDU8、GOA9、PDU10等のように配列され、奇数段の走査サブ回路Dの前記プルダウン部2(例えば、PDU1、PDU3、PDU5、PDU7、PDU9)と偶数段の走査サブ回路Dの前記レジスタ部1(例えば、GOA2、GOA4、GOA6、GOA8、GOA10)とが前記負荷Bの他側(例えば、右側)に段階的に交互に配列され、例えば、上から下に向かって、PDU1、GOA2、PDU3、GOA4、PDU5、GOA6、PDU7、GOA8、PDU9、GOA10等のように配列されている。
例えば、図1に示すように、同一の前記アセンブリAにおいて、前記レジスタ部1及び前記プルダウン部2の一方は、前記負荷Bと前記奇数組の信号線(例えば、CK1、CK3、CK5、CK7)のいずれかの信号線との間に接続され、前記レジスタ部1及び前記プルダウン部2の他方は、前記負荷Bと前記偶数組の信号線(例えば、CK2、CK4、CK6、CK8)のいずれかの信号線との間に接続され、前記負荷Bの一側に隣接する前記レジスタ部1及び前記プルダウン部2は、同一組の信号線(例えば、奇数組の信号線CK1、CK3、CK5、CK7又は偶数組の信号線CK2、CK4、CK6、CK8)のうち異なる信号線に接続される。
説明を容易にするために、この例では、モジュールMとして8段の走査サブ回路に合わせる8CKを例に挙げるが、1つの駆動走査回路において、複数のモジュールMを有してもよい。
例えば、図1に示すように、単一のモジュールMにおいて、奇数段(例えば、1、3、5、7段目)の走査サブ回路Dのレジスタ部1(例えば、GOA1、GOA3、GOA5、GOA7)は、奇数組の信号線(例えば、CK1、CK3、CK5、CK7)にそれぞれ接続され、偶数段(例えば、2、4、6、8段目)の走査サブ回路Dのレジスタ部1(例えば、GOA2、GOA4、GOA6、GOA8)は、偶数組の信号線(例えば、CK2、CK4、CK6、CK8)にそれぞれ接続される。また、同一の駆動走査回路の異なるモジュールに対して、前記信号線の番号は、例えば、CK1、CK2、CK3、CK4、CK5、CK6、CK7、CK8、CK1、CK2、CK3、…、CK7、CK8、CK1、CK2、CK3、…、CK7、CK8などのように1~8の順に逓増して循環的に使用され、例えば、同一の前記アセンブリAにおいて、前記プルダウン部2の信号線と前記レジスタ部1の信号線とが(N-1)の番号差を維持することができる。
例えば、図1に示すように、2N=8(N=4)を例として、前記プルダウン部2の信号線と前記レジスタ部1の信号線とが(N-1=3)の番号差を維持することができ、例えば、1段目の走査サブ回路Dのレジスタ部1(例えば、GOA1)は信号線CK1に接続され、1段目の走査サブ回路Dのプルダウン部2(例えば、PDU1)は信号線CK4に接続され、2段目の走査サブ回路Dのレジスタ部1(例えば、GOA2)は信号線CK2に接続され、2段目の走査サブ回路Dのプルダウン部2(例えば、PDU2)は信号線CK5に接続され、3段目の走査サブ回路Dのレジスタ部1(例えば、GOA3)は信号線CK3に接続され、3段目の走査サブ回路Dのプルダウン部2(例えば、PDU3)は信号線CK6に接続され、4段目の走査サブ回路Dのレジスタ部1(例えば、GOA4)は信号線CK4に接続され、4段目の走査サブ回路Dのプルダウン部2(例えば、PDU4)は信号線CK7に接続され、5段目の走査サブ回路Dのレジスタ部1(例えば、GOA5)は信号線CK5に接続され、5段目の走査サブ回路Dのプルダウン部2(例えば、PDU5)は信号線CK8に接続され、6段目の走査サブ回路Dのレジスタ部1(例えば、GOA6)は、信号線CK6に接続され、6段目の走査サブ回路Dのプルダウン部2(例えば、PDU6)は信号線CK1(6+3=9であり、CK1~CK8に基づいてCK1が使用される)に接続され、7段目の走査サブ回路Dのレジスタ部1(例えば、GOA7)は信号線CK7に接続され、7段目の走査サブ回路Dのプルダウン部2(例えば、PDU7)は信号線CK2(7+3=10であり、CK1~CK8に基づいてCK2が使用される)に接続され、8段目の走査サブ回路Dのレジスタ部1(例えば、GOA8)は信号線CK8に接続され、8段目の走査サブ回路Dのプルダウン部2(例えば、PDU8)は信号線CK3(8+3=11であり、CK1~CK8に基づいてCK3が使用される)に接続され、9段目の走査サブ回路Dのレジスタ部1(例えば、GOA9)は信号線CK1に接続され、9段目の走査サブ回路Dのプルダウン部2(例えば、PDU8)は信号線CK4に接続され、…、13段目の走査サブ回路のレジスタ部(図示せず)は信号線CK5に接続され、13段目の走査サブ回路のプルダウン部(図示せず)は信号線CK8に接続され、…、16段目の走査サブ回路のレジスタ部(図示せず)は信号線CK8に接続され、16段目の走査サブ回路のプルダウン部(図示せず)は信号線CK3に接続され、他の接続形態については、この説明に基づいて理解されるものである。
例えば、図1に示すように、例示的な構成において、前記レジスタ部1及び前記プルダウン2に接続される信号線の番号が、例えば規則に基づいて構成されてもよく、例えば、前記偶数本の信号線の数が2N(Nは正の整数)であり、前記複数段の走査サブ回路がn段目(nは正の整数)の走査サブ回路を含み、前記n段目の走査サブ回路における前記レジスタ部がi本目の信号線に接続され、前記n段目の走査サブ回路における前記プルダウン部がj本目の信号線に接続され、nが2Nの整数倍(例えば、n=2N、4N、6N、…、即ちmod(n,2N)=0)である場合に、i=2Nであり、そうでない場合に、i=mod(n,2N)であり、(n+N-1)が2Nの整数倍(例えば、(n+N-1)=2N、4N、6N、…、即ちmod((n+N-1),2N)=0)である場合に、j=2Nであり、そうでない場合に、j=mod(n+N-1,2N)である。
この例では、図1に示すように、説明を容易にするために、前記レジスタ部1は、第1パルス(Sync)ポート11、スタート入力(Start1)ポート12、リセット(Reset)ポート13及び走査出力(Output1)ポート14を含むことができるが、これに限定されず、他の構成では、前記レジスタ部1は、他のスタート入力ポート及び/又は走査出力ポートなどを含むことができ、前記プルダウン部2は、第2パルスポート21及び走査入力ポート22を含むことができるが、これに限定されず、他の構成では、前記プルダウン部2は、例えば、下位ポートなどの他のポートを含むことができ、前記負荷Bは、前記走査出力ポート14と前記走査入力ポート22との間に接続される。
例えば、図2に示すように、前記レジスタ部1は、例えば、GOA(gate driver on array)回路として構成されてもよく、制御端子、第1端子及び第2端子を含む複数のトランジスタと、コンデンサとを含み、前記トランジスタは、例えば、ゲート、ソース及びドレインを有する薄膜トランジスタ(TFT)であってもよく、前記レジスタ部1は、例えば、入力ユニット1A、出力ユニット1B、維持ユニット1C、第1制御ユニット1D、第2制御ユニット1E及びリセットユニット1Fを含む。
例えば、図2に示すように、前記入力ユニット1Aは第1トランジスタT11を含み、前記第1トランジスタT11の制御端子が、初期スタート信号STV又は前段のスタート信号ST(n-N)を入力するための前記スタート入力ポート12に接続され、前記第1トランジスタT11の第1端子が、前段の走査信号G(n-N)を入力するための前段の走査ポート15に接続される。
例えば、図2に示すように、前記出力ユニット1Bは、第2トランジスタT21、第3トランジスタT22及びコンデンサCbtを含み、前記第2トランジスタT21の制御端子及び前記第3トランジスタT22の制御端子が前記第1トランジスタT11の第2端子に接続されて第1接点Qを形成し、前記第2トランジスタT21の第1端子及び前記第3トランジスタT22の第1端子が、例えば、第1パルス信号CK(i)を入力するための第1パルスポート11などのパルスポートに接続され、前記第2トランジスタT21の第2端子が、n段目の走査信号G(n)を出力するための前記走査出力ポート14に接続され、前記第3トランジスタT22の第2端子が、n段目のスタート信号ST(n)を出力するためのリセットポート13に接続され、前記コンデンサCbtが前記第2トランジスタT21の制御端子と第2端子との間に接続される。
例えば、図2に示すように、前記維持ユニット1Cは、第4トランジスタT31及び第5トランジスタT41を含み、前記第4トランジスタT31の制御端子及び前記第5トランジスタT41の制御端子が、後段の走査信号G(n+N)を入力するための後段の走査ポート16に接続され、前記第4トランジスタT31の第1端子が前記走査出力ポート14に接続され、前記第4トランジスタT31の第2端子が、第1下位信号VSSGを入力するための第1下位ポート19に接続され、前記第5トランジスタT41の第1端子が前記第1接点Qに接続され、前記第5トランジスタT41の第2端子が、第2下位信号VSSQを入力するための第2下位ポート1aに接続される。
例えば、図2に示すように、前記第1制御ユニット1Dは、第6トランジスタT51、第7トランジスタT52、第8トランジスタT53、第9トランジスタT54、第10トランジスタT32及び第11トランジスタT42を含み、前記第6トランジスタT51の制御端子と第1端子と、前記第8トランジスタT53の第1端子とが、第1制御信号LC1を入力するための第1制御ポート17に接続され、前記第6トランジスタT51の第2端子が、前記第7トランジスタT52の第1端子及び前記第8トランジスタT53の制御端子に接続され、前記第7トランジスタT52の制御端子及び前記第9トランジスタT54の制御端子が、前記第1トランジスタT11の第2端子に接続され、前記第7トランジスタT52の第2端子、前記第9トランジスタT54の第2端子、前記第10トランジスタT32の第2端子及び前記第11トランジスタT42の第2端子が、前記第2下位ポート1aに接続され、前記第8トランジスタT53の第2端子が、前記第9トランジスタT54の第1端子、前記第10トランジスタT32の制御端子及び前記第11のトランジスタT42の制御端子に接続され、前記第10トランジスタT32の第1端子が前記走査出力ポート14に接続され、前記第11トランジスタT42の第1端子が、前記第1接点Qに接続される。
例えば、図2に示すように、前記第2制御ユニット1Eは、第12トランジスタT61、第13トランジスタT62、第14トランジスタT63、第15トランジスタT64、第16トランジスタT33及び第17トランジスタT43を含み、前記第12トランジスタT61の制御端子と第1端子と、前記第14トランジスタT63の第1端子とが、第2制御信号LC2を入力するための第2制御ポート18に接続され、前記第12トランジスタT61の第2端子が、前記第13トランジスタT62の第1端子及び前記第14トランジスタT63の制御端子に接続され、前記第13トランジスタT62の制御端子及び前記第15トランジスタT64の制御端子が、前記第1トランジスタT11の第2端子に接続され、前記第13トランジスタT62の第2端子、前記第15トランジスタT64の第2端子、前記第16トランジスタT33の第2端子及び前記第17トランジスタT43の第2端子が、前記第2下位ポート1aに接続され、前記第14トランジスタT63の第2端子が、前記第15トランジスタT64の第1端子、前記第16トランジスタT33の制御端子及び前記第17のトランジスタT43の制御端子に接続され、前記第16トランジスタT33の第1端子が前記走査出力ポート14に接続され、前記第17トランジスタT43の第1端子が、前記第1接点Qに接続される。
例えば、図2に示すように、前記リセットユニット1Fは第18トランジスタT44を含み、前記第18トランジスタT44の制御端子が、リセット信号RSTを入力するためのリセット(Re-setup)ポート10に接続され、前記第18トランジスタT44の第1端子が前記第1接点Qに接続され、前記第18トランジスタT44の第2端子が前記第2下位ポート1aに接続される。
この例では、図1及び図2に示すように、N=4を例にとると、前記第1パルスポート11は、前記第1パルス信号CK(i)、例えば、前記偶数本の信号線(例えば、CK1~CK8)のうち1本の信号線からのパルス信号を入力するように構成されてもよく、また、1~4段目の走査サブ回路Dのレジスタ部1の前記スタート入力ポート12が前記初期スタート信号STVを入力してもよく、n(n>4)段目の走査サブ回路Dのレジスタ部1の前記スタート入力ポート12が、(n-4)段目のスタート信号ST(n-4)、即ち、(n-4)段目の走査サブ回路Dのレジスタ部1からのスタート信号を入力してもよく、前記リセットポート13がn段目のスタート信号ST(n)を出力してもよく、前記走査出力ポート14がn段目の走査信号G(n)を出力してもよく、前記n段目の走査信号G(n)が、n段目の走査サブ回路Dの負荷B、例えばn行目の走査線における複数の直列に接続される画素を駆動するための前記負荷Bに出力される。
例えば、図1に示すように、前記駆動走査回路において、前記負荷Bの一側の任意の2つのN段離れた前記レジスタ部1(例えば、GOA1、GOA5、GOA9、…、これに限定されるものではない)が互いにカスケード接続され、例えば、前記偶数本の信号線の数が2N(Nは正の整数)であり(この例では、N=4)、前記複数段の走査サブ回路Dは、n段目(nは正の整数)の走査サブ回路Dを含み、n≦Nである場合には、前記n段目の走査サブ回路Dにおける前記レジスタ部1が、前記予め設定されたスタート信号STVを入力し、n>Nである場合には、前記n段目の走査サブ回路Dにおける前記レジスタ部1が(n+N)段目の走査サブ回路Dにおける前記レジスタ部1の前記スタート入力ポート12に前記スタート信号ST(n)を出力する。
例えば、図1及び図3に示すように、前記プルダウン部2はプルダウントランジスタTを含むが、これに限定されるものではなく、前記プルダウン部2は、他の部材(例えば、他のトランジスタ等)をさらに含んでもよく、前記プルダウントランジスタTの制御端子が、例えば、前記偶数本の信号線CK1~CK8のうち1本の信号線からのパルス信号などの第2パルス信号CK(j)を入力するための第2パルスポート21などのパルスポートに接続され、前記プルダウントランジスタTの第1端子が、n段目の走査サブ回路Dの負荷Bを通過するn段目の走査信号G(n)を入力するための走査入力ポート22に接続され、前記プルダウントランジスタTの第2端子が、前記第1下位信号VSSGを入力するための下位ポート23に接続される。この例では、前記第2パルス信号CK(j)によりn段目の走査サブ回路Dの負荷Bを通過するn段目の走査信号G(n)を前記下位ポート23にガイドすることができる。
以下、本発明の実施例に係る駆動走査回路の動作を例に挙げて説明し、図1に示すように、前記駆動走査回路が片側駆動のプルダウンGOAアーキテクチャに属し、2N=8を例にとり、前記負荷Bの一側に前記奇数組の信号線CK1、CK3、CK5、CK7を配置し、前記負荷Bの他側に前記偶数組の信号線CK2、CK4、CK6、CK8を配置して、片側の信号線の数を半減させ、狭額縁パネルに適用するのに有利である。また、前記負荷Bの両側には、前記アセンブリAの前記レジスタ部1及び前記プルダウン部2が横方向に行毎に交互に配置され、前記レジスタ部1が、走査線を駆動するための前記走査信号を出力可能であり、この例では、前記プルダウン部2が、単一の薄膜トランジスタであり、パルス信号である1つの周期的な方形波信号により制御され、パルス信号がハイレベルである場合に、ドレインとソースとを導通して走査線の電位をプルダウンする。また、前記レジスタ部1及び前記プルダウン部2は、前記負荷Bの一側に縦方向に交互に配列されており、1段のゲートの方形波信号に対しては、立ち上がりエッジ(rising edge)が前記レジスタ部1のみで駆動され、立ち下がりエッジ(falling edge)が前記レジスタ部1及び前記プルダウン部2で共通に駆動され、プリチャージのゲート波形に対しては、立ち下がりエッジの速さが面内充電に影響するキーファクターとなる。
図4に示すように、2N=8を例にとり、上述したアーキテクチャの動作原理を8CKアーキテクチャのタイミングで説明し、簡略化のため、以下、G1、G2、G3、…、G27までは1、2、3、…、27段目の走査サブ回路におけるレジスタ部のゲートタイミングを示し、そして、GOA1、GOA2、…を用いて図1における異なる走査サブ回路におけるレジスタ部1を示す。全てのパルス信号CK(例えば、CK1~CK8)は、その波形が周期的な方形波信号であり、方形波パルス信号のハイレベル電圧をCKHとし、ローレベル電圧をCKLとする。2N個のCKシステムに対して、パルス信号CKのデューティ比を(N-1)/2Nにする。
図4に示すタイミングチャートでは、CKのハイレベルの期間が細長いボックス(例えばG1、G2、G3、…、G5、…、G9、…、G26、G27、…、これらに限定されるものではない)で示されているが、その立ち上がりエッジのタイミングが、上方の数字四角におけるデジタルスケールで示される。走査の動作時に、各段のゲート信号は、CKのハイレベル方形波を同期して、その後ローレベル状態を維持する。例えば、信号線CK1により駆動されるG1に対しては、G1と同期する信号が図中のG1波形で示される。簡略化のため、各ゲート信号が同期したハイレベルパルスは、CKのハイレベルボックス内に示される。このアーキテクチャにおいて、スタート(start)のカスケード接続は同種のボックスで示される。
例えば、図1及び図4において、スタート信号STVは、1段目~n段目のレジスタ部1(例えば、GOA1~GOA(n))をスタートし、例えば、8CKシステムの場合、先頭の4段のレジスタ部1(例えば、GOA1~GOA4)は、スタート信号STVをスタート信号とする。その後、ボックスに示すように、GOA1はGOA5にスタート信号(例えば、図4では、G1とG5との枠線は共に細線である)を供給し、GOA5はGOA9にスタート信号(例えば、図4では、G5とG9との枠線は共に細線である)を供給し、さらにGOA13、GOA17、GOA21、GOA25(例えば、図4では、G13、G17、G21とG25の枠線は共に細線である)の順となり、残りの同じ枠線を有する信号の間も同様であるので、その説明を省略する。しかしながら、各段のゲートのプルダウン動作は、前記レジスタ1とは反対側の前記プルダウン部2により開始され、即ちプルダウンリセット(reset)を提供し、そのカスケード接続関係が図中の縦線により示される。例えば、GOA1とは反対側のPDU1が、信号線CK4からGOA4に供給される方形波パルスによって駆動されるので、GOA1は時刻4において信号CK1と同期しなくなる。他のプルダウン関係がそれと一致する。
図4からわかるように、伝送構成において、順次隣接する2つのパルス信号のうち次の前記パルス信号が、前の前記パルス信号よりも1時間単位だけ遅延され、例えば、パルス信号CK2のハイレベル期間(例えば、G2)が、パルス信号CK1のハイレベル期間(例えば、G1)よりも1時間単位だけ遅延され、パルス信号CK3のハイレベル期間(例えば、G3)が、パルス信号CK2のハイレベル期間(例えば、G2)よりも1時間単位だけ遅延され、残りの信号が同様であり、各前記パルス信号は、デューティ比が(N-1)/2Nのパルス幅変調信号として構成される。
なお、(N-1)/(2N)のデューティ比は、この片側駆動のGOA-PDUの駆動機能を実現するキーファクターであるので、このようなタイミングに合わせて、プルダウンにカスケード接続されるGOAは、いずれも奇数段又は偶数段であるので、カスケード接続されるGOAを前記負荷(例えば、パネルの画素)の一側に配置するとともに、パネルの同一側に半分の数のCK信号線を配置すればよく、狭額縁パネルの実現に有利である。各段のプルダウンPDUに必要なCK数が奇偶数変換を生じ、例えば、奇数段のGOAのPDUに接続されるCKが偶数CKであり、偶数CKが奇数CKの反対側にある。例えば、図1に示すように、一側(例えば、左側)の奇数CKに奇数段のGOAの駆動を提供し、そして偶数段のPDUの駆動を提供するが、他側(例えば、右側)の偶数CKが偶数段のGOAを駆動するとともに、奇数段のPDUにプルダウン駆動を提供する。したがって、各側のCK配線が従来のパネルに比べて半分節約される。本発明の方法の実施例は、2N=12や2N=16などの他のCK数のアーキテクチャに対しても適用可能である。
具体的な例では、図5に示すように、例えば、例示的なシフトレジスタ1’は複数のポート11’、12’、13’、14’、15’、16’、17’、18’、19’及び1a’を含み、ポート11’は信号CK(1)~CK(2N)を同期(Sync)信号として入力するためのものであり、ポート12’、15’は信号ST(n-N)、信号G(n-N)を2つのスタート(Start)信号として入力するためのものであり、ポート13’は信号ST(n)を出力するためのものであり、ポート14’は信号G(n)を出力するためのものであり、ポート15’は信号G(n-N)を入力するためのものであり、ポート16’は信号G(n+N)をリセット(Reset)信号として入力するためのものであり、ポート17’、18’は信号LC1、LC2を入力するためのものであり、ポート19’、1a’は信号VSSG、VSSQを入力するためのものである。
信号LC1及びLC2がハイレベル信号であり、信号VSSG及びVSSQがローレベル直流信号であり、この2つの信号がシフトレジスタのプルダウン保持電源信号線であり、信号LC1、LC2及び信号VSSG、VSSQを信号LC及び信号VSSとして簡略化することが可能であり、前記2つのスタート信号が同期スタート信号であり、前記2つのスタート信号が共にハイレベルである場合に、前記シフトレジスタ1’が活性化され、このときポート13’、14’がポート11’に接続される信号を同期化し始め、GOA回路が2N個のCK線により駆動されるとすると、信号G(n-N)とST(n-N)とがn段目のシフトレジスタ1’の2つのスタート接続信号であり、信号G(n+N)又はST(n+N)がシフトレジスタ1’のリセット信号である。
1段目のシフトレジスタ1’では、スタート信号としてさらに前段の出力がない場合に、独立のスタート(STV)線でスタート(start)信号をポート12’、15’に供給することができる。図6は8CKによって駆動されるGOAタイミングであり、ST(n-4)及びG(n-4)が半CK周期分だけ進んだ方形波パルス信号であり、G(N+4)が半周期分だけ遅延された方形波パルス信号であり、n段目のシフトレジスタがCK信号を同期するのは、ST(n-4)(図に示すSTV(n-4))及びG(n-4)の立ち上がりタイミングから開始し、同期しなくなるタイミングがG(n+4)の立ち上がりタイミングであり、前記シフトレジスタ1’の出力信号がST(n)及びG(n)であり、前記シフトレジスタ1’中の第1接点の信号がQ(n)である。
なお、比較例では、例えば、両側駆動の走査回路の1つの走査サブ回路が、負荷の両側に2つの前記シフトレジスタ1’を含み、前記負荷の両側に前記シフトレジスタ1’をそれぞれ1つ有し、例えば、前記シフトレジスタ1’は、上述した第1トランジスタから第18トランジスタまでのGOA回路を含み、比較例では、前記シフトレジスタ1’は、18個のトランジスタ及びコンデンサを含むのに対し、上述した実施例の片側駆動の走査回路の1つの走査サブ回路Dは、前記負荷Bの両側に前記レジスタ部1及び前記プルダウン部2を含み、前記負荷Bの片側に前記レジスタ部1又は前記プルダウン部2のみを有し、前記プルダウン部2が1つのトランジスタのみを有する。両者を比較すると、前記負荷の一側にある前記プルダウン部2と、前記シフトレジスタ1’の素子(例えば、トランジスタ)との数が大きく異なる。同じ側のプルダウン部では、前記複数のプルダウン部のカスケード接続関係が前記複数のレジスタ部のカスケード接続関係と一致し、例えば、プルダウン部2(例えば、PDU1)のリセット(reset)信号がプルダウン部2(例えば、PDU5)の出力(output)信号であり、他のプルダウン部2(例えば、PDU3)のリセット信号がプルダウン部(例えば、PDU7)の出力信号などであり、同じ側に隣接するレジスタ部とプルダウン部とを一体的に配置すると、例えば、レイアウトで混在して描画することにより、図7に示すように、左方には、同じ側に隣接するレジスタ部とプルダウン部とが一体的に配置されていないGOAの幅W1が示され、右方には、同じ側に隣接するレジスタ部とプルダウン部とが一体的に配置されるGOAの幅W2が示され、図から、同じ側に隣接するレジスタ部とプルダウン部とを一体的に配置することにより、GOAの幅W1からW2に縮小できることがわかり、片側のCK配線の数の減少に加えて、縮小後のGOA幅の削減量が元のGOA幅の30%となる。
以下に示すように、表1は、液晶パネルを用いて上記の比較例のシフトレジスタ1’及び上記の実施例のアセンブリAの波形比較を行うデータである。信号CKのハイレベル及びローレベルは30V及び-10Vであり、9ポイント(左中右-上中下)のゲート(Gate)方形波の立ち上がりエッジ(rising,立ち上がりと略記)と立ち下がりエッジ(falling,立ち下がりと略記)の時間を測定することにより、右下(right-down)の立ち上がり及び立ち下がり時間が最大であり、最大負荷ポイントであることがわかる。図7におけるGOAの幅W2(同じ側に隣接するプルダウン部とレジスタ部とが一体的に配置される)は、図7におけるGOAの幅W1(同じ側に隣接するプルダウン部とレジスタ部とが一体的に配置されていない)に比べて、立ち上がり時間が大きく、約2倍であるが、立ち下がり時間(これは、面内画素の充電に影響を与える重要な指標である)が大差ない。したがって、前記アセンブリにおけるレジスタ部及びプルダウン部の薄膜トランジスタのサイズを最適化することにより、元の立ち下がり時間を実現することができる。
表1 異なるアーキテクチャの負荷波形の比較
Figure 2024516751000002
以下、前記駆動走査回路のいくつかの実施例を例示するが、これに限定されるものではない。
本発明の一態様は、奇数組の信号線及び偶数組の信号線に分けられるように構成される偶数本の信号線と、それぞれ前記奇数組の信号線と前記偶数組の信号線との間に接続されるアセンブリを含み、前記アセンブリがレジスタ部及びプルダウン部を含み、前記レジスタ部と前記プルダウン部との間に負荷が接続される複数段の走査サブ回路と、を含み、前記負荷の同じ側に設けられた前記レジスタ部と前記プルダウン部とが交互に配列され、前記負荷の一側にN段離れた任意の2つの前記レジスタ部が互いにカスケード接続され、Nは前記偶数本の信号線の総数の半分である駆動走査回路を提供する。したがって、離間して交互に設けられたレジスタ部及びプルダウン部により、信号線を負荷の両側に効率的に分散させ、片側の信号線の数を半減させて、額縁幅を大幅に減らし、片側駆動の配置により駆動走査回路を実現することができる。
所望により、一実施例において、同一の前記アセンブリにおいて、前記レジスタ部及び前記プルダウン部の一方は、前記負荷と前記奇数組の信号線のうち1つの信号線との間に接続され、前記レジスタ部及び前記プルダウン部の他方は、前記負荷と前記偶数組の信号線のうち1つの信号線との間に接続される。したがって、信号線を負荷の両側に効率的に分散させて、同一の前記アセンブリにおける前記レジスタ部及び前記プルダウン部が、それぞれ異なる側に位置する前記奇数組の信号線及び前記偶数組の信号線に接続され、額縁幅を大幅に減らすことができる。
所望により、一実施例において、前記負荷の一側に隣接する前記レジスタ部及び前記プルダウン部は、同一組の信号線のうち異なる信号線に接続される。したがって、前記負荷の一側に隣接する前記レジスタ部及び前記プルダウン部の配線占有面積を低減することができ、額縁幅を大幅に減らすことができる。
所望により、一実施例において、前記偶数本の信号線の数が2N(Nは正の整数)であり、前記複数段の走査サブ回路がn段目(nは正の整数)の走査サブ回路を含み、前記n段目の走査サブ回路における前記レジスタ部がi本目の信号線に接続され、前記n段目の走査サブ回路における前記プルダウン部がj本目の信号線に接続され、nが2Nの整数倍である場合に、i=2Nであり、そうでない場合に、i=mod(n,2N)であり、(n+N-1)が2Nの整数倍である場合に、j=2Nであり、そうでない場合に、j=mod(n+N-1,2N)である。したがって、異なる駆動走査回路に適用するのに有利であり、パネル画素の充電に影響を与えることなく、駆動走査回路の改善を実現する。
所望により、一実施例において、前記偶数本の信号線の数が2N(Nは正の整数)であり、前記複数段の走査サブ回路がn段目(nは正の整数)の走査サブ回路を含み、n≦Nである場合には、前記n段目の走査サブ回路における前記レジスタ部に予め設定されたスタート信号を入力し、n>Nである場合には、前記n段目の走査サブ回路における前記レジスタ部が(n+N)段目の走査サブ回路における前記レジスタ部にスタート信号を出力する。したがって、異なる駆動走査回路に適用するのに有利であり、パネル画素の充電に影響を与えることなく、駆動走査回路の改善を実現する。
所望により、一実施例において、前記レジスタ部に含まれるトランジスタの数が、前記プルダウン部に含まれるトランジスタの数よりも大きい。したがって、前記プルダウン部に含まれるトランジスタの数が、前記レジスタ部に含まれるトランジスタの数よりも少ないことにより、前記プルダウン部の回路構成を効率的に簡素化し、パネル画素の充電に影響を与えることなく、駆動走査回路の改善を実現する。
所望により、一実施例において、前記プルダウン部は、プルダウントランジスタを含み、前記プルダウントランジスタの制御端子がパルスポートに接続され、前記プルダウントランジスタの第1端子が走査入力ポートに接続され、前記プルダウントランジスタの第2端子が下位ポートに接続され、前記負荷が前記プルダウン部の前記走査入力ポートと前記レジスタ部の走査出力ポートとの間に接続される。したがって、前記プルダウン部の回路構成を効率的に簡素化し、前記レジスタ部の前記走査出力ポートと前記プルダウン部の前記走査入力ポートとを用いて前記負荷を共通に駆動することにより、パネル画素の充電に影響を与えることなく、駆動走査回路の改善を実現する。
所望により、一実施例において、前記偶数本の信号線の数が2N(Nは正の整数)であり、前記偶数本の信号線が偶数個のパルス信号を伝送し、伝送構成において、順次隣接する2つのパルス信号のうち、次の前記パルス信号が前の前記パルス信号よりも1時間単位だけ遅延され、各前記パルス信号は、デューティ比が(N-1)/2Nのパルス幅変調信号として構成される。したがって、このような信号タイミングに合わせて、プルダウンにカスケード接続されるレジスタ部は、いずれも奇数段又は偶数段であるので、互いにカスケード接続されるレジスタ部を前記負荷の同一側に配置するとともに、パネルの同一側に半分の数の信号線を配置することができ、狭額縁パネルの実現に有利である。
所望により、一実施例において、前記負荷の同じ側に隣接するレジスタ部及びプルダウン部が一体的に配置される。したがって、前記レジスタ部及びプルダウン部をレイアウトで混在して描画することにより、額縁幅を大幅に減らすことができ、混在してレイアウトすることにより、前記レジスタ部の幅を縮小することができ、さらに、片側信号配線数の減少に加えて、縮小後のレジスタ部の幅の節約量を元のレジスタ部の幅の30%とすることができ、液晶表示パネルに適用することができる。
また、本発明の他の態様は、液晶表示パネルなどの表示パネルを提供し、前記表示パネルが上述した駆動走査回路を含み、その実施内容及び有益な効果の説明を上記に示したが、さらに詳述しない。
本発明の上述した実施例の駆動走査回路及び表示パネルは、各段の走査サブ回路が前記奇数組の信号線と前記偶数組の信号線との間に接続される前記アセンブリを含み、前記アセンブリが前記レジスタ部及び前記プルダウン部を含み、前記レジスタ部と前記プルダウン部との間に前記負荷が接続され、前記負荷の同じ側に設けられた前記レジスタ部と前記プルダウン部とが交互に配列され、前記負荷の一側にN段離れた任意の2つの前記レジスタ部が互いにカスケード接続され、Nは前記偶数本の信号線の総数の半分である。したがって、信号線を負荷の両側に効率的に分散させ、片側の信号線の数を半減させて、片側の配線に必要な面積を縮小し、額縁幅を大幅に減らし、消費電力及び遅延を低減し、片側駆動の配置により駆動走査回路を実現し、パネル画素の充電に影響を与えることなく、回路の改善を実現する。
以上、本発明の実施例について詳細に説明したが、本発明の原理及び実施形態について具体例を用いて述べたが、以上の実施例の説明は、本発明の技術的手段及びその旨の理解を助けるためのものに過ぎず、当業者にとっては、対応する技術的手段の旨が本発明の各実施例の技術的手段の範囲から逸脱しない限り、依然として上記の各実施例に記載した技術的手段を修正するか、又はその一部の技術的特徴を同等に置き換えることができると理解すべきである。

Claims (17)

  1. 奇数組の信号線及び偶数組の信号線に分けられる偶数本の信号線と、
    それぞれ前記奇数組の信号線と前記偶数組の信号線との間に接続されるアセンブリを含み、前記アセンブリがレジスタ部及びプルダウン部を含み、前記レジスタ部と前記プルダウン部との間に負荷が接続される複数段の走査サブ回路と、を含み、
    前記負荷の同じ側に設けられた前記レジスタ部と前記プルダウン部とが交互に配列され、前記負荷の一側にN段離れた任意の2つの前記レジスタ部が互いにカスケード接続され、Nは前記偶数本の信号線の総数の半分であり、
    前記負荷の一側に隣接する前記レジスタ部及び前記プルダウン部が同一組の信号線のうち異なる信号線に接続され、前記負荷の同じ側に隣接するレジスタ部及びプルダウン部が一体的に配置される駆動走査回路。
  2. 同一の前記アセンブリにおいて、前記レジスタ部及び前記プルダウン部の一方は、前記負荷と前記奇数組の信号線のうち1つの信号線との間に接続され、前記レジスタ部及び前記プルダウン部の他方は、前記負荷と前記偶数組の信号線のうち1つの信号線との間に接続される請求項1に記載の駆動走査回路。
  3. 前記偶数本の信号線の数が2N(Nは正の整数)であり、前記複数段の走査サブ回路がn段目(nは正の整数)の走査サブ回路を含み、前記n段目の走査サブ回路における前記レジスタ部がi本目の信号線に接続され、前記n段目の走査サブ回路における前記プルダウン部がj本目の信号線に接続され、nが2Nの整数倍である場合に、i=2Nであり、そうでない場合に、i=mod(n,2N)であり、(n+N-1)が2Nの整数倍である場合に、j=2Nであり、そうでない場合に、j=mod(n+N-1,2N)である請求項1に記載の駆動走査回路。
  4. 前記偶数本の信号線の数が2N(Nは正の整数)であり、前記複数段の走査サブ回路がn段目(nは正の整数)の走査サブ回路を含み、n≦Nである場合には、前記n段目の走査サブ回路における前記レジスタ部に予め設定されたスタート信号を入力し、n>Nである場合には、前記n段目の走査サブ回路における前記レジスタ部が(n+N)段目の走査サブ回路における前記レジスタ部にスタート信号を出力する請求項1に記載の駆動走査回路。
  5. 前記レジスタ部に含まれるトランジスタの数が、前記プルダウン部に含まれるトランジスタの数よりも大きい請求項1に記載の駆動走査回路。
  6. 前記プルダウン部は、プルダウントランジスタを含み、前記プルダウントランジスタの制御端子がパルスポートに接続され、前記プルダウントランジスタの第1端子が走査入力ポートに接続され、前記プルダウントランジスタの第2端子が下位ポートに接続され、前記負荷が前記プルダウン部の前記走査入力ポートと前記レジスタ部の走査出力ポートとの間に接続される請求項1に記載の駆動走査回路。
  7. 前記偶数本の信号線の数が2N(Nは正の整数)であり、前記偶数本の信号線が偶数個のパルス信号を伝送し、伝送構成において、順次隣接する2つのパルス信号のうち、次の前記パルス信号が前の前記パルス信号よりも1時間単位だけ遅延され、各前記パルス信号は、デューティ比が(N-1)/2Nのパルス幅変調信号として構成される請求項1に記載の駆動走査回路。
  8. 奇数組の信号線及び偶数組の信号線に分けられる偶数本の信号線と、
    それぞれ前記奇数組の信号線と前記偶数組の信号線との間に接続されるアセンブリを含み、前記アセンブリがレジスタ部及びプルダウン部を含み、前記レジスタ部と前記プルダウン部との間に負荷が接続される複数段の走査サブ回路と、を含み、
    前記負荷の同じ側に設けられた前記レジスタ部と前記プルダウン部とが交互に配列され、前記負荷の一側にN段離れた任意の2つの前記レジスタ部が互いにカスケード接続され、Nは前記偶数本の信号線の総数の半分である駆動走査回路。
  9. 同一の前記アセンブリにおいて、前記レジスタ部及び前記プルダウン部の一方は、前記負荷と前記奇数組の信号線のうち1つの信号線との間に接続され、前記レジスタ部及び前記プルダウン部の他方は、前記負荷と前記偶数組の信号線のうち1つの信号線との間に接続される請求項8に記載の駆動走査回路。
  10. 前記負荷の一側に隣接する前記レジスタ部及び前記プルダウン部は、同一組の信号線のうち異なる信号線に接続される請求項8に記載の駆動走査回路。
  11. 前記偶数本の信号線の数が2N(Nは正の整数)であり、前記複数段の走査サブ回路がn段目(nは正の整数)の走査サブ回路を含み、前記n段目の走査サブ回路における前記レジスタ部がi本目の信号線に接続され、前記n段目の走査サブ回路における前記プルダウン部がj本目の信号線に接続され、nが2Nの整数倍である場合に、i=2Nであり、そうでない場合に、i=mod(n,2N)であり、(n+N-1)が2Nの整数倍である場合に、j=2Nであり、そうでない場合に、j=mod(n+N-1,2N)である請求項8に記載の駆動走査回路。
  12. 前記偶数本の信号線の数が2N(Nは正の整数)であり、前記複数段の走査サブ回路がn段目(nは正の整数)の走査サブ回路を含み、n≦Nである場合には、前記n段目の走査サブ回路における前記レジスタ部に予め設定されたスタート信号を入力し、n>Nである場合には、前記n段目の走査サブ回路における前記レジスタ部が(n+N)段目の走査サブ回路における前記レジスタ部にスタート信号を出力する請求項8に記載の駆動走査回路。
  13. 前記レジスタ部に含まれるトランジスタの数が、前記プルダウン部に含まれるトランジスタの数よりも大きい請求項8に記載の駆動走査回路。
  14. 前記プルダウン部は、プルダウントランジスタを含み、前記プルダウントランジスタの制御端子がパルスポートに接続され、前記プルダウントランジスタの第1端子が走査入力ポートに接続され、前記プルダウントランジスタの第2端子が下位ポートに接続され、前記負荷が前記プルダウン部の前記走査入力ポートと前記レジスタ部の走査出力ポートとの間に接続される請求項8に記載の駆動走査回路。
  15. 前記偶数本の信号線の数が2N(Nは正の整数)であり、前記偶数本の信号線が偶数個のパルス信号を伝送し、伝送構成において、順次隣接する2つのパルス信号のうち、次の前記パルス信号が前の前記パルス信号よりも1時間単位だけ遅延され、各前記パルス信号は、デューティ比が(N-1)/2Nのパルス幅変調信号として構成される請求項8に記載の駆動走査回路。
  16. 前記負荷の同じ側に隣接するレジスタ部及びプルダウン部が一体的に配置される請求項8に記載の駆動走査回路。
  17. 請求項8に記載の駆動走査回路を含む表示パネル。
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