JP6806953B2 - Ｇｏａ回路駆動アーキテクチャ - Google Patents

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Description

本発明は、液晶表示の技術分野に関し、特に、ＧＯＡ回路駆動アーキテクチャに関する。
液晶ディスプレイは、その高い表示品質、低価格、持ち運びやすいなどの利点により、モバイル通信デバイス、ＰＣ、ＴＶなどの表示端末になった。現在一般的に用いられるＴＶ液晶ディスプレイのパネル駆動技術として、フラットパネル表示パネルの既存プロセスによってパネルの水平走査線の駆動回路を表示領域の周りの基板上に製造するＧＯＡ技術、即ち、アレイ基板行駆動（Ｇａｔｅ Ｄｒｉｖｅｒ ｏｎ Ａｒｒａｙ）技術が用いられつつある。ＧＯＡ技術によれば、フラットパネル表示パネルの製造プロセスの簡素化、水平走査線方向の接合（ｂｏｎｄｉｎｇ）プロセスの省略、スループットの向上、製品コストの削減を実現するとともに、表示パネルの集積度を向上させることにより、狭額縁又は縁無しの表示製品がより適切に製造され、現代人の視覚的な追求を満たすことができる。
液晶ディスプレイの狭額縁化に対する視覚的な要求に伴い、ＧＯＡ技術では、額縁をさらに狭くする必要があるので、これは、技術者にとって早急に解決すべき問題である。
図１は、従来のフラットパネル表示におけるＧＯＡマルチレベル駆動アーキテクチャの概略図であり、従来技術においてフラットパネル表示に用いるＧＯＡ回路のマルチレベル接続方法を示している。図１に示すように、パネルの左右両側に位置する各レベルのＧＯＡ回路の周辺には、第１低周波クロック信号ＬＣ１、第２低周波クロック信号ＬＣ２、ＤＣ低電圧ＶＳＳ、及び四つの高周波クロック信号ＣＫ１〜ＣＫ４の金属線が配置される。また、複数のデータ線は、データ信号を供給し、複数の走査線は、走査信号を供給し、複数の画素Ｐは、それぞれ一本のデータ線及び一本の走査線に電気的に接続されてマトリックスアレイされる。また、複数のＧＯＡ回路は、ＧＯＡ（１）、ＧＯＡ（ｎ-１）、ＧＯＡ（ｎ）、ＧＯＡ（ｎ+１）の順にレベル毎に配列される。各ＧＯＡ回路は、それぞれ、表示装置において対応する走査線（ｇａｔｅ ｌｉｎｅ）を走査するようにゲート信号を出力し、各ＧＯＡ回路は、それぞれ、第１低周波クロック信号ＬＣ１、第２低周波クロック信号ＬＣ２、ＤＣ低電圧ＶＳＳ、四つの高周波クロック信号ＣＫ１〜ＣＫ４のうちの一つの高周波クロック信号に接続される。具体的には、第ｎレベルのＧＯＡ回路は、それぞれ、第１低周波クロック信号ＬＣ１、第２低周波クロック信号ＬＣ２、ＤＣ低電圧ＶＳＳ、四つの高周波クロック信号ＣＫ１〜ＣＫ４のうちの一つの高周波クロック信号、第ｎ-２レベルのＧＯＡ回路によって生成されるＧ（ｎ-２）信号及び起動信号ＳＴ（ｎ-２）、第ｎ+２レベルのＧＯＡ回路によって生成されるＧ（ｎ+２）信号を受信するとともに、Ｇ（ｎ）、ＳＴ（ｎ）及びＱ（ｎ）信号を生成する。このように、従来フラットパネル表示用のＧＯＡ回路に用いる薄膜トランジスタは、その素子数が多く、また、表示パネルの左右両側のいずれも、五本の金属線により第１低周波クロック信号ＬＣ１、第２低周波クロック信号ＬＣ２、ＤＣ低電圧ＶＳＳ、及び四つの高周波信号のうちの一つを伝送する必要があるので、生産コストの削減及びＧＯＡ回路のサイズの削減にも優れていない。
図２には、従来技術のＧＯＡ回路が示される。図１に合わせて説明すると、本表示アーキテクチャにおいて、ＧＯＡ回路は、起動信号ＳＴＶ、第１低周波クロック信号ＬＣ１、第２低周波クロック信号ＬＣ２、ＤＣ低電圧ＶＳＳ、及び四つの高周波クロック信号ＣＫ１〜ＣＫ４を備える。起動信号は、ＧＯＡの最初二レベルのＴ１１を起動するとともに、最後二レベルのＴ１３，Ｔ１４をプルダウンするために用いられ、低周波信号ＬＣ１と低周波信号ＬＣ２とは、ＧＯＡ回路のプルダウン維持を交互に行う。ＧＯＡ回路は、主に走査線（ｇａｔｅ ｌｉｎｅ）がオフ状態にある際に、Ｇｎが安定の低電圧ＶＳＳにあることを維持するために用いられる。また、走査線（ｇａｔｅ ｌｉｎｅ）に必要なＧｎ信号は、主に表示パネルの走査（ｇａｔｅ）信号がデータ（ｄａｔｅ）信号から入力されるＴＦＴを認識して制御し、即ち、画素Ｐが正常に充放電できるように、四つの高周波信号のうちの一つによりハイレベルを出力する。このようなＧＯＡ表示パネルの走査線（ｇａｔｅ ｌｉｎｅ）の側方額縁が大きく、さらなる狭額縁化に対する要求を満たすことができない。
そこで、本発明の目的は、ＧＯＡ回路が占有する額縁スペースを低減することができるＧＯＡ回路駆動アーキテクチャを提供することにある。
上記目的を達成するために、本発明のある一つの態様によれば、データ信号を供給する複数のデータ線と、走査信号を供給する複数の走査線と、それぞれ一本の前記データ線及び一本の走査線に電気的に接続されてマトリックスアレイされる複数の画素と、を備え、奇数レベルのＧＯＡ回路は、順にＡＡ領域の画素の一方側に配列され、偶数レベルのＧＯＡ回路は、順にＡＡ領域の画素の他方側に配列され、各レベルのＧＯＡ回路は、それぞれ、対応する走査線を走査するようにゲート信号を出力し、各レベルのＧＯＡ回路は、それぞれ、第１低周波クロック信号、第２低周波クロック信号、ＤＣ低電圧に接続され、奇数レベルのＧＯＡ回路は、第１高周波クロック信号及び第３高周波クロック信号の何れか一つに接続され、偶数レベルのＧＯＡ回路は、第２高周波クロック信号及び第４高周波クロック信号の何れか一つに接続され、最初二レベルと最終ニレベルのＧＯＡ回路は、それぞれ、起動信号に接続される、ＧＯＡ回路駆動アーキテクチャが提供される。
また、本態様では、第ＮレベルのＧＯＡ回路は、
ゲートが第Ｎ-２レベルの起動信号端に接続され、ソース及びドレインがそれぞれ第Ｎ-２レベルのゲート信号端及び第Ｎレベルの第１回路ポートに接続される第１薄膜トランジスタと、
ゲートが第Ｎレベルの第１回路ポートに接続され、ソース及びドレインがそれぞれ高周波クロック信号及び第Ｎレベルのゲート信号端に接続される第２薄膜トランジスタと、
ゲートが第Ｎレベルの第１回路ポートに接続され、ソース及びドレインがそれぞれ高周波クロック信号及び第Ｎレベルの起動信号端に接続される第３薄膜トランジスタと、
第Ｎレベルの第１回路ポートと第Ｎレベルのゲート信号端との間に接続されるコンデンサと、
ゲートが第Ｎ+２レベルの起動信号端に接続され、ソース及びドレインがそれぞれ第Ｎレベルのゲート信号端及びＤＣ低電圧に接続される第４薄膜トランジスタと、
ゲートが第Ｎ+２レベルの起動信号端に接続され、ソース及びドレインがそれぞれ第Ｎレベルの第１回路ポート及びＤＣ低電圧に接続される第５薄膜トランジスタと、
ゲートが第Ｎレベルの第２回路ポートに接続され、ソース及びドレインがそれぞれ第Ｎレベルのゲート信号端及びＤＣ低電圧に接続される第６薄膜トランジスタと、
ゲートが第Ｎレベルの第２回路ポートに接続され、ソース及びドレインがそれぞれ第Ｎレベルの第１回路ポート及びＤＣ低電圧に接続される第７薄膜トランジスタと、
ゲートが第Ｎレベルの第３回路ポートに接続され、ソース及びドレインがそれぞれ第Ｎレベルのゲート信号端及びＤＣ低電圧に接続される第８薄膜トランジスタと、
ゲートが第Ｎレベルの第３回路ポートに接続され、ソース及びドレインがそれぞれ第Ｎレベルの第１回路ポート及びＤＣ低電圧に接続される第９薄膜トランジスタと、
ゲートが第１低周波クロック信号に接続され、ソース及びドレインがそれぞれ第１低周波クロック信号及び第１１薄膜トランジスタのゲートに接続される第１０薄膜トランジスタと、
ソース及びドレインがそれぞれ第１低周波クロック信号及び第Ｎレベルの第３回路ポートに接続される第１１薄膜トランジスタと、
ゲートが第Ｎレベルの第１回路ポートに接続され、ソース及びドレインがそれぞれ第Ｎレベルの第３回路ポート及びＤＣ低電圧に接続される第１２薄膜トランジスタと、
ゲートが第２低周波クロック信号に接続され、ソース及びドレインがそれぞれ第２低周波クロック信号及び第１４薄膜トランジスタのゲートに接続される第１３薄膜トランジスタと、
ソース及びドレインがそれぞれ第２低周波クロック信号及び第Ｎレベルの第２回路ポートに接続される第１４薄膜トランジスタと、
ゲートが第Ｎレベルの第１回路ポートに接続され、ソース及びドレインがそれぞれ第Ｎレベルの第２回路ポート及びＤＣ低電圧に接続される第１５薄膜トランジスタと、
ゲートが第Ｎレベルの第１回路ポートに接続され、ソース及びドレインがそれぞれ第１４薄膜トランジスタのゲート及びＤＣ低電圧に接続される第１６薄膜トランジスタと、
ゲートが第Ｎレベルの第１回路ポートに接続され、ソース及びドレインがそれぞれ第１１薄膜トランジスタのゲート及びＤＣ低電圧に接続される第１７薄膜トランジスタと、
ゲートが第Ｎレベルの第１回路ポートに接続され、ソース及びドレインがそれぞれ第Ｎ-２レベルのゲート信号端及び電圧プルダウン回路ポートに接続される第１８薄膜トランジスタと、を含む。
また、本態様では、当該電圧プルダウン回路ポートは、高周波クロック信号である。
また、本態様では、当該電圧プルダウン回路ポートは、ＤＣ低電圧である。
また、本態様では、当該電圧プルダウン回路ポートは、第Ｎレベルの起動信号端である。
また、本態様では、前記第１、第２、第３及び第４高周波クロック信号は、その波形が同じであり、その位相シーケンスが１/４の周期分ずれる。
また、本態様では、前記第１低周波クロック信号及び第２低周波クロック信号は、その波形が同じであり、その位相が逆である。
また、本発明のある他方の態様によれば、データ信号を供給する複数のデータ線と、走査信号を供給する複数の走査線と、それぞれ一本の前記データ線及び一本の走査線に電気的に接続されてマトリックスアレイされる複数の画素と、を備え、奇数レベルのＧＯＡ回路は、順にＡＡ領域の画素の一方側に配列され、偶数レベルのＧＯＡ回路は、順にＡＡ領域の画素の他方側に配列され、各レベルのＧＯＡ回路は、それぞれ、対応する走査線を走査するようにゲート信号を出力し、各レベルのＧＯＡ回路は、それぞれ、第１低周波クロック信号、第２低周波クロック信号、ＤＣ低電圧に接続され、奇数レベルのＧＯＡ回路は、第１高周波クロック信号及び第３高周波クロック信号の何れか一つに接続され、偶数レベルのＧＯＡ回路は、第２高周波クロック信号及び第４高周波クロック信号の何れか一つに接続され、最初二レベルと最終ニレベルのＧＯＡ回路は、それぞれ、起動信号に接続されており、
前記第１、第２、第３及び第４高周波クロック信号は、その波形が同じであり、その位相シーケンスが１/４の周期分ずれ、
前記第１低周波クロック信号及び第２低周波クロック信号は、その波形が同じであり、その位相が逆である、ＧＯＡ回路駆動アーキテクチャが提供される。
以上のように、本構成のＧＯＡ回路駆動アーキテクチャは、ＧＯＡ回路が占有する額縁スペースを低減することができるので、表示パネルをより狭額縁化又は縁無しにすることができる。
以下、図面を参照しながら本発明を実施するための形態について詳細に説明することで、本発明の技術案及びその他の有益な効果を明らかにする。
従来のフラットパネル表示におけるＧＯＡマルチレベル駆動アーキテクチャの概略図である。 従来のフラットパネル表示におけるＧＯＡ実施回路の概略図である。 本発明のＧＯＡ回路駆動アーキテクチャの概略図である。 本発明のＧＯＡ回路駆動アーキテクチャにおける第１実施形態のＧＯＡ回路原理図である。 本発明のＧＯＡ回路駆動アーキテクチャにおける第２実施形態のＧＯＡ回路原理図である。 本発明のＧＯＡ回路駆動アーキテクチャにおける第３実施形態のＧＯＡ回路原理図である。 本発明のＧＯＡ回路駆動アーキテクチャのＧＯＡ回路のタイミング図である。
図３には、本発明のＧＯＡ回路駆動アーキテクチャが示される。当該ＧＯＡ回路駆動アーキテクチャは、ＧＯＡ回路の奇数レベルと偶数レベルとを左右に分けて駆動するモードを採用している。たとえば、奇数レベルのＧ１は、ＡＡ（有効表示）領域の画素の左側で駆動される一方、偶数レベルのＧ２は、ＡＡ領域の画素の右側で駆動され、続いて、奇数レベルのＧ３は、ＡＡ領域画素の左側で駆動され、偶数レベルのＧ４は、ＡＡ領域の右側で駆動され、このように類推して、画素の駆動が実現される。このような駆動モードによれば、ＧＯＡ回路が占有する高さスペースの半分を低減することができる。一つのレベルのＧＯＡ回路の面積で計算すると、ＧＯＡ回路の高さを倍にすることを前提にして、ＧＯＡ回路の幅を半分に低減することができるとともに、ＧＯＡ回路の駆動に必要な高周波信号ＣＫの数をも半分に低減することができるため、走査線側の額縁を大幅に低減することができる。
当該ＧＯＡ回路駆動アーキテクチャは、主に、
データ信号を供給する複数のデータ線と、走査信号を供給する複数の走査線と、複数の画素Ｐアレイ配列とを備え、各画素Ｐは、一本のデータ線及び一本の走査線に電気的に接続され、奇数レベルのＧＯＡ回路は、順にＡＡ領域の画素の一方側に配列され、偶数レベルのＧＯＡ回路は、順にＡＡ領域の画素の他方側に配列され、各レベルのＧＯＡ回路は、それぞれ、対応する走査線を走査するようにゲート信号を出力し、各レベルのＧＯＡ回路は、それぞれ、第１低周波クロック信号ＬＣ１、第２低周波クロック信号ＬＣ２、ＤＣ低電圧ＶＳＳに接続され、奇数レベルのＧＯＡ回路は、高周波クロック信号ＣＫ１及びＣＫ３の何れか一つに接続され、偶数レベルのＧＯＡ回路は、高周波クロック信号ＣＫ２及びＣＫ４の何れか一つに接続され、最初二レベルと最終ニレベルのＧＯＡ回路は、それぞれ、起動信号ＳＴに接続される。
図４は、本発明のＧＯＡ回路駆動アーキテクチャにおける第１実施形態のＧＯＡ回路原理図である。第ＮレベルのＧＯＡ回路は、
ゲートが第Ｎ-２レベルの起動信号端ＳＴ（Ｎ-２）に接続され、ソース及びドレインがそれぞれ第Ｎ-２レベルのゲート信号端Ｇ（Ｎ-２）及び第Ｎレベルの第１回路ポートＱ（Ｎ）に接続される薄膜トランジスタＴ１１と、
ゲートが第Ｎレベルの第１回路ポートＱ（Ｎ）に接続され、ソース及びドレインがそれぞれ高周波クロック信号ＣＫ及び第Ｎレベルのゲート信号端Ｇ（Ｎ）に接続される薄膜トランジスタＴ２１と、
ゲートが第Ｎレベルの第１回路ポートＱ（Ｎ）に接続され、ソース及びドレインがそれぞれ高周波クロック信号ＣＫ及び第Ｎレベルの起動信号端ＳＴ（Ｎ）に接続される薄膜トランジスタＴ２２と、
第Ｎレベルの第１回路ポートＱ（Ｎ）と第Ｎレベルのゲート信号端Ｇ（Ｎ）との間に接続されるコンデンサＣｂと、
ゲートが第Ｎ+２レベルの起動信号端ＳＴ（Ｎ+２）に接続され、ソース及びドレインがそれぞれ第Ｎレベルのゲート信号端Ｇ（Ｎ）及びＤＣ低電圧ＶＳＳに接続される薄膜トランジスタＴ３１と、
ゲートが第Ｎ+２レベルの起動信号端ＳＴ（Ｎ+２）に接続され、ソース及びドレインがそれぞれ第Ｎレベルの第１回路ポートＱ（Ｎ）及びＤＣ低電圧ＶＳＳに接続される薄膜トランジスタＴ４１と、
ゲートが第Ｎレベルの第２回路ポートＫ（Ｎ）に接続され、ソース及びドレインがそれぞれ第Ｎレベルのゲート信号端Ｇ（Ｎ）及びＤＣ低電圧ＶＳＳに接続される薄膜トランジスタＴ３３と、
ゲートが第Ｎレベルの第２回路ポートＫ（Ｎ）に接続され、ソース及びドレインがそれぞれ第Ｎレベルの第１回路ポートＱ（Ｎ）及びＤＣ低電圧ＶＳＳに接続される薄膜トランジスタＴ４３と、
ゲートが第Ｎレベルの第３回路ポートＰ（Ｎ）に接続され、ソース及びドレインがそれぞれ第Ｎレベルのゲート信号端Ｇ（Ｎ）及びＤＣ低電圧ＶＳＳに接続される薄膜トランジスタＴ３２と、
ゲートが第Ｎレベルの第３回路ポートＰ（Ｎ）に接続され、ソース及びドレインがそれぞれ第Ｎレベルの第１回路ポートＱ（Ｎ）及びＤＣ低電圧ＶＳＳに接続される薄膜トランジスタＴ４２と、
ゲートが第１低周波クロック信号ＬＣ１に接続され、ソース及びドレインがそれぞれ第１低周波クロック信号ＬＣ１及び第薄膜トランジスタＴ５３のゲートに接続される薄膜トランジスタＴ５１と、
ソース及びドレインがそれぞれ第１低周波クロック信号ＬＣ１及び第Ｎレベルの第３回路ポートＰ（Ｎ）に接続される薄膜トランジスタＴ５３と、
ゲートが第Ｎレベルの第１回路ポートＱ（Ｎ）に接続され、ソース及びドレインがそれぞれ第Ｎレベルの第３回路ポートＰ（Ｎ）及びＤＣ低電圧ＶＳＳに接続される薄膜トランジスタＴ５４と、
ゲートが第２低周波クロック信号ＬＣ２に接続され、ソース及びドレインがそれぞれ第２低周波クロック信号ＬＣ２及び薄膜トランジスタＴ６３のゲートに接続される薄膜トランジスタＴ６１と、
ソース及びドレインがそれぞれ第２低周波クロック信号ＬＣ２及び第Ｎレベルの第２回路ポートＫ（Ｎ）に接続される薄膜トランジスタＴ６３と、
ゲートが第Ｎレベルの第１回路ポートＱ（Ｎ）に接続され、ソース及びドレインがそれぞれ第Ｎレベルの第２回路ポートＫ（Ｎ）及びＤＣ低電圧ＶＳＳに接続される薄膜トランジスタＴ６４と、
ゲートが第Ｎレベルの第１回路ポートＱ（Ｎ）に接続され、ソース及びドレインがそれぞれ薄膜トランジスタＴ６３のゲート及びＤＣ低電圧ＶＳＳに接続される薄膜トランジスタＴ６２と、
ゲートが第Ｎレベルの第１回路ポートＱ（Ｎ）に接続され、ソース及びドレインがそれぞれ薄膜トランジスタＴ５３のゲート及びＤＣ低電圧ＶＳＳに接続される薄膜トランジスタＴ５２と、
ゲートが第Ｎレベルの第１回路ポートＱ（Ｎ）に接続され、ソース及びドレインがそれぞれ第Ｎ-２レベルのゲート信号端Ｇ（Ｎ-２）及び電圧プルダウン回路ポートに接続される薄膜トランジスタＴ７１と、を備える。
図４において、Ｔ７１に接続される電圧プルダウン回路ポートは、高周波クロック信号ＣＫである。図３に示す駆動アーキテクチャを使用するには、図２に示す既存のＧＯＡ回路に一つのＴＦＴ（Ｔ７１）を追加すればよい。このように、従来のＧＯＡ回路に図１に示す既存の駆動アーキテクチャが採用されるのは、主に、ＧＯＡが駆動信号Ｇｎを出力した後、Ｇｎ信号の立ち下がり時間（ｆａｌｌｉｎｇ ｔｉｍｅ）が長すぎて、ＡＡ領域のｇａｔｅ側の遠端では、ｆａｌｌｉｎｇ ｔｉｍｅがより長くなる。これにより、ｇａｔｅ側の遠近端において輝度が異なったり、遠端において色収差などが顕著になったりするというパネルの表示品質の問題が発生するおそれがある。これに対し、図４におけるＧＯＡ回路によれば、ＧＯＡ回路のｇａｔｅ出力が低電位になる場合、プルダウンの幅がより大きくなることを実現することができるとともに、Ｇｎのｆａｌｌｉｎｇ ｔｉｍｅを良好に短縮させることができる。
図５は、本発明のＧＯＡ回路駆動アーキテクチャにおける第２実施形態のＧＯＡ回路原理図である。ここでは、Ｔ７１に接続される電圧プルダウン回路ポートは、ＤＣ低電圧ＶＳＳである。図５のように、図４におけるＴ７１のＳｏｕｒｃｅ端をＶＳＳまでにプルダウンしても、Ｇｎを速やかにプルダウンさせる目的を実現することができる。
図６は、本発明のＧＯＡ回路駆動アーキテクチャにおける第３実施形態のＧＯＡ回路原理図である。ここでは、Ｔ７１に接続される電圧プルダウン回路ポートは、第Ｎレベルの起動信号端ＳＴ（Ｎ）である。図６のように、図４におけるＴ７１をＳＴｎまでにプルダウンしても、Ｇｎを速やかにプルダウンさせる目的を実現することができる。また、実施例におけるＧｎのプルダウンは、全て元のＧｎ+２からＳＴ（ｎ+２）へ変わる。そして、このようにすると、Ｇｎをプルダウンに関与させる必要がないという利点がある。これは、Ｇｎの出力が実際ＡＡ領域、dateなどの信号からの干渉を受けるので、プルダウン能力が不安定となり、また、面内の不良によりＧｎに異常をもたらすと、Ｇｎ-２をプルダウンさせることができず、ＧＯＡ回路の全体に異常をもたらすからである。ＳＴ（ｎ+２）によりプルダウンすると、プルダウンが面内からの干渉を一切受けない。最も重要なのは、ＳＴｎのプルダウンがＧｎよりも速く、Ｇｎのｆａｌｌｉｎｇ ｔｉｍｅを短縮させることに優れている。
図７は、本発明のＧＯＡ回路駆動アーキテクチャのタイミング図であって、全ての実施例のＧＯＡ回路に適用される。また、本発明のＣＫの数は、任意の偶数であってもよい。第１、第２、第３及び第４高周波ＣＫクロック信号は、その波形が同じであり、その位相シーケンスが１/４の周期分ずれる。第１低周波クロック信号ＬＣ１及び第２低周波クロック信号ＬＣ２は、その波形が同じであり、その位相が逆である。
以上のように、本発明のＧＯＡ回路駆動アーキテクチャは、ＧＯＡ回路が占有する額縁スペースを低減することができるので、表示パネルをより狭額縁化又は縁無しにすることができる。
以上の通り、本発明の当業者は、本発明の技術案と技術構想に基づいて各種の変更及び変形を加えることができる。これらの変更及び変形は、いずれも本発明に特許請求の範囲に属する。

Claims (10)

  1. データ信号を供給する複数のデータ線と、
    走査信号を供給する複数の走査線と、
    それぞれ一本の前記データ線及び一本の走査線に電気的に接続されてマトリックスアレイされる複数の画素と、を備え、
    奇数レベルのＧＯＡ回路は、順にＡＡ領域の画素の一方側に配列され、
    偶数レベルのＧＯＡ回路は、順にＡＡ領域の画素の他方側に配列され、
    各レベルのＧＯＡ回路は、それぞれ、対応する走査線を走査するようにゲート信号を出力し、
    各レベルのＧＯＡ回路は、それぞれ、第１低周波クロック信号、第２低周波クロック信号、ＤＣ低電圧に接続され、
    奇数レベルのＧＯＡ回路は、第１高周波クロック信号及び第３高周波クロック信号の何れか一つに接続され、
    偶数レベルのＧＯＡ回路は、第２高周波クロック信号及び第４高周波クロック信号の何れか一つに接続され、
    最初二レベル及び最終二レベルのＧＯＡ回路は、それぞれ、起動信号に接続され、
    第ＮレベルのＧＯＡ回路は、
    ゲートが第Ｎ-２レベルの起動信号端に接続され、ソース及びドレインがそれぞれ第Ｎ-２レベルのゲート信号端及び第Ｎレベルの第１回路ポートに接続される第１薄膜トランジスタと、
    ゲートが第Ｎレベルの第１回路ポートに接続され、ソース及びドレインがそれぞれ高周波クロック信号及び第Ｎレベルのゲート信号端に接続される第２薄膜トランジスタと、
    ゲートが第Ｎレベルの第１回路ポートに接続され、ソース及びドレインがそれぞれ高周波クロック信号及び第Ｎレベルの起動信号端に接続される第３薄膜トランジスタと、
    第Ｎレベルの第１回路ポートと第Ｎレベルのゲート信号端との間に接続されるコンデンサと、
    ゲートが第Ｎ+２レベルの起動信号端に接続され、ソース及びドレインがそれぞれ第Ｎレベルのゲート信号端及びＤＣ低電圧に接続される第４薄膜トランジスタと、
    ゲートが第Ｎ+２レベルの起動信号端に接続され、ソース及びドレインがそれぞれ第Ｎレベルの第１回路ポート及びＤＣ低電圧に接続される第５薄膜トランジスタと、
    ゲートが第Ｎレベルの第２回路ポートに接続され、ソース及びドレインがそれぞれ第Ｎレベルのゲート信号端及びＤＣ低電圧に接続される第６薄膜トランジスタと、
    ゲートが第Ｎレベルの第２回路ポートに接続され、ソース及びドレインがそれぞれ第Ｎレベルの第１回路ポート及びＤＣ低電圧に接続される第７薄膜トランジスタと、
    ゲートが第Ｎレベルの第３回路ポートに接続され、ソース及びドレインがそれぞれ第Ｎレベルのゲート信号端及びＤＣ低電圧に接続される第８薄膜トランジスタと、
    ゲートが第Ｎレベルの第３回路ポートに接続され、ソース及びドレインがそれぞれ第Ｎレベルの第１回路ポート及びＤＣ低電圧に接続される第９薄膜トランジスタと、
    ゲートが第１低周波クロック信号に接続され、ソース及びドレインがそれぞれ第１低周波クロック信号及び第１１薄膜トランジスタのゲートに接続される第１０薄膜トランジスタと、
    ソース及びドレインがそれぞれ第１低周波クロック信号及び第Ｎレベルの第３回路ポートに接続される第１１薄膜トランジスタと、
    ゲートが第Ｎレベルの第１回路ポートに接続され、ソース及びドレインがそれぞれ第Ｎレベルの第３回路ポート及びＤＣ低電圧に接続される第１２薄膜トランジスタと、
    ゲートが第２低周波クロック信号に接続され、ソース及びドレインがそれぞれ第２低周波クロック信号及び第１４薄膜トランジスタのゲートに接続される第１３薄膜トランジスタと、
    ソース及びドレインがそれぞれ第２低周波クロック信号及び第Ｎレベルの第２回路ポートに接続される第１４薄膜トランジスタと、
    ゲートが第Ｎレベルの第１回路ポートに接続され、ソース及びドレインがそれぞれ第Ｎレベルの第２回路ポート及びＤＣ低電圧に接続される第１５薄膜トランジスタと、
    ゲートが第Ｎレベルの第１回路ポートに接続され、ソース及びドレインがそれぞれ第１４薄膜トランジスタのゲート及びＤＣ低電圧に接続される第１６薄膜トランジスタと、
    ゲートが第Ｎレベルの第１回路ポートに接続され、ソース及びドレインがそれぞれ第１１薄膜トランジスタのゲート及びＤＣ低電圧に接続される第１７薄膜トランジスタと、
    ゲートが第Ｎレベルの第１回路ポートに接続され、ソース及びドレインがそれぞれ第Ｎ-２レベルのゲート信号端及び電圧プルダウン回路ポートに接続される第１８薄膜トランジスタと、
    を含む、ＧＯＡ回路駆動アーキテクチャ。
  2. 請求項１に記載のＧＯＡ回路駆動アーキテクチャであって、
    前記電圧プルダウン回路ポートは、高周波クロック信号である、ＧＯＡ回路駆動アーキテクチャ。
  3. 請求項１に記載のＧＯＡ回路駆動アーキテクチャであって、
    前記電圧プルダウン回路ポートは、ＤＣ低電圧である、ＧＯＡ回路駆動アーキテクチャ。
  4. 請求項１に記載のＧＯＡ回路駆動アーキテクチャであって、
    前記電圧プルダウン回路ポートは、第Ｎレベルの起動信号端である、ＧＯＡ回路駆動アーキテクチャ。
  5. 請求項１に記載のＧＯＡ回路駆動アーキテクチャであって、
    前記第１、第２、第３及び第４高周波クロック信号は、その波形が同じであり、その位相シーケンスが１/４の周期分ずれる、ＧＯＡ回路駆動アーキテクチャ。
  6. 請求項１に記載のＧＯＡ回路駆動アーキテクチャであって、
    前記第１低周波クロック信号及び第２低周波クロック信号は、その波形が同じであり、その位相が逆である、ＧＯＡ回路駆動アーキテクチャ。
  7. データ信号を供給する複数のデータ線と、
    走査信号を供給する複数の走査線と、
    それぞれ一本の前記データ線及び一本の走査線に電気的に接続されてマトリックスアレイされる複数の画素と、を備え、
    奇数レベルのＧＯＡ回路は、順にＡＡ領域の画素の一方側に配列され、
    偶数レベルのＧＯＡ回路は、順にＡＡ領域の画素の他方側に配列され、
    各レベルのＧＯＡ回路は、それぞれ、対応する走査線を走査するようにゲート信号を出力し、
    各レベルのＧＯＡ回路は、それぞれ、第１低周波クロック信号、第２低周波クロック信号、ＤＣ低電圧に接続され、
    奇数レベルのＧＯＡ回路は、第１高周波クロック信号及び第３高周波クロック信号の何れか一つに接続され、
    偶数レベルのＧＯＡ回路は、第２高周波クロック信号及び第４高周波クロック信号の何れか一つに接続され、
    最初二レベル及び最終二レベルのＧＯＡ回路は、それぞれ、起動信号に接続され、
    前記第１、第２、第３及び第４高周波クロック信号は、その波形が同じであり、その位相シーケンスが１/４の周期分ずれ、
    前記第１低周波クロック信号及び第２低周波クロック信号は、その波形が同じであり、その位相が逆であり、
    第ＮレベルのＧＯＡ回路は、
    ゲートが第Ｎ-２レベルの起動信号端に接続され、ソース及びドレインがそれぞれ第Ｎ-２レベルのゲート信号端及び第Ｎレベルの第１回路ポートに接続される第１薄膜トランジスタと、
    ゲートが第Ｎレベルの第１回路ポートに接続され、ソース及びドレインがそれぞれ高周波クロック信号及び第Ｎレベルのゲート信号端に接続される第２薄膜トランジスタと、
    ゲートが第Ｎレベルの第１回路ポートに接続され、ソース及びドレインがそれぞれ高周波クロック信号及び第Ｎレベルの起動信号端に接続される第３薄膜トランジスタと、
    第Ｎレベルの第１回路ポートと第Ｎレベルのゲート信号端との間に接続されるコンデンサと、
    ゲートが第Ｎ+２レベルの起動信号端に接続され、ソース及びドレインがそれぞれ第Ｎレベルのゲート信号端及びＤＣ低電圧に接続される第４薄膜トランジスタと、
    ゲートが第Ｎ+２レベルの起動信号端に接続され、ソース及びドレインがそれぞれ第Ｎレベルの第１回路ポート及びＤＣ低電圧に接続される第５薄膜トランジスタと、
    ゲートが第Ｎレベルの第２回路ポートに接続され、ソース及びドレインがそれぞれ第Ｎレベルのゲート信号端及びＤＣ低電圧に接続される第６薄膜トランジスタと、
    ゲートが第Ｎレベルの第２回路ポートに接続され、ソース及びドレインがそれぞれ第Ｎレベルの第１回路ポート及びＤＣ低電圧に接続される第７薄膜トランジスタと、
    ゲートが第Ｎレベルの第３回路ポートに接続され、ソース及びドレインがそれぞれ第Ｎレベルのゲート信号端及びＤＣ低電圧に接続される第８薄膜トランジスタと、
    ゲートが第Ｎレベルの第３回路ポートに接続され、ソース及びドレインがそれぞれ第Ｎレベルの第１回路ポート及びＤＣ低電圧に接続される第９薄膜トランジスタと、
    ゲートが第１低周波クロック信号に接続され、ソース及びドレインがそれぞれ第１低周波クロック信号及び第１１薄膜トランジスタのゲートに接続される第１０薄膜トランジスタと、
    ソース及びドレインがそれぞれ第１低周波クロック信号及び第Ｎレベルの第３回路ポートに接続される第１１薄膜トランジスタと、
    ゲートが第Ｎレベルの第１回路ポートに接続され、ソース及びドレインがそれぞれ第Ｎレベルの第３回路ポート及びＤＣ低電圧に接続される第１２薄膜トランジスタと、
    ゲートが第２低周波クロック信号に接続され、ソース及びドレインがそれぞれ第２低周波クロック信号及び第１４薄膜トランジスタのゲートに接続される第１３薄膜トランジスタと、
    ソース及びドレインがそれぞれ第２低周波クロック信号及び第Ｎレベルの第２回路ポートに接続される第１４薄膜トランジスタと、
    ゲートが第Ｎレベルの第１回路ポートに接続され、ソース及びドレインがそれぞれ第Ｎレベルの第２回路ポート及びＤＣ低電圧に接続される第１５薄膜トランジスタと、
    ゲートが第Ｎレベルの第１回路ポートに接続され、ソース及びドレインがそれぞれ第１４薄膜トランジスタのゲート及びＤＣ低電圧に接続される第１６薄膜トランジスタと、
    ゲートが第Ｎレベルの第１回路ポートに接続され、ソース及びドレインがそれぞれ第１１薄膜トランジスタのゲート及びＤＣ低電圧に接続される第１７薄膜トランジスタと、
    ゲートが第Ｎレベルの第１回路ポートに接続され、ソース及びドレインがそれぞれ第Ｎ-２レベルのゲート信号端及び電圧プルダウン回路ポートに接続される第１８薄膜トランジスタと、
    を含む、ＧＯＡ回路駆動アーキテクチャ。
  8. 請求項７に記載のＧＯＡ回路駆動アーキテクチャであって、
    前記電圧プルダウン回路ポートは、高周波クロック信号である、ＧＯＡ回路駆動アーキテクチャ。
  9. 請求項７に記載のＧＯＡ回路駆動アーキテクチャであって、
    前記電圧プルダウン回路ポートは、ＤＣ低電圧である、ＧＯＡ回路駆動アーキテクチャ。
  10. 請求項７に記載のＧＯＡ回路駆動アーキテクチャであって、
    前記電圧プルダウン回路ポートは、第Ｎレベルの起動信号端である、ＧＯＡ回路駆動アーキテクチャ。
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