KR20190139266A - Goa 회로 구동 아키텍처 - Google Patents

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Abstract

본 발명은 GOA 회로 구동 아키텍처를 제공한다. 상기 GOA 회로 구동 아키텍처는 데이터 신호를 제공하는 복수 개의 데이터 라인, 스캔 신호를 제공하는 복수 개의 스캔 라인, 복수 개의 픽셀 어레이가 배열되고, 각각의 픽셀은 하나의 데이터 라인 및 하나의 스캔 라인에 전기적으로 연결되고, 홀수 레벨 GOA 회로는 AA영역 픽셀 일측에 순차적으로 배열되고, 짝수 레벨 GOA 회로는 AA영역 픽셀 타측에 순차적으로 배열되고, 각 레벨 GOA 회로는 게이트 전극 신호를 각각 출력해 대응하는 스캔 라인을 스캔하고, 각 레벨 GOA 회로는 제1 저주파 클록 신호, 제2 저주파 클록 신호, 직류 저전압에 각각 연결되고, 홀수 레벨 GOA 회로는 제1 고주파 클록 신호와 제3 고주파 클록 신호 중 하나에 연결되고, 짝수 레벨 GOA 회로는 제2 고주파 클록 신호와 제4 고주파 클록 신호 중 하나에 연결되고, 처음 두 레벨과 마지막 두 레벨 GOA 회로는 각각 가동 신호에 연결된다. 본 발명의 GOA 회로 구동 아키텍처는 GOA 회로가 차지하는 베젤 공간을 감소시켜 디스플레이 패널의 더욱 좁은 베젤 또는 무베젤(no bezel) 디자인을 구현할 수 있다.

Description

GOA 회로 구동 아키텍처
본 발명은 액정 디스플레이 기술 분야에 관한 것으로, 더욱 상세하게는 GOA 회로 구동 아키텍처에 관한 것이다.
액정 디스플레이 장치는 디스플레이 품질이 우수하고 가격이 저렴하며 휴대가 편리한 장점 등을 가지고 있어 이동 통신 기기, PC, TV 등의 디스플레이 단말기로 사용되고 있다. 현재 보편적으로 채택하는 TV 액정 디스플레이의 패널 구동 기술은 GOA 기술, 즉 게이트 드라이버 온 어레이(GOA: Gate Driver on Array) 기술을 채택하는 추세이며, 이는 평면 디스플레이 패널의 기존 제조공정을 이용해 패널의 수평 스캔 라인의 구동 회로를 디스플레이 영역 주변의 기판 상에 제작한다. GOA 기술은 평면 디스플레이 패널의 제작 공정을 단순화하고 수평 스캔 라인 방향의 접합(bonding) 공정을 생략하여 생산성을 높이고 제품 원가를 낮추는 동시에 디스플레이 패널의 집적도를 향상시켜 좁은 베젤 또는 무베젤(no bezel) 디스플레이 제품을 제작하기에 더욱 적합하여 현대인의 시각적 추구에 대한 수요를 충족시켜준다.
점점 더 좁은 베젤의 액정 디스플레이 대한 시각적 수요가 증가함에 따라, GOA 기술로 베젤을 지속적으로 줄일 필요가 있으며 이는 기술자들에게 시급하게 해결해야 할 난제가 되고 있다.
도 1은 종래의 평면 디스플레이의 GOA 멀티 레벨 구동 아키텍처 모식도이며, 종래 기술에서 평면 디스플레이용 GOA 회로의 멀티 레벨 연결 방법을 도시하였고, 패널 좌우 양측의 각 레벨 GOA 회로의 둘레에 모두 제1 저주파 클록 신호(LC1), 제2 저주파 클록 신호(LC2), 직류 저전압(VSS) 및 4개의 고주파 클록 신호(CK1 내지 CK4)의 금속 라인이 배치된다. 데이터 신호를 제공하는 복수 개의 데이터 라인, 스캔 신호를 제공하는 복수 개의 스캔 라인, 복수 개의 픽셀(P) 어레이가 배열되고, 각각의 픽셀(P)은 하나의 데이터 라인 및 하나의 스캔 라인에 전기적으로 연결되고, 복수 개의 GOA 회로가 순차적으로 레벨에 따라 GOA(1), GOA(n-1), GOA(n), GOA(n+1)이 배열되고, 각 GOA 회로는 각각 게이트 전극 신호를 출력하여 디스플레이 장치 내에서 대응하는 스캔 라인(gate line)을 스캔하고, 각 GOA 회로는 각각 제1 저주파 클록 신호(LC1), 제2 저주파 클록 신호(LC2), 직류 저전압(VSS) 및 4개의 고주파 클록 신호(CK1 내지 CK4) 중 하나의 고주파 클록신호에 전기적으로 연결된다. 구체적으로, 제n레벨 GOA 회로는 각각 제1 저주파 클록 신호(LC1), 제2 저주파 클록 신호(LC2), 직류 저전압(VSS), 고주파 클록 신호(CK1 내지 CK4) 중 하나의 고주파 클록 신호, 제n-2레벨 GOA 회로에 의해 생성된 G(n-2) 신호와 가동 신호(ST(n-2)), 제n+2레벨 GOA 회로에 의해 생성된 G(n+2) 신호를 수신하고, G(n), ST(n) 및 Q(n) 신호를 생성한다. 여기에서 알 수 있듯이, 평면 디스플레이용 GOA 회로에 사용되는 종래 박막 트랜지스터 구성 요소의 수가 비교적 많고, 디스플레이 패널의 좌우 양측에 모두 제1 저주파 클록 신호(LC1)와 제2 저주파 클록 신호(LC2), 직류 저전압(VSS) 및 4개의 고주파 신호 중 하나를 전송하는 5개의 금속 라인이 필요하며, 이는 제조비용 절감에 도움이 되지 않을 뿐만 아니라 GOA 회로의 크기 축소에도 불리하다.
도 2에 도시된 바와 같이, 종래 기술의 GOA 회로는 도 1과 함께 설명하자면, 본 디스플레이 아키텍처에서 GOA 회로는 가동 신호(STV), 제1 저주파 클록 신호(LC1), 제2 저주파 클록 신호(LC2), 직류 저전압(VSS) 및 4개의 고주파 클록 신호(CK1 내지 CK4)가 포함된다. 가동 신호는 GOA의 앞 2레벨의 T11을 가동시키고 마지막 두 레벨의 T31과 T41을 풀다운시키는 데 사용되고, 저주파 신호(LC1과 LC2)는 GOA 회로의 풀다운 유지를 교대로 진행하고, GOA 회로는 주로 스캔 라인(gate line)이 오프(OFF) 상태에 있을 때 Gn이 안정적인 저전위(VSS)로 유지되도록 만들고, 동시에 스캔 라인(gate line)에 필요한 Gn 신호는 주로 4개의 고주파 신호 중 하나에 의해 하이 레벨을 출력하여 디스플레이 패널의 스캔(gate) 신호가 데이터(date) 신호 입력을 제어하는 TFT를 온(ON) 시킬 수 있도록 한다. 즉 픽셀(P)이 정상적으로 충/방전되도록 할 수 있다. 이러한 GOA 디스플레이 패널은 스캔 라인(gate line)의 측면 베젤이 비교적 커서 현재 더욱 좁은 베젤에 대한 수요를 충족시킬 수 없다.
따라서 본 발명의 목적은 GOA 회로가 차지하는 베젤 공간을 감소시키는 GOA 회로 구동 아키텍처를 제공하는 것이다.
상기 목적을 구현하기 위하여, 본 발명은 GOA 회로 구동 아키텍처를 제공하며, 여기에서 데이터 신호를 제공하는 복수 개의 데이터 라인, 스캔 신호를 제공하는 복수 개의 스캔 라인, 복수 개의 픽셀 어레이가 배열되고, 각각의 픽셀은 하나의 데이터 라인 및 하나의 스캔 라인에 전기적으로 연결되고, 홀수 레벨 GOA 회로는 AA영역 픽셀 일측에 순차적으로 배열되고, 짝수 레벨 GOA 회로는 AA영역 픽셀 타측에 순차적으로 배열되고, 각 레벨 GOA 회로는 게이트 전극 신호를 각각 출력해 대응하는 스캔 라인을 스캔하고, 각 레벨 GOA 회로는 제1 저주파 클록 신호, 제2 저주파 클록 신호, 직류 저전압에 각각 연결되고, 홀수 레벨 GOA 회로는 제1 고주파 클록 신호와 제3 고주파 클록 신호 중 하나에 연결되고, 짝수 레벨 GOA 회로는 제2 고주파 클록 신호와 제4 고주파 클록 신호 중 하나에 연결되고, 처음 두 레벨과 마지막 두 레벨 GOA 회로는 각각 가동 신호에 연결되는 것을 포함한다.
여기에서 제N레벨 GOA 회로는,
게이트 전극이 제N-2레벨 가동 신호단에 연결되고, 소스 전극과 드레인 전극이 각각 제N-2레벨 게이트 전극 신호단과 제N레벨 제1 회로 지점에 연결되는 제1 박막 트랜지스터;
게이트 전극이 제N레벨 제1 회로 지점에 연결되고, 소스 전극과 드레인 전극이 각각 고주파 클록 신호와 제N레벨 게이트 전극 신호단에 연결되는 제2 박막 트랜지스터;
게이트 전극이 제N레벨 제1 회로 지점에 연결되고, 소스 전극과 드레인 전극이 각각 고주파 클록 신호와 제N레벨 가동 신호단에 연결되는 제3 박막 트랜지스터;
제N레벨 제1 회로 지점과 제N레벨 게이트 전극 신호단 사이에 연결되는 커패시터;
게이트 전극이 제N+2레벨 가동 신호단에 연결되고, 소스 전극과 드레인 전극이 각각 제N레벨 게이트 전극 신호단과 직류 저전압에 연결되는 제4 박막 트랜지스터;
게이트 전극이 제N+2레벨 가동 신호단에 연결되고, 소스 전극과 드레인 전극이 각각 제N레벨 제1 회로 지점과 직류 저전압에 연결되는 제5 박막 트랜지스터;
게이트 전극이 제N레벨 제2 회로 지점에 연결되고, 소스 전극과 드레인 전극이 각각 제N레벨 게이트 전극 신호단과 직류 저전압에 연결되는 제6 박막 트랜지스터;
게이트 전극이 제N레벨 제2 회로 지점에 연결되고, 소스 전극과 드레인 전극이 각각 제N레벨 제1 회로 지점과 직류 저전압에 연결되는 제7 박막 트랜지스터;
게이트 전극이 제N레벨 제3 회로 지점에 연결되고, 소스 전극과 드레인 전극이 각각 제N레벨 게이트 전극 신호단과 직류 저전압에 연결되는 제8 박막 트랜지스터;
게이트 전극이 제N레벨 제3 회로 지점에 연결되고, 소스 전극과 드레인 전극이 각각 제N레벨 제1 회로 지점과 직류 저전압에 연결되는 제9 박막 트랜지스터;
게이트 전극이 제1 저주파 클록 신호에 연결되고, 소스 전극과 드레인 전극이 각각 제1 저주파 클록 신호와 제11 박막 트랜지스터의 게이트 전극에 연결되는 제10 박막 트랜지스터;
소스 전극과 드레인 전극이 각각 제1 저주파 클록 신호와 제N레벨 제3 회로 지점에 연결되는 제11 박막 트랜지스터;
게이트 전극이 제N레벨 제1 회로 지점에 연결되고, 소스 전극과 드레인 전극이 각각 제N레벨 제3 회로 지점과 직류 저전압에 연결되는 제12 박막 트랜지스터;
게이트 전극이 제2 저주파 클록 신호에 연결되고, 소스 전극과 드레인 전극이 각각 제2 저주파 클록 신호와 제14 박막 트랜지스터의 게이트 전극에 연결되는 제13 박막 트랜지스터;
소스 전극과 드레인 전극이 각각 제2 저주파 클록 신호와 제N레벨 제2 회로 지점에 연결되는 제14 박막 트랜지스터;
게이트 전극이 제N레벨 제1 회로 지점에 연결되고, 소스 전극과 드레인 전극이 각각 제N레벨 제2 회로 지점과 직류 저전압에 연결되는 제15 박막 트랜지스터;
게이트 전극이 제N레벨 제1 회로 지점에 연결되고, 소스 전극과 드레인 전극이 각각 제14 박막 트랜지스터의 게이트 전극과 직류 저전압에 연결되는 제16 박막 트랜지스터;
게이트 전극이 제N레벨 제1 회로 지점에 연결되고, 소스 전극과 드레인 전극이 각각 제11 박막 트랜지스터의 게이트 전극과 직류 저전압에 연결되는 제17 박막 트랜지스터; 및
게이트 전극이 제N레벨 제1 회로 지점에 연결되고, 소스 전극과 드레인 전극이 각각 제N-2레벨 게이트 전극 신호단과 전압 풀다운 회로 지점에 연결되는 제18 박막 트랜지스터를 포함한다.
여기에서, 상기 전압 풀다운 회로 지점은 고주파 클록 신호이다.
여기에서, 상기 전압 풀다운 회로 지점은 직류 저전압이다.
여기에서, 상기 전압 풀다운 회로 지점은 제N레벨 가동 신호단이다.
여기에서 상기 제1, 제2, 제3 및 제4 고주파 클록 신호의 파형이 동일하고, 위상 시퀀스 차이는 1/4 주기이다.
여기에서 상기 제1 저주파 클록 신호와 제2 저주파 클록 신호는 파형이 동일하고 위상이 반대이다.
본 발명은 GOA 회로 구동 아키텍처를 더 제공하며, 여기에서 데이터 신호를 제공하는 복수 개의 데이터 라인, 스캔 신호를 제공하는 복수 개의 스캔 라인, 복수 개의 픽셀 어레이가 배열되고, 각각의 픽셀은 하나의 데이터 라인 및 하나의 스캔 라인에 전기적으로 연결되고, 홀수 레벨 GOA 회로는 AA영역 픽셀 일측에 순차적으로 배열되고, 짝수 레벨 GOA 회로는 AA영역 픽셀 타측에 순차적으로 배열되고, 각 레벨 GOA 회로는 게이트 전극 신호를 각각 출력해 대응하는 스캔 라인을 스캔하고, 각 레벨 GOA 회로는 제1 저주파 클록 신호, 제2 저주파 클록 신호, 직류 저전압에 각각 연결되고, 홀수 레벨 GOA 회로는 제1 고주파 클록 신호와 제3 고주파 클록 신호 중 하나에 연결되고, 짝수 레벨 GOA 회로는 제2 고주파 클록 신호와 제4 고주파 클록 신호 중 하나에 연결되고, 처음 두 레벨과 마지막 두 레벨 GOA 회로는 각각 가동 신호에 연결되는 것을 포함한다
여기에서 상기 제1, 제2, 제3 및 제4 고주파 클록 신호의 파형이 동일하고, 위상 시퀀스 차이는 1/4 주기이다.
여기에서 상기 제1 저주파 클록 신호와 제2 저주파 클록 신호는 파형이 동일하고 위상이 반대이다.
상기 내용을 종합하면, 본 발명의 GOA 회로 구동 아키텍처는 GOA 회로가 차지하는 베젤 공간을 감소시켜 디스플레이 패널의 더욱 좁은 베젤 또는 무베젤(no bezel) 디자인을 구현할 수 있다.
이하에서는 첨부 도면을 통해 본 발명의 구체적인 실시방식을 상세하게 설명함으로써 본 발명의 기술방안 및 기타 유익한 효과를 명확하게 한다.
도면에 있어서,
도 1은 종래의 평면 디스플레이의 GOA 멀티 레벨 구동 아키텍처의 모식도이다.
도 2는 종래의 평면 디스플레이의 GOA 구현 회로의 모식도이다.
도 3은 본 발명의 GOA 회로 구동 아키텍처의 모식도이다.
도 4는 본 발명의 GOA 회로 구동 아키텍처 구현예 1의 GOA 회로 원리도이다.
도 5는 본 발명의 GOA 회로 구동 아키텍처 구현예 2의 GOA 회로 원리도이다.
도 6은 본 발명의 GOA 회로 구동 아키텍처 구현예 3의 GOA 회로 원리도이다.
도 7은 본 발명의 GOA 회로 구동 아키텍처의 GOA 회로 시퀀스 다이어그램이다.
도 3에 도시된 바와 같이, 이는 본 발명의 GOA 회로 구동 아키텍처이다. 상기 GOA 회로 구동 아키텍처는 GOA 회로 홀수 짝수 레벨 좌우 분리 구동의 방식을 채택한다. 예를 들어 홀수 레벨 G1이 AA(유효 디스플레이)영역 픽셀의 좌측에서 구동하고, 짝수 레벨 G2가 AA영역 픽셀의 우측에서 구동하며, 순차적으로 홀수 레벨 G3이 AA영역 픽셀의 좌측에서 구동하고, 짝수 레벨 G4가 AA영역 픽셀의 우측에서 구동하며, 이처럼 순차적으로 유추하여 진행함으로써 픽셀의 구동을 구현한다. 이러한 구동 방식은 GOA 회로가 차지하는 높이 공간의 절반을 절약할 수 있는데, 예를 들어 1레벨 GOA 회로의 면적으로 계산할 경우, GOA 회로의 높이가 1배 증가할 수 있다는 전제 하에, GOA 회로의 폭은 절반으로 감소될 수 있고, GOA 회로 구동에 필요한 고주파 신호(CK)의 수도 절반으로 감소될 수 있으며, 이를 통해 스캔 라인 측의 베젤이 크게 줄어든다.
상기 GOA 회로 구동 아키텍처는 주로,
데이터 신호를 제공하는 복수 개의 데이터 라인, 스캔 신호를 제공하는 복수 개의 스캔 라인, 복수 개의 픽셀(P) 어레이가 배열되고, 각각의 픽셀(P)은 하나의 데이터 라인 및 하나의 스캔 라인에 전기적으로 연결되고, 홀수 레벨 GOA 회로는 AA영역 픽셀 일측에 순차적으로 배열되고, 짝수 레벨 GOA 회로는 AA영역 픽셀 타측에 순차적으로 배열되고, 각 레벨 GOA 회로는 게이트 전극 신호를 각각 출력해 대응하는 스캔 라인을 스캔하고, 각 레벨 GOA 회로는 제1 저주파 클록 신호(LC1), 제2 저주파 클록 신호(LC2), 직류 저전압(VSS)에 각각 전기적으로 연결되고, 홀수 레벨 GOA 회로는 고주파 클록 신호(CK1과 CK3) 중 하나에 연결되고, 짝수 레벨 GOA 회로는 고주파 클록 신호(CK2와 CK4) 중 하나에 연결되고, 처음 두 레벨과 마지막 두 레벨 GOA 회로는 각각 가동 신호(ST)에 연결되는 것을 포함한다.
도 4는 본 발명의 GOA 회로 구동 아키텍처 실시예 1의 GOA 회로 원리도이다. 여기에서 제N 레벨 GOA 회로는,
게이트 전극이 제N-2 레벨 가동 신호단(ST(N-2))에 연결되고, 소스 전극과 드레인 전극이 각각 제N-2 레벨 게이트 전극 신호단(G(N-2))과 제N 레벨 제1 회로 지점(Q(N))에 연결되는 박막 트랜지스터(T11);
게이트 전극이 제N 레벨 제1 회로 지점(Q(N))에 연결되고, 소스 전극과 드레인 전극이 각각 고주파 클록 신호(CK)와 제N 레벨 게이트 전극 신호단(G(N))에 연결되는 박막 트랜지스터(T21);
게이트 전극이 제N 레벨 제1 회로 지점(Q(N))에 연결되고, 소스 전극과 드레인 전극이 각각 고주파 클록 신호(CK)와 제N 레벨 가동 신호단(ST(N))에 연결되는 박막 트랜지스터(T22);
제N 레벨 제1 회로 지점(Q(N))과 제N 레벨 게이트 전극 신호단(G(N)) 사이에 연결되는 커패시터(Cb);
게이트 전극이 제N+2 레벨 가동 신호단(ST(N+2))에 연결되고, 소스 전극과 드레인 전극이 각각 제N 레벨 게이트 전극 신호단(G(N))과 직류 저전압(VSS)에 연결되는 박막 트랜지스터(T31);
게이트 전극이 제N+2 레벨 가동 신호단(ST(N+2))에 연결되고, 소스 전극과 드레인 전극이 각각 제N 레벨 제1 회로 지점(Q(N))과 직류 저전압(VSS)에 연결되는 박막 트랜지스터(T41);
게이트 전극이 제N 레벨 제2 회로 지점(K(N))에 연결되고, 소스 전극과 드레인 전극이 각각 제N 레벨 게이트 전극 신호단((G(N))과 직류 저전압(VSS)에 연결되는 박막 트랜지스터(T33);
게이트 전극이 제N 레벨 제2 회로 지점(K(N))에 연결되고, 소스 전극과 드레인 전극이 각각 제N 레벨 제1 회로 지점(Q(N))과 직류 저전압(VSS)에 연결되는 박막 트랜지스터(T43);
게이트 전극이 제N 레벨 제3 회로 지점(P(N))에 연결되고, 소스 전극과 드레인 전극이 각각 제N 레벨 게이트 전극 신호단((G(N))과 직류 저전압(VSS)에 연결되는 박막 트랜지스터(T32);
게이트 전극이 제N 레벨 제3 회로 지점(P(N))에 연결되고, 소스 전극과 드레인 전극이 각각 제N 레벨 제1 회로 지점(Q(N))과 직류 저전압(VSS)에 연결되는 박막 트랜지스터(T42);
게이트 전극이 제1 저주파 클록 신호(LC1)에 연결되고, 소스 전극과 드레인 전극이 각각 제1 저주파 클록 신호(LC1)와 박막 트랜지스터(T53)의 게이트 전극에 연결되는 박막 트랜지스터(T51);
소스 전극과 드레인 전극이 각각 제1 저주파 클록 신호(LC1)와 제N 레벨 제3 회로 지점(P(N))에 연결되는 박막 트랜지스터(T53);
게이트 전극이 제N 레벨 제1 회로 지점(Q(N))에 연결되고, 소스 전극과 드레인 전극이 각각 제N 레벨 제3 회로 지점(Q(N))과 직류 저전압(VSS)에 연결되는 박막 트랜지스터(T54);
게이트 전극이 제2 저주파 클록 신호(LC2)에 연결되고, 소스 전극과 드레인 전극이 각각 제2 저주파 클록 신호(LC2)와 박막 트랜지스터(T63)의 게이트 전극에 연결되는 박막 트랜지스터(T61);
소스 전극과 드레인 전극이 각각 제2 저주파 클록 신호(LC2)와 제N 레벨 제2 회로 지점(K(N))에 연결되는 박막 트랜지스터(T63);
게이트 전극이 제N 레벨 제1 회로 지점(Q(N))에 연결되고, 소스 전극과 드레인 전극이 각각 제N 레벨 제2 회로 지점(K(N))과 직류 저전압(VSS)에 연결되는 박막 트랜지스터(T64);
게이트 전극이 제N 레벨 제1 회로 지점(Q(N))에 연결되고, 소스 전극과 드레인 전극이 각각 박막 트랜지스터(T63)의 게이트 전극과 직류 저전압(VSS)에 연결되는 박막 트랜지스터(T62);
게이트 전극이 제N 레벨 제1 회로 지점(Q(N))에 연결되고, 소스 전극과 드레인 전극이 각각 박막 트랜지스터(T53)의 게이트 전극과 직류 저전압(VSS)에 연결되는 박막 트랜지스터(T52); 및
게이트 전극이 제N 레벨 제1 회로 지점(Q(N))에 연결되고, 소스 전극과 드레인 전극이 각각 제N-2 레벨 게이트 전극 신호단(G(N-2))과 전압 풀다운 회로 지점에 연결되는 박막 트랜지스터(T71)를 포함한다.
도 4에서, T71이 연결되는 전압 풀다운 회로 지점은 고주파 클록 신호(CK)이다. 도 3에 도시된 구동 아키텍처를 사용하려면 도 2에 도시된 기존 GOA 회로에 하나의 TFT(T71)를 추가하면 구현이 가능하고, 그 이유는 현재 GOA 회로에 도 1에 도시된 기존 구동 아키텍처가 사용되는 주된 이유가 GOA에서 구동 신호(Gn)를 출력한 후 Gn 신호의 하강 시간(falling time)이 너무 길기 때문이다. AA영역 게이트 측에서 먼 단부에서는 하강 시간이 더욱 길어질 것이므로 패널은 디스플레이 품질 측면에서 게이트 측에서 먼 단부와 가까운 단부의 밝기가 다르고 먼 단부의 색 편차가 발생하는 문제 등이 있을 수 있다. 도 4의 GOA 회로는 GOA 회로 게이트 출력이 낮은 전위로 바뀔 때 더 큰 힘으로 풀다운시켜 Gn의 하강 시간을 상당히 단축시킬 수 있다.
도 5는 본 발명의 GOA 회로 구동 아키텍처 구현예 2의 GOA 회로 원리도이며, 여기에서 T71에 연결되는 전압 풀다운 회로 지점은 직류 저전압(VSS)이다. 도 5에 도시된 바와 같이, 도 4 중 T71의 소스 단부를 VSS로 풀다운함으로써, 마찬가지로 Gn의 빠른 풀다운 목적도 구현할 수 있다.
도 6은 본 발명의 GOA 회로 구동 아키텍처 실시예 3의 GOA 회로 원리도이며, 여기에서 T71에 연결되는 전압 풀다운 회로 지점은 제N 레벨 가동 신호단(ST(N))이다. 도 6에 도시된 바와 같이, 도 4 중 T71을 STn으로 풀다운함으로써, 마찬가지로 Gn의 빠른 풀다운 목적도 구현할 수 있다. 동시에 구현 사례에서 Gn의 풀다운은 모두 원래의 Gn+2에서 ST(n+2)로 바뀌는데 이는 Gn이 풀다운에 참여할 필요가 없다는 장점이 있다. 이는 Gn 출력이 실제 AA 영역, date 등의 신호의 간섭을 받아 풀다운 기능이 안정적이지 않고, 동시에 면 내 결함으로 인해 Gn이 비정상일 경우 Gn-2는 풀다운할 수 없어 전체 GOA 회로에 이상을 초래하기 때문이다. STn+2를 사용해 풀다운한 후 풀다운은 면 내의 어떠한 간섭도 받지 않으며, 가장 중요한 것은 STn 풀다운이 Gn보다 빠르므로 Gn의 하강 시간을 줄이는 데 도움이 된다는 것이다.
도 7은 본 발명의 GOA 회로 구동 아키텍처의 GOA 회로 시퀀스 다이어그램으로 모든 실시예의 GOA 회로에 적용되며, 본 발명의 CK 수는 임의 짝수일 수 있다. 제1, 제2, 제3 및 제4 고주파 클록 신호(CK)의 파형이 동일하고, 위상 시퀀스 차이는 1/4 주기이다. 제1 저주파 클록 신호(LC1)와 제2 저주파 클록 신호(LC2)는 파형이 동일하고 위상이 반대이다.
상기 내용을 종합하면, 본 발명의 GOA 회로 구동 아키텍처는 GOA 회로가 차지하는 베젤 공간을 감소시켜 디스플레이 패널의 더욱 좁은 베젤 또는 무베젤(no bezel) 디자인을 구현할 수 있다.
상기 내용에 있어서, 본 발명이 속한 기술분야의 당업자는 본 발명의 기술방안과 기술사상을 기반으로 기타 각종 상응하는 변경과 변형을 진행할 수 있으며, 이러한 모든 변경과 변형은 본 발명에 첨부한 청구범위의 보호범위 내에 속한다.

Claims (12)

  1. GOA 회로 구동 아키텍처에 있어서,
    데이터 신호를 제공하는 복수 개의 데이터 라인, 스캔 신호를 제공하는 복수 개의 스캔 라인, 복수 개의 픽셀 어레이가 배열되고, 각각의 픽셀은 하나의 데이터 라인 및 하나의 스캔 라인에 전기적으로 연결되고, 홀수 레벨 GOA 회로는 AA영역 픽셀 일측에 순차적으로 배열되고, 짝수 레벨 GOA 회로는 AA영역 픽셀 타측에 순차적으로 배열되고, 각 레벨 GOA 회로는 게이트 전극 신호를 각각 출력해 대응하는 스캔 라인을 스캔하고, 각 레벨 GOA 회로는 제1 저주파 클록 신호, 제2 저주파 클록 신호, 직류 저전압에 각각 연결되고, 홀수 레벨 GOA 회로는 제1 고주파 클록 신호와 제3 고주파 클록 신호 중 하나에 연결되고, 짝수 레벨 GOA 회로는 제2 고주파 클록 신호와 제4 고주파 클록 신호 중 하나에 연결되고, 처음 두 레벨과 마지막 두 레벨 GOA 회로는 각각 가동 신호에 연결되는 것을 포함하는, GOA 회로 구동 아키텍처.
  2. 제1항에 있어서,
    제N 레벨 GOA 회로는,
    게이트 전극이 제N-2 레벨 가동 신호단에 연결되고, 소스 전극과 드레인 전극이 각각 제N-2 레벨 게이트 전극 신호단과 제N 레벨 제1 회로 지점에 연결되는 제1 박막 트랜지스터;
    게이트 전극이 제N 레벨 제1 회로 지점에 연결되고, 소스 전극과 드레인 전극이 각각 고주파 클록 신호와 제N 레벨 게이트 전극 신호단에 연결되는 제2 박막 트랜지스터;
    게이트 전극이 제N 레벨 제1 회로 지점에 연결되고, 소스 전극과 드레인 전극이 각각 고주파 클록 신호와 제N 레벨 가동 신호단에 연결되는 제3 박막 트랜지스터;
    제N레벨 제1 회로 지점과 제N 레벨 게이트 전극 신호단 사이에 연결되는 커패시터;
    게이트 전극이 제N+2 레벨 가동 신호단에 연결되고, 소스 전극과 드레인 전극이 각각 제N 레벨 게이트 전극 신호단과 직류 저전압에 연결되는 제4 박막 트랜지스터;
    게이트 전극이 제N+2 레벨 가동 신호단에 연결되고, 소스 전극과 드레인 전극이 각각 제N 레벨 제1 회로 지점과 직류 저전압에 연결되는 제5 박막 트랜지스터;
    게이트 전극이 제N 레벨 제2 회로 지점에 연결되고, 소스 전극과 드레인 전극이 각각 제N 레벨 게이트 전극 신호단과 직류 저전압에 연결되는 제6 박막 트랜지스터;
    게이트 전극이 제N 레벨 제2 회로 지점에 연결되고, 소스 전극과 드레인 전극이 각각 제N 레벨 제1 회로 지점과 직류 저전압에 연결되는 제7 박막 트랜지스터;
    게이트 전극이 제N 레벨 제3 회로 지점에 연결되고, 소스 전극과 드레인 전극이 각각 제N 레벨 게이트 전극 신호단과 직류 저전압에 연결되는 제8 박막 트랜지스터;
    게이트 전극이 제N 레벨 제3 회로 지점에 연결되고, 소스 전극과 드레인 전극이 각각 제N 레벨 제1 회로 지점과 직류 저전압에 연결되는 제9 박막 트랜지스터;
    게이트 전극이 제1 저주파 클록 신호에 연결되고, 소스 전극과 드레인 전극이 각각 제1 저주파 클록 신호와 제11 박막 트랜지스터의 게이트 전극에 연결되는 제10 박막 트랜지스터;
    소스 전극과 드레인 전극이 각각 제1 저주파 클록 신호와 제N 레벨 제3 회로 지점에 연결되는 제11 박막 트랜지스터;
    게이트 전극이 제N 레벨 제1 회로 지점에 연결되고, 소스 전극과 드레인 전극이 각각 제N 레벨 제3 회로 지점과 직류 저전압에 연결되는 제12 박막 트랜지스터;
    게이트 전극이 제2 저주파 클록 신호에 연결되고, 소스 전극과 드레인 전극이 각각 제2 저주파 클록 신호와 제14 박막 트랜지스터의 게이트 전극에 연결되는 제13 박막 트랜지스터;
    소스 전극과 드레인 전극이 각각 제2 저주파 클록 신호와 제N 레벨 제2 회로 지점에 연결되는 제14 박막 트랜지스터;
    게이트 전극이 제N 레벨 제1 회로 지점에 연결되고, 소스 전극과 드레인 전극이 각각 제N 레벨 제2 회로 지점과 직류 저전압에 연결되는 제15 박막 트랜지스터;
    게이트 전극이 제N 레벨 제1 회로 지점에 연결되고, 소스 전극과 드레인 전극이 각각 제14 박막 트랜지스터의 게이트 전극과 직류 저전압에 연결되는 제16 박막 트랜지스터;
    게이트 전극이 제N 레벨 제1 회로 지점에 연결되고, 소스 전극과 드레인 전극이 각각 제11 박막 트랜지스터의 게이트 전극과 직류 저전압에 연결되는 제17 박막 트랜지스터; 및
    게이트 전극이 제N 레벨 제1 회로 지점에 연결되고, 소스 전극과 드레인 전극이 각각 제N-2 레벨 게이트 전극 신호단과 전압 풀다운 회로 지점에 연결되는 제18 박막 트랜지스터를 포함하는, GOA 회로 구동 아키텍처.
  3. 제2항에 있어서,
    상기 전압 풀다운 회로 지점이 고주파 클록 신호인, GOA 회로 구동 아키텍처.
  4. 제2항에 있어서,
    상기 전압 풀다운 회로 지점이 직류 저전압인, GOA 회로 구동 아키텍처.
  5. 제2항에 있어서,
    상기 전압 풀다운 회로 지점이 제N 레벨 가동 신호단인, GOA 회로 구동 아키텍처.
  6. 제1항에 있어서,
    상기 제1, 제2, 제3 및 제4 고주파 클록 신호의 파형이 동일하고, 위상 시퀀스 차이는 1/4 주기인, GOA 회로 구동 아키텍처.
  7. 제1항에 있어서,
    상기 제1 저주파 클록 신호와 제2 저주파 클록 신호는 파형이 동일하고, 위상이 반대인, GOA 회로 구동 아키텍처.
  8. GOA 회로 구동 아키텍처에 있어서,
    데이터 신호를 제공하는 복수 개의 데이터 라인, 스캔 신호를 제공하는 복수 개의 스캔 라인, 복수 개의 픽셀 어레이가 배열되고, 각각의 픽셀은 하나의 데이터 라인 및 하나의 스캔 라인에 전기적으로 연결되고, 홀수 레벨 GOA 회로는 AA영역 픽셀 일측에 순차적으로 배열되고, 짝수 레벨 GOA 회로는 AA영역 픽셀 타측에 순차적으로 배열되고, 각 레벨 GOA 회로는 게이트 전극 신호를 각각 출력해 대응하는 스캔 라인을 스캔하고, 각 레벨 GOA 회로는 제1 저주파 클록 신호, 제2 저주파 클록 신호, 직류 저전압에 각각 연결되고, 홀수 레벨 GOA 회로는 제1 고주파 클록 신호와 제3 고주파 클록 신호 중 하나에 연결되고, 짝수 레벨 GOA 회로는 제2 고주파 클록 신호와 제4 고주파 클록 신호 중 하나에 연결되고, 처음 두 레벨과 마지막 두 레벨 GOA 회로는 각각 가동 신호에 연결되는 것을 포함하고,
    여기에서 상기 제1, 제2, 제3 및 제4 고주파 클록 신호의 파형이 동일하고, 위상 시퀀스 차이는 1/4 주기이고,
    여기에서 상기 제1 저주파 클록 신호와 제2 저주파 클록 신호는 파형이 동일하고 위상이 반대인, GOA 회로 구동 아키텍처.
  9. 제8항에 있어서,
    제N 레벨 GOA 회로는,
    게이트 전극이 제N-2 레벨 가동 신호단에 연결되고, 소스 전극과 드레인 전극이 각각 제N-2 레벨 게이트 전극 신호단과 제N 레벨 제1 회로 지점에 연결되는 제1 박막 트랜지스터;
    게이트 전극이 제N 레벨 제1 회로 지점에 연결되고, 소스 전극과 드레인 전극이 각각 고주파 클록 신호와 제N 레벨 게이트 전극 신호단에 연결되는 제2 박막 트랜지스터;
    게이트 전극이 제N 레벨 제1 회로 지점에 연결되고, 소스 전극과 드레인 전극이 각각 고주파 클록 신호와 제N 레벨 가동 신호단에 연결되는 제3 박막 트랜지스터;
    제N 레벨 제1 회로 지점과 제N 레벨 게이트 전극 신호단 사이에 연결되는 커패시터;
    게이트 전극이 제N+2 레벨 가동 신호단에 연결되고, 소스 전극과 드레인 전극이 각각 제N 레벨 게이트 전극 신호단과 직류 저전압에 연결되는 제4 박막 트랜지스터;
    게이트 전극이 제N+2 레벨 가동 신호단에 연결되고, 소스 전극과 드레인 전극이 각각 제N 레벨 제1 회로 지점과 직류 저전압에 연결되는 제5 박막 트랜지스터;
    게이트 전극이 제N 레벨 제2 회로 지점에 연결되고, 소스 전극과 드레인 전극이 각각 제N 레벨 게이트 전극 신호단과 직류 저전압에 연결되는 제6 박막 트랜지스터;
    게이트 전극이 제N 레벨 제2 회로 지점에 연결되고, 소스 전극과 드레인 전극이 각각 제N 레벨 제1 회로 지점과 직류 저전압에 연결되는 제7 박막 트랜지스터;
    게이트 전극이 제N 레벨 제3 회로 지점에 연결되고, 소스 전극과 드레인 전극이 각각 제N 레벨 게이트 전극 신호단과 직류 저전압에 연결되는 제8 박막 트랜지스터;
    게이트 전극이 제N 레벨 제3 회로 지점에 연결되고, 소스 전극과 드레인 전극이 각각 제N 레벨 제1 회로 지점과 직류 저전압에 연결되는 제9 박막 트랜지스터;
    게이트 전극이 제1 저주파 클록 신호에 연결되고, 소스 전극과 드레인 전극이 각각 제1 저주파 클록 신호와 제11 박막 트렌지스터의 게이트 전극에 연결되는 제10 박막 트랜지스터;
    소스 전극과 드레인 전극이 각각 제1 저주파 클록 신호와 제N 레벨 제3 회로 지점에 연결되는 제11 박막 트랜지스터;
    게이트 전극이 제N 레벨 제1 회로 지점에 연결되고, 소스 전극과 드레인 전극이 각각 제N 레벨 제3 회로 지점과 직류 저전압에 연결되는 제12 박막 트랜지스터;
    게이트 전극이 제2 저주파 클록 신호에 연결되고, 소스 전극과 드레인 전극이 각각 제2 저주파 클록 신호와 제14 박막 트렌지스터의 게이트 전극에 연결되는 제13 박막 트랜지스터;
    소스 전극과 드레인 전극이 각각 제2 저주파 클록 신호와 제N 레벨 제2 회로 지점에 연결되는 제14 박막 트랜지스터;
    게이트 전극이 제N 레벨 제1 회로 지점에 연결되고, 소스 전극과 드레인 전극이 각각 제N 레벨 제2 회로 지점과 직류 저전압에 연결되는 제15 박막 트랜지스터;
    게이트 전극이 제N 레벨 제1 회로 지점에 연결되고, 소스 전극과 드레인 전극이 각각 제14 박막 트랜지스터의 게이트 전극과 직류 저전압에 연결되는 제16 박막 트랜지스터;
    게이트 전극이 제N 레벨 제1 회로 지점에 연결되고, 소스 전극과 드레인 전극이 각각 제11 박막 트랜지스터의 게이트 전극과 직류 저전압에 연결되는 제17 박막 트랜지스터; 및
    게이트 전극이 제N 레벨 제1 회로 지점에 연결되고, 소스 전극과 드레인 전극이 각각 제N-2 레벨 게이트 전극 신호단과 전압 풀다운 회로 지점에 연결되는 제18 박막 트랜지스터를 포함하는, GOA 회로 구동 아키텍처.
  10. 제9에 있어서,
    상기 전압 풀다운 회로 지점이 고주파 클록 신호인, GOA 회로 구동 아키텍처.
  11. 제9항에 있어서,
    상기 전압 풀다운 회로 지점이 직류 저전압인, GOA 회로 구동 아키텍처.
  12. 제9항에 있어서,
    상기 전압 풀다운 회로 지점이 제N 레벨 가동 신호단인, GOA 회로 구동 아키텍처.
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