JP5229788B2 - 表示装置の駆動装置及びこれを含む表示装置 - Google Patents

Description

本発明は表示装置の駆動装置及びこれを含む表示装置に関するものである。

一般的な液晶表示装置（ＬＣＤ）は画素電極及び共通電極が備えられた２つの表示板と、その間に入っている誘電率異方性を有する液晶層を含む。画素電極は行列形態で配列され、薄膜トランジスター（ＴＦＴ）などのスイッチング素子に連結されて１行ずつ順次にデータ電圧の印加を受ける。共通電極は表示板の全面にわたって形成され、共通電圧の印加を受ける。画素電極と共通電極及びその間の液晶層は回路的に見ると、液晶キャパシタを構成し、液晶キャパシタはこれに連結されるスイッチング素子と共に画素を構成する基本単位となる。

このような液晶表示装置では２つの電極に電圧を印加して液晶層に電界を生成し、この電界の強さを調節して液晶層を通過する光の透過率を調節することによって所望する画像を得る。この時、液晶層に一方向の電界が長時間印加されて発生する劣化現象を防止するためにフレーム別、行別または画素別に共通電圧に対するデータ電圧の極性を反転させる。

このような液晶表示装置はゲート線にゲート信号を出力して画素のスイッチング素子を導通／遮断させるゲート駆動部、複数の階調電圧を生成する階調電圧生成部、階調電圧のうちの映像データに相当する電圧をデータ電圧として選択して表示信号線のうちのデータ線にデータ電圧を印加するデータ駆動部、そしてこれらを制御する信号制御部を含む。

この時、ゲート駆動部を画素のスイッチング素子と同一な工程で形成して表示板に集積する一方、画素を横方向に配置してゲート線の数を３倍に増やす代わりにデータ線の数を１/３にして同一な解像度を実現しながら原価を節減する。また、増えたゲート線の数に合わせてゲート駆動部を表示板の左右にそれぞれ１つずつ置いてゲート信号を交互に印加することもできる。

しかし、１つのゲート線を基準に見るとゲート駆動部に近い側と遠い側はＲＣ遅延などによって充電率に差が生じ、これは画素に印加される画素電圧の差をもたらして同一な明るさを示すデータ電圧を入力させても隣接する画素同士に互いに異なる明るさを持たせる。

これを解消するために、１つのゲート線に同時にゲート信号を印加することができる。しかし、解像度が高い場合には、通常、表示板の左右に位置する２つのゲート駆動部で交互にゲート信号を印加しなければならないため、同時にゲート信号を印加することは容易でない。特に、中小型表示装置の場合にはさらにそうである。

したがって、本発明が目的とする技術的課題は、１つのゲート線に同時にゲート信号を印加することができる表示装置の駆動装置及びこれを含む表示装置を提供することにある。

このような技術的課題を解決するための本発明の一実施例によって複数の画素とこれにそれぞれ連結されるゲート線にゲート信号を印加する表示装置の駆動装置は、前記ゲート線に連結されて前記表示装置のある一方に左右に平行に配置される第１及び第２ゲート駆動部と、前記表示装置の反対側に左右に平行に配置される第３及び第４ゲート駆動部と、前記第１ゲート駆動部と前記第２ゲート駆動部との間に配置され、第１クロック信号を伝達する複数の第１クロック信号線と、前記第１ゲート駆動部と前記第２ゲート駆動部との間に配置され、初期化信号を伝達する第１初期化信号線と、前記第１ゲート駆動部と前記第２ゲート駆動部との間に配置され、第１ゲートオフ電圧を伝達する第１ゲートオフ電圧線と、前記第３ゲート駆動部と前記第４ゲート駆動部との間に配置され、第２クロック信号を伝達する複数の第２クロック信号線と、前記第３ゲート駆動部と前記第４ゲート駆動部との間に配置され、第２初期化信号を伝達する第２初期化信号線と、前記第３ゲート駆動部と前記第４ゲート駆動部との間に配置され、第２ゲートオフ電圧を伝達する第２ゲートオフ電圧線と、を含み、前記第１ゲート駆動部と第３ゲート駆動部は同一のゲート線に同時に前記ゲート信号を印加し、前記第２ゲート駆動部と第４ゲート駆動部は同一のゲート線に同時に前記ゲート信号を印加し、前記第１乃至第４ゲート駆動部は、互いに連結され、前記ゲート線にゲート信号を生成して印加すると同時に、同期を取るためのキャリー信号を出力する複数のステージをそれぞれ含み、各前記ステージは、前段の前記ステージからの前記キャリー信号および後段の前記ステージからの前記ゲート信号、並びに前記第１または第２クロック信号に基づいて、キャリー信号およびゲート信号を同時に出力し、前記第１および第２初期化信号に起因して、前記第１および第２ゲートオフ信号によりそれぞれ初期化される。

この時、前記第１及び第３ゲート駆動部は前記ゲート線のうちの偶数番目ゲート線に連結され、前記第２及び第４ゲート駆動部は前記ゲート線のうちの奇数番目ゲート線に連結されてもよい。

また、前記第１乃至第４ゲート駆動部は互いに連結され、前記ゲート線にゲート信号を生成して印加する複数のステージをそれぞれ含み、前記ステージ１つの縦幅は前記画素１つの縦幅より広いこともある。

一方、前記第１ゲート駆動部に属する第１ステージと前記第２ゲート駆動部に属する第２ステージが左右に平行に配置され、前記第３ゲート駆動部に属する第３ステージと前記第４ゲート駆動部に属する第４ステージが左右に平行に配置されてもよい。

また、前記画素の中で列方向に隣接する２つの画素は隣接する２つのゲート線の間に位置することができる。

また、前記第１乃至第４ステージは第１乃至第４クロック信号に基づいてゲート信号を生成して前記ゲート線に印加し、前記第１及び第３ステージは前記第２及び第４クロック信号の入力を受け、前記第２及び第４ステージは前記第１及び第３クロック信号の入力を受けることができる。

前記第１乃至第４ステージはゲートオフ電圧及び初期化信号の入力をさらに受け、前記第１乃至第４ステージのそれぞれはセット端子、ゲート電圧端子、第１及び第２クロック端子、リセット端子、フレームリセット端子、そしてゲート出力端子及びキャリー出力端子を有することができる。

この時、前記セット端子には前段ステージの出力が入力され、前記ゲート電圧端子には前記ゲートオフ電圧が入力され、前記第１及び第２クロック端子には前記第１乃至第４クロック信号のうちの１つがそれぞれ入力され、前記リセット端子には後段ステージの出力が入力され、前記フレームリセット端子には前記初期化信号が入力される。

また、前記第１乃至第４ステージは前記表示板部に集積されていてもよい。

一方、本発明の一実施例によって複数の画素とこれにそれぞれ連結されるゲート線を含む表示板部を含む表示装置は、前記ゲート線に連結されて前記表示板部のある一方に左右に平行に配置される第１及び第２ゲート駆動部と、前記表示板部の反対側に左右に平行に配置される第３及び第４ゲート駆動部と、前記第１ゲート駆動部と前記第２ゲート駆動部との間に配置され、第１クロック信号を伝達する複数の第１クロック信号線と、前記第１ゲート駆動部と前記第２ゲート駆動部との間に配置され、第１初期化信号を伝達する第１初期化信号線と、前記第１ゲート駆動部と前記第２ゲート駆動部との間に配置され、第１ゲートオフ電圧を伝達する第１ゲートオフ電圧線と、前記第３ゲート駆動部と前記第４ゲート駆動部との間に配置され、第２クロック信号を伝達する複数の第２クロック信号線と、前記第３ゲート駆動部と前記第４ゲート駆動部との間に配置され、第２初期化信号を伝達する第２初期化信号線と、前記第３ゲート駆動部と前記第４ゲート駆動部との間に配置されて、第２ゲートオフ電圧を伝達する第２ゲートオフ電圧線と、を含み、前記第１ゲート駆動部と第３ゲート駆動部は同一のゲート線に連結され、前記第２ゲート駆動部と第４ゲート駆動部は同一のゲート線に連結され、前記第１乃至第４ゲート駆動部は互いに連結され、前記ゲート線にゲート信号を生成して印加すると同時に、同期を取るためのキャリー信号を出力する複数のステージをそれぞれ含み、各前記ステージは、前段の前記ステージからの前記キャリー信号および後段の前記ステージからの前記ゲート信号、並びに前記第１または第２クロック信号に基づいて、キャリー信号およびゲート信号を同時に出力し、前記第１および第２初期化信号に起因して、前記第１および第２ゲートオフ信号によりそれぞれ初期化される。

この時、前記第１及び第３ゲート駆動部は前記ゲート線のうちの偶数番目ゲート線に連結され、前記第２及び第４ゲート駆動部は前記ゲート線のうちの奇数番目ゲート線に連結されてもよい。

また、前記第１乃至第４ゲート駆動部は互いに連結され、前記ゲート線にゲート信号を生成して印加する複数のステージをそれぞれ含み、前記ステージ１つの縦幅は前記画素１つの縦幅より広いこともある。

一方、前記第１ゲート駆動部に属する第１ステージと前記第２ゲート駆動部に属する第２ステージが左右に平行に配置され、前記第３ゲート駆動部に属する第３ステージと前記第４ゲート駆動部に属する第４ステージが左右に平行に配置されていてもよい。

また、前記画素の中で列方向に隣接する２つの画素は隣接した２つのゲート線の間に位置することができる。

また、前記第１乃至第４ステージは第１乃至第４クロック信号に基づいてゲート信号を生成して前記ゲート線に印加し、前記第１及び第３ステージは前記第２及び第４クロック信号の入力を受け、前記第２及び第４ステージは前記第１及び第３クロック信号の入力を受けることができる。

前記第１乃至第４ステージはゲートオフ電圧及び初期化信号の入力をさらに受け、前記第１乃至第４ステージのそれぞれはセット端子、ゲート電圧端子、第１及び第２クロック端子、リセット端子、フレームリセット端子、そしてゲート出力端子及びキャリー出力端子を有することができる。

この時、前記セット端子には前段ステージの出力が入力され、前記ゲート電圧端子には前記ゲートオフ電圧が入力され、前記第１及び第２クロック端子には前記第１乃至第４クロック信号のうちの１つがそれぞれ入力され、前記リセット端子には後段ステージの出力が入力され、前記フレームリセット端子には前記初期化信号が入力される。

前記第１乃至第４ゲート駆動部は前記表示装置に集積されていてもよい。

ステージを左右に平行に配置して中小型表示装置でも十分に集積が可能であり、さらに液晶表示板組立体の左右に位置するゲート駆動部で１つのゲート線に同時にゲート信号を印加して充電率の差を最少化することができる。

添付した図面を参照して本発明の実施例について本発明が属する技術分野における通常の知識を有する者が容易に実施できるように詳しく説明する。

図面で多様な層及び領域を明確に表現するために厚さを拡大して示した。明細書全体にわたって類似の部分については同一図面符号を付けた。層、膜、領域、板などの部分が他の部分の“上”にあるとする時、これは他の部分の“直上”にある場合だけでなく、その中間に他の部分がある場合も含む。反対に、ある部分が他の部分の“直上”にあるとする時には中間に他の部分がないことを意味する。

まず、図１及び図２を参照して本発明の一実施例による表示装置について詳細に説明し、液晶表示装置を一例として説明する。

図１は本発明の一実施例による液晶表示装置のブロック図であり、図２は本発明の一実施例による液晶表示装置の１つの画素に対する等価回路図である。

図１に示したように、本発明の一実施例による液晶表示装置は液晶表示板組立体３００及びこれに連結されるゲート駆動部（４００Ｌ、４００Ｒ）とデータ駆動部５００、データ駆動部５００に連結される階調電圧生成部８００、そしてこれらを制御する信号制御部６００を含む。

液晶表示板組立体３００は等価回路で見る時、複数の信号線（Ｇ_１-Ｇ_２ｎ、Ｄ_１-Ｄ_ｍ）と、これに連結されてほぼ行列形態で配列される複数の画素ＰＸを含む。

信号線（Ｇ_１-Ｇ_２ｎ、Ｄ_１-Ｄ_ｍ）はゲート信号（“走査信号”とも言う）を伝達する複数のゲート線（Ｇ_１-Ｇ_２ｎ）とデータ信号を伝達するデータ線（Ｄ_１-Ｄ_ｍ）を含む。ゲート線（Ｇ_１-Ｇ_２ｎ）はほぼ行方向に伸び、互いにほとんど平行し、データ線（Ｄ_１-Ｄ_ｍ）はほぼ列方向に伸び、互いにほとんど平行する。

各画素ＰＸは信号線（Ｇ_１-Ｇ_２ｎ、Ｄ_１-Ｄ_ｍ）に連結されるスイッチング素子Ｑと、これに連結される液晶キャパシタＣｌｃ及びストレージキャパシタＣｓｔを含む。ストレージキャパシタＣｓｔは必要に応じて省略してもよい。

薄膜トランジスターなどのスイッチング素子Ｑは薄膜トランジスター表示板である下部表示板１００に備えられ、三端子素子としてその制御端子及び入力端子はそれぞれゲート線（Ｇ_１-Ｇ_２ｎ）及びデータ線（Ｄ-Ｄ_ｍ）に連結され、出力端子は液晶キャパシタＣｌｃ及びストレージキャパシタＣｓｔに連結される。

液晶キャパシタＣｌｃは下部表示板１００の画素電極１９１と共通電極表示板の上部表示板２００である共通電極２７０を２つの端子とし、２つの電極（１９１、２７０）の間の液晶層３は誘電体として機能する。画素電極１９１はスイッチング素子Ｑに連結され、共通電極２７０は上部表示板２００の前面に形成され、共通電圧Ｖｃｏｍの印加を受ける。図２とは異なって共通電極２７０が下部表示板１００に備えられる場合もあり、この時には２つの電極（１９１、２７０）のうちの少なくとも１つが線状または棒状に作られてもよい。

液晶キャパシタＣｌｃの補助的な役割を果たすストレージキャパシタＣｓｔは下部表示板１００に備えられる別個の信号線（図示せず）と画素電極１９１が絶縁体を介して重なって成り、この別個の信号線には共通電圧Ｖｃｏｍなどの決められた電圧が印加される。しかし、ストレージキャパシタＣｓｔは画素電極１９１が絶縁体を媒介として直上の前段ゲート線と重なって成ることもできる。

一方、色表示を実現するためには各画素ＰＸが三原色のうちの１つを固有に表示したり（空間分割）、各画素ＰＸが時間によって交互に三原色を表示して（時間分割）、これら三原色の空間的、時間的合計で所望する色を認識させる。図２は空間分割の一例で、各画素ＰＸが画素電極１９１に対応する領域に赤色、緑色、または青色の色フィルター２３０を備えることを示している。図２とは異なって、色フィルター２３０は下部表示板１００の画素電極１９１上または下に形成することもできる。

液晶表示板組立体３００の２つの表示板（１００、２００）のうちの少なくとも１つの外側面には光を偏光させる偏光子（図示せず）が付着される。

階調電圧生成部８００は画素ＰＸの透過率に関する２対の階調電圧集合（または基準階調電圧集合）を生成する。２対のうちの１対は共通電圧Ｖｃｏｍに対して正の値を有し、他の１対は負の値を有する。

一対のゲート駆動部（４００Ｌ、４００Ｒ）はそれぞれ液晶表示板組立体３００の左側と右側に配置され、奇数番目ゲート線（Ｇ_１、Ｇ_３、…Ｇ_２ｎ-１）と偶数番目ゲート線（Ｇ_２、Ｇ_４、…Ｇ_２ｎ）にそれぞれ連結されて外部からのゲートオン電圧Ｖｏｎとゲートオフ電圧Ｖｏｆｆの組み合わせからなるゲート信号をゲート線（Ｇ_１-Ｇ_２ｎ）に印加する。このようなゲート駆動部（４００Ｌ、４００Ｒ）は実質的にシフトレジスターとして一列に配列される複数のステージを含み、画素ＰＸのスイッチング素子Ｑと同一な工程で形成されて集積される。しかし、集積回路ＩＣの形態に実装されることもできる。

データ駆動部５００は液晶表示板組立体３００のデータ線（Ｄ_１-Ｄ_ｍ）に連結され、階調電圧生成部８００からの階調電圧を選択し、これをデータ信号としてデータ線（Ｄ_１-Ｄ_ｍ）に印加する。しかし、階調電圧生成部８００がすべての階調に対する電圧を全て提供するわけではなく、決められた数の基準階調電圧のみを提供する場合に、データ駆動部５００は基準階調電圧を分圧して全階調に対する階調電圧を生成し、この中でデータ信号を選択する。

信号制御部６００はゲート駆動部（４００Ｌ、４００Ｒ）及びデータ駆動部５００などを制御する。

このような駆動装置（５００、６００、８００）のそれぞれは少なくとも１つの集積回路チップの形態で液晶表示板組立体３００の上に直接装着することができ、可撓性印刷回路膜（図示せず）上に装着されてＴＣＰの形態で液晶表示板組立体３００に付着することもでき、別途の印刷回路基板（図示せず）上に装着することもできる。これとは異なって、これら駆動装置（５００、６００、８００）が信号線（Ｇ_１-Ｇ_２ｎ、Ｄ_１-Ｄ_ｍ）及びスイッチング素子Ｑなどと共に液晶表示板組立体３００に集積されることもできる。また、駆動装置（４００、５００、６００、８００）は単一チップで集積されることができ、この場合、これらのうちの少なくとも１つまたはこれらを構成する少なくとも１つの回路素子が単一チップ外側にあってもよい。

以下では、このような液晶表示装置の動作について詳細に説明する。

信号制御部６００は外部のグラフィック制御器（図示せず）から入力映像信号（Ｒ、Ｇ、Ｂ）及びその表示を制御する入力制御信号の入力を受ける。入力制御信号の例としては垂直同期信号Ｖｓｙｎｃと水平同期信号Ｈｓｙｎｃ、メインクロックＭＣＬＫ、データイネーブル信号ＤＥなどがある。

信号制御部６００は入力映像信号（Ｒ、Ｇ、Ｂ）と入力制御信号に基づいて入力映像信号（Ｒ、Ｇ、Ｂ）を液晶表示板組立体３００の動作条件に合わせて適切に処理し、ゲート制御信号ＣＯＮＴ１及びデータ制御信号ＣＯＮＴ２などを生成した後、ゲート制御信号ＣＯＮＴ１をゲート駆動部４００に出力し、データ制御信号ＣＯＮＴ２と処理した映像信号ＤＡＴをデータ駆動部５００に出力する。

ゲート制御信号ＣＯＮＴ１は走査開始を指示する走査開始信号ＳＴＶとゲートオン電圧Ｖｏｎの出力周期を制御する少なくとも１つのクロック信号を含む。ゲート制御信号ＣＯＮＴ１はまたゲートオン電圧Ｖｏｎの持続時間を限定する出力イネーブル信号ＯＥをさらに含むことができる。

データ制御信号ＣＯＮＴ２は１行（束）の画素ＰＸに対する映像データの伝送開始を知らせる水平同期開始信号ＳＴＨとデータ線（Ｄ_１-Ｄ_ｍ）にデータ信号を印加することを命令するロード信号ＬＯＡＤ及びデータクロック信号ＨＣＬＫを含む。データ制御信号ＣＯＮＴ２はまた共通電圧Ｖｃｏｍに対するデータ信号の電圧極性（以下、“共通電圧に対するデータ信号の電圧極性”を略して“データ信号の極性”と言う）を反転させる反転信号ＲＶＳをさらに含むことができる。

信号制御部６００からのデータ制御信号ＣＯＮＴ２によってデータ駆動部５００は１行[束]の画素ＰＸに対するデジタル映像信号ＤＡＴを受信し、各デジタル映像信号ＤＡＴに対応する階調電圧を選択することでデジタル映像信号ＤＡＴをアナログデータ信号に変換した後、これを当該データ線（Ｄ_１-Ｄ_ｍ）に印加する。

ゲート駆動部（４００Ｌ、４００Ｒ）は信号制御部６００からのゲート制御信号ＣＯＮＴ１によってゲートオン電圧Ｖｏｎをゲート線（Ｇ_１-Ｇ_２ｎ）に印加して、このゲート線（Ｇ_１-Ｇ_２ｎ）に連結されたスイッチング素子Ｑを導通させる。その結果、データ線（Ｄ_１-Ｄ_ｍ）に印加されたデータ信号が導通したスイッチング素子Ｑを通って当該画素ＰＸに印加される。

画素ＰＸに印加されたデータ信号の電圧と共通電圧Ｖｃｏｍの差は液晶キャパシタＣｌｃの充電電圧、つまり、画素電圧として現れる。複数の液晶分子は画素電圧の大きさに応じてその配列を異ならせ、それによって液晶層３を通過する光の偏光が変化する。このような偏光の変化は表示板組立体３００に付着された偏光子によって光の透過率変化で現れる。

１水平周期（“１Ｈ”とも言い、水平同期信号Ｈｓｙｎｃ及びデータイネーブル信号ＤＥの一周期と同一）を単位として、このような過程を繰り返すことで全てのゲート線（Ｇ_１-Ｇ_２ｎ）に対して順次にゲートオン電圧Ｖｏｎを印加し、全ての画素ＰＸにデータ信号を印加して１つのフレームの映像を表示する。

１つのフレームが終わると次のフレームが始まり、各画素ＰＸに印加されるデータ信号の極性が直前フレームでの極性と反対になるように、データ駆動部５００に印加される反転信号ＲＶＳの状態が制御される（“フレーム反転”）。この時、１つのフレーム内でも反転信号ＲＶＳの特性によって１つのデータ線を通って流れるデータ信号の極性が変わったり（例:行反転、点反転）、１つの画素行に印加されるデータ信号の極性も互いに異なることがある（例:列反転、点反転）。

次に、本発明の一実施例によるゲート駆動部について図３Ａ乃至図６を参照して説明する。

図３Ａは図１に示したゲート駆動部をさらに詳しく示すブロック図であり、図３Ｂは図３Ａに示したゲート駆動部を構成するステージのうちの一部を示すブロック図である。図４は本発明の一実施例によるゲート駆動部のブロック図であり、図５は本発明の一実施例によるゲート駆動部のｊ番目ステージの回路図であり、図６は図４に示したゲート駆動部の信号波形図である。

図３Ａに示したゲート駆動部（４００Ｌ、４００Ｒ）はそれぞれ一対のゲート駆動部（４００Ｌ１、４００Ｌ２、４００Ｒ１、４００Ｒ２）を含む。

この時、左側に位置した一対のゲート駆動部（４００Ｌ１、４００Ｌ２）の中で第１ゲート駆動部４００Ｌ１は偶数番目ゲート線（Ｇ_２、Ｇ_４、…、Ｇ_２ｎ）に、第２ゲート駆動部４００Ｌ２は奇数番目ゲート線（Ｇ_１、Ｇ_３、…、Ｇ_２ｎ-１）に連結される。同様に、右側に位置した一対のゲート駆動部（４００Ｒ１、４００Ｒ２）の中で第３ゲート駆動部４００Ｒ１は偶数番目ゲート線（Ｇ_２、Ｇ_４、…、Ｇ_２ｎ）に、第４ゲート駆動部４００Ｒ２は奇数番目ゲート線（Ｇ_１、Ｇ_３、…、Ｇ_２ｎ-１）に連結される。つまり、第１及び第３ゲート駆動部（４００Ｌ１、４００Ｒ１）は偶数番目ゲート線（Ｇ_２、Ｇ_４、…、Ｇ_２ｎ）に共通的に連結され、第２及び第４ゲート駆動部（４００Ｌ２、４００Ｒ２）は奇数番目ゲート線（Ｇ１、Ｇ_３、…、Ｇ_２ｎ-１）に共通的に連結される。

また、図３Ｂに示したように、各ゲート駆動部（４００Ｌ１、４００Ｌ２、４００Ｒ１、４００Ｒ２）はそれぞれ一列で配列され、ゲート線にそれぞれ連結される複数のステージ（４１０Ｌ１、４１０Ｌ２、４１０Ｒ１、４１０Ｒ２）を含み、図面にはｊ番目（ｊは奇数）と（ｊ+１）番目ステージ[ＳＴｊ、ＳＴ（ｊ+１）]を一例として示した。

この時、列方向に隣接する２つの画素（ＰＸ_ｊ、ＰＸ_ｊ+１）は隣接する２つのゲート線（Ｇ_ｊ、Ｇ_ｊ+１）の間に位置し、２つの画素（ＰＸ_ｊ、ＰＸ_ｊ+１）の中で奇数番目画素行に属した画素ＰＸ_ｊは上側に位置したゲート線Ｇ_ｊに連結され、偶数番目画素行に画素（ＰＸ_ｊ+１）は下側に位置したゲート線（Ｇ_ｊ+１）に連結される。

各画素（ＰＸ_ｊ、ＰＸ_ｊ+１）の縦幅Ｐｖｗは各ステージ[ＳＴｊ、ＳＴ（ｊ+１）]の縦幅Ｓｖｗより狭く、ほぼ２つ画素の縦幅を合わせた大きさが１つのステージの幅Ｓｖｗと類似する。例えば、各画素（ＰＸ_ｊ、ＰＸ_ｊ+１）の縦幅Ｐｖｗはほぼ６０μｍであり、ステージ１つの縦幅Ｓｖｗは１１５μｍ程度で、２つの画素の縦幅を合わせた大きさと類似することが分かる。つまり、Ｓｖｗ≒２*Ｐｖｗである。

図４に示したゲート駆動部（４００Ｌ１、４００Ｌ２、４００Ｒ１、４００Ｒ２）にはゲートオフ電圧Ｖｏｆｆ、初期化信号ＩＮＴ、第１及び第２走査開始信号（ＳＴＶ１、ＳＴＶ２）、第１乃至第４クロック信号（ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４）が入力される。

この時、第１乃至第４クロック信号（ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４）はデューティ比が２５％であり、４Ｈの周期を有し、順次に９０°の位相差を有する。

一方、同一のゲート線に連結されるステージは同一の信号の入力を受けて同時に動作する。例えば、第１及び第３ゲート駆動部（４００Ｌ１、４００Ｒ１）は第２及び第４クロック信号（ＣＬＫ２、ＣＬＫ４）の入力を受け、第２及び第４ゲート駆動部（４００Ｒ２、４００Ｌ２）は第１及び第３クロック信号（ＣＬＫ１、ＣＬＫ３）の入力を受ける。

したがって、以下では説明の便宜のために第１及び第２ゲート駆動部（４００Ｌ１、４００Ｌ２）を一例として説明し、これは第３及び第４ゲート駆動部（４００Ｒ１、４００Ｒ２）にもそのまま適用される。

各クロック信号（ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４）は画素ＰＸのスイッチング素子Ｑが駆動できるようにハイレベルである場合はゲートオン電圧Ｖｏｎであり、ローレベルである場合にはゲートオフ電圧Ｖｏｆｆであるのが好ましい。

各ステージ（４１０Ｌ１、４１０Ｌ２）はセット端子Ｓ、ゲート電圧端子ＧＶ、一対のクロック端子（ＣＫ１、ＣＫ２）、リセット端子Ｒ、フレームリセット端子ＦＲ、そしてゲート出力端子ＯＵＴ１及びキャリー出力端子ＯＵＴ２を有する。

各ステージ、例えば、ｊ番目ステージＳＴｊのセット端子Ｓには前段ステージ[ＳＴ（ｊ-２）]のキャリー出力、つまり、前段キャリー出力[Ｃｏｕｔ（ｊ-２）]が、リセット端子Ｒには後段ステージ[ＳＴ（ｊ+２）]のゲート出力、つまり、後段ゲート出力[Ｇｏｕｔ（ｊ+２）]が入力され、クロック端子（ＣＫ１、ＣＫ２）には第１及び第３クロック信号（ＣＬＫ１、ＣＬＫ３）が入力され、ゲート電圧端子ＧＶにはゲートオフ電圧Ｖｏｆｆが入力される。ゲート出力端子ＯＵＴ１はゲート出力[Ｇｏｕｔ（ｊ）]を出力し、キャリー出力端子ＯＵＴ２はキャリー出力[Ｃｏｕｔ（ｊ）]を出力する。

但し、各ゲート駆動部（４００Ｌ１、４００Ｌ２）の最初ステージ（ＳＴ２、ＳＴ１）には前段キャリー出力の代わりに走査開始信号（ＳＴＶ２、ＳＴＶ１）が入力される。また、ｊ番目ステージＳＴｊのクロック端子ＣＫ１に第１クロック信号ＣＬＫ１が、クロック端子ＣＫ２に第３クロック信号ＣＬＫ３が入力される場合、これに隣接した（ｊ-２）番目及び（ｊ+２）番目ステージ[ＳＴ（ｊ-２）、ＳＴ（ｊ+２）]のクロック端子ＣＫ１には第３クロック信号ＣＬＫ３が、クロック端子ＣＫ２には第１クロック信号ＣＬＫ１が入力される。

図５を参照すると、本発明の一実施例によるゲート駆動部（４００Ｌ１、４００Ｌ２）の各ステージ、例えば、ｊ番目ステージは入力部４２０、プルアップ駆動部４３０、プルダウン駆動部４４０及び出力部４５０を含む。それらは少なくとも１つのＮＭＯＳトランジスター（Ｔ１-Ｔ１４）を含み、プルアップ駆動部４３０と出力部４５０はキャパシタ（Ｃ１-Ｃ３）をさらに含む。しかし、ＮＭＯＳトランジスターの代わりにＰＭＯＳトランジスターを使用することもできる。また、キャパシタ（Ｃ１-Ｃ３）は実際に工程時に形成されるゲートとドレイン/ソース間寄生容量であり得る。

入力部４２０はセット端子Ｓとゲート電圧端子ＧＶに順次に直列に連結される３個のトランジスター（Ｔ１１、Ｔ１０、Ｔ５）を含む。トランジスター（Ｔ１１、Ｔ５）のゲートはクロック端子（ＣＫ２）に連結され、トランジスターＴ１０のゲートはクロック端子ＣＫ１に連結される。トランジスターＴ１１とトランジスターＴ１０の間の接点は接点Ｊ１に連結され、トランジスターＴ１０とトランジスターＴ５の間の接点は接点Ｊ２に連結される。

プルアップ駆動部４３０はセット端子Ｓと接点Ｊ１の間に連結されるトランジスターＴ４と、クロック端子ＣＫ１と接点Ｊ３の間に連結されるトランジスターＴ１２、そしてクロック端子ＣＫ１と接点Ｊ４の間に連結されるトランジスターＴ７を含む。トランジスターＴ４のゲートとドレインはセット端子Ｓに共通に連結され、ソースは接点Ｊ１に連結され、トランジスターＴ１２のゲートとドレインはクロック端子ＣＫ１に共通に連結され、ソースは接点Ｊ３に連結される。トランジスターＴ７のゲートは接点Ｊ３に連結すると同時にキャパシタＣ１を通じてクロック端子ＣＫ１に連結され、ドレインはクロック端子ＣＫ１に、ソースは接点Ｊ４に連結され、接点Ｊ３と接点Ｊ４の間にキャパシタＣ２が連結される。

プルダウン駆動部４４０はソースを通ってゲートオフ電圧Ｖｏｆｆの入力を受け、ドレインを通って接点（Ｊ１、Ｊ２、Ｊ３、Ｊ４）に出力する複数のトランジスター（Ｔ６、Ｔ９、Ｔ１３、Ｔ８、Ｔ３、Ｔ２）を含む。トランジスターＴ６のゲートはフレームリセット端子ＦＲに、ドレインは接点Ｊ１に連結され、トランジスターＴ９のゲートはリセット端子Ｒに、ドレインは接点Ｊ１に連結され、トランジスター（Ｔ１３、Ｔ８）のゲートは接点Ｊ２に共通に連結され、ドレインはそれぞれ接点（Ｊ３、Ｊ４）に連結される。トランジスターＴ３のゲートは接点Ｊ４に、トランジスターＴ２のゲートはリセット端子Ｒに連結され、２つのトランジスター（Ｔ３、Ｔ２）のドレインは接点Ｊ２に連結される。

出力部４５０はドレインとソースがそれぞれクロック端子ＣＫ１と出力端子（ＯＵＴ１、ＯＵＴ２）の間に連結され、ゲートが接点Ｊ１に連結される一対のトランジスター（Ｔ１、Ｔ１４）とトランジスターＴ１のゲートとドレインの間、つまり、接点Ｊ１と接点Ｊ２の間に連結されるキャパシタＣ３を含む。トランジスターＴ１のソースはまた接点Ｊ２に連結される。

以下では、このようなステージの動作についてｊ番目ステージＳＴｊを例に挙げて説明する。

説明の便宜のためにクロック信号（ＣＬＫ１、ＣＬＫ３）のハイレベルに相当する電圧を高電圧とし、ローレベルに相当する電圧を低電圧とする。

まず、第３クロック信号ＣＬＫ３及び前段キャリー出力[Ｃｏｕｔ（ｊ-２）]がハイになると、トランジスター（Ｔ１１、Ｔ５）とトランジスターＴ４が導通する。その結果、２つのトランジスター（Ｔ１１、Ｔ４）は高電圧を接点Ｊ１に伝達し、トランジスターＴ５は低電圧を接点Ｊ２に伝達する。これによってトランジスター（Ｔ１、Ｔ１４）が導通して第１クロック信号ＣＬＫ１が出力端（ＯＵＴ１、ＯＵＴ２）に出力されるが、この時、接点Ｊ２の電圧と第１クロック信号ＣＬＫ１が全て低電圧であるので、出力電圧[Ｇｏｕｔ（ｊ）、Ｃｏｕｔ（ｊ）]は低電圧となる。これと同時に、キャパシタＣ３は高電圧と低電圧の差に相当する大きさの電圧を充電する。

この時、第１クロック信号ＣＬＫ１及び後段ゲート出力[Ｇｏｕｔ（ｊ+２）]はローで、接点Ｊ２もまたローであるので、これにゲートが連結されるトランジスター（Ｔ１０、Ｔ９、Ｔ１２、Ｔ１３、Ｔ８、Ｔ２）は全てオフ状態である。

次に、第３クロック信号ＣＬＫ３がローになると、トランジスター（Ｔ１１、Ｔ５）が遮断され、これと同時に、第１クロック信号ＣＬＫ１がハイになるとトランジスターＴ１の出力電圧及び接点Ｊ２の電圧は高電圧になる。この時、トランジスターＴ１０のゲートには高電圧が印加されるが、接点Ｊ２に連結されるソースの電位がまた同一な高電圧であるので、ゲートソース間電位差が０になってトランジスターＴ１０は遮断状態を維持する。したがって、接点Ｊ１は浮遊状態になり、そのためにキャパシタＣ３によって高電圧だけ電位がさらに上昇する。

一方、第１クロック信号ＣＬＫ１及び接点Ｊ２の電位が高電圧であるので、トランジスター（Ｔ１２、Ｔ１３、Ｔ８）が導通する。この状態でトランジスターＴ１２とトランジスターＴ１３が高電圧と低電圧の間で直列で連結され、そのために接点Ｊ３の電位は２つのトランジスター（Ｔ１２、Ｔ１３）の導通時に抵抗状態の抵抗値によって分圧された電圧値を有する。しかし、２つのトランジスターＴ１３が導通する時に抵抗状態の抵抗値がトランジスターＴ１２が導通する時の抵抗状態の抵抗値に比べて非常に大きく、例えば約１０，０００倍程度に設定されているとすると、接点Ｊ３の電圧は高電圧とほとんど同一である。したがって、トランジスターＴ７が導通してトランジスターＴ８と直列で連結され、そのために接点Ｊ４の電位は２つのトランジスター（Ｔ７、Ｔ８）が導通する時の抵抗状態の抵抗値によって分圧された電圧値を有する。この時、２つのトランジスター（Ｔ７、Ｔ８）の抵抗状態の抵抗値がほとんど同一に設定されていると、接点Ｊ４の電位は高電圧と低電圧の中間値を有し、そのためにトランジスターＴ３は遮断状態を維持する。この時、後段ゲート出力[Ｇｏｕｔ（ｊ+２）]が依然としてローであるので、トランジスター（Ｔ９、Ｔ２）もまた遮断状態を維持する。したがって、出力端（ＯＵＴ１、ＯＵＴ２）は第１クロック信号ＣＬＫ１にのみ連結され、低電圧とは遮断されて高電圧を出力する。

一方、キャパシタＣ１とキャパシタＣ２は両端の電位差に相当する電圧をそれぞれ充電するが、接点Ｊ３の電圧が接点Ｊ５の電圧より低い。

次に、後段ゲート出力[Ｇｏｕｔ（ｊ+２）]及び第３クロック信号ＣＬＫ３がハイとなって第１クロック信号ＣＬＫ１がローになると、トランジスター（Ｔ９、Ｔ２）が導通して接点（Ｊ１、Ｊ２）に低電圧を伝達する。この時、接点Ｊ１の電圧はキャパシタＣ３が放電しながら低電圧に落ちるが、キャパシタＣ３の放電時間によって低電圧で完全に落ちるのにはある程度時間を必要とする。したがって、２つのトランジスター（Ｔ１、Ｔ１４）は後段ゲート出力[Ｇｏｕｔ（ｊ+２）]がハイになってもしばらくの間に導通状態を維持し、それによって出力端（ＯＵＴ１、ＯＵＴ２）が第１クロック信号ＣＬＫ１と連結されて低電圧を出力する。次いで、キャパシタＣ３が完全に放電されて接点Ｊ１の電位が低電圧に至ると、トランジスターＴ１４が遮断されて出力端ＯＵＴ２が第１クロック信号ＣＬＫ１と遮断されるので、キャリー出力[Ｃｏｕｔ（ｊ）]は浮遊状態になって低電圧を維持する。これと同時に、出力端ＯＵＴ１はトランジスターＴ１が遮断されてもトランジスターＴ２を通って低電圧と連結されるので、低電圧を出力し続ける。

一方、トランジスター（Ｔ１２、Ｔ１３）が遮断されるので、接点Ｊ３は浮遊状態となる。また、接点Ｊ５の電圧が接点Ｊ４の電圧より低くなるが、キャパシタＣ１によって接点Ｊ３の電圧が接点Ｊ５の電圧より低い状態を維持するので、トランジスターＴ７は遮断される。これと同時にトランジスターＴ８も遮断状態になるので、接点Ｊ４の電圧もその分低くなってトランジスターＴ３もまた遮断状態を維持する。また、トランジスターＴ１０はゲートが第１クロック信号ＣＬＫ１の低電圧に連結され、接点Ｊ２の電圧もローであるので、遮断状態を維持する。

次に、第１クロック信号ＣＬＫ１がハイになるとトランジスター（Ｔ１２、Ｔ７）は導通され、接点Ｊ４の電圧が上昇してトランジスターＴ３を導通させて低電圧を接点Ｊ２に伝達するので、出力端ＯＵＴ１は引き続き低電圧を出力する。つまり、後段ゲート出力[Ｇｏｕｔ（ｊ+２）]の出力がローであっても接点Ｊ２の電圧を低電圧にする。

一方、トランジスターＴ１０のゲートが第１クロック信号ＣＬＫ１の高電圧に連結され、接点Ｊ２の電圧が低電圧であるので、導通して接点Ｊ２の低電圧を接点Ｊ１に伝達する。一方、２つのトランジスター（Ｔ１、Ｔ１４）のドレインにはクロック端子ＣＫ１が連結されていて第１クロック信号ＣＬＫ１が引き続き印加される。特に、トランジスターＴ１は残りトランジスターに比べて相対的に大きくするが、これによってゲートドレイン間の寄生容量が大きくてドレインの電圧変化がゲート電圧に影響を与えることがある。したがって、クロック信号ＣＬＫ１がハイになる時、ゲートドレイン間の寄生容量のためにゲート電圧が上がってトランジスターＴ１が導通することもある。したがって、接点Ｊ２の低電圧を接点Ｊ１に伝達することによってトランジスターＴ１のゲート電圧を低電圧に維持してトランジスターＴ１が導通することを防止する。

その後、前段キャリー出力[Ｃｏｕｔ（ｊ−２）]がハイになるまで接点Ｊ１の電圧は低電圧を維持し、接点Ｊ２の電圧は第１クロック信号ＣＬＫ１がハイで第３クロック信号ＣＬＫ３がローである場合はトランジスターＴ３を通じて低電圧になり、その反対の場合にはトランジスターＴ５を通じて低電圧を維持する。

一方、トランジスターＴ６は最後のダミーステージ（図示せず）で発生する初期化信号ＩＮＴの入力を受けてゲートオフ電圧Ｖｏｆｆを接点Ｊ１に伝達して接点Ｊ１の電圧をさらに一度低電圧に設定する。

このような方式でステージＳＴｊは前段キャリー出力[Ｃｏｕｔ（ｊ−２）]及び後段ゲート出力[Ｇｏｕｔ（ｊ+２）]に基づき、クロック信号（ＣＬＫ１、ＣＬＫ３）に同期してキャリー出力[Ｃｏｕｔ（ｊ）]及びゲート出力[Ｇｏｕｔ（ｊ）]を生成する。

このように、ゲート駆動部（４００Ｌ１、４００Ｌ２、４００Ｒ１、４００Ｒ２）のステージ（４１０Ｌ１、４１０Ｌ２、４１０Ｒ１、４１０Ｒ２）、つまり、左側に位置する第１及び第２ゲート駆動部（４００Ｌ１、４００Ｌ２）のステージ（４１０Ｌ１、４１０Ｌ２）と右側に位置する第３及び第４ゲート駆動部（４１０Ｒ１、４１０Ｒ２）をそれぞれ左右に平行に配置することによって画素ＰＸの縦幅Ｐｖｗが狭い場合にも十分に集積が可能である。つまり、大型でない１７インチ以下の中小型表示装置の場合には、画素ＰＸの縦幅がステージ（４１０Ｌ１、４１０Ｌ２、４１０Ｒ１、４１０Ｒ２）の縦幅Ｓｖｗより狭いので、本発明の実施例のように２つの画素当たり１つのステージ（４１０Ｌ１、４１０Ｌ２、４１０Ｒ１、４１０Ｒ２）を配置するが、ステージ（４１０Ｌ１、４１０Ｌ２、４１０Ｒ１、４１０Ｒ２）をまた左右に平行に配置することで十分に集積することができる。

その結果、１つのゲート線（Ｇ_１-Ｇ_２ｎ）に左側と右側に位置した２つのゲート駆動部（４００Ｌ１、４００Ｌ２、４００Ｒ１、４００Ｒ１）から同時にゲート信号を印加するので、ＲＣ遅延によるゲート信号の充電率の差を最少化して上下に隣接した画素の間の明るさ差を最少化することができる。

以上、本発明の好ましい実施例について詳細に説明したが、本発明の権利範囲はこれに限定されず、請求範囲で定義する本発明の基本概念を利用する当業者の多様な変形及び改良形態もまた本発明の権利範囲に属する。

本発明の一実施例による液晶表示装置のブロック図である。 本発明の一実施例による液晶表示装置の１つの画素に対する等価回路図である。 図１に示したゲート駆動部をさらに詳しく示すブロック図である。 図３Ａに示したゲート駆動部を構成するステージのうちの一部を示すブロック図である。 本発明の一実施例によるゲート駆動部のブロック図である。 図３に示したゲート駆動部用シフトレジスターのｊ番目ステージ回路図の一例である。 図４に示したゲート駆動部の信号波形図である。

符号の説明

３ 液晶層、
１００ 下部表示板、
１９１ 画素電極、
２００ 上部表示板、
２３０ 色フィルター、
２７０ 共通電極、
３００ 液晶表示板組立体
（４００Ｌ１、４００Ｌ２、４００Ｒ１、４００Ｒ２） 第１乃至第４ゲート駆動部、
（４１０Ｌ１、４１０Ｌ２、４１０Ｒ１、４１０Ｒ２） ステージ、
５００ データ駆動部、
６００ 信号制御部、
８００ 階調電圧生成部、
ＰＸ 画素、
ＳＴＶ１、ＳＴＶ２ 走査開始信号、
Ｖｏｆｆ ゲートオフ電圧、
ＩＮＴ 初期化信号、
Ｒ、Ｇ、Ｂ 入力映像データ、
ＤＥ データイネーブル信号、
ＭＣＬＫ メインクロック、
Ｈｓｙｎｃ 水平同期信号、
Ｖｓｙｎｃ 垂直同期信号、
ＣＯＮＴ１ ゲート制御信号、
ＣＯＮＴ２ データ制御信号、
ＤＡＴ デジタル映像信号、
Ｃｌｃ 液晶キャパシタ、
Ｃｓｔ ストレージキャパシタ、
Ｑ スイッチング素子、
ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４ 第１乃至第４クロック信号。

Claims (18)

1. 複数の画素とこれにそれぞれ連結されるゲート線にゲート信号を印加する表示装置の駆動装置であって、
   前記ゲート線に連結されて前記表示装置のある一方の左右に平行に配置される第１及び第２ゲート駆動部と、前記表示装置の反対側の左右に平行に配置される第３及び第４ゲート駆動部と、
   前記第１ゲート駆動部と前記第２ゲート駆動部との間に配置され、第１クロック信号を伝達する複数の第１クロック信号線と、
   前記第１ゲート駆動部と前記第２ゲート駆動部との間に配置され、初期化信号を伝達する第１初期化信号線と、
   前記第１ゲート駆動部と前記第２ゲート駆動部との間に配置され、第１ゲートオフ電圧を伝達する第１ゲートオフ電圧線と、
   前記第３ゲート駆動部と前記第４ゲート駆動部との間に配置され、第２クロック信号を伝達する複数の第２クロック信号線と、
   前記第３ゲート駆動部と前記第４ゲート駆動部との間に配置され、第２初期化信号を伝達する第２初期化信号線と、
   前記第３ゲート駆動部と前記第４ゲート駆動部との間に配置され、第２ゲートオフ電圧を伝達する第２ゲートオフ電圧線と、を含み、
   前記第１ゲート駆動部と第３ゲート駆動部は同一のゲート線に同時に前記ゲート信号を印加し、前記第２ゲート駆動部と第４ゲート駆動部は同一のゲート線に同時に前記ゲート信号を印加し、
   前記第１乃至第４ゲート駆動部は、互いに連結され、前記ゲート線にゲート信号を生成して印加すると同時に、同期を取るためのキャリー信号を出力する複数のステージをそれぞれ含み、
   各前記ステージは、
   前段の前記ステージからの前記キャリー信号および後段の前記ステージからの前記ゲート信号、並びに前記第１または第２クロック信号に基づいて、キャリー信号およびゲート信号を同時に出力し、
   前記第１および第２初期化信号に起因して、前記第１および第２ゲートオフ信号によりそれぞれ初期化される
   ことを特徴とする表示装置の駆動装置。
2. 前記第１及び第３ゲート駆動部は前記ゲート線のうちの偶数番目ゲート線に連結され、前記第２及び第４ゲート駆動部は前記ゲート線のうちの奇数番目ゲート線に連結されることを特徴とする、請求項１に記載の表示装置の駆動装置。
3. 前記ステージ１つの縦幅は前記画素１つの縦幅より広いことを特徴とする、請求項１または２に記載の表示装置の駆動装置。
4. 前記第１ゲート駆動部に属する第１ステージと前記第２ゲート駆動部に属する第２ステージが左右に平行に配置され、前記第３ゲート駆動部に属する第３ステージと前記第４ゲート駆動部に属する第４ステージが左右に平行に配置されることを特徴とする、請求項３に記載の表示装置の駆動装置。
5. 前記画素の中で列方向に隣接する２つの画素は隣接する２つのゲート線の間に位置することを特徴とする、請求項４に記載の表示装置の駆動装置。
6. 前記第１乃至第４ステージは第１または第２クロック信号に基づいてゲート信号を生成して前記ゲート線に印加し、
   前記第１及び第２ステージは前記第１クロック信号の入力を受け、前記第３及び第４ステージは前記第２クロック信号の入力を受けることを特徴とする、請求項４または５に記載の表示装置の駆動装置。
7. 前記第１乃至第４ステージのそれぞれはセット端子、ゲート電圧端子、第１及び第２クロック端子、リセット端子、フレームリセット端子、そしてゲート出力端子及びキャリー出力端子を有することを特徴とする、請求項４〜６のいずれか一項に記載の表示装置の駆動装置。
8. 前記セット端子には前段ステージの出力が入力され、前記ゲート電圧端子には前記ゲートオフ電圧が入力され、前記第１及び第２クロック端子には前記第１または第２クロック信号のうちの１つがそれぞれ入力され、前記リセット端子には後段ステージの出力が入力され、前記フレームリセット端子には前記初期化信号が入力されることを特徴とする、請求項７に記載の表示装置の駆動装置。
9. 前記第１乃至第４ステージは前記表示装置に集積されることを特徴とする、請求項４〜８のいずれか一項に記載の表示装置の駆動装置。
10. 複数の画素とこれにそれぞれ連結されるゲート線を含む表示板部を含む表示装置であり、
    前記ゲート線に連結されて前記表示板部のある一方に左右に平行に配置される第１及び第２ゲート駆動部と、前記表示板部の反対側に左右に平行に配置される第３及び第４ゲート駆動部と、
    前記第１ゲート駆動部と前記第２ゲート駆動部との間に配置され、第１クロック信号を伝達する複数の第１クロック信号線と、
    前記第１ゲート駆動部と前記第２ゲート駆動部との間に配置され、第１初期化信号を伝達する第１初期化信号線と、
    前記第１ゲート駆動部と前記第２ゲート駆動部との間に配置され、第１ゲートオフ電圧を伝達する第１ゲートオフ電圧線と、
    前記第３ゲート駆動部と前記第４ゲート駆動部との間に配置され、第２クロック信号を伝達する複数の第２クロック信号線と、
    前記第３ゲート駆動部と前記第４ゲート駆動部との間に配置され、第２初期化信号を伝達する第２初期化信号線と、
    前記第３ゲート駆動部と前記第４ゲート駆動部との間に配置され、第２ゲートオフ電圧を伝達する第２ゲートオフ電圧線と、を含み、
    前記第１ゲート駆動部と第３ゲート駆動部は同一のゲート線に連結され、前記第２ゲート駆動部と第４ゲート駆動部は同一のゲート線に連結され、
    前記第１乃至第４ゲート駆動部は互いに連結され、前記ゲート線にゲート信号を生成して印加すると同時に、同期を取るためのキャリー信号を出力する複数のステージをそれぞれ含み、
    各前記ステージは、
    前段の前記ステージからの前記キャリー信号および後段の前記ステージからの前記ゲート信号、並びに前記第１または第２クロック信号に基づいて、キャリー信号およびゲート信号を同時に出力し、
    前記第１および第２初期化信号に起因して、前記第１および第２ゲートオフ信号によりそれぞれ初期化されることを特徴とする表示装置。
11. 前記第１及び第３ゲート駆動部は前記ゲート線のうちの偶数番目ゲート線に連結され、前記第２及び第４ゲート駆動部は前記ゲート線のうちの奇数番目ゲート線に連結されることを特徴とする、請求項１０に記載の表示装置。
12. 前記ステージ１つの縦幅は前記画素１つの縦幅より広いことを特徴とする、請求項１０または１１に記載の表示装置。
13. 前記第１ゲート駆動部に属する第１ステージと前記第２ゲート駆動部に属する第２ステージが左右に平行に配置され、前記第３ゲート駆動部に属する第３ステージと前記第４ゲート駆動部に属する第４ステージが左右に平行に配置されることを特徴とする、請求項１２に記載の表示装置。
14. 前記画素の中で列方向に隣接する２つの画素は隣接する２つのゲート線の間に位置することを特徴とする、請求項１３に記載の表示装置。
15. 前記第１乃至第４ステージは第１または第２クロック信号に基づいてゲート信号を生成して前記ゲート線に印加し、
    前記第１及び第２ステージは前記第１クロック信号の入力を受け、前記第３及び第４ステージは前記第２クロック信号の入力を受けることを特徴とする、請求項１３または１４に記載の表示装置。
16. 前記第１乃至第４ステージのそれぞれはセット端子、ゲート電圧端子、第１及び第２クロック端子、リセット端子、フレームリセット端子、そしてゲート出力端子及びキャリー出力端子を有することを特徴とする、請求項１３〜１５のいずれか一項に記載の表示装置。
17. 前記セット端子には前段ステージの出力が入力され、前記ゲート電圧端子には前記ゲートオフ電圧が入力され、前記第１及び第２クロック端子には前記第１または第２クロック信号のうちの１つがそれぞれ入力され、前記リセット端子には後段ステージの出力が入力され、前記フレームリセット端子には前記初期化信号が入力されることを特徴とする、請求項１６に記載の表示装置。
18. 前記第１乃至第４ゲート駆動部は前記表示板部に集積されることを特徴とする、請求項１０〜１７のいずれか一項に記載の表示装置。

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