CN101246672A - 显示设备的驱动装置和包括驱动装置的显示设备 - Google Patents

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Abstract

一种显示设备，包括具有第一、第二、第三、和第四栅极驱动器的驱动装置。第一和第二栅极驱动器连接至栅极线并且并列地放置在显示设备的一侧上。第三和第四栅极驱动器连接至栅极线并且并列地放置在显示设备的另一侧上。第一和第三栅极驱动器将栅极信号施加至相同的栅极线，以及第二和第四栅极驱动器将栅极信号施加至相同的栅极线。

Description

显示设备的驱动装置和包括驱动装置的显示设备
相关申请的交叉参考
本申请要求于2007年2月14日向韩国知识产权局提交的第10-2007-0015632号韩国专利申请的权利，其全部内容结合于此作为参考。
技术领域
本发明涉及一种驱动器和一种包括这种驱动器的显示设备。
背景技术
通常，液晶显示器(LCD)包括：一对显示面板(包括像素电极和公共电极)；以及插入面板之间的具有介电各向异性的液晶层。像素电极以矩阵形式排列，并连接至诸如薄膜晶体管(TFT)的开关元件，从而顺序接收每个像素行的数据信号。接收公共电压的公共电极基本上遍布一个面板的整个平面。根据电路透视图，像素和公共电极、以及置于其间的液晶层形成液晶电容器。液晶电容器连同连接至其的开关元件一起形成像素的基本单元。
对两个面板的电压会在液晶层中生成电场(其改变通过液晶层的光的透射)，从而显示期望的图像。为了防止液晶层由于单向电场的延伸施加而损坏，周期性地(例如，每帧、每像素行、每像素)反转关于公共电压的数据信号的电压极性。
LCD包括用于将栅极信号传送至栅极线(用于使像素的开关元件导通/截止)的栅极驱动器。该LCD还包括：灰度电压生成器，用于生成多个灰度电压；数据驱动器，用于在这些灰色电压中选出对应于图像数据的电压；以及信号控制器。
在同一个制造处理中，形成栅极驱动器作为开关元件，并将该栅极驱动器与显示面板集成。沿水平方向放置像素以将栅极线的数量增加三倍并使数据线的数量减少到1/3，从而可以在实现相同分辨率的同时降低成本。另外，根据所增加的栅极线的数量，可以将栅极驱动器设置在显示面板的右侧和左侧，从而能够交替施加栅极信号。
然而，由于电阻电容(RC)的延迟，在相邻栅极驱动器的一侧和远离栅极驱动器的一例之间，像素充电率可能会不同。因而，施加至像素的像素电压可以不同，并且即使输入表示相同亮度的数据电压，相邻的像素仍可以具有不同的亮度。
由于需要交替从位于显示面板的右侧和左侧的两个栅极驱动器施加栅极信号，所以尤其是对于小型和中型的显示设备来说，很难同时施加栅极信号。
发明内容
根据本发明的示例性实施例，一种显示器包括用于将栅极信号施加至连接至多个像素的栅极线的驱动器，该驱动器包括第一栅极驱动器、第二栅极驱动器、第三栅极驱动器、和第四栅极驱动器。第一和第二栅极驱动器连接至栅极线并且并列地放置在显示设备的一侧上。第三和第四栅极驱动器连接至栅极线并且并列地放置在显示设备的另一侧上。第一和第三栅极驱动器将栅极信号施加至相同的栅极线，以及第二和第四栅极驱动器将栅极信号施加至相同的栅极线。
第一和第三栅极驱动器可以连接至栅极线中的偶数栅极线，以及第二和第四栅极驱动器可以连接至栅极线中的奇数栅极线。
另外，第一至第四栅极驱动器可以彼此连接，它们可以分别包括用于生成栅极信号并将栅极信号施加至栅极线的多个级(stage)，并且一个级的垂直宽度可以大于一个像素的垂直宽度。
此外，第一栅极驱动器中的第一级和第二栅极驱动器中的第二级可以并列放置，以及第三栅极驱动器中的第三级和第四栅极驱动器中的第四级可以并列放置。
在这些像素中，在列方向上相邻的两个像素可以放置在两条相邻的栅极线之间。
第一至第四级可以基于第一至第四时钟信号来生成栅极信号并将栅极信号施加至栅极线，第一和第三级可以接收第二和第四时钟信号，以及第二和第四级可以接收第一和第三时钟信号。
第一至第四级可以接收栅极截止电压和初始化信号，并且第一至第四级可以分别包括设置端、栅极电压端、第一和第二时钟端、重置端、帧重置端、栅极输出端、和进位输出端。
设置端可以接收前一级的输出，栅极电压端可以接收栅极截止电压，第一和第二时钟端可以接收第一至第四时钟信号中的一个时钟信号，重置端可以接收下一级的输出，以及帧重置端可以接收初始化信号。
第一至第四级可以与显示设备集成。
包括显示面板(包括分别连接至多个像素的栅极线)的示例性显示设备包括第一栅极驱动器、第二栅极驱动器、第三栅极驱动器、和第四栅极驱动器。第一和第二栅极驱动器连接至栅极线并且并列地放置在显示设备的一侧上。第三和第四栅极驱动器连接至栅极线并且并列地放置在显示设备的另一侧上。第一和第三栅极驱动器连接至相同的栅极线，以及第二和第四栅极驱动器连接至相同的栅极线。
在这种情况下，第一和第三栅极驱动器可以连接至栅极线中的偶数栅极线，以及第二和第四栅极驱动器可以连接至栅极线中的奇数栅极线。
第一至第四栅极驱动器可以彼此连接，它们可以分别包括用于生成栅极信号并将栅极信号施加至栅极线的多个级，并且一个级的垂直宽度可以大于一个像素的垂直宽度。
第一栅极驱动器中的第一级和第二栅极驱动器中的第二级可以并列放置，以及第三栅极驱动器中的第三级和第四栅极驱动器中的第四级可以并列放置。
在这些像素中，在列方向上相邻的两个像素可以放置在两条相邻的栅极线之间。
第一至第四级可以基于第一至第四时钟信号来生成栅极信号并将施加信号施加至栅极线，第一和第三级接收第二和第四时钟信号，以及第二和第四级接收第一和第三时钟信号。
第一至第四级可以接收栅极截止电压和初始化信号，并且第一至第四级可以分别包括设置端、栅极电压端、第一和第二时钟端、重置端、帧重置端、栅极输出端、和进位输出端。
设置端可以接收前一级的输出，栅极电压端可以接收栅极截止电压，第一和第二时钟端可以接收第一至第四时钟信号中的一个时钟信号，重置端可以接收下一级的输出，以及帧重置端可以接收初始化信号。
第一至第四级可以与显示面板集成。
附图说明
以下简要描述的附图示出了本发明的示例性实施例，并且连同说明书一起用于说明本发明的原理。
图1是根据本发明的示例性实施例的液晶显示器的框图。
图2是根据本发明的示例性实施例的液晶显示器的一个像素的等效电路图。
图3A是图1所示的栅极驱动器的框图。
图3B是表示形成了图3A所示的栅极驱动器的一部分级的框图。
图4是根据本发明的示例性实施例的栅极驱动器的详图。
图5是示出了根据本发明的示例性实施例的用于栅极驱动器的移位寄存器的第t级的电路图。
图6是图4所示的栅极驱动器的信号波形图。
具体实施方式
在下文中将参考附图更加详细地描述本发明，其中，示出了本发明的示例性实施例。
在附图中，层、膜、面板、区域等的厚度可能为了清晰而被放大。在整个说明书中，相同参考标号指代相同的元件。应当理解，当诸如层、膜、区域或基板的一个元件被称为在另一个元件“上”时，其可直接在另一元件上或者也可以存在中间层。相反，当一个元件被称为“直接在”另一个元件上时，则不存在中间层。
以下将参考图1和图2描述根据本发明的示例性实施例的显示设备，并且将液晶显示器作为实例来描述显示设备。
图1是根据本发明的示例性实施例的液晶显示器的框图，以及图2是根据本发明的示例性实施例的液晶显示器的一个像素的等效电路图。
如图1所示，根据本发明的示例性实施例的液晶显示器包括液晶面板组件300、栅极驱动器400L和400R、连接至液晶面板组件300的数据驱动器500、连接至数据驱动器500的灰度电压生成器800、和用于控制这些器件的信号控制器600。
根据等效电路，液晶面板组件300包括多条信号线G1至G2n和D1至Dm、以及多个像素PX，这些像素与多条信号线G1至G2n和D1至Dm相连并基本上以矩阵形式排列。
信号线G1至G2n和D1至Dm包括用于传送栅极信号(还称为扫描信号)的多条栅极线G1至G2n、以及用于传送数据信号的多条数据线D1至Dm。栅极线G1至G2n基本上沿行方向延伸并基本上彼此平行，以及数据线D1至Dm基本上沿列方向延伸并基本上彼此平行。
每个像素PX包括：开关元件Q，连接至信号线G1至G2n和D1至Dm；液晶电容器Clc；以及连接至液晶电容器Clc的存储电容器Cst。可以视需要省略存储电容器Cst。
作为诸如薄膜晶体管(TFT)的三端元件的开关元件Q设置在下面板100上，下面板包括与栅极线G1至G2n连接的控制端、与数据线D1至Dm连接的输入端、以及与液晶电容器Clc和存储电容器Cst连接的输出端。
液晶电容器Clc具有作为两个端的下面板100的像素电极191和上面板200的公共电极270，以及在两个电极191和270之间的液晶层3用作电介质材料。像素电极191与开关元件Q相连，以及公共电极270形成在上面板200的整个表面上并接收公共电压Vcom。与图2所示的情况不同，可以将公共电极270设置在下面板100上，并且在这种情况下，两个电极191和270中的至少一个可以以线或条形形成。
通过在单条信号线和像素电极191之间具有绝缘体的同时，使设置在下面板100上的单条信号线(未示出)与像素电极191重叠来形成存储电容器Cst(是液晶电容器Clc的辅助)，然后将预定电压(诸如，公共电压Vcom等)施加至单条信号线。同样，当通过绝缘体介质使像素电极191与前一栅极线重叠时，可以形成存储电容器Cst。
为了实现彩色显示，每个像素PX特定显示一种原色(空间划分)，或者像素PX随时间交替显示原色(时间划分)，以便能够通过原色的空间或时间总数来识别所需颜色。例如，原色可以是红、绿、和蓝的三原色。图2示出了空间划分的一个实例，在空间划分中，每个像素PX包括滤色片230，在上面板200对应于像素电极191的区域中显示一种原色。与图2所示的滤色片230不同，滤色片230可以形成在下面板100的像素电极191之上或之下。
用于使光偏振的至少一个偏振器(未示出)粘连在两个显示面板100和200中的至少一个面板的外表面上。
灰度电压生成器800生成与像素PX的透光率有关的两组灰度电压(或一组参考灰度电压)。对于公共电压Vcom，两组灰度电压中的一组具有正值，而另一组具有负值。
一对栅极驱动器400L和400R分别设置在液晶显示面板300的右侧和左侧上，分别连接至奇数栅极线G1、G3、...、和G2n-1和偶数栅极线G2、G4、...、和G2n，并将通过组合栅极导通(gate-on)电压Von和栅极截止电压Voff而形成的栅极信号施加至栅极线G1至G2n。栅极驱动器400L和400R包括多个级。这些级基本上为移位寄存器，并排列成一行。在相同的制造步骤中，形成栅极驱动器400L和400R作为像素PX的开关元件Q。另外，可以安装栅极驱动器400L和400R作为集成电路(IC)。
数据驱动器500连接至液晶面板组件300的数据线D1至Dm，并且从灰度电压生成器800中选择灰度电压，以将这些灰度电压作为数据信号施加至数据线D1至Dm。然而，在灰度电压生成器800并不提供所有灰度级的各个电压而仅提供预定数量的参考灰度电压的情况下，数据驱动器500划分参考灰度电压以生成所有灰度级的额外灰度电压，并从它们之中选出数据信号。
信号控制器600控制栅极驱动器400L和400R、以及数据驱动器500。
可以将驱动器500、600、和800中的每个作为至少一个集成电路(IC)芯片直接安装在液晶面板组件300上或粘连至液晶面板组件300的带式载体封装(TCP)类型的软性印制电路膜(未示出)上，或者可以安装在另一个印制电路板(未示出)上。可选地，连同信号线G1至G2n及D1至Dm、以及开关元件Q，驱动器500、600、和800可以与面板组件300集成。此外，可以集成驱动器500、600、和800作为一个芯片。在这种情况下，它们中的至少一个或构成它们的至少一个电路设备可以位于这个芯片的外部。
接下来将详细描述液晶显示器的操作。
信号控制器600接收输入图像信号R、G、和B、以及从外部图形控制器(未示出)输入的用于控制其显示的输入控制信号。输入控制信号可以包括垂直同步信号Vsync、水平同步信号Hsync、主时钟信号MCLK、和数据使能信号DE。
在生成栅极控制信号CONT1和数据控制信号CONT2、并基于输入控制信号和输入图像信号R、G、和B将图像信号R、G、和B处理成适于面板组件300的操作之后，信号控制器600将栅极控制信号CONT1提供给栅极驱动器400，并将处理后的图像信号DAT和数据控制信号CONT2提供给数据驱动器500。
栅极控制信号CONT1包括用于启动扫描操作的扫描启动信号STV、和用于控制栅极导通电压Von的输出周期的至少一个时钟信号。此外，栅极控制信号CONT1可以包括用于限定栅极导通电压Von的持续时间的输出使能信号OE。
数据控制信号CONT2包括：水平同步启动信号STH，用于控制一行(或一组)像素的数据传送的启动；加载信号LOAD，用于将数据信号施加至数据线D1至Dm；以及数据时钟信号HCLK。数据控制信号CONT2还可以包括：反转信号RVS，用于反转数据信号的电压相对于公共电压Vcom的极性(下文中，“数据信号的电压相对于公共电压Vcom的极性”简称为“数据信号的极性”)。
响应于来自信号控制器600的数据控制信号CONT2，数据驱动器500从信号控制器600接收关于一行(或一组)像素的数字图像信号DAT，通过选择与各个数字图像信号DAT对应的灰度电压来将数字图像信号DAT转换为模拟数字信号，并将数字图像信号DAT施加至数据线D1至Dm。
响应于来自信号控制器600的栅极控制信号CONT1，栅极驱动器400L和400R将导通电压Vom施加至栅极线G1至G2n，以接通与其连接的开关元件Q。从而，通过导通的开关元件Q将施加至数据线D1-Dm的数据电压提供给像素PX。
在施加至像素PX的数据信号的电压与公共电压Vcom之间的差以LC电容器Clc的充电电压(即，像素电压)来表示。液晶分子具有取决于像素电压大小来改变通过液晶层3的光的偏振的定向。通过拈连至液晶面板组件300的偏振器来将偏振的改变转换为透光率的改变。
在与水平同步信号Hsync和数据使能信号DE的一个周期对应的一个单位的水平周期1H内，重复执行上述操作，以将导通电压Von顺序地施加至所有栅极线G1至G2n并将数据电压施加至所有像素，从而显示一个帧的图像。
在一帧结束后，开始下一帧，并且控制施加至数据驱动器500以使施加至每个像素PX的数据电压的极性从前一帧中的极性开始反转的反转信号RVS，这称为“帧反转”。在一帧中，可以根据反转信号RVS的特性(例如，行反转和点反转)来周期性地改变流过一条数据线的数据电压的极性，或者施加至一个像素行的数据电压的极性可以不同(例如，列反转和点反转)。
以下将参考图3A至图6描述根据本发明的示例性实施例的栅极驱动器。
图3A是图1所示的栅极驱动器的框图，以及图3B是表示形成了图3A所示的栅极驱动器的一部分级的框图。图4是根据本发明的示例性实施例的栅极驱动器的详图，图5是示出了根据本发明的示例性实施例的栅极驱动器的移位寄存器的第j级的电路图，以及图6是图4所示的栅极驱动器的信号波形图。
图3A所示的栅极驱动器400L和400R分别包括一对栅极驱动器400L1和400L2、以及400R1和400R2。
在这种情况下，在位于左侧的一对栅极驱动器400L1和400L2中，第一栅极驱动器400L1连接至偶数栅极线G2、G4、...、和G2n，以及第二栅极驱动器400L2连接至奇数栅极线G1、G3、...、和G2n-1。同样，在位于右侧的一对栅极驱动器400R1和400R2中，第三栅极驱动器400R1连接至偶数栅极线G2、G4、...、和G2n，以及第四栅极驱动器400R2连接至奇数栅极线G1、G3、...、和G2n-1。即，第一和第三栅极驱动器400L1和400R1共同连接至偶数栅极线G2、G4、...、和G2n，以及第二和第四栅极驱动器400L2和400R2共同连接至奇数栅极线G1、G3、...、和G2n-1。
另外，如图3B所示，栅极驱动器400L1、400L2、400R1、和400R2分别排列成一行，并且分别包括分别连接至栅极线的多个级410L1、410L2、410R1、和410R2。在图3B中，例示了第j级STj和第(j+1)级ST(j+1)(此处，j为奇数)。
列方向相邻的两个像素PXj和PXj+1放置在两条相邻的栅极线Gj和Gj+1之间，两个像素PXj和PXj+1中的奇数像素PXj连接至上面的栅极线Gj，以及偶数像素PXj+1连接至下面的栅极线Gj+1。
像素PXj和PXj+1的每个垂直宽度Pvw小于级STj和ST(j+1)的每个垂直宽度Svw，以及两个像素的垂直宽度的总和近似于一个级的垂直宽度。例如，一个像素PXj的垂直宽度Pvw近似为60μm，以及一个级的垂直宽度Svw为115μm。即，Svw2×Pvw。
栅极截止电压Voff、初始化信号INT、第一和第二扫描启动信号STV1和STV2、和第一至第四时钟信号CLK1、CLK2、CLK3、和CLK4输入至图4所示的栅极驱动器400L1、400L2、400R1、和400R2。
第一至第四时钟信号CLK1、CLK2、CLK3、和CLK4分别具有25％的占空比和4H周期，并且它们顺序具有90°的相位差。
另外，连接至相同的栅极线的级接收相同的信号，因此，它们被同时驱动。例如，第一和第三栅极驱动器400L1和400R1接收第二和第四时钟CLK2和CLK4，以及第二和第四栅极驱动器400L2和400R2接收第一和第三时钟信号CLK1和CLK3。
为了更好的理解和便于描述，将描述第一和第二栅极驱动器400L1和400L2作为实例，这也可以应用于第三和第四栅极驱动器400R1和400R2。
为了驱动像素PX的开关元件Q，当时钟信号CLK1、CLK2、CLK3、和CLK4为高电平时，它们分别为栅极导通电压Von，而当它们为低电平时，它们分别为栅极截止电压Voff。
各个级410L1和410L2包括设置端S、栅极电压端GV、一对时钟端CK1和CK2、重置端R、帧重置端FR、栅极输出端OUT1、和进位输出端OUT2。
在每个级410中，例如，将前一级ST(j-2)的进位输出(即，前一级进位输出Cout(j-2))输入至第j级STj的设置端S。将下一级ST(j+2)的栅极输出(即，下一级栅极输出Gout(j+2))输入至第j级STj的重置端R。将时钟信号CLK1和CLK3输入至时钟端CK1和CK2。将栅极截止电压Voff输入至栅极电压端GV。栅极输出端OUT1输出栅极输出Gout(j)，以及进位输出端OUT2输出进位输出Cout(j)。
将扫描启动信号STV2和STV1输入至各个栅极驱动器400L1和400L2的第一级ST2和ST1，而不输出前一进位输出。另外，当将第一时钟信号CLK1输入至第j级STj的时钟端CK1并将第三时钟信号CLK3输入至时钟端CK2时，将第三时钟信号CLK3和第一时钟信号CLK1分别输入至于第j级STj相邻的第(j-2)级ST(j-2)和第(j+2)级ST(j+2)的时钟端CK1和CK2。
如图5所示，根据本发明的示例性实施例的第j级的栅极驱动器400L1和400L2包括：输入部420、上拉(full-up)驱动器430、下拉(full-down)驱动器440、和输出单元450，它们包括至少一个N沟道金属氧化物半导体(NMOS)晶体管T1至T14。上拉驱动器430和输出单元450还包括电容器C1至C3。可以使用P沟道金属氧化物半导体(PMOS)晶体管来代替NMOS晶体管。另外，电容器C1至C3基本上可以是在制造过程中所形成的栅极和漏极/源极之间的寄生电容。
输入部420包括三个晶体管T11、T10、和T5，顺序串联连接至设置端S和栅极电压端GV。晶体管T11和T5的栅极连接至时钟端CK2，以及晶体管T10的栅极连接至时钟端CK1。晶体管T11和晶体管T10之间的结点连接至结点J1，以及晶体管T10和晶体管T5之间的结点连接至结点J2。
上拉驱动器430包括连接在设置端S和结点J1之间的晶体管T4、连接在时钟端CK1和结点J3之间的晶体管T12、和连接在时钟端CK1和结点J4之间的晶体管T7。晶体管T4的栅极和漏极共同连接至设置端S，及其源极连接至结点J1。晶体管T12的栅极和漏极共同连接至时钟端CK1，及其源极连接至结点J3。晶体管T7的栅极连接至结点J3并通过电容器C1连接至时钟端CK1，及其源极连接至结点J4。电容器C2连接在结点J3和结点J4之间。
下拉驱动器440包括多个晶体管T6、T9、T1 3、T8、T3、和T2，用于通过源极接收栅极截止电压Voff并通过漏极将电压输出至结点J1、J2、J3、和J4。晶体管T6的栅极连接至帧重置端FR，其漏极连接至结点J1，晶体管T9的栅极连接至重置端R，其漏极连接至结点J1，晶体管T13和T8的栅极共同连接至结点J2，以及它们的漏极分别连接至结点J3和J4。晶体管T3的栅极连接至结点J4，晶体管T2的栅极连接至重置端R，以及晶体管T3和T2的漏极连接至结点J2。
输出单元450包括：一对晶体管T1和T14，包括连接在时钟端CK1和输出端OUT1和OUT2之间的漏极和源极、和连接至结点J1的栅极；以及电容器C3，连接在晶体管T1的栅极和漏极之间(即，结点J1和结点J2之间)。晶体管T1的源极连接至结点J2。
接下来将在例示第j级STj的同时描述该级的操作。
为了更好的理解和便于描述，将与时钟信号CLK1和CLK3的高电平对应的电压称为高电压，以及将与低电平对应的电压称为低电压。
当第三时钟信号CLK3和前一级进位输出Cout(j-2)变高时，晶体管T11和T5以及晶体管T4导通。然后，两个晶体管T11和T4将高电压传送至结点J1，以及晶体管T5将低电压传送至结点J2。因此，由于晶体管T1和T14导通，第一时钟信号CLK1被输出至输出端OUT1和OUT2。由于结点J2的电压和第一时钟信号CLK3都是低电压，所以输出电压Gout(j)和Cout(j)变为低电压。另外，使用与高电压和低电压之间的差对应的电压来充电电容器C3。
由于第一时钟信号CLK1和下一级栅极输出Gout(j+2)和结点J2都是低电压，所以包括与其连接的栅极的晶体管T10、T9、T12、T13、T8、和T2截止。
当第三时钟信号CLK3变低时，晶体管T11和T5截止，而当第一时钟信号变高时，晶体管T1的输出电压和结点J2处的电压为高电压。将高电压施加至晶体管T10的栅极，而连接至结点J2的源极的电位是高电压。因此，栅极和源极之间的电位差为零，并且晶体管T10保持导通。因此，结点J1浮动，并且通过电容C3将电位增加为高电压。
由于第一时钟信号CLK1和结点J2的电位都是高电压，所以晶体管T12、T13、和T8导通。晶体管T12和晶体管T13串联连接在高电压和低电压之间，因此，结点J3的电位具有通过当晶体管T12和T13导通时的电阻划分的电压。然而，如果当两个晶体管导通时的电阻被设置为显著高于当晶体管T12导通时的电阻(例如，约为10,000倍)，结点J3处的电压几乎与高电压相同。因此，晶体管T7导通以与晶体管T8串联连接，并且结点J4处的电位具有通过当两个晶体管T7和T8导通时的电阻划分的电压。当两个晶体管T7和T8的电阻被设置为相同时，结点J4的电位具有高电压和低电压之间的中间值，因此，晶体管T3保持截止。由于下一级栅极输出Gout(j+2)仍然低，所以晶体管T9和T2保持截止。因此，输出端OUT1和OUT2连接至第一时钟信号CLK1，并且被低电压所中断以输出高电压。
另外，使用与两个端之间的电位差对应的电压来充电电容器C1和C2，并且结点J3处的电压低于结点J5处的电压。
当下一级栅极输出Gout(j+2)和第三时钟信号CLK3变高而第一时钟信号CLK1变低时，晶体管T9和T2导通，从而将低电压输出至结点J1和J2。在电容器C3放电的同时，结点J1处的电压降低为低电压，并且由于电容器C3的放电时间，将结点J1处的电压减小为低电压会很费时。因此，在下一级栅极输出Gout(j+2)变高之后，晶体管T1和T14暂时保持截止，因此，输出端OUT1和OUT2连接至第一时钟信号CLK1以输出低电压。由于当电容器C3完全放电以及结点J1处的电位达到低电压时，输出端OUT会2由于晶体管T14截止而与第一时钟信号CLK1断开，所以进位输出Cout(j)浮动并保持处于低电压。同时，由于当晶体管截止时，输出端OUT1通过晶体管T2连接至低电压，所以输出端OUT1连续输出低电压。
另外，由于晶体管T12和T13截止，所以结点J3保持浮动。结点J5处的电压被减小为低于结点J4处的电压，并且通过电容器C1使结点J3处的电压保持低于结点J5处的电压，因此，晶体管T7截止。另外，由于晶体管T8截止，结点J4处的电压因此降低，并且晶体管T3保持截止。此外，由于晶体管T10的栅极连接至第一时钟信号CLK1的低电压并且结点J2处的电压是低电压，所以晶体管T10保持截止。
接下来，当第一时钟信号CLK1变高时，晶体管T12和T7导通，结点J4处的电压增大以使晶体管T3导通，从而将低电压传送至结点J2，因此，输出端OUT1连续输出低电压。即，即使下一级栅极输出Gout(j+2)的输出很低，结点J2处的电压也可以是低电压。
另外，由于晶体管T10的栅极连接至第一时钟信号CLK1的高电压，所以结点J2处的电压是低电压，并且晶体管T10导通以将结点J2处的低电压输出至结点J1。此外，由于晶体管T1和T14的漏极连接至时钟端CK1，所以第一时钟信号CLK1连续施加至这些漏极。特别，由于所形成的晶体管T1相对大于其他晶体管，所以使栅极和漏极之间的寄生电容增大，并且漏极的电压变化可能会影响栅极电压。因此，当时钟信号CLK1变高时，通过栅极和漏极之间的寄生电容增大栅极电压，并且可能使晶体管T1导通。此外，由于结点J2处的低电压被输出至结点J1，所以晶体管T1的栅极电压保持为低电压，从而防止晶体管T1导通。
接下来，在前一级进位输出Cout(j-2)变高，结点J1处的电压保持处于低电压，当第一时钟信号CLK1高而第三时钟信号CLK3低时，J2处的电压是通过晶体管T3的低电压，并且当第三时钟信号CLK3高而第一时钟信号CLK1低时，保持处于通过晶体管T5的低电压。
另外，晶体管T6接收由最后一个伪级(未示出)生成的初始化信号INT，以将栅极截止电压Voff传送至结点J1，结点J1处的电压被再次设为低电压。
在以上方法中，通过基于前一级进位输出Cout(j-2)和下一级栅极输出Gout(j+2)使时钟信号CLK1和CLK3同步，级STj生成进位输出Cout(j)和栅极输出Gout(j)。
如上所述，由于第一和第二栅极驱动器400L1和400L2的级410L1和410L2以及第三和第四栅极驱动器400R1和400R2的级410R1和410R2分别放置在左侧和右侧上，因此，当像素PX的垂直宽度较小时，可以适当集成这些驱动器。即，在低于17英寸的小型和中型显示设备中，由于像素PX的垂直宽度小于级410L1、410L2、410R1、和410R2的垂直宽度，所以当根据本发明示例性实施例，每隔两个像素放置一个级410L1、410L2、410R1、和410R2并且将410L1、410L2、410R1、和410R2交替放置在左侧和右侧上时，这些级可以被完全集成。
因此，由于放置栅极线G1至G2n中的一条栅极线的左侧和右侧上的两个栅极驱动器同时施加栅极信号，所以使由于RC延迟而产生的栅极信号的充电率差最小化，并且使在上相邻和下相邻的像素之间的亮度差最小化。
如上所述，由于级被放置在左侧和右侧上，所以在小型和中型显示设备中级可以适当集成这些级，此外，由于放置在液晶面板组件的左侧和右侧上的栅极驱动器同时将栅极信号施加至一条栅极线，所以可以使充电率差最小化。
虽然已经结合目前认为是可实施的示例性实施例描述了本发明，但是应当理解，本发明并不局限于所公开的实施例，而是相反地，旨在覆盖包含在所附权利要求的精神和范围内的各种更改和等同设置。

Claims (18)

1.一种显示设备的驱动装置，用于将栅极信号施加至连接至多个像素的栅极线，所述驱动装置包括：
第一栅极驱动器和第二栅极驱动器，连接至所述栅极线，并且并列地放置在所述显示设备的一侧上；以及
第三栅极驱动器和第四栅极驱动器，连接至所述栅极线，并且并列地放置在所述显示设备的另一侧上，
其中，所述第一栅极驱动器和所述第三栅极驱动器同时将所述栅极信号施加至相同的栅极线，以及所述第二栅极驱动器和所述第四栅极驱动器同时将所述栅极信号施加至相同的栅极线。
2.根据权利要求1所述的驱动装置，其中，所述第一栅极驱动器和所述第三栅极驱动器连接至所述栅极线中的偶数栅极线，以及所述第二栅极驱动器和所述第四栅极驱动器连接至所述栅极线中的奇数栅极线。
3.根据权利要求2所述的驱动装置，其中，所述第一栅极驱动器至所述第四驱动器中的每个栅极驱动器均包括彼此连接的多个级，生成所述栅极信号并将所述栅极信号施加至所述栅极线，以及一个级的垂直宽度大于一个像素的垂直宽度。
4.根据权利要求3所述的驱动装置，其中，所述第一栅极驱动器中的第一级和所述第二栅极驱动器中的第二级并列放置，以及所述第三栅极驱动器中的第三级和所述第四栅极驱动器中的第四级并列放置。
5.根据权利要求4所述的驱动装置，其中，在所述像素中，在列方向上相邻的两个像素放置在两条相邻的栅极线之间。
6.根据权利要求5所述的驱动装置，其中，所述第一级至所述第四级基于第一时钟信号至第四时钟信号来生成所述栅极信号，并将所述栅极信号施加至所述栅极线，所述第一级和所述第三级接收所述第二时钟信号和所述第四时钟信号，以及所述第二级和所述第四级接收所述第一时钟信号和所述第三时钟信号。
7.根据权利要求6所述的驱动装置，其中，所述第一级至所述第四级接收栅极截止电压和初始化信号，并且所述第一级至所述第四级分别包括设置端、栅极电压端、第一和第二时钟端、重置端、帧重置端、栅极输出端、和进位输出端。
8.根据权利要求7所述的驱动装置，其中，所述设置端接收前一级的输出，所述栅极电压端接收所述栅极截止电压，所述第一和第二时钟端接收所述第一时钟信号至所述第四时钟信号中的一个，所述重置端接收下一级的输出，以及所述帧重置端接收所述初始化信号。
9.根据权利要求8所述的驱动装置，其中，所述第一级至所述第四级与所述显示设备集成。
10.一种包括显示面板的显示设备，所述显示面板包括分别连接至多个像素的栅极线，所述显示设备包括：
第一栅极驱动器和第二栅极驱动器，连接至一条栅极线并且并列地放置在所述显示设备的一侧上；以及
第三栅极驱动器和第四栅极驱动器，连接至一条栅极线并且并列地放置在所述显示设备的另一侧上，
其中，所述第一栅极驱动器和所述第三栅极驱动器连接至相同的栅极线，以及所述第二栅极驱动器和所述第四栅极驱动器连接至相同的栅极线。
11.根据权利要求10所述的显示设备，其中，所述第一栅极驱动器和所述第三栅极驱动器连接至所述栅极线中的偶数栅极线，以及所述第二栅极驱动器和所述第四栅极驱动器连接至所述栅极线中的奇数栅极线。
12.根据权利要求11所述的显示设备，其中，所述第一栅极驱动器至所述第四栅极驱动器彼此连接，它们分别包括用于生成所述栅极信号并将所述栅极信号施加至所述栅极线的多个级，以及一个级的垂直宽度大于一个像素的垂直宽度。
13.根据权利要求12所述的显示设备，其中，所述第一栅极驱动器中的第一级和所述第二栅极驱动器中的第二级并列放置，以及所述第三栅极驱动器中的第三级和所述第四栅极驱动器中的第四级并列放置。
14.根据权利要求13所述的显示设备，其中，在所述像素中，在列方向上相邻的两个像素放置在两条相邻的栅极线之间。
15.根据权利要求14所述的显示设备，其中，所述第一级至所述第四级基于第一时钟信号至第四时钟信号来生成所述栅极信号，并将所述栅极信号施加至所述栅极线，所述第一级和所述第三级接收所述第二时钟信号和所述第四时钟信号，以及所述第二级和所述第四级接收所述第一时钟信号和所述第三时钟信号。
16.根据权利要求15所述的显示设备，其中，所述第一级至所述第四级接收栅极截止电压和初始化信号，并且所述第一级至所述第四级分别包括设置端、栅极电压端、第一和第二时钟端、重置端、帧重置端、栅极输出端、和进位输出端。
17.根据权利要求16所述的显示设备，其中，所述设置端接收前一级的输出，所述栅极电压端接收所述栅极截止电压，所述第一和第二时钟端接收所述第一时钟信号至所述第四时钟信号中的一个时钟信号，所述重置端接收下一级的输出，以及所述帧重置端接收所述初始化信号。
18.根据权利要求17所述的显示设备，其中，所述第一级至所述第四级与所述显示设备集成。
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