CN113270072B - 扫描驱动单元、扫描驱动电路、阵列基板及显示器 - Google Patents

Abstract

本发明涉及一种扫描驱动单元、扫描驱动电路、阵列基板及显示器，该扫描驱动单元包括：EOA驱动单元，其上拉节点和下拉节点上电性连接有下拉控制单元，所述下拉控制单元用于在栅线全开的AGO阶段时，控制上拉节点保持为常低电平状态，下拉节点保持为常高电平状态。本发明提供的技术方案，解决了现有技术中由于EOA驱动单元在AGO阶段无法输出常低的驱动信号，从而导致显示器在黑屏唤醒时无法正常显示的问题。

Description

扫描驱动单元、扫描驱动电路、阵列基板及显示器

技术领域

本发明涉及显示驱动技术领域，具体涉及一种扫描驱动单元、扫描驱动电路、阵列基板及显示器。

背景技术

在平板显示技术中，有机发光二极管（Organic Light-Emitting Diode，OLED）显示器以其轻薄、主动发光、快响应速度、广视角、色彩丰富及高亮度、低功耗、耐高低温等众多优点而被业界公认为是继液晶显示器（LCD）之后的第三代显示技术。

按驱动方式，OLED分为被动式OLED（Passive Matrix OLED，PMOLED）及主动式OLED（Active Matrix OLED，AMOLED）。PMOLED也称为无源矩阵OLED，AMOLED也称为有源矩阵OLED，其中PMOLED只能制作小尺寸、低分辨率的显示面板，AMOLED因通过在每个像素中集成薄膜晶体管（TFT）和电容器并由电容器维持电压的方法进行驱动，因而可以实现大尺寸、高分辨率面板，是当前研究的重点及未来显示技术的发展方向。参见图1，在OLED显示器的阵列基板AY中，每一行像素行都由一个GOA驱动单元（Gate Driver On Array，阵列基板行驱动扫描电路）和一个EOA驱动单元（Emitgate Driver On Array，发光控制信号驱动电路）来控制。在GOA驱动单元打开时，输出行扫描驱动信号，将数据线上的数据信号存储到像素电路中；在EOA驱动单元打开时，输出发光控制信号，OLED根据存储的数据信号发光，数据信号电平的高低决定了OLED发光的亮暗。

在实际使用时，由于OLED显示器通常需要搭配触摸屏功能进行使用，因此GOA驱动单元需要实现信号中停以配合触摸屏的功能，如配合触摸屏的扫描。通常情况下，GOA驱动单元在实现信号中停后，需将显示器进行黑屏唤醒，此时GOA驱动单元需要在一段时间内将像素电路中所有的栅线均设置为导通状态，通过向数据线施加黑电压以清空像素电容中残留的电平，以使得显示器的显示效果良好，此段时间称为栅线全开（All Gate On，AGO）阶段。

在栅线全开的AGO阶段，为了使黑屏唤醒时显示器正常显示，需要GOA驱动单元输出常高的行扫描驱动信号，需要EOA驱动单元输出常低的发光控制信号。

现有技术中，EOA驱动单元为了在非扫描周期，快速、准确地将下拉节点下拉至低电平状态，防止多个扫描驱动单元同时输出发光控制信号至多条扫描线，保证图像显示的准确性，下拉控制单元一般会在下一级GOA驱动单元输出扫描驱动信号时（即下一级GOA驱动单元的扫描时钟信号到来时），将低电平参考信号传输至下拉节点，以保证下拉节点为低电平状态。在栅线全开的AGO阶段，EOA驱动单元的这种电路结构无法保证下拉节点为常高电平状态，进而导致输出端无法输出常低的发光控制信号。

发明内容

为至少在一定程度上克服相关技术中存在的问题，本发明提供一种扫描驱动单元、扫描驱动电路、阵列基板及显示器，以解决现有技术中由于EOA驱动单元在AGO阶段无法输出常低的驱动信号，从而导致显示器在黑屏唤醒时无法正常显示的问题。

根据本发明实施例的第一方面，提供一种扫描驱动单元，包括：

EOA驱动单元，其上拉节点和下拉节点上电性连接有下拉控制单元，所述下拉控制单元用于在栅线全开的AGO阶段时，控制上拉节点保持为常低电平状态，下拉节点保持为常高电平状态，以使所述EOA驱动单元输出常低电平信号。

优选地，所述EOA驱动单元，其下拉控制单元包括：

第十四晶体管，其栅极与第三时钟信号输入端相连，漏极级联在一GOA驱动单元的扫描输出端，源极与所述下拉节点电性连接；

第十五晶体管，其栅极与第四时钟信号输入端相连，漏极与所述第三时钟信号输入端相连，源极与所述下拉节点电性连接；

第十六晶体管，其栅极与所述下拉节点电性连接，漏极与低电平参考电源相连，源极与所述上拉节点电性连接；

所述第三时钟信号输入端输入的第三时钟信号为当前EOA驱动单元的控制时钟信号，所述GOA驱动单元输出的行扫描驱动信号为第五时钟信号；

在正常工作阶段时，所述第三时钟信号的起始时间比第五时钟信号延迟四分之三个第五时钟信号的脉冲时长，终止时间和第五时钟信号相同；所述第四时钟信号输入端输入的第四时钟信号相比第三时钟信号延迟一个第三时钟信号的脉冲时长；在栅线全开的AGO阶段时，所述第三时钟信号、第四时钟信号、第五时钟信号皆为常高电平信号。

优选地，所述第四时钟信号为下一级的GOA驱动单元输出的行扫描驱动信号；

所述下一级的GOA驱动单元，为与当前EOA驱动单元相对应的GOA驱动单元，其后面级联的第一级GOA驱动单元。

优选地，所述EOA驱动单元，其下拉节点上电性连接有下拉输出单元，包括：

第十七晶体管，其栅极与所述下拉节点相连，漏极与低电平参考电源相连，源极与所述输出端相连。

优选地，所述EOA驱动单元，其上拉节点上电性连接有上拉控制单元，包括：

第十八晶体管，其栅极与漏极皆与当前EOA驱动单元的发光时钟信号输入端相连，源极与所述上拉节点相连；

在正常工作阶段，所述发光时钟信号输入端输入的发光时钟信号与第四时钟信号相同；在栅线全开的AGO阶段，所述发光时钟信号为常低电平信号。

优选地，所述EOA驱动单元，其上拉节点上电性连接有上拉输出单元，包括：

第十九晶体管，其栅极与所述上拉节点相连，漏极与高电平参考电源相连，源极与输出端相连；

第二十晶体管，其栅极与所述输出端相连，漏极与所述高电平参考电源相连，源极与所述上拉节点相连；

第二电容，连接在所述第十九晶体管的栅极和第二十晶体管的栅极之间。

根据本发明实施例的第二方面，提供一种扫描驱动电路，包括：

多个上述的扫描驱动单元。

优选地，所述扫描驱动单元，还包括：

GOA驱动单元，其上拉节点和下拉节点上电性连接有下拉控制单元，所述下拉控制单元用于在栅线全开的AGO阶段时，控制所述上拉节点保持为常高电平状态，所述下拉节点保持为常低电平状态，以使所述GOA驱动单元输出高电平信号，以使所述GOA驱动单元输出常高电平信号。

优选地，所述GOA驱动单元，其下拉控制单元包括：

第一下拉控制单元，用于在栅线全开的AGO阶段时，控制上拉节点保持为常高电平状态；

第二下拉控制单元，用于在栅线全开的AGO阶段时，控制下拉节点保持为常低电平状态。

优选地，所述第一下拉控制单元，包括：第一晶体管；

所述第一晶体管的栅极与第二时钟信号输入端相连，漏极与第一时钟信号输入端相连，源极与所述上拉节点电性连接；

所述第一时钟信号输入端输入的第一时钟信号为当前GOA驱动单元的扫描时钟信号；在正常工作阶段时，所述第二时钟信号输入端输入的第二时钟信号相比第一时钟信号延迟第一预设时长；在栅线全开的AGO阶段时，所述第二时钟信号与第一时钟信号皆为常高电平信号；

所述第一预设时长大于等于所述第一时钟信号的脉冲时长。

优选地，所述第二时钟信号为下两级的GOA驱动单元的扫描时钟信号；

所述下两级的GOA驱动单元，为级联在当前GOA驱动单元后面的第二级GOA驱动单元。

优选地，所述下拉节点包括：奇下拉节点和偶下拉节点；

所述第二下拉控制单元包括：

奇下拉控制单元，电性连接所述上拉节点和奇下拉节点；

偶下拉控制单元，电性连接所述上拉节点和偶下拉节点；

所述奇下拉控制单元与偶下拉控制单元结构相同，用于在当前GOA驱动单元的扫描时钟信号到来后，控制各自电性连接的奇下拉节点或偶下拉节点为低电平状态；还用于在相邻两帧图像扫描周期内，当所述扫描时钟信号消失后，交替控制各自电性连接的奇下拉节点或偶下拉节点为高电平状态。

优选地，所述奇下拉控制单元包括：

第二晶体管，其栅极和漏极皆与奇可变电平电源相连，源极与所述奇下拉节点相连；

第三晶体管，其栅极与所述上拉节点相连，源极与所述奇下拉节点相连，漏极与低电平参考信号源相连；

第四晶体管，其栅极与所述奇下拉节点相连，漏极与所述低电平参考信号源相连，源极与所述上拉节点相连；

第五晶体管，其栅极与启动电压输入端相连，漏极与所述低电平参考信号源相连，源极与所述奇下拉节点相连；

所述奇可变电平电源，在正常工作阶段时在相邻两帧图像扫描周期内的电平状态相反；在AGO阶段时为常低电平状态。

优选地，所述偶下拉控制单元包括：

第六晶体管，其栅极和漏极皆与偶可变电平电源相连，源极与所述偶下拉节点相连；

第七晶体管，其栅极与所述上拉节点相连，源极与所述偶下拉节点相连，漏极与低电平参考信号源相连；

第八晶体管，其栅极与所述偶下拉节点相连，漏极与所述低电平参考信号源相连，源极与所述上拉节点相连；

第九晶体管，其栅极与所述启动电压输入端相连，漏极与所述低电平参考信号源相连，源极与所述偶下拉节点相连；

所述偶可变电平电源，在正常工作阶段时的电平状态与所述奇可变电平电源的电平状态相反；在AGO阶段时为常低电平状态。

优选地，所述GOA驱动单元，其下拉节点上电性连接有下拉输出单元，包括：

第十晶体管，其栅极与所述奇下拉节点相连，漏极与低电平参考信号源相连，源极与扫描输出端相连；

第十一晶体管，其栅极与所述偶下拉节点相连，漏极与低电平参考信号源相连，源极与所述扫描输出端相连。

优选地，所述GOA驱动单元，其上拉节点上电性连接有上拉控制单元，包括：

第十二晶体管，其栅极和漏极皆与启动电压输入端相连，源极与所述上拉节点相连。

优选地，所述GOA驱动单元，其上拉节点上还电性连接有上拉输出单元，包括：

第十三晶体管，其栅极与所述上拉节点相连，漏极与第一时钟信号输入端相连，源极与扫描输出端相连；

第一电容，连接在所述第十三晶体管的栅极和源极之间。

根据本发明实施例的第三方面，提供一种阵列基板，包括：

图像显示区与非图像显示区，所述图像显示区包括用于执行图像显示的像素阵列，所述非图像显示区包括上述的扫描驱动电路。

根据本发明实施例的第四方面，提供一种显示器，包括：

上述的阵列基板。

本发明的实施例提供的技术方案可以包括以下有益效果：

对于EOA驱动单元，由于下拉控制单元在栅线全开的AGO阶段时控制下拉节点保持为常高电平状态，上拉节点保持常低电平状态，使得与上拉节点电性连接的上拉输出单元停止工作，与下拉节点电性连接的下拉输出单元拉低输出端输出的发光控制信号，输出端输出常低的发光控制信号，解决了现有技术中因EOA驱动单元在AGO阶段时不能输出常低的发光控制信号而导致显示器无法正常显示的问题。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。

图1是根据背景技术示出的OLED显示器像素电路的示意图；

图2是根据一示例性实施例示出的GOA驱动单元的电路原理图；

图3A~图3B是图2所示GOA驱动单元的电路信号时序图；

图4是根据一示例性实施例示出的EOA驱动单元的电路原理图；

图5是图4所示EOA驱动单元的电路信号时序图。

具体实施方式

这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本发明相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本发明的一些方面相一致的装置和方法的例子。

如前面背景技术所述，在栅线全开的AGO阶段，为了使黑屏唤醒时显示器正常显示，需要GOA驱动单元输出常高的行扫描驱动信号，需要EOA驱动单元输出常低的发光控制信号。

为了实现这一目标，本发明提供了三种技术方案，具体如下：

第一种技术方案：改进AGO驱动单元，该技术方案解决的技术问题是因GOA驱动单元在AGO阶段时不能输出常高的行扫描驱动信号而导致显示器无法正常显示的问题。

第二种技术方案：改进EOA驱动单元，基于改进的EOA驱动单元构建扫描驱动单元、扫描驱动电路、阵列基板、显示器；该技术方案解决的技术问题是因EOA驱动单元在AGO阶段时不能输出常低的发光控制信号而导致显示器无法正常显示的问题。

第三种技术方案：基于改进的AGO驱动单元和改进的EOA驱动单元构建扫描驱动单元、扫描驱动电路、阵列基板、显示器。该技术方案解决的技术问题是因GOA驱动单元在AGO阶段时不能输出常高的行扫描驱动信号及EOA驱动单元在AGO阶段时不能输出常低的发光控制信号而导致显示器无法正常显示的问题。

现结合具体实施例阐述各技术方案的实现方式。

需要说明的是：

1、本发明中所有实施例采用的晶体管均为通过铟镓锌氧化物工艺（indiumgallium zinc oxide，IGZO）制作的N型薄膜晶体管 (Thin-filmtransistor，TFT)。当然，在其他变更实施例中，薄膜晶体管还也可以为P型，并不以此为限。

2、本发明中所有实施例所提及的“正常工作阶段”，皆指“非AGO阶段”，即GOA驱动单元或EOA驱动单元处于每帧图像扫描周期内的工作阶段。

3、本发明中所有实施例所提及的“...信号到来后”，皆指“....信号处于有效状态期间”；“...信号消失后”，皆指“....信号处于无效状态期间”。以第二时钟信号为脉冲信号为例，“第二时钟信号到来后”是指第二时钟信号的脉冲阶段，“第二时钟信号消失后”是指第二时钟信号的非脉冲阶段。若第二时钟信号为常高电平信号，“第二时钟信号到来后”是指第二时钟信号的整个高电平阶段。

3、本发明中所有实施例所提及的“高电平状态”为相应节点的电压为高电压并且足以驱动对应的晶体管处于导通状态，“低电平状态”为相应节点的电压为低电压且不足以将晶体管维持在导通状态。

4、本发明中所有实施例所提及的“低电平参考信号源”皆指提供低电平参考电压的信号源，例如，可以定义GOA驱动单元的低电平参考信号源为VGL/LVGL（VGL/LVGL提供的低电平参考电压相同，只是由于两者为不同单元模块提供低电平参考电压，故名称有所区别），可以定义EOA驱动单元的低电平参考信号源为EVGL。

5、本发明中所有实施例所提及的“高电平参考信号源”皆指提供高电平参考电压的信号源，例如，可以定义EOA驱动单元的高电平参考信号源为EVGH。

针对第一种技术方案，现结合实施一详细阐述其实现方式：

实施例一：

需要说明的是，在本实施例中所提及的“奇可变电平电源”和“偶可变电平电源”皆为电平可变的直流电源，例如，“奇可变电平电源”可以在第一帧图像扫描周期内为高电平电源，输出高电平信号；在第二帧图像扫描周期内为低电平电源，输出低电平信号。

“奇可变电平电源”和“偶可变电平电源”功能相同，也可以在第一帧图像扫描周期内为高电平电源，输出高电平信号；在第二帧图像扫描周期内为低电平电源，输出低电平信号。但“奇可变电平电源”也可以在第一帧图像扫描周期内为低电平电源，输出低电平信号；在第二帧图像扫描周期内为高电平电源，输出高电平信号。

“奇可变电平电源”和“偶可变电平电源”电平状态的高低及何时进行电平状态的改变，根据系统需要GOA驱动单元输出什么样电平状态的行扫描驱动信号决定。所述“奇”和“偶”只是用来对可变电平电源进行区分，无其他特征含义。

图2是根据一示例性实施例示出的一种扫描驱动单元的电路原理图，如图2所示，该扫描驱动单元包括：

GOA驱动单元1，其上拉节点PU和下拉节点上电性连接有下拉控制单元，所述下拉控制单元用于在栅线全开的AGO阶段时，控制上拉节点PU保持为常高电平状态，下拉节点保持为常低电平状态，以使所述GOA驱动单元输出常高电平信号。

可以理解的是，本实施例提供的技术方案，对于GOA驱动单元，由于下拉控制单元在栅线全开的AGO阶段时控制上拉节点PU保持为常高电平状态，下拉节点保持常低电平状态，使得与下拉节点电性连接的下拉输出单元停止工作，与上拉节点电性连接的上拉输出单元输出常高的行扫描驱动信号，解决了现有技术中因GOA驱动单元在AGO阶段时不能输出常高的行扫描驱动信号而导致显示器无法正常显示的问题。

需要说明的是，本实施例提供的技术方案中仅对扫描驱动单元中的GOA驱动单元进行了改进，在具体实践中，若将本实施例提供的技术方案适用于对OLED显示器的扫描驱动，则本实施例中改进后的GOA驱动单元可与现有技术中支持AGO功能的EOA驱动单元配套使用，从而保证OLED显示器在黑屏唤醒时能够正常显示。

在具体实践中，可以将GOA驱动单元1的下拉控制单元拆分为：

第一下拉控制单元10，用于在栅线全开的AGO阶段时，控制上拉节点PU保持为常高电平状态；

第二下拉控制单元11，用于在栅线全开的AGO阶段时，控制下拉节点保持为常低电平状态。

在具体实践中，第一下拉控制单元10的实现方式是有多种的，图4所示的电路原理图给出了其中一种实现方式。

参见图2，所述第一下拉控制单元10，包括：第一晶体管M15；

所述第一晶体管M15的栅极与第二时钟信号输入端相连，漏极与第一时钟信号输入端CLKn（n≥1）相连，源极与所述上拉节点PU电性连接；

所述第一时钟信号输入端CLKn输入的第一时钟信号CKn为当前GOA驱动单元的扫描时钟信号；在正常工作阶段时，所述第二时钟信号输入端输入的第二时钟信号相比第一时钟信号CKn延迟第一预设时长；在栅线全开的AGO阶段时，所述第二时钟信号与第一时钟信号CKn皆为常高电平信号；

所述第一预设时长大于等于所述第一时钟信号CKn的脉冲时长。

可以理解的是，由于在栅线全开的AGO阶段时，第二时钟信号与第一时钟信号CKn皆为常高电平信号，第一晶体管M15导通，第一晶体管M15将第一时钟信号CKn的高电平传输给上拉节点，从而控制上拉节点PU保持常高电平状态。

本实施例之所以限定在正常工作阶段时第二时钟信号相比第一时钟信号CKn延迟第一预设时长，是为了在第一时钟信号CKn（当前GOA驱动单元的扫描时钟信号）到来后，控制第一下拉控制单元10不工作；在第一时钟信号CKn消失后，控制第一下拉控制单元10工作，将第一时钟信号CKn的低电平传输给上拉节点PU，以控制上拉节点PU在第一时钟信号CKn消失后维持低电平状态。

由背景技术的图1可知，显示器的阵列基板AY上存在多个GOA驱动单元GOA N（N≥1）。在具体实践中，偶数行扫描线对应的GOA驱动单元相互级联，奇数行扫描线对应的GOA驱动单元相互级联。

参见图3A，相互级联的GOA驱动单元，相邻两级GOA驱动单元的扫描时钟信号时延一个脉冲时长。具体实践中，上述的第二时钟信号可以由外部的时钟单元提供，也可以由级联在当前GOA驱动单元GOA N后面的下一级GOA 驱动单元GOA N+2的扫描时钟信号CKn+2提供，也可以由级联在当前GOA驱动单元GOA N后面的下两级的GOA 驱动单元GOA N+4的扫描时钟信号CKn+4提供。

若选取第二时钟信号由下一级GOA 驱动单元GOA N+2的扫描时钟信号CKn+2提供，在正常工作阶段时，由于第一时钟信号CKn的到来及消失皆存在时延，导致当第二时钟信号到来后，第一时钟信号CKn可能还未完全消失，这个时候将第一时钟信号CKn传输至上拉节点PU，无法保证上拉节点PU为低电平状态，就使得扫描输出端Gout N输出的行扫描驱动信号下降沿下降速度特别慢，无法满足系统的驱动要求。

因此，优选地，选取第二时钟信号由下两级的GOA 驱动单元GOA N+4的扫描时钟信号CKn+4提供，以保证第一时钟信号CKn消失后上拉节点PU被快速拉低为低电平状态。

故，优选地，所述第一预设时长为两个第一时钟信号CKn的脉冲时长。

故，所述第二时钟信号为下两级的GOA驱动单元GOA N+4的扫描时钟信号CKn+4；

所述下两级的GOA驱动单元，为级联在当前GOA驱动单元GOA N后面的第二级GOA驱动单元GOA N+4。

可以理解的是，图2给出的第一下拉控制单元10的实现方式，只需要在现有GOA驱动单元的基础上，改变第一晶体管M15源极的连接信号，其他电路部分无需改动，结构简单、操作容易，用户体验度好、满意度高。

在具体实践中，第二下拉控制单元11的实现方式是有多种的，图4所示的电路原理图给出了其中一种实现方式。

参见图2，所述下拉节点包括：奇下拉节点PD Odd和偶下拉节点PD Even；

所述第二下拉控制单元11包括：

奇下拉控制单元，电性连接所述上拉节点PU和奇下拉节点PD Odd；

偶下拉控制单元，电性连接所述上拉节点PU和偶下拉节点PD Even；

所述奇下拉控制单元与偶下拉控制单元结构相同，用于在当前GOA驱动单元的扫描时钟信号到来后，控制各自电性连接的奇下拉节点或偶下拉节点为低电平状态；还用于在相邻两帧图像扫描周期内，当所述扫描时钟信号消失一个脉冲时长后，交替控制各自电性连接的奇下拉节点或偶下拉节点为高电平状态。

所述奇下拉控制单元包括：

第二晶体管M2，其栅极和漏极皆与奇可变电平电源VDD Odd相连，源极与所述奇下拉节点PD Odd相连；

第三晶体管M7，其栅极与所述上拉节点PU相连，源极与所述奇下拉节点PD Odd相连，漏极与低电平参考信号源LVGL相连；

第四晶体管M4，其栅极与所述奇下拉节点PD Odd相连，漏极与所述低电平参考信号源LVGL相连，源极与所述上拉节点PU相连；

第五晶体管M8，其栅极与启动电压输入端相连，漏极与所述低电平参考信号源LVGL相连，源极与所述奇下拉节点PD Odd相连；

所述奇可变电平电源VDD Odd，在正常工作阶段时在相邻两帧图像扫描周期内的电平状态相反（例如，若在当前帧图像扫描周期内为高电平状态，则在下一帧内为低电平状态）；在AGO阶段时为常低电平状态。

所述偶下拉控制单元包括：

第六晶体管M2’，其栅极和漏极皆与偶可变电平电源VDD Even相连，源极与所述偶下拉节点PD Even相连；

第七晶体管M7’，其栅极与所述上拉节点PU相连，源极与所述偶下拉节点PD Even相连，漏极与低电平参考信号源LVGL相连；

第八晶体管M4’，其栅极与所述偶下拉节点PD Even相连，漏极与所述低电平参考信号源LVGL相连，源极与所述上拉节点PU相连；

第九晶体管M8’，其栅极与所述启动电压输入端相连，漏极与所述低电平参考信号源LVGL相连，源极与所述偶下拉节点PD Even相连；

所述偶可变电平电源VDD Even，在正常工作阶段时的电平状态与所述奇可变电平电源VDD Odd的电平状态相反（例如，若奇可变电平电源VDD Odd为高电平状态，则VDD Even为低电平状态；若奇可变电平电源VDD Odd为低电平状态，则VDD Even为高电平状态）；在AGO阶段时为常低电平状态。

参见图2，在具体实践中，所述下拉控制单元中还可以设置一个复位晶体管M20。复位晶体管M20的栅极受控于复位信号TRST，当复位信号TRST到来时，复位晶体管M20将低电平参考信号传输至上拉节点PU，以使上拉节点PU保持低电平状态。

所述GOA驱动单元1，其下拉节点上电性连接有下拉输出单元12，包括：

第十晶体管M14，其栅极与所述奇下拉节点PD Odd相连，漏极与低电平参考信号源VGL相连，源极与扫描输出端Gout N相连；

第十一晶体管M14’，其栅极与所述偶下拉节点PD Even相连，漏极与低电平参考信号源VGL相连，源极与所述扫描输出端Gout N相连。

可以理解的是，本实施例提供的技术方案，奇下拉控制单元与偶下拉控制单元在当前GOA驱动单元的扫描时钟信号（包括正常工作阶段的脉冲扫描时钟信号和AGO阶段时的常高电平扫描时钟信号）到来后，控制各自电性连接的奇下拉节点PD Odd或偶下拉节点PDEven为低电平状态，可以保证下拉输出单元截止，不影响扫描输出端输出的行扫描驱动信号的电平状态。

奇下拉控制单元与偶下拉控制单元在相邻两帧图像扫描周期内，例如在第一帧图像扫描周期内，当所述扫描时钟信号消失一个脉冲时长后，由于奇可变电平电源VDD Odd为常高电平状态，晶体管M2导通，晶体管M2控制奇下拉节点PD Odd为高电平状态，下拉输出单元的晶体管M14导通，进一步拉低扫描输出端输出的行扫描驱动信号，保证了电路的稳定性；

在第二帧图像扫描周期内，当所述扫描时钟信号消失一个脉冲时长后，由于偶可变电平电源VDD Even为常高电平状态，晶体管M2’导通，晶体管M2’控制偶下拉节点PD Even为高电平状态，下拉输出单元的晶体管M14’导通，进一步拉低扫描输出端输出的行扫描驱动信号，保证了电路的稳定性。

可以理解的是，奇下拉控制单元与偶下拉控制单元的设置，是为了使下拉输出单元的第十晶体管M14和第十一晶体管M14’交替导通，防止晶体管M14或晶体管M14’长期处于栅极高电位的压力下而性能失效。

例如，第一帧图像扫描期周期内通过晶体管M2的导通控制奇下拉节点PD Odd为高电平状态，进而控制晶体管M14导通；第二帧图像扫描期周期内通过晶体管M2’的导通控制偶下拉节点PD Even为高电平状态，进而控制晶体管M14’导通....如此交替轮流。

另外，奇可变电平电源VDD Odd，在正常工作阶段时若在当前帧图像扫描周期内为高电平状态，则在下一帧图像扫描周期内为低电平状态；偶可变电平电源PD Even，在正常工作阶段时的电平状态与所述奇可变电平电源VDD Odd的电平状态相反。这样设计的目的也是为了保证在相邻两帧图像扫描周期内，奇下拉控制单元和偶下拉控制单元交替控制各自电性连接的奇下拉节点PD Odd或偶下拉节点PD Even为高电平状态。

奇可变电平电源VDD Odd，在正常工作阶段的第一帧图像扫描周期内时输出常高电平信号，在栅线全开的AGO阶段时输出常低电平信号，是为了保证在栅线全开的AGO阶段时，奇下拉节点PD Odd不存在分压，为低电平状态，更好地维持M14的截止状态，进一步确保Gout 1输出常高的行扫描驱动信号。

偶可变电源VDD Even，在正常工作阶段的第二帧图像扫描周期内时输出常高电平信号，在栅线全开的AGO阶段时输出常低电平信号，是为了保证在栅线全开的AGO阶段时，偶下拉节点PD Even不存在分压，为低电平状态，更好地维持M14’的截止状态，进一步确保Gout 1输出常高的行扫描驱动信号。

所述GOA驱动单元，其上拉节点PU上电性连接有上拉控制单元13，包括：

第十二晶体管M1，其栅极和漏极皆与启动电压输入端Input相连，源极与所述上拉节点PU相连。

所述GOA驱动单元，其上拉节点PU上还电性连接有上拉输出单元14，包括：

第十三晶体管M3，其栅极与所述上拉节点PU相连，漏极与第一时钟信号输入端CLKn相连，源极与扫描输出端Gout N相连；

第一电容C1，连接在所述第十三晶体管M3的栅极和源极之间。

需要说明的是，所述启动电压输入端Input即为GOA驱动单元的驱动使能端EN（参见图4），启动电压输入端Input用于接受启动电压，以触发当前GOA驱动单元处于工作状态。

可以理解的是，基于改进后的GOA驱动单元，正常工作阶段时电路时序信号无需改变，在栅线全开的AGO阶段，单独调整电路时序信号，即可以输出常高的行扫描驱动信号。

参见图2所示的电路原理图及图3A~3B所示的电路信号时序图，现以阵列基板上左侧的第一个GOA驱动单元GOA1为例，对本实施例提供的这种扫描驱动电路，具体工作原理解释说明如下：

1、在正常工作阶段：

所有的时钟信号CK1、CK3、CK5幅值和频率相同，差异仅在于脉冲起始时间不同。其中，CK1为GOA1的扫描时钟信号，脉冲时长为2H；CK3为GOA3的扫描时钟信号，比CK1延迟2H；CK5为GOA5的扫描时钟信号，比CK3延迟2H。所述H为一个单位时间长度，例如，1H可以为8微秒（μs），当然，1H可以依据图像显示的实际需求进行设定，并不以此为限。

对于阵列基板上左侧的第一个GOA驱动单元GOA1，其启动电压为STV_L，在第一帧图像扫描期周期内：

在启动电压到来后的t1时间段，晶体管M1导通，晶体管M1将启动电压传输给上拉节点PU，以控制上拉节点PU为高电平状态，与此同时，电容C1迅速充满电后，维持上拉节点PU的高电平状态；此时，晶体管M3 导通，但由于驱动单元GOA1的扫描时钟信号CK1未到来，此时扫描输出端Gout 1无输出信号。

在t1时间段，第二下拉控制单元的晶体管M8和M8’导通，奇下拉节点PD Odd和偶下拉节点PD Even皆为低电平状态；晶体管M2和M7 导通，组成反相器，进一步维持奇下拉节点PD Odd的低电平状态；晶体管M7’导通，进一步维持偶下拉节点PD Even的低电平状态；晶体管M14和M14’截止，下拉输出单元不工作。

在t1时间段，驱动单元GOA1处于启动状态。

在扫描时钟信号CK1到来后的t2时间段，由于第一电容C1的储能作用，会继续维持上拉节点PU的高电平状态，晶体管M3保持导通状态，晶体管M3将扫描时钟信号CK1的高电平状态传输至扫描输出端Gout 1，扫描输出端Gout 1输出高电平状态的行扫描驱动信号；

在t2时间段，晶体管M8和M8’截止，晶体管M2和M7 导通，晶体管M2和M7组成反相器，维持奇下拉节点PD Odd的低电平状态；晶体管M7’导通，维持偶下拉节点PD Even的低电平状态；晶体管M14和M14’截止，下拉输出单元不工作。

在扫描时钟信号CK1消失后的t3时间段，由于第一电容C1的储能作用，会继续维持上拉节点PU的高电平状态，晶体管M3保持导通状态，晶体管M3将扫描时钟信号CK1的低电平状态传输至扫描输出端Gout 1，将t2时间段输出的高电平状态的行扫描驱动信号拉低为低电平状态。

在t3时间段，第二下拉控制单元中晶体管M2和M7 导通，组成反相器，进一步维持奇下拉节点PD Odd的低电平状态；晶体管M7’导通，继续维持偶下拉节点PD Even的低电平状态；晶体管M14和M14’截止，下拉输出单元不工作。

在扫描时钟信号CK5到来后的t4时间段，晶体管M15导通，晶体管M15将扫描时钟信号CK1的低电平状态传输至上拉节点PU，将上拉节点PU拉低为低电平状态，确保晶体管M3截止，直至下一个启动电压的脉冲信号到来。

在第二帧图像扫描期周期内，驱动单元GOA1的工作原理与在第一帧图像扫描期周期内相同，区别仅在于：

1、第一帧图像扫描期周期内，当扫描时钟信号CK1到来后，奇可变电平电源VDDOdd为高电平状态，通过晶体管M2和M7组成反相器，控制奇下拉节点PD Odd为低电平状态；通过晶体管M7’导通，控制偶下拉节点PD Even为低电平状态；当扫描时钟信号CK1消失一个脉冲时长后（对应图3A和图3B的扫描时钟信号CK5到来后），由于奇可变电平电源VDD Odd为常高电平状态，晶体管M2导通，晶体管M2控制奇下拉节点PD Odd为高电平状态，下拉输出单元的晶体管M14导通，进一步拉低扫描输出端输出的行扫描驱动信号，保证了电路的稳定性；

2、第二帧图像扫描期周期内，当扫描时钟信号CK1到来后，偶可变电平电源VDDEven为高电平状态，晶体管M2’和M7’组成反相器，控制偶下拉节点PD Even为低电平状态；通过晶体管M7导通，控制奇下拉节点PD Odd为低电平状态；当扫描时钟信号CK1消失一个脉冲时长后，由于偶可变电平电源VDD Even为常高电平状态，晶体管M2’导通，晶体管M2’控制偶下拉节点PD Even为高电平状态，下拉输出单元的晶体管M14’导通，进一步拉低扫描输出端输出的行扫描驱动信号，保证了电路的稳定性。

基于此，驱动单元GOA1在第二帧图像扫描期周期内的工作原理不再赘述。

2、在栅线全开的AGO阶段：

启动电压STV_L、时钟信号CK1、CK3、CK5皆为常高电平信号，晶体管M15处于导通状态，上拉节点PU被维持在常高电平状态，晶体管M3导通，扫描输出端输出常高的行扫描驱动信号；

此时，奇可变电平电源VDD Odd和偶可变电平电源VDD Even输出常低电平信号，晶体管M2和M2’截止，晶体管M8和M8’导通，奇下拉节点PD Odd和偶下拉节点PD Even被维持在常低电平状态，下拉输出单元不工作。

需要说明的是，不论是在正常工作阶段，还是在栅线全开的AGO阶段，其他GOA驱动单元的工作过程与GOA1相同，区别仅在于：

1、对阵列基板AY左侧的GOA驱动单元，除GOA1的驱动电压是由STV_L提供外，其他GOA 驱动单元的启动电压，由当前GOA 驱动单元GOAN前一级的GOA驱动单元GOAN-2输出的行扫描驱动信号提供，例如，GOA3的启动电压由GOA1输出的行扫描驱动信号提供；

2、对阵列基板AY右侧的GOA驱动单元，除GOA2的驱动电压是由STV_R提供外，其他GOA 驱动单元的启动电压，由当前GOA 驱动单元GOAN前一级的GOA驱动单元GOAN-2输出的行扫描驱动信号提供，例如，GOA4的启动电压由GOA2输出的行扫描驱动信号提供。

基于此，其他GOA驱动单元在正常工作阶段及在栅线全开的AGO阶段的工作原理不再赘述。

本实施例提供的这种扫描驱动单元，通过将AGO驱动单元的下拉控制单元的晶体管M15的输入信号由低电平参考信号源提供，改为由扫描时钟信号CLKn提供，使得在AGO阶段时，晶体管M15始终保持导通状态，通过晶体管M15将CLKn的高电平状态传输至上拉节点PU，进一步维持上拉节点PU的常高电平状态，扫描输出端输出常高的行扫描驱动信号。

在具体实践中，若将本实施例提供的技术方案适用于对OLED显示器的扫描驱动，可与现有技术中支持AGO功能的EOA驱动单元配套使用，从而保证OLED显示器在黑屏唤醒时能够正常显示。

针对第二种技术方案，现结合实施二至实施例五详细阐述其实现方式：

实施例二：

图4是根据一示例性实施例示出的一种扫描驱动单元的电路原理图，如图4所示，该扫描驱动单元包括：

EOA驱动单元2，其上拉节点EPU和下拉节点EPD上电性连接有下拉控制单元21，所述下拉控制单元21用于在栅线全开的AGO阶段时，控制上拉节点EPU保持为常低电平状态，下拉节点EPD保持为常高电平状态，以使所述EOA驱动单元输出常低电平信号。

可以理解的是，本实施例提供的技术方案，对于EOA驱动单元，由于下拉控制单元11在栅线全开的AGO阶段时控制下拉节点EPD保持为常高电平状态，上拉节点EPU保持常低电平状态，使得与上拉节点EPU电性连接的上拉输出单元停止工作，与下拉节点EPD电性连接的下拉输出单元拉低输出端输出的发光控制信号，输出端输出常低的发光控制信号，解决了现有技术中因EOA驱动单元在AGO阶段时不能输出常低的发光控制信号而导致显示器无法正常显示的问题。

需要说明的是，本实施例提供的技术方案中仅对EOA驱动单元进行了改进，在具体实践中，若将本实施例提供的技术方案适用于对OLED显示器的扫描驱动，可与现有技术中支持AGO功能的GOA驱动单元配套使用，从而保证OLED显示器在黑屏唤醒时能够正常显示。

在具体实践中，EOA驱动单元的下拉控制单元21的实现方式是有多种的，图4所示的电路原理图给出了其中一种实现方式。

参见图4，所述下拉控制单元21包括：

第十四晶体管M12，其栅极与第三时钟信号输入端相连，漏极级联在一GOA驱动单元的扫描输出端GN，源极与所述下拉节点EPD电性连接；

第十五晶体管M9，其栅极与第四时钟信号输入端相连，漏极与所述第三时钟信号输入端相连，源极与所述下拉节点EPD电性连接；

第十六晶体管M6，其栅极与所述下拉节点EPD电性连接，漏极与低电平参考电源相连，源极与所述上拉节点EPU电性连接；

所述第三时钟信号输入端输入的第三时钟信号ECKBm（m≥1）为当前EOA驱动单元EOA N的控制时钟信号，所述GOA驱动单元GOA N输出的行扫描驱动信号Gout N为第五时钟信号；

在正常工作阶段时，所述第三时钟信号ECKBm的起始时间比第五时钟信号Gout N延迟四分之三个第五时钟信号Gout N的脉冲时长，终止时间和第五时钟信号Gout N相同；所述第四时钟信号相比第三时钟信号ECKBm延迟一个第三时钟信号ECKBm的脉冲时长；在栅线全开的AGO阶段时，所述第三时钟信号、第四时钟信号、第五时钟信号皆为常高电平信号。

可以理解的是，由于在栅线全开的AGO阶段时，第三时钟信号、第四时钟信号、第五时钟信号皆为常高电平信号，第十四晶体管M12和第十五晶体管M9导通，第十四晶体管M12和第十五晶体管M9皆将时钟信号的高电平传输给下拉节点EPD，从而控制下拉节点EPD保持常高电平状态。

由于下拉节点EPD保持常高电平状态，第十六晶体管M6导通，第十六晶体管M6将低电平参考信号传输给上拉节点EPU，从而控制上拉节点EPU保持常低电平状态。

可以理解的是，图4给出的下拉控制单元21的实现方式，只需要在现有EOA驱动单元的基础上，改变第十五晶体管M9源极的连接信号，其他电路部分无需改动，结构简单、操作容易，用户体验度好、满意度高。

本实施例之所以限定在正常工作阶段时第四时钟信号相比第三时钟信号ECKBm延迟一个第三时钟信号ECKBm的脉冲时长，是为了在第三时钟信号ECKBm（当前EOA驱动单元的控制时钟信号）到来后，控制第十五晶体管M9截止；在第三时钟信号消失后，控制第十五晶体管M9导通，第十五晶体管M9将第三时钟信号ECKBm的低电平传输给下拉节点EPD，以控制下拉节点EPD在第三时钟信号消失后维持低电平状态，这个时候输出端输出的发光控制信号维持在高电平状态，直至下一个第三时钟信号ECKBm到来。

由背景技术的图1可知，显示器的阵列基板AY上存在多个EOA驱动单元，一个GOA驱动单元GOA N，对应一个EOA驱动单元EOA N。

优选地，选取第四时钟信号由下一级的GOA驱动单元GOA N+2输出的行扫描驱动信号Gout N+2提供；第四时钟信号输入端为GOA N+2的扫描输出端G N+2；

所述下一级的GOA驱动单元，为与当前EOA驱动单元EOA N相对应的GOA驱动单元GOA N，其后面级联的第一级GOA驱动单元GOA N+2。

在具体实践中，EOA驱动单元的下拉输出单元22的实现方式是有多种的，图4所示的电路原理图给出了其中一种实现方式。

参见图4，所述EOA驱动单元，其下拉节点EPD上电性连接有下拉输出单元22，包括：

第十七晶体管M13，其栅极与所述下拉节点EPD相连，漏极与低电平参考电源相连，源极与所述输出端相连。

在具体实践中，EOA驱动单元的上拉控制单元23的实现方式是有多种的，图4所示的电路原理图给出了其中一种实现方式。

参见图4，所述EOA驱动单元，其上拉节点EPU上电性连接有上拉控制单元23，包括：

第十八晶体管M5，其栅极与漏极皆与当前EOA驱动单元的发光时钟信号输入端ECLKm相连，源极与所述上拉节点EPU相连；

在正常工作阶段，所述发光时钟信号输入端ECLKm输入的发光时钟信号ECKm与第四时钟信号GN+2相同；在栅线全开的AGO阶段时，所述发光时钟信号ECKm为常低电平信号。

在具体实践中，EOA驱动单元的上拉输出单元34的实现方式是有多种的，图4所示的电路原理图给出了其中一种实现方式。

参见图4，所述EOA驱动单元，其上拉节点EPU上电性连接有上拉输出单元24，包括：

第十九晶体管M11，其栅极与所述上拉节点EPU相连，漏极与高电平参考电源EVGH相连，源极与输出端相连；

第二十晶体管M10，其栅极与所述输出端相连，漏极与所述高电平参考电源相连，源极与所述上拉节点EPU相连；

第二电容C2，连接在所述第十九晶体管M11的栅极和第二十晶体管M10的栅极之间。

可以理解的是，基于改进后的EOA驱动单元，正常工作阶段时电路时序信号无需改变，在栅线全开的AGO阶段，单独调整电路时序信号，即可以输出常低的发光控制信号。

参见图4所示的电路原理图及图5所示的电路信号时序图，现以阵列基板上右侧的第一个EOA驱动单元EOA1为例，对本实施例提供的这种扫描驱动电路，具体工作原理解释说明如下：

1、在正常工作阶段：

ECK3为EOA1的发光时钟信号，脉冲时长为2H；ECKB3为EOA1的控制时钟信号；ECK3的脉冲时长为4H，ECKB3的脉冲时长为1H，ECK3相比ECKB3时延1H；阵列基板上左侧第一个GOA驱动单元GOA1输出的行扫描驱动信号为Gout 1，级联在GOA1后的下一级GOA驱动单元GOA3输出的行扫描驱动信号为Gout 3。

所述H为一个单位时间长度，例如，1H可以为8微秒（μs），当然，1H可以依据图像显示的实际需求进行设定，并不以此为限。

对于阵列基板上右侧的第一个EOA驱动单元EOA1，在第一帧图像扫描期周期内：

在控制时钟信号ECKB3到来后的t1时间段，晶体管M5、M11、M9截止，晶体管M12导通，晶体管M12将行扫描驱动信号Gout 1传输给下拉节点EPD，以控制下拉节点EPD为高电平状态；此时，晶体管M13导通，晶体管M13将低电平参考信号传输给输出端，拉低输出端输出的发光控制信号。

在控制时钟信号ECKB3消失但发光时钟信号ECK3到来后的t2时间段，行扫描驱动信号Gout 3为高电平状态，晶体管M12截止，晶体管M9导通，晶体管M9将控制时钟信号ECKB3的低电平传输给下拉节点EPD，以控制下拉节点EPD为低电平状态，下拉输出单元不工作；

ECK3到来后，晶体管M5导通，控制上拉节点EPU为高电平状态；晶体管 M11导通，输出端输出高电平的发光控制信号。

在t2时间段，第二电容C2保持充电状态。

在控制时钟信号ECKB3和发光时钟信号ECK3皆消失后的t3时间段，第二电容C2开始放电，除晶体管M10和M11导通外，其他晶体管截止，晶体管 M11将高电平参考信号传输至输出端作为发光控制信号输出。

输出端输出的发光控制信号Eout 1一直保持为高电平状态，直至下一个控制时钟信号ECKB3到来时，被拉低为低电平状态。

在第二帧图像扫描期周期内，EOA驱动单元的工作原理与在第一帧图像扫描期周期内相同，在此不再赘述。

2、在栅线全开的AGO阶段：

发光时钟信号ECK3为常低电平信号，控制时钟信号ECKB3为常高电平信号；行扫描驱动信号Gout 1和Gout 3为常高电平信号。

上拉节点EPU被维持在常低电平状态，下拉节点EPD被维持在常高电平状态，晶体管M13导通，拉低输出端输出的发光控制信号，输出端输出常低的发光控制信号Eout 1。

需要说明的是，不论是在正常工作阶段，还是在栅线全开的AGO阶段，其他EOA驱动单元的工作过程与EOA1相同，在此不再赘述。

本实施例提供的技术方案，通过将下拉控制单元的输入信号由低电平参考信号源EVGL提供，改为由自身的控制时钟信号ECKBm提供，使得在AGO阶段时下拉节点保持和控制时钟信号相同的常高电平状态，始终拉低输出端输出的发光控制信号，输出端输出常低的发光控制信号。

在具体实践中，若将本实施例提供的技术方案适用于对OLED显示器的扫描驱动，可与现有技术中支持AGO功能的GOA驱动单元配套使用，从而保证OLED显示器在黑屏唤醒时能够正常显示。

实施例三：

根据一示例性实施例示出的一种扫描驱动电路，包括：

多个上述的扫描驱动单元。

可以理解的是，本实施例提供的技术方案，由于改进后的扫描驱动单元可以在栅线全开的AGO阶段时输出常低的发光控制信号，若将本实施例提供的技术方案适用于对OLED显示器的扫描驱动，与现有技术中支持AGO功能的GOA驱动单元配套使用，从而保证显示器在黑屏唤醒时能够正常显示。

实施例四：

根据一示例性实施例示出的一种阵列基板，包括：

图像显示区与非图像显示区，所述图像显示区包括用于执行图像显示的像素阵列，所述非图像显示区包括上述的扫描驱动电路。

可以理解的是，本实施例提供的技术方案，由于改进后的扫描驱动电路可以在栅线全开的AGO阶段时输出常低的发光控制信号，若将本实施例提供的技术方案适用于对OLED显示器的扫描驱动，可与现有技术中支持AGO功能的GOA驱动单元配套使用，从而保证显示器在黑屏唤醒时能够正常显示。

实施例五：

根据一示例性实施例示出的一种显示器，包括：

上述的阵列基板。

需要说明的是，所述显示器包括但不限于：LCD显示器、LED显示器、OLED显示器等，所述显示器可以安装在各种电子设备中，例如，电视、平板电脑、笔记本电脑、智能冰箱、智能手机等。

可以理解的是，本实施例提供的技术方案，由于改进后的阵列基板可以在栅线全开的AGO阶段时输出常低的发光控制信号，若将本实施例提供的技术方案适用于对OLED显示器的扫描驱动，可与现有技术中支持AGO功能的GOA驱动单元配套使用，从而保证显示器在黑屏唤醒时能够正常显示。

针对第三种技术方案，现结合实施六至实施例九详细阐述其实现方式：

实施例六：

根据一示例性实施例示出的一种扫描驱动单元，该扫描驱动单元包括：

GOA驱动单元，其上拉节点和下拉节点上电性连接有下拉控制单元，所述下拉控制单元用于在栅线全开的AGO阶段时，控制上拉节点保持为常高电平状态，下拉节点保持为常低电平状态，以使所述GOA驱动单元输出常高电平信号；

EOA驱动单元，其上拉节点和下拉节点上电性连接有下拉控制单元，所述下拉控制单元用于在栅线全开的AGO阶段时，控制上拉节点保持为常低电平状态，下拉节点保持为常高电平状态，以使所述EOA驱动单元输出常低电平信号。

可以理解的是，本实施例提供的技术方案，对于GOA驱动单元，由于下拉控制单元在栅线全开的AGO阶段时控制上拉节点保持为常高电平状态，下拉节点保持常低电平状态，使得与下拉节点电性连接的下拉输出单元停止工作，与上拉节点电性连接的上拉输出单元输出常高的行扫描驱动信号，解决了现有技术中因GOA驱动单元在AGO阶段时不能输出常高的行扫描驱动信号而导致显示器无法正常显示的问题。

对于EOA驱动单元，由于下拉控制单元在栅线全开的AGO阶段时控制下拉节点保持为常高电平状态，上拉节点保持常低电平状态，使得与上拉节点电性连接的上拉输出单元停止工作，与下拉节点电性连接的下拉输出单元拉低输出端输出的发光控制信号，解决了现有技术中因EOA驱动单元在AGO阶段时不能输出常低的发光控制信号而导致显示器无法正常显示的问题。

在具体实践中，所述GOA驱动单元可以采用图2所示的电路结构，图3A和图3B所示的电路时序信号；所述EOA驱动单元可以采用图4所示的电路结构，图5所示的电路时序信号。所述GOA驱动单元的工作原理可以参见前文实施例一所述，所述EOA驱动单元的工作原理可以参见前文实施例五所述，在此不再赘述。

在具体实践中，所述EOA驱动单元连接在所述GOA驱动单元的扫描输出端，一个GOA驱动单元GOA N对应一个EOA驱动单元EOA N。所述EOA驱动单元输出的发光控制信号与GOA驱动单元输出的行扫描驱动信号一起为阵列基板的图像显示区提供驱动信号。

实施例七：

根据一示例性实施例示出的一种扫描驱动电路，包括：

多个上述的扫描驱动单元；

对任一扫描驱动单元，其EOA驱动单元连接在GOA驱动单元的扫描输出端；多个所述GOA驱动单元相互级联。

可以理解的是，本实施例提供的技术方案，由于改进后的扫描驱动单元可以在栅线全开的AGO阶段时输出常高的行扫描驱动信号及常低的发光控制信号，若将本实施例提供的技术方案适用于对OLED显示器的扫描驱动，则可以保证显示器在黑屏唤醒时能够正常显示。

实施例八：

根据一示例性实施例示出的一种阵列基板，包括：

图像显示区与非图像显示区，所述图像显示区包括用于执行图像显示的像素阵列，所述非图像显示区包括上述的扫描驱动电路。

可以理解的是，本实施例提供的技术方案，由于改进后的扫描驱动电路可以在栅线全开的AGO阶段时输出常高的行扫描驱动信号及常低的发光控制信号，若将本实施例提供的技术方案适用于对OLED显示器的扫描驱动，则可以保证显示器在黑屏唤醒时能够正常显示。

实施例九：

根据一示例性实施例示出的一种显示器，包括：

上述的阵列基板。

需要说明的是，所述显示器包括但不限于：LCD显示器、LED显示器、OLED显示器等，所述显示器可以安装在各种电子设备中，例如，电视、平板电脑、笔记本电脑、智能冰箱、智能手机等。

可以理解的是，本实施例提供的技术方案，由于改进后的阵列基板可以在栅线全开的AGO阶段时输出常高的行扫描驱动信号及常低的发光控制信号，若将本实施例提供的技术方案适用于对OLED显示器的扫描驱动，则可以保证显示器在黑屏唤醒时能够正常显示。

可以理解的是，上述各实施例中相同或相似部分可以相互参考，在一些实施例中未详细说明的内容可以参见其他实施例中相同或相似的内容。

需要说明的是，在本发明的描述中，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性。此外，在本发明的描述中，除非另有说明，“多个”的含义是指至少两个。

流程图中或在此以其他方式描述的任何过程或方法描述可以被理解为，表示包括一个或更多个用于实现特定逻辑功能或过程的步骤的可执行指令的代码的模块、片段或部分，并且本发明的优选实施方式的范围包括另外的实现，其中可以不按所示出或讨论的顺序，包括根据所涉及的功能按基本同时的方式或按相反的顺序，来执行功能，这应被本发明的实施例所属技术领域的技术人员所理解。

应当理解，本发明的各部分可以用硬件、软件、固件或它们的组合来实现。在上述实施方式中，多个步骤或方法可以用存储在存储器中且由合适的指令执行系统执行的软件或固件来实现。例如，如果用硬件来实现，和在另一实施方式中一样，可用本领域公知的下列技术中的任一项或他们的组合来实现：具有用于对数据信号实现逻辑功能的逻辑门电路的离散逻辑电路，具有合适的组合逻辑门电路的专用集成电路，可编程门阵列（PGA），现场可编程门阵列（FPGA）等。

本技术领域的普通技术人员可以理解实现上述实施例方法携带的全部或部分步骤是可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，该程序在执行时，包括方法实施例的步骤之一或其组合。

此外，在本发明各个实施例中的各功能单元可以集成在一个处理模块中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。所述集成的模块如果以软件功能模块的形式实现并作为独立的产品销售或使用时，也可以存储在一个计算机可读取存储介质中。

上述提到的存储介质可以是只读存储器，磁盘或光盘等。

在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (18)

1.一种扫描驱动单元，其特征在于，包括：

EOA驱动单元，其上拉节点和下拉节点上电性连接有下拉控制单元，所述下拉控制单元用于在栅线全开的AGO阶段时，控制所述上拉节点保持为常低电平状态，所述下拉节点保持为常高电平状态，以使所述EOA驱动单元输出常低电平信号；

所述EOA驱动单元，其下拉控制单元包括：

第十四晶体管，其栅极与第三时钟信号输入端相连，漏极级联在一GOA驱动单元的扫描输出端，源极与所述下拉节点电性连接；

第十五晶体管，其栅极与第四时钟信号输入端相连，漏极与所述第三时钟信号输入端相连，源极与所述下拉节点电性连接；

第十六晶体管，其栅极与所述下拉节点电性连接，漏极与低电平参考电源相连，源极与所述上拉节点电性连接；

所述第三时钟信号输入端输入的第三时钟信号为当前EOA驱动单元的控制时钟信号，所述GOA驱动单元输出的行扫描驱动信号为第五时钟信号；

在正常工作阶段时，所述第三时钟信号的起始时间比第五时钟信号的起始时间延迟四分之三个第五时钟信号的脉冲时长，终止时间和第五时钟信号的终止时间相同；所述第四时钟信号输入端输入的第四时钟信号相比第三时钟信号延迟一个第三时钟信号的脉冲时长；在栅线全开的AGO阶段时，所述第三时钟信号、第四时钟信号、第五时钟信号皆为常高电平信号。

2.根据权利要求1所述的扫描驱动单元，其特征在于，

所述第四时钟信号为下一级的GOA驱动单元输出的行扫描驱动信号；

所述下一级的GOA驱动单元，为与当前EOA驱动单元相对应的GOA驱动单元，其后面级联的第一级GOA驱动单元。

3.根据权利要求1所述的扫描驱动单元，其特征在于，所述EOA驱动单元，其下拉节点上电性连接有下拉输出单元，包括：

第十七晶体管，其栅极与所述下拉节点相连，漏极与低电平参考电源相连，源极与所述输出端相连。

4.根据权利要求1所述的扫描驱动单元，其特征在于，所述EOA驱动单元，其上拉节点上电性连接有上拉控制单元，包括：

第十八晶体管，其栅极与漏极皆与当前EOA驱动单元的发光时钟信号输入端相连，源极与所述上拉节点相连；

在正常工作阶段，所述发光时钟信号输入端输入的发光时钟信号与第四时钟信号相同；在栅线全开的AGO阶段，所述发光时钟信号为常低电平信号。

5.根据权利要求4所述的扫描驱动单元，其特征在于，所述EOA驱动单元，其上拉节点上电性连接有上拉输出单元，包括：

第十九晶体管，其栅极与所述上拉节点相连，漏极与高电平参考电源相连，源极与输出端相连；

第二十晶体管，其栅极与所述输出端相连，漏极与所述高电平参考电源相连，源极与所述上拉节点相连；

第二电容，连接在所述第十九晶体管的栅极和第二十晶体管的栅极之间。

6.一种扫描驱动电路，其特征在于，包括：

多个如权利要求1~5任一项所述的扫描驱动单元。

7.根据权利要求6所述的扫描驱动电路，其特征在于，所述扫描驱动单元，还包括：

GOA驱动单元，其上拉节点和下拉节点上电性连接有下拉控制单元，所述下拉控制单元用于在栅线全开的AGO阶段时，控制所述上拉节点保持为常高电平状态，所述下拉节点保持为常低电平状态，以使所述GOA驱动单元输出高电平信号。

8.根据权利要求7所述的扫描驱动电路，其特征在于，所述GOA驱动单元，其下拉控制单元包括：

第一下拉控制单元，用于在栅线全开的AGO阶段时，控制上拉节点保持为常高电平状态；

第二下拉控制单元，用于在栅线全开的AGO阶段时，控制下拉节点保持为常低电平状态。

9.根据权利要求8所述的扫描驱动电路，其特征在于，所述第一下拉控制单元，包括：第一晶体管；

所述第一晶体管的栅极与第二时钟信号输入端相连，漏极与第一时钟信号输入端相连，源极与所述上拉节点电性连接；

所述第一时钟信号输入端输入的第一时钟信号为当前GOA驱动单元的扫描时钟信号；在正常工作阶段时，所述第二时钟信号输入端输入的第二时钟信号相比第一时钟信号延迟第一预设时长；在栅线全开的AGO阶段时，所述第二时钟信号与第一时钟信号皆为常高电平信号；

所述第一预设时长大于等于所述第一时钟信号的脉冲时长。

10.根据权利要求9所述的扫描驱动电路，其特征在于，

所述第二时钟信号为下两级的GOA驱动单元的扫描时钟信号；

所述下两级的GOA驱动单元，为级联在当前GOA驱动单元后面的第二级GOA驱动单元。

11.根据权利要求8所述的扫描驱动电路，其特征在于，

所述下拉节点包括：奇下拉节点和偶下拉节点；

所述第二下拉控制单元包括：

奇下拉控制单元，电性连接所述上拉节点和奇下拉节点；

偶下拉控制单元，电性连接所述上拉节点和偶下拉节点；

所述奇下拉控制单元与偶下拉控制单元结构相同，用于在当前GOA驱动单元的扫描时钟信号到来后，控制各自电性连接的奇下拉节点或偶下拉节点为低电平状态；

还用于在相邻两帧图像扫描周期内，当所述扫描时钟信号消失一个脉冲时长后，交替控制各自电性连接的奇下拉节点或偶下拉节点为高电平状态。

12.根据权利要求11所述的扫描驱动电路，其特征在于，所述奇下拉控制单元包括：

第二晶体管，其栅极和漏极皆与奇可变电平电源相连，源极与所述奇下拉节点相连；

第三晶体管，其栅极与所述上拉节点相连，源极与所述奇下拉节点相连，漏极与低电平参考信号源相连；

第四晶体管，其栅极与所述奇下拉节点相连，漏极与所述低电平参考信号源相连，源极与所述上拉节点相连；

第五晶体管，其栅极与启动电压输入端相连，漏极与所述低电平参考信号源相连，源极与所述奇下拉节点相连；

所述奇可变电平电源，在正常工作阶段时在相邻两帧图像扫描周期内的电平状态相反；在AGO阶段时为常低电平状态。

13.根据权利要求12所述的扫描驱动电路，其特征在于，所述偶下拉控制单元包括：

第六晶体管，其栅极和漏极皆与偶可变电平电源相连，源极与所述偶下拉节点相连；

第七晶体管，其栅极与所述上拉节点相连，源极与所述偶下拉节点相连，漏极与低电平参考信号源相连；

第八晶体管，其栅极与所述偶下拉节点相连，漏极与所述低电平参考信号源相连，源极与所述上拉节点相连；

第九晶体管，其栅极与所述启动电压输入端相连，漏极与所述低电平参考信号源相连，源极与所述偶下拉节点相连；

所述偶可变电平电源，在正常工作阶段时的电平状态与所述奇可变电平电源的电平状态相反；在AGO阶段时为常低电平状态。

14.根据权利要求11所述的扫描驱动电路，其特征在于，所述GOA驱动单元，其下拉节点上电性连接有下拉输出单元，包括：

第十晶体管，其栅极与所述奇下拉节点相连，漏极与低电平参考信号源相连，源极与扫描输出端相连；

第十一晶体管，其栅极与所述偶下拉节点相连，漏极与低电平参考信号源相连，源极与所述扫描输出端相连。

15.根据权利要求12所述的扫描驱动电路，其特征在于，所述GOA驱动单元，其上拉节点上电性连接有上拉控制单元，包括：

第十二晶体管，其栅极和漏极皆与所述启动电压输入端相连，源极与所述上拉节点相连。

16.根据权利要求15所述的扫描驱动电路，其特征在于，所述GOA驱动单元，其上拉节点上还电性连接有上拉输出单元，包括：

第十三晶体管，其栅极与所述上拉节点相连，漏极与第一时钟信号输入端相连，源极与扫描输出端相连；

第一电容，连接在所述第十三晶体管的栅极和源极之间。

17.一种阵列基板，其特征在于，包括：

图像显示区与非图像显示区，所述图像显示区包括用于执行图像显示的像素阵列，所述非图像显示区包括权利要求6~16任一项所述的扫描驱动电路。

18.一种显示器，其特征在于，包括：

如权利要求17所述的阵列基板。

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