JP2004260064A - マルチプレクサセルのレイアウト構造 - Google Patents
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Abstract
【課題】４入力マルチプレクサ・インバータが持つ１チップレイアウト時のＭＥＴＡＬ２層の配線トラックを増加させるマルチプレクサセルのレイアウト構造を提供する。
【解決手段】マルチプレクサセルのレイアウト構造は、ＰチャネルトランジスタとＮチャネルトランジスタから構成されるセル列を上下２列に並べたプリミティブセルのレイアウト構造であって、トランスファーゲートを構成する複数のトランジスタをセル列の上側と下側に配置し、配置した複数のトランジスタの出力端子を上下のセル列間をまたいでＭＥＴＡＬ２配線で上下に接続した。
【選択図】 図１
【解決手段】マルチプレクサセルのレイアウト構造は、ＰチャネルトランジスタとＮチャネルトランジスタから構成されるセル列を上下２列に並べたプリミティブセルのレイアウト構造であって、トランスファーゲートを構成する複数のトランジスタをセル列の上側と下側に配置し、配置した複数のトランジスタの出力端子を上下のセル列間をまたいでＭＥＴＡＬ２配線で上下に接続した。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、マルチプレクサセルのレイアウト構造に関し、特に、ＰチャネルトランジスタとＮチャネルトランジスタから構成されるセル列を上下２列に並べたプリミティブセルを有するマルチプレクサセルのレイアウト構造に関する。
【０００２】
【従来の技術】
近年、ＡＳＩＣで設計される半導体集積回路（以下、ＬＳＩという）が良く知られている。その中でも、ＰチャネルトランジスタとＮチャネルトランジスタから構成されるセル列が横一列に配置されたプリミティブセルのレイアウト構造を有するＬＳＩが知られている。
【０００３】
このようなＬＳＩは、例えば、特許文献１および特許文献２のそれぞれに開示されている。
【０００４】
一般的に、１チップのレイアウト設計をする際に利用するトランジスタレベルで描かれた小規模レイアウトブロックをプリミティブセル（又はプリミティブ・ブロック）と呼ぶことは、周知の事実である。
【０００５】
プリミティブセルは、インバータ、バッファー、ＮＡＮＤ、ＮＯＲ、マルチプレクサおよびフリップフロップ等の論理機能を有している。そして、インバータはインバータセルと、バッファーはバッファーセルと、ＮＡＮＤはＮＡＮＤセルと、ＮＯＲはＮＯＲセルと、マルチプレクサはマルチプレクサセルと、フリップフロップはフリップフロップセルとそれぞれ言われている。
【０００６】
また、プリミティブセルは、Ｐチャネルトランジスタ領域とＮチャネルトランジスタ領域を上下（又は左右）に隣接して配置し、複数のＰチャネルトランジスタと複数のＮチャネルトランジスタを横方向（又は縦方向）に並べたレイアウト形状をしている。マルチプレクサのプリミティブセルのレイアウト構造においても、ＰチャネルトランジスタとＮチャネルトランジスタが隣接し、一列に並んだセル列から構成されている。
【０００７】
図４は、４入力マルチプレクサ・インバータ回路を用いた従来のレイアウト構造におけるレイアウト対応の回路図である。
【０００８】
従来のマルチプレクサ回路のレイアウト構造は、上述のプリミティブセルを有している。そして、複数のトランスファーゲート出力、又はインバータ出力、又は其の両方を有するマルチプレクサ回路（４０１，４０２，４０３，４０４）上で、トランスファーゲートのトランジスタ（４０９−１，４０９−２，４０９−３，４０９−４）を１つのセル列４０６内に配置し、配置したトランジスタの出力端子（Ｎ０１）をポリシリコン層、ＭＥＴＡＬ１層、ＭＥＴＡＬ２層を用いて、１つセル列４０６内で接続するセルのレイアウト構造をとっている。
【０００９】
さらに、マルチプレクサのデコード回路４０５を出力端子（Ｎ０１）の右側に配置し、デコード回路の内部配線をポリシリコン層、ＭＥＴＡＬ１層、ＭＥＴＡＬ２層を用いて、１つのセル列４０６内で接続し、前記トランスファーゲート回路のトランジスタ出力を制御する信号配線を左右にポリシリコン層、ＭＥＴＡＬ１層、ＭＥＴＡＬ２層を用いて１つのセル列４０６内で接続する構造を特徴とするセルのレイアウト構造をとる。
【００１０】
図７に、図４に示す従来例の４入力マルチプレクサ・インバータが持つＭＥＴＡＬ２層配線トラック７０１を示す。図中の“×”は、セルが使用したＭＥＴＡＬ２層の配線トラック７０２を示しており、１チップのＭＥＴＡＬ２層の配線トラックとしては使用出来ないことを意味する。
【００１１】
また、従来のその他の例として、図９にトランスファーゲート２段構成型の４入力マルチプレクサの回路図を示す。トランスファーゲート２段構成型の４入力マルチプレクサ９００は、入力端子Ｈ０１からの信号を受ける１段目のトランスファーゲート９０９−１と、入力端子Ｈ０２からの信号を受ける１段目のトランスファーゲート９０９−２と、入力端子Ｈ０３からの信号を受ける１段目のトランスファーゲート９０９−３と、入力端子Ｈ０４からの信号を受ける１段目のトランスファーゲート９０９−１とで１段目のトランスファーゲートを備える。
【００１２】
さらに、トランスファーゲート２段構成型の４入力マルチプレクサ９００は、１段目のトランスファーゲート９０９−１の出力とトランスファーゲート９０９−２の出力とを受ける２段目のトランスファーゲート９０９−５と、１段目のトランスファーゲート９０９−３の出力とトランスファーゲート９０９−４の出力とを受ける２段目のトランスファーゲート９０９−６とで２段目のトランスファーゲートを備える。
【００１３】
そして、２段目のトランスファーゲート９０９−５の出力とトランスファーゲート９０９−６の出力とを受ける出力端子（Ｎ０１）を備える。
【００１４】
【特許文献１】
特開平７−７４２６０８号公報（段落０００４乃至０００８の記載）
【特許文献２】
特開平５−２５１６７１号公報（図３）
【００１５】
【発明が解決しようとする課題】
しかしながら、従来例のマルチプレクサ・インバータ回路のトランジスタが単列で横方向に配置される場合、セル内部のトランスファーゲート回路部分（４０１，４０２，４０３，４０４）は、図４に示すように、制御信号が４本、出力が１本の計５本の横方向の配線トラックがセル内配線のために必要となり、２−４デコーダ回路部分では８本の横方向の配線トラックがセル内配線のために必要となる。
【００１６】
一方、従来例のセルのレイアウト構造のポリシリコン層、ＭＥＴＡＬ１層の横方向配線トラックは、端子、電源配線等で削られるので、通常はあわせておよそ４本しかない。したがって、残った配線は縦方向が主軸であるＭＥＴＡＬ２層配線を横方向に配線することになる。
【００１７】
この横方向のＭＥＴＡＬ２層配線は、１チップのＭＥＴＡＬ２層配線チャネルの主軸である縦軸と交差することになり、ＭＥＴＡＬ２層の配線トラック７０２がおよそ３０本が使用される。その為に、１チップのＭＥＴＡＬ２層配線トラックが大幅に削減され１チップの配線性が大幅に低下する問題があった。
【００１８】
したがって、本発明は、４入力マルチプレクサ・インバータが持つ１チップレイアウト時のＭＥＴＡＬ２層の配線トラックを増加させるマルチプレクサセルのレイアウト構造を提供することにある。
【００１９】
【課題を解決するための手段】
本発明のマルチプレクサセルのレイアウト構造は、ＰチャネルトランジスタとＮチャネルトランジスタから構成されるセル列を上下２列に並べたプリミティブセルと、前記セル列を接続する複数層で構成されるの配線層と、前記プリミティブセルを用いて、複数のトランスファーゲートおよび複数のインバータのいずれか一方、又は其の両方を有するマルチプレクサセルのレイアウト構造において、前記トランスファーゲートを構成する複数のトランジスタを、前記セル列の上側と下側に配置し、配置した複数のトランジスタの出力端子を、前記上下のセル列間をまたいで、前記配線層のうちＭＥＴＡＬ２層配線で接続する構成である。
【００２０】
また、本発明のマルチプレクサセルのレイアウト構造は、デコード回路を有し、前記マルチプレクサのデコード回路を構成するトランジスタを、前記セル列の上側と下側に配置し、前記デコード回路の内部配線を上下のセル列間をまたいで、前記配線層のうち少なくともポリシリコン層を含む配線層で接続し、前記トランスファーゲート回路のトランジスタ出力を制御する制御信号配線を上下のセル列間をまたいで、前記配線層のうち少なくともポリシリコン層を含む配線層で接続することもできる。
【００２１】
またさらに、本発明のマルチプレクサセルのレイアウト構造は、前記マルチプレクサセルは、４入力マルチプレクサ・インバータで構成されるとすることもできる。
【００２２】
【発明の実施の形態】
本発明の特徴は、ＰチャネルトランジスタとＮチャネルトランジスタから構成されるセル列を上下２列に並べたプリミティブセルのレイアウト構造において、トランスファーゲートを構成する複数のトランジスタをセル列の上側と下側に配置し、配置した複数のトランジスタの出力端子を上下のセル列間をまたいでＭＥＴＡＬ２配線で上下に接続した構造をしている。
【００２３】
本セルのレイアウト構造をとることにより、トランスファーゲート出力側の配線長が短くなり回路遅延が小さくなるという効果と、本セルがセル内部で使用するＭＥＴＡＬ２層配線トラックが削減され、１チップレイアウト時のＭＥＴＡＬ２層の配線トラックを増加させる役目をはたす。従って、マルチプレクサ回路の動作スピード向上、配線性向上という効果を得られる。
【００２４】
以下、図面を参照して本発明のマルチプレクサセルのレイアウト構造の実施の形態について説明する。
【００２５】
図１は、本発明の４入力マルチプレクサ・インバータのレイアウト対応の回路図である。図２、図１１，図１２および図１３は、図１に示す４入力マルチプレクサ・インバータの平面配置図である。図３は、４入力マルチプレクサ・インバータの回路図である。図１０は、図２記載のセル列の構成図を示す。
【００２６】
マルチプレクサ・インバータとは、マルチプレクサの出力値が反転しているもので、出力反転以外は同じ論理であり、マルチプレクサ・インバータの最終段出力にインバータを追加すればマルチプレクサと同等の論理となる。
【００２７】
セル列１つ分の高さをシングルハイト、セル列２つ分の高さをダブルハイトと呼ぶ。考案したマルチプレクサセルのレイアウト構造を４入力マルチプレクサ・インバータセルに適応した実施例を説明する。
【００２８】
図１を参照すると、本発明の第１の実施の形態における４入力マルチプレクサ・インバータセルのレイアウト構造１００は、４個のトランスファーゲート（１０９−１，１０９−２，１０９−３，１０９−４）を含む４個の出力回路（１０１，１０２，１０３，１０４）を左右対称で並べ、上下対称に並べて配置する。すなわち、４個のトランスファーゲート（１０９−１，１０９−２，１０９−３，１０９−４）の中から２組（１０９−１，１０９−２）を左右対称で並べ、さらに、２組（１０９−１，１０９−２）を上下対称に並べ、２個のトランスファーゲート（１０９−３，１０９−４）とし、４個を配置する。
【００２９】
本発明の第１の実施の形態は、さらに、トランスファーゲートの出力端子（Ｎ０１）をセル列１０７とセル列１０６のセル列間をまたいでＭＥＴＡＬ２層の配線１０８として、上下に接続するセルのレイアウト構造である。
【００３０】
次に、本発明の第１の実施の形態について、具体的な配置である図２を参照して説明する。図２は、図１で示した４入力マルチプレクサ・インバータセルの模式的な平面配置図である。図２を参照すると、本発明の第１の実施の形態における４入力マルチプレクサ・インバータセルのプリミティブセルのレイアウト構造は、Ｎチャネルトランジスタ（Ｎ０１１乃至Ｎ０１５）から構成されるセル列２１１と、Ｐチャネルトランジスタ（Ｐ０１１乃至Ｐ０１５）から構成されるセル列２１２を上下２列に並べた構造である。
【００３１】
さらに、本発明の第１の実施の形態における４入力マルチプレクサ・インバータセルのプリミティブセルのレイアウト構造は、ＮチャネルトランジスタＮ０１１とＮチャネルトランジスタＮ０１５、ＮチャネルトランジスタＮ０１２とＮチャネルトランジスタＮ０１４のそれぞれを線分２０６を軸にして左右対称に配置している。また、ＮチャネルトランジスタＮ０１３を、それ自身が線分２０６を軸にして左右対称に配置している。
【００３２】
Ｐチャネルトランジスタについても同様な配置関係で、本発明の第１の実施の形態における４入力マルチプレクサ・インバータセルのプリミティブセルのレイアウト構造は、ＰチャネルトランジスタＰ０１１とＰチャネルトランジスタＰ０１５、ＰチャネルトランジスタＰ０１２とＰチャネルトランジスタＰ０１４のそれぞれを線分２０６を軸にして左右対称に配置している。また、ＰチャネルトランジスタＰ０１３を、それ自身が線分２０６を軸にして、左右対称に配置している。
【００３３】
すなわち、本発明の第１の実施の形態における４入力マルチプレクサ・インバータセルのプリミティブセルのレイアウト構造は、セル列２０５の領域に左右対称に配置されたＮチャネルトランジスタ（Ｎ０１１乃至Ｎ０１５）から構成されるセル列２１１と、Ｐチャネルトランジスタ（Ｐ０１１乃至Ｐ０１５）から構成されるセル列２１２を上下２列に並べた構造を具備する。
【００３４】
そして、さらに、プリミティブセルのレイアウト構造は、セル列２１１とセル列２１２とを、線分２０２を軸にして上下対称に、セル列２０４の領域にセル列２１４とセル列２１３とを配置し、ダブルハイトタイプの構成である。
【００３５】
そして、本発明の第１の実施の形態における４入力マルチプレクサ・インバータセルのプリミティブセルのレイアウト構造は、図１におけるトランスファーゲートの出力端子（Ｎ０１）をセル列２０５とセル列２０４のセル列間をまたいでＭＥＴＡＬ２層の配線２３１として、配線接続する。
【００３６】
なお、Ｎチャネルトランジスタ（Ｎ０１１乃至Ｎ０１５およびＮ０２１乃至Ｎ０２５）ならびにＰチャネルトランジスタ（Ｐ０１１乃至Ｐ０１５およびＰ０２１乃至Ｐ０２５）のポリシリコンで形成されるゲート電極には、トランジスタに付与した参照符号に対応した参照符号を付与している。例えば、Ｎチャネルトランジスタ（Ｎ０１１）であれば、ゲート電極（Ｇ０１１）と参照符号を付与している。
【００３７】
次に、図１１は、図３に示す本発明の第１の実施の形態における４入力マルチプレクサ・インバータセルの回路素子に対応した平面配置図を示す。
【００３８】
図３に記載の参照符号を付した回路素子が、図２に示す、Ｎチャネルトランジスタ（Ｎ０１１乃至Ｎ０１５）から構成されるセル列２１１と、Ｐチャネルトランジスタ（Ｐ０１１乃至Ｐ０１５）から構成されるセル列２１２と、セル列２０４の領域に左右対称に配置されたＮチャネルトランジスタ（Ｎ０２１乃至Ｎ０２５）から構成されるセル列２１４と、Ｐチャネルトランジスタ（Ｐ０２１乃至Ｐ０２５）から構成されるセル列２１３とに対応して配置される。
【００３９】
例えば、出力回路１０２について説明する。出力回路１０２のインバータ３１２は、ＮチャネルトランジスタＮ０１１とＰチャネルトランジスタＰ０１１とに割り当てられる。さらに、インバータ３１６は、ＮチャネルトランジスタＮ０１２とＰチャネルトランジスタＰ０１２とに割り当てられる。さらに、トランスファーゲート（１０９−２）を構成するＮチャネルトランジスタ３２３は、ＮチャネルトランジスタＮ０１３の左側トランジスタに割り当てられ、Ｐチャネルトランジスタ３２４は、ＰチャネルトランジスタＰ０１３の左側トランジスタに、割り当てられる。
【００４０】
同様に、出力回路１０１について説明する。出力回路１０１のインバータ３１１は、ＮチャネルトランジスタＮ０１５とＰチャネルトランジスタＰ０１５とに割り当てられる。さらに、インバータ３１５は、ＮチャネルトランジスタＮ０１４とＰチャネルトランジスタＰ０１４とに割り当てられる。さらに、トランスファーゲート（１０９−１）を構成するＮチャネルトランジスタ３２１は、ＮチャネルトランジスタＮ０１３の右側トランジスタに割り当てられ、Ｐチャネルトランジスタ３２２は、ＰチャネルトランジスタＰ０１３の右側トランジスタに、割り当てられる。
【００４１】
同様に、出力回路１０３は出力回路１０１を、出力回路１０４は出力回路１０１を、図２に示す直線２０２に関して対称に折り返す配置で、それぞれに対応するトランジスタが割り当てられる。
【００４２】
すなわち、出力回路１０４のインバータ３１４は、ＮチャネルトランジスタＮ０２１とＰチャネルトランジスタＰ０２１とに割り当てられる。さらに、インバータ３１８は、ＮチャネルトランジスタＮ０２２とＰチャネルトランジスタＰ０２２とに割り当てられる。さらに、トランスファーゲート（１０９−４）を構成するＮチャネルトランジスタ３２７は、ＮチャネルトランジスタＮ０２３の左側トランジスタに割り当てられ、Ｐチャネルトランジスタ３２８は、ＰチャネルトランジスタＰ０２３の左側トランジスタに、割り当てられる。
【００４３】
出力回路１０３のインバータ３１３は、ＮチャネルトランジスタＮ０２５とＰチャネルトランジスタＰ０２５とに割り当てられる。さらに、インバータ３１７は、ＮチャネルトランジスタＮ０２４とＰチャネルトランジスタＰ０２４とに割り当てられる。さらに、トランスファーゲート（１０９−３）を構成するＮチャネルトランジスタ３２５は、ＮチャネルトランジスタＮ０２３の右側トランジスタに割り当てられ、Ｐチャネルトランジスタ３２６は、ＰチャネルトランジスタＰ０２３の右側トランジスタに、割り当てられる。
【００４４】
次に、図１２および図１３は、本発明の第１の実施の形態における４入力マルチプレクサ・インバータセルのプリミティブセルのレイアウト構造のより詳細な平面配置図であり、出力回路１０２を代表例として、入力端子Ｈ０２から出力端子Ｎ０１の配線構造を示している。
【００４５】
図１２および図１３を参照して、本発明の第１の実施の形態における４入力マルチプレクサ・インバータセルのプリミティブセルのＭＥＴＡＬ１層配線の構造およびＭＥＴＡＬ２層配線の構造を説明する。
【００４６】
図１に示す、本発明の第１の実施の形態における４入力マルチプレクサ・インバータセルのプリミティブセルのレイアウト構造の配線１２１は、図１１、図１２および図１３に示すインバータ３１２を構成しているトランジスタＮ０１１とトランジスタＰ０１１のそれぞれのソースを接続し、トランスファーゲート（１０９−２）を構成するＮチャネルトランジスタ３２３を、ＮチャネルトランジスタＮ０１３の左側トランジスタに割り当て、Ｐチャネルトランジスタ３２４を、ＰチャネルトランジスタＰ０１３の左側トランジスタに割り当て、Ｎチャネルトランジスタ３２３とＰチャネルトランジスタ３２４のそれぞれのドレインに接続する。
【００４７】
そして、Ｎチャネルトランジスタ３２３とＰチャネルトランジスタ３２４のそれぞれのソースを接続し、出力配線２３１として配置する。出力配線２３１は、図１２および図１３に示すように、セル列２０５とセル列２０４をまたいでセル列間に配置される。
【００４８】
なお、ダブルハイトタイプの４入力マルチプレクサ・インバータセルにおけるセル列の構成は、図１０に概略平面図を示す。図１０に示すように、ダブルハイトタイプの４入力マルチプレクサ・インバータセルは、上側に配置したセル列１（１００７）と下側に配置したセル列２（１００６）は、Ｐチャネルウェル層１００１とＮチャネル拡散層１００２とゲートポリ層１００３とＮチャネルウェル層１００４とＰチャネル拡散層１００５からなる。上側セル列１（１００７）の中にあるＮチャネルウェル層１００４は、下側セル列１（１００６）の中にあるＮチャネルウェル層１００４と上下に接している。
【００４９】
図８に、本発明の実施の形態の４入力マルチプレクサ・インバータのＭＥＴＡＬ２層配線トラック８０２を示す。図中の“×”（８１０，８１１，８１２）は、セルが使用したＭＥＴＡＬ２層の配線トラック（８０２−１，８０２−２，８０２−３）を示しており、１チップのＭＥＴＡＬ２層の配線トラックとしては使用出来ないことを意味する。
【００５０】
すなわち、本発明は、出力回路（１０１，１０２，１０３，１０４）のトランジスタ出力同士の配線部分２３１では、接続する配線がＭＥＴＡＬ２層で縦方向となり、１チップのＭＥＴＡＬ２層配線の主軸と同じ向きになり、ＭＥＴＡＬ２層配線トラック（８０２−１）を１本使用する。
【００５１】
それ以外の内部回路部分のＭＥＴＡＬ２層配線は、トラック（８０２−２，８０２−３）の２本を使用するので、セル内で使用するＭＥＴＡＬ２層配線トラックはあわせて３本となる。
【００５２】
一方、図７に、従来例の４入力マルチプレクサ・インバータが持つＭＥＴＡＬ２層配線トラックを示す。図中の“×”は、セルが使用したＭＥＴＡＬ２層の配線トラックを示しており、１チップのＭＥＴＡＬ２層の配線トラックとしては使用出来ないことを意味する。従来例のマルチプレクサのレイアウトでは、ＭＥＴＡＬ２層配線が１本以上横方向に配線される必要がある為、ＭＥＴＡＬ２層配線トラックがおよそ３０本使用される。
【００５３】
この結果、ＭＥＴＡＬ２層の配線トラック使用数が、およそ３０本から３本へ減少することにより、１チップの使用可能配線トラックが増加し、配線性が大きく向上する。このことにより、セル内部の配線については、短く配線することができ、したがって、セル内部の配線遅延が小さくなる。
【００５４】
具体的には、図９の回路図で示した通常のトランスファー２段構成型の４入力マルチプレクサセルに対して、４４％（０．０８２０ｎＳ→０．０４６０ｎＳ Ｈ０１ Ｒｉｓｅ Ｎ０１ Ｆａｌｌ Ｔｒｆ ０．０１ｎｓ ＣＢ１２Ｍ Ｔｙｐｉｃａｌ ｃｏｎｄｉｔｉｏｎ）のスピードの向上がみられた。
【００５５】
本セルをＣＰＵコア（ＡＲＭ９）のバレルシフター回路に適応すると、論理合成時にスピードが１０％（０．６５３［ｎｓ］）向上するという結果を得た。
【００５６】
次に、本発明の第２の実施の形態における４入力マルチプレクサ・インバータセルのレイアウト構造として、図５に３入力マルチプレクサ・インバータのレイアウト対応の回路図を示す。本発明の第２の実施の形態における４入力マルチプレクサ・インバータセルのレイアウト構造は、出力回路１（５０１）、２（５０２）、３（５０３）の中に１個づつ存在するトランスファーゲートの出力端子がセル列１（５０５）、セル列２（５０６）のセル列間をまたいで上下方向に配線接続した端子５０７によって接続されている。
【００５７】
なお、本発明の第２の実施の形態における４入力マルチプレクサ・インバータセルのレイアウト構造としての具体的な平面配置については、本発明の第１の実施の形態における４入力マルチプレクサ・インバータセルのレイアウト構造と同じであるので、その詳細な説明は、省略する。
【００５８】
次に、本発明の第３の実施の形態における４入力マルチプレクサ・インバータセルのレイアウト構造として、図５に３入力マルチプレクサ・インバータのレイアウト対応の回路図を示す。図６にセル列が３段構成にとなる５入力マルチプレクサ・インバータのレイアウト対応の回路図を示す。
【００５９】
本発明の第３の実施の形態における４入力マルチプレクサ・インバータセルのレイアウト構造は、出力回路１（６０１）、２（６０２）、３（６０３）、４（６０４）、５（６０５）の中に各１個づつ存在するトランスファーゲートの出力端子がセル列１（６０７）、セル列２（６０８）、セル列３（６０９）のセル列間をまたいで上下方向に接続した端子６１０によって接続されている。
【００６０】
そして、本発明の第３の実施の形態における４入力マルチプレクサ・インバータセルのレイアウト構造としての具体的な平面配置については、本発明の第１の実施の形態における４入力マルチプレクサ・インバータセルのレイアウト構造と同じであるので、その詳細な説明は、省略する。
【００６１】
【発明の効果】
以上の説明のように、本発明は、出力回路のトランジスタ出力同士の配線部分では、接続する配線がＭＥＴＡＬ２層で縦方向となり、１チップのＭＥＴＡＬ２層配線の主軸と同じ向きになり、ＭＥＴＡＬ２層配線トラックを１本使用する。それ以外の内部回路部分のＭＥＴＡＬ２層配線はトラック２本使用するので、セル内で使用するＭＥＴＡＬ２層配線トラックはあわせて３本となる。
【００６２】
従来例のマルチプレクサのレイアウトでは、ＭＥＴＡＬ２層配線が１本以上横方向に配線される必要がある為、ＭＥＴＡＬ２層配線トラックがおよそ３０本使用される。よって、セルで使用するＭＥＴＡＬ２層配線トラックが従来例のおよそ３０本から３本へ減少し、１チップのＭＥＴＡＬ２層配線トラックが大幅に確保できるので、１チップの配線性が大きく向上する。図８に、本発明の実施例の４入力マルチプレクサ・インバータのＭＥＴＡＬ２層配線トラックを示す。図７に、従来例の４入力マルチプレクサ・インバータが持つＭＥＴＡＬ２層配線トラックを示す。図中の“×”はセルが使用したＭＥＴＡＬ２層の配線トラックを示しており、１チップのＭＥＴＡＬ２層の配線トラックとしては使用出来ないことを意味する。
【００６３】
マルチプレクサセルの内部にある出力回路のトランジスタに接続している配線長は、出力トランジスタが横一列に並ぶ場合よりも上下セル列に並べる場合の方が短くなり、配線容量が削減できるので、セル内部の配線遅延が小さくなる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のマルチプレクサセルの４入力マルチプレクサ・インバータのレイアウト対応の回路図である。
【図２】本発明の第１の実施の形態のマルチプレクサセルの４入力マルチプレクサ・インバータの平面配置図である。
【図３】本発明の第１の実施の形態のマルチプレクサセルの４入力マルチプレクサ・インバータの回路図である。
【図４】４入力マルチプレクサ・インバータ回路を用いた従来のレイアウト構造におけるレイアウト対応の回路図である。
【図５】本発明の第２の実施の形態のマルチプレクサセルの３入力マルチプレクサ・インバータのレイアウト対応の回路図である。
【図６】本発明の第３の実施の形態のマルチプレクサセルの５入力マルチプレクサ・インバータのレイアウト対応の回路図である。
【図７】従来の４入力マルチプレクサ・インバータのＭＥＴＡＬ２層配線トラック図である。
【図８】本発明の実施の形態の４入力マルチプレクサ・インバータのＭＥＴＡＬ２層配線トラック図である。
【図９】従来の他のトランスファーゲート２段構成の４入力マルチプレクサである。
【図１０】本発明の実施の形態のマルチプレクサセルのセル列の構成を示す図である。
【図１１】本発明の実施の形態のマルチプレクサセルのセル列の平面配置構成を示す図である。
【図１２】本発明の実施の形態のマルチプレクサセルのセル列の配線構成を示す平面図である。
【図１３】本発明の実施の形態のマルチプレクサセルのセル列の別の配線構成を示す平面図である。
【符号の説明】
１０１，４０１，５０１，６０１ 出力回路１
１０２，４０２，５０２，６０２ 出力回路２
１０３，４０３，５０３，６０３ 出力回路３
１０４，４０４，６０４ 出力回路４
１０５，２０２，３０１，４０５ ２−４デコーダ回路
１０６，２０４，５０５，６０７ セル列１
１０７，２０５，５０６，６０８ セル列２
１０８ トランスファーゲートの出力端子を上下方向に配線接続した端子
１０９ トランスファーゲート
２０１ インバータおよびトランスファーゲート回路
２０３ ＭＥＴＡＬ２層を用いて、セル列間をまたいで配線接続した端子
２０６ ダブルハイト
４０６ セル列
５０４ ２−３デコーダ回路
５０７ トランスファーゲートの出力端子を上下方向に配線接続した端子
６０５ 出力回路５
６０６ ３−５デコーダ回路
６０９ セル列３
６１０ トランスファーゲートの出力端子を上下方向に配線接続した端子
７０１，８０１ ＭＥＴＡＬ２層の配線トラック
７０２，８０２ セルが使用したＭＥＴＡＬ２層の配線トラック
１００１ Ｐチャネルウェル層
１００２ Ｎチャネル拡散層
１００３ ゲートポリ層
１００４ Ｎチャネルウェル層
１００５ Ｐチャネル拡散層
１００６ セル列１
１００７ セル列２
【発明の属する技術分野】
本発明は、マルチプレクサセルのレイアウト構造に関し、特に、ＰチャネルトランジスタとＮチャネルトランジスタから構成されるセル列を上下２列に並べたプリミティブセルを有するマルチプレクサセルのレイアウト構造に関する。
【０００２】
【従来の技術】
近年、ＡＳＩＣで設計される半導体集積回路（以下、ＬＳＩという）が良く知られている。その中でも、ＰチャネルトランジスタとＮチャネルトランジスタから構成されるセル列が横一列に配置されたプリミティブセルのレイアウト構造を有するＬＳＩが知られている。
【０００３】
このようなＬＳＩは、例えば、特許文献１および特許文献２のそれぞれに開示されている。
【０００４】
一般的に、１チップのレイアウト設計をする際に利用するトランジスタレベルで描かれた小規模レイアウトブロックをプリミティブセル（又はプリミティブ・ブロック）と呼ぶことは、周知の事実である。
【０００５】
プリミティブセルは、インバータ、バッファー、ＮＡＮＤ、ＮＯＲ、マルチプレクサおよびフリップフロップ等の論理機能を有している。そして、インバータはインバータセルと、バッファーはバッファーセルと、ＮＡＮＤはＮＡＮＤセルと、ＮＯＲはＮＯＲセルと、マルチプレクサはマルチプレクサセルと、フリップフロップはフリップフロップセルとそれぞれ言われている。
【０００６】
また、プリミティブセルは、Ｐチャネルトランジスタ領域とＮチャネルトランジスタ領域を上下（又は左右）に隣接して配置し、複数のＰチャネルトランジスタと複数のＮチャネルトランジスタを横方向（又は縦方向）に並べたレイアウト形状をしている。マルチプレクサのプリミティブセルのレイアウト構造においても、ＰチャネルトランジスタとＮチャネルトランジスタが隣接し、一列に並んだセル列から構成されている。
【０００７】
図４は、４入力マルチプレクサ・インバータ回路を用いた従来のレイアウト構造におけるレイアウト対応の回路図である。
【０００８】
従来のマルチプレクサ回路のレイアウト構造は、上述のプリミティブセルを有している。そして、複数のトランスファーゲート出力、又はインバータ出力、又は其の両方を有するマルチプレクサ回路（４０１，４０２，４０３，４０４）上で、トランスファーゲートのトランジスタ（４０９−１，４０９−２，４０９−３，４０９−４）を１つのセル列４０６内に配置し、配置したトランジスタの出力端子（Ｎ０１）をポリシリコン層、ＭＥＴＡＬ１層、ＭＥＴＡＬ２層を用いて、１つセル列４０６内で接続するセルのレイアウト構造をとっている。
【０００９】
さらに、マルチプレクサのデコード回路４０５を出力端子（Ｎ０１）の右側に配置し、デコード回路の内部配線をポリシリコン層、ＭＥＴＡＬ１層、ＭＥＴＡＬ２層を用いて、１つのセル列４０６内で接続し、前記トランスファーゲート回路のトランジスタ出力を制御する信号配線を左右にポリシリコン層、ＭＥＴＡＬ１層、ＭＥＴＡＬ２層を用いて１つのセル列４０６内で接続する構造を特徴とするセルのレイアウト構造をとる。
【００１０】
図７に、図４に示す従来例の４入力マルチプレクサ・インバータが持つＭＥＴＡＬ２層配線トラック７０１を示す。図中の“×”は、セルが使用したＭＥＴＡＬ２層の配線トラック７０２を示しており、１チップのＭＥＴＡＬ２層の配線トラックとしては使用出来ないことを意味する。
【００１１】
また、従来のその他の例として、図９にトランスファーゲート２段構成型の４入力マルチプレクサの回路図を示す。トランスファーゲート２段構成型の４入力マルチプレクサ９００は、入力端子Ｈ０１からの信号を受ける１段目のトランスファーゲート９０９−１と、入力端子Ｈ０２からの信号を受ける１段目のトランスファーゲート９０９−２と、入力端子Ｈ０３からの信号を受ける１段目のトランスファーゲート９０９−３と、入力端子Ｈ０４からの信号を受ける１段目のトランスファーゲート９０９−１とで１段目のトランスファーゲートを備える。
【００１２】
さらに、トランスファーゲート２段構成型の４入力マルチプレクサ９００は、１段目のトランスファーゲート９０９−１の出力とトランスファーゲート９０９−２の出力とを受ける２段目のトランスファーゲート９０９−５と、１段目のトランスファーゲート９０９−３の出力とトランスファーゲート９０９−４の出力とを受ける２段目のトランスファーゲート９０９−６とで２段目のトランスファーゲートを備える。
【００１３】
そして、２段目のトランスファーゲート９０９−５の出力とトランスファーゲート９０９−６の出力とを受ける出力端子（Ｎ０１）を備える。
【００１４】
【特許文献１】
特開平７−７４２６０８号公報（段落０００４乃至０００８の記載）
【特許文献２】
特開平５−２５１６７１号公報（図３）
【００１５】
【発明が解決しようとする課題】
しかしながら、従来例のマルチプレクサ・インバータ回路のトランジスタが単列で横方向に配置される場合、セル内部のトランスファーゲート回路部分（４０１，４０２，４０３，４０４）は、図４に示すように、制御信号が４本、出力が１本の計５本の横方向の配線トラックがセル内配線のために必要となり、２−４デコーダ回路部分では８本の横方向の配線トラックがセル内配線のために必要となる。
【００１６】
一方、従来例のセルのレイアウト構造のポリシリコン層、ＭＥＴＡＬ１層の横方向配線トラックは、端子、電源配線等で削られるので、通常はあわせておよそ４本しかない。したがって、残った配線は縦方向が主軸であるＭＥＴＡＬ２層配線を横方向に配線することになる。
【００１７】
この横方向のＭＥＴＡＬ２層配線は、１チップのＭＥＴＡＬ２層配線チャネルの主軸である縦軸と交差することになり、ＭＥＴＡＬ２層の配線トラック７０２がおよそ３０本が使用される。その為に、１チップのＭＥＴＡＬ２層配線トラックが大幅に削減され１チップの配線性が大幅に低下する問題があった。
【００１８】
したがって、本発明は、４入力マルチプレクサ・インバータが持つ１チップレイアウト時のＭＥＴＡＬ２層の配線トラックを増加させるマルチプレクサセルのレイアウト構造を提供することにある。
【００１９】
【課題を解決するための手段】
本発明のマルチプレクサセルのレイアウト構造は、ＰチャネルトランジスタとＮチャネルトランジスタから構成されるセル列を上下２列に並べたプリミティブセルと、前記セル列を接続する複数層で構成されるの配線層と、前記プリミティブセルを用いて、複数のトランスファーゲートおよび複数のインバータのいずれか一方、又は其の両方を有するマルチプレクサセルのレイアウト構造において、前記トランスファーゲートを構成する複数のトランジスタを、前記セル列の上側と下側に配置し、配置した複数のトランジスタの出力端子を、前記上下のセル列間をまたいで、前記配線層のうちＭＥＴＡＬ２層配線で接続する構成である。
【００２０】
また、本発明のマルチプレクサセルのレイアウト構造は、デコード回路を有し、前記マルチプレクサのデコード回路を構成するトランジスタを、前記セル列の上側と下側に配置し、前記デコード回路の内部配線を上下のセル列間をまたいで、前記配線層のうち少なくともポリシリコン層を含む配線層で接続し、前記トランスファーゲート回路のトランジスタ出力を制御する制御信号配線を上下のセル列間をまたいで、前記配線層のうち少なくともポリシリコン層を含む配線層で接続することもできる。
【００２１】
またさらに、本発明のマルチプレクサセルのレイアウト構造は、前記マルチプレクサセルは、４入力マルチプレクサ・インバータで構成されるとすることもできる。
【００２２】
【発明の実施の形態】
本発明の特徴は、ＰチャネルトランジスタとＮチャネルトランジスタから構成されるセル列を上下２列に並べたプリミティブセルのレイアウト構造において、トランスファーゲートを構成する複数のトランジスタをセル列の上側と下側に配置し、配置した複数のトランジスタの出力端子を上下のセル列間をまたいでＭＥＴＡＬ２配線で上下に接続した構造をしている。
【００２３】
本セルのレイアウト構造をとることにより、トランスファーゲート出力側の配線長が短くなり回路遅延が小さくなるという効果と、本セルがセル内部で使用するＭＥＴＡＬ２層配線トラックが削減され、１チップレイアウト時のＭＥＴＡＬ２層の配線トラックを増加させる役目をはたす。従って、マルチプレクサ回路の動作スピード向上、配線性向上という効果を得られる。
【００２４】
以下、図面を参照して本発明のマルチプレクサセルのレイアウト構造の実施の形態について説明する。
【００２５】
図１は、本発明の４入力マルチプレクサ・インバータのレイアウト対応の回路図である。図２、図１１，図１２および図１３は、図１に示す４入力マルチプレクサ・インバータの平面配置図である。図３は、４入力マルチプレクサ・インバータの回路図である。図１０は、図２記載のセル列の構成図を示す。
【００２６】
マルチプレクサ・インバータとは、マルチプレクサの出力値が反転しているもので、出力反転以外は同じ論理であり、マルチプレクサ・インバータの最終段出力にインバータを追加すればマルチプレクサと同等の論理となる。
【００２７】
セル列１つ分の高さをシングルハイト、セル列２つ分の高さをダブルハイトと呼ぶ。考案したマルチプレクサセルのレイアウト構造を４入力マルチプレクサ・インバータセルに適応した実施例を説明する。
【００２８】
図１を参照すると、本発明の第１の実施の形態における４入力マルチプレクサ・インバータセルのレイアウト構造１００は、４個のトランスファーゲート（１０９−１，１０９−２，１０９−３，１０９−４）を含む４個の出力回路（１０１，１０２，１０３，１０４）を左右対称で並べ、上下対称に並べて配置する。すなわち、４個のトランスファーゲート（１０９−１，１０９−２，１０９−３，１０９−４）の中から２組（１０９−１，１０９−２）を左右対称で並べ、さらに、２組（１０９−１，１０９−２）を上下対称に並べ、２個のトランスファーゲート（１０９−３，１０９−４）とし、４個を配置する。
【００２９】
本発明の第１の実施の形態は、さらに、トランスファーゲートの出力端子（Ｎ０１）をセル列１０７とセル列１０６のセル列間をまたいでＭＥＴＡＬ２層の配線１０８として、上下に接続するセルのレイアウト構造である。
【００３０】
次に、本発明の第１の実施の形態について、具体的な配置である図２を参照して説明する。図２は、図１で示した４入力マルチプレクサ・インバータセルの模式的な平面配置図である。図２を参照すると、本発明の第１の実施の形態における４入力マルチプレクサ・インバータセルのプリミティブセルのレイアウト構造は、Ｎチャネルトランジスタ（Ｎ０１１乃至Ｎ０１５）から構成されるセル列２１１と、Ｐチャネルトランジスタ（Ｐ０１１乃至Ｐ０１５）から構成されるセル列２１２を上下２列に並べた構造である。
【００３１】
さらに、本発明の第１の実施の形態における４入力マルチプレクサ・インバータセルのプリミティブセルのレイアウト構造は、ＮチャネルトランジスタＮ０１１とＮチャネルトランジスタＮ０１５、ＮチャネルトランジスタＮ０１２とＮチャネルトランジスタＮ０１４のそれぞれを線分２０６を軸にして左右対称に配置している。また、ＮチャネルトランジスタＮ０１３を、それ自身が線分２０６を軸にして左右対称に配置している。
【００３２】
Ｐチャネルトランジスタについても同様な配置関係で、本発明の第１の実施の形態における４入力マルチプレクサ・インバータセルのプリミティブセルのレイアウト構造は、ＰチャネルトランジスタＰ０１１とＰチャネルトランジスタＰ０１５、ＰチャネルトランジスタＰ０１２とＰチャネルトランジスタＰ０１４のそれぞれを線分２０６を軸にして左右対称に配置している。また、ＰチャネルトランジスタＰ０１３を、それ自身が線分２０６を軸にして、左右対称に配置している。
【００３３】
すなわち、本発明の第１の実施の形態における４入力マルチプレクサ・インバータセルのプリミティブセルのレイアウト構造は、セル列２０５の領域に左右対称に配置されたＮチャネルトランジスタ（Ｎ０１１乃至Ｎ０１５）から構成されるセル列２１１と、Ｐチャネルトランジスタ（Ｐ０１１乃至Ｐ０１５）から構成されるセル列２１２を上下２列に並べた構造を具備する。
【００３４】
そして、さらに、プリミティブセルのレイアウト構造は、セル列２１１とセル列２１２とを、線分２０２を軸にして上下対称に、セル列２０４の領域にセル列２１４とセル列２１３とを配置し、ダブルハイトタイプの構成である。
【００３５】
そして、本発明の第１の実施の形態における４入力マルチプレクサ・インバータセルのプリミティブセルのレイアウト構造は、図１におけるトランスファーゲートの出力端子（Ｎ０１）をセル列２０５とセル列２０４のセル列間をまたいでＭＥＴＡＬ２層の配線２３１として、配線接続する。
【００３６】
なお、Ｎチャネルトランジスタ（Ｎ０１１乃至Ｎ０１５およびＮ０２１乃至Ｎ０２５）ならびにＰチャネルトランジスタ（Ｐ０１１乃至Ｐ０１５およびＰ０２１乃至Ｐ０２５）のポリシリコンで形成されるゲート電極には、トランジスタに付与した参照符号に対応した参照符号を付与している。例えば、Ｎチャネルトランジスタ（Ｎ０１１）であれば、ゲート電極（Ｇ０１１）と参照符号を付与している。
【００３７】
次に、図１１は、図３に示す本発明の第１の実施の形態における４入力マルチプレクサ・インバータセルの回路素子に対応した平面配置図を示す。
【００３８】
図３に記載の参照符号を付した回路素子が、図２に示す、Ｎチャネルトランジスタ（Ｎ０１１乃至Ｎ０１５）から構成されるセル列２１１と、Ｐチャネルトランジスタ（Ｐ０１１乃至Ｐ０１５）から構成されるセル列２１２と、セル列２０４の領域に左右対称に配置されたＮチャネルトランジスタ（Ｎ０２１乃至Ｎ０２５）から構成されるセル列２１４と、Ｐチャネルトランジスタ（Ｐ０２１乃至Ｐ０２５）から構成されるセル列２１３とに対応して配置される。
【００３９】
例えば、出力回路１０２について説明する。出力回路１０２のインバータ３１２は、ＮチャネルトランジスタＮ０１１とＰチャネルトランジスタＰ０１１とに割り当てられる。さらに、インバータ３１６は、ＮチャネルトランジスタＮ０１２とＰチャネルトランジスタＰ０１２とに割り当てられる。さらに、トランスファーゲート（１０９−２）を構成するＮチャネルトランジスタ３２３は、ＮチャネルトランジスタＮ０１３の左側トランジスタに割り当てられ、Ｐチャネルトランジスタ３２４は、ＰチャネルトランジスタＰ０１３の左側トランジスタに、割り当てられる。
【００４０】
同様に、出力回路１０１について説明する。出力回路１０１のインバータ３１１は、ＮチャネルトランジスタＮ０１５とＰチャネルトランジスタＰ０１５とに割り当てられる。さらに、インバータ３１５は、ＮチャネルトランジスタＮ０１４とＰチャネルトランジスタＰ０１４とに割り当てられる。さらに、トランスファーゲート（１０９−１）を構成するＮチャネルトランジスタ３２１は、ＮチャネルトランジスタＮ０１３の右側トランジスタに割り当てられ、Ｐチャネルトランジスタ３２２は、ＰチャネルトランジスタＰ０１３の右側トランジスタに、割り当てられる。
【００４１】
同様に、出力回路１０３は出力回路１０１を、出力回路１０４は出力回路１０１を、図２に示す直線２０２に関して対称に折り返す配置で、それぞれに対応するトランジスタが割り当てられる。
【００４２】
すなわち、出力回路１０４のインバータ３１４は、ＮチャネルトランジスタＮ０２１とＰチャネルトランジスタＰ０２１とに割り当てられる。さらに、インバータ３１８は、ＮチャネルトランジスタＮ０２２とＰチャネルトランジスタＰ０２２とに割り当てられる。さらに、トランスファーゲート（１０９−４）を構成するＮチャネルトランジスタ３２７は、ＮチャネルトランジスタＮ０２３の左側トランジスタに割り当てられ、Ｐチャネルトランジスタ３２８は、ＰチャネルトランジスタＰ０２３の左側トランジスタに、割り当てられる。
【００４３】
出力回路１０３のインバータ３１３は、ＮチャネルトランジスタＮ０２５とＰチャネルトランジスタＰ０２５とに割り当てられる。さらに、インバータ３１７は、ＮチャネルトランジスタＮ０２４とＰチャネルトランジスタＰ０２４とに割り当てられる。さらに、トランスファーゲート（１０９−３）を構成するＮチャネルトランジスタ３２５は、ＮチャネルトランジスタＮ０２３の右側トランジスタに割り当てられ、Ｐチャネルトランジスタ３２６は、ＰチャネルトランジスタＰ０２３の右側トランジスタに、割り当てられる。
【００４４】
次に、図１２および図１３は、本発明の第１の実施の形態における４入力マルチプレクサ・インバータセルのプリミティブセルのレイアウト構造のより詳細な平面配置図であり、出力回路１０２を代表例として、入力端子Ｈ０２から出力端子Ｎ０１の配線構造を示している。
【００４５】
図１２および図１３を参照して、本発明の第１の実施の形態における４入力マルチプレクサ・インバータセルのプリミティブセルのＭＥＴＡＬ１層配線の構造およびＭＥＴＡＬ２層配線の構造を説明する。
【００４６】
図１に示す、本発明の第１の実施の形態における４入力マルチプレクサ・インバータセルのプリミティブセルのレイアウト構造の配線１２１は、図１１、図１２および図１３に示すインバータ３１２を構成しているトランジスタＮ０１１とトランジスタＰ０１１のそれぞれのソースを接続し、トランスファーゲート（１０９−２）を構成するＮチャネルトランジスタ３２３を、ＮチャネルトランジスタＮ０１３の左側トランジスタに割り当て、Ｐチャネルトランジスタ３２４を、ＰチャネルトランジスタＰ０１３の左側トランジスタに割り当て、Ｎチャネルトランジスタ３２３とＰチャネルトランジスタ３２４のそれぞれのドレインに接続する。
【００４７】
そして、Ｎチャネルトランジスタ３２３とＰチャネルトランジスタ３２４のそれぞれのソースを接続し、出力配線２３１として配置する。出力配線２３１は、図１２および図１３に示すように、セル列２０５とセル列２０４をまたいでセル列間に配置される。
【００４８】
なお、ダブルハイトタイプの４入力マルチプレクサ・インバータセルにおけるセル列の構成は、図１０に概略平面図を示す。図１０に示すように、ダブルハイトタイプの４入力マルチプレクサ・インバータセルは、上側に配置したセル列１（１００７）と下側に配置したセル列２（１００６）は、Ｐチャネルウェル層１００１とＮチャネル拡散層１００２とゲートポリ層１００３とＮチャネルウェル層１００４とＰチャネル拡散層１００５からなる。上側セル列１（１００７）の中にあるＮチャネルウェル層１００４は、下側セル列１（１００６）の中にあるＮチャネルウェル層１００４と上下に接している。
【００４９】
図８に、本発明の実施の形態の４入力マルチプレクサ・インバータのＭＥＴＡＬ２層配線トラック８０２を示す。図中の“×”（８１０，８１１，８１２）は、セルが使用したＭＥＴＡＬ２層の配線トラック（８０２−１，８０２−２，８０２−３）を示しており、１チップのＭＥＴＡＬ２層の配線トラックとしては使用出来ないことを意味する。
【００５０】
すなわち、本発明は、出力回路（１０１，１０２，１０３，１０４）のトランジスタ出力同士の配線部分２３１では、接続する配線がＭＥＴＡＬ２層で縦方向となり、１チップのＭＥＴＡＬ２層配線の主軸と同じ向きになり、ＭＥＴＡＬ２層配線トラック（８０２−１）を１本使用する。
【００５１】
それ以外の内部回路部分のＭＥＴＡＬ２層配線は、トラック（８０２−２，８０２−３）の２本を使用するので、セル内で使用するＭＥＴＡＬ２層配線トラックはあわせて３本となる。
【００５２】
一方、図７に、従来例の４入力マルチプレクサ・インバータが持つＭＥＴＡＬ２層配線トラックを示す。図中の“×”は、セルが使用したＭＥＴＡＬ２層の配線トラックを示しており、１チップのＭＥＴＡＬ２層の配線トラックとしては使用出来ないことを意味する。従来例のマルチプレクサのレイアウトでは、ＭＥＴＡＬ２層配線が１本以上横方向に配線される必要がある為、ＭＥＴＡＬ２層配線トラックがおよそ３０本使用される。
【００５３】
この結果、ＭＥＴＡＬ２層の配線トラック使用数が、およそ３０本から３本へ減少することにより、１チップの使用可能配線トラックが増加し、配線性が大きく向上する。このことにより、セル内部の配線については、短く配線することができ、したがって、セル内部の配線遅延が小さくなる。
【００５４】
具体的には、図９の回路図で示した通常のトランスファー２段構成型の４入力マルチプレクサセルに対して、４４％（０．０８２０ｎＳ→０．０４６０ｎＳ Ｈ０１ Ｒｉｓｅ Ｎ０１ Ｆａｌｌ Ｔｒｆ ０．０１ｎｓ ＣＢ１２Ｍ Ｔｙｐｉｃａｌ ｃｏｎｄｉｔｉｏｎ）のスピードの向上がみられた。
【００５５】
本セルをＣＰＵコア（ＡＲＭ９）のバレルシフター回路に適応すると、論理合成時にスピードが１０％（０．６５３［ｎｓ］）向上するという結果を得た。
【００５６】
次に、本発明の第２の実施の形態における４入力マルチプレクサ・インバータセルのレイアウト構造として、図５に３入力マルチプレクサ・インバータのレイアウト対応の回路図を示す。本発明の第２の実施の形態における４入力マルチプレクサ・インバータセルのレイアウト構造は、出力回路１（５０１）、２（５０２）、３（５０３）の中に１個づつ存在するトランスファーゲートの出力端子がセル列１（５０５）、セル列２（５０６）のセル列間をまたいで上下方向に配線接続した端子５０７によって接続されている。
【００５７】
なお、本発明の第２の実施の形態における４入力マルチプレクサ・インバータセルのレイアウト構造としての具体的な平面配置については、本発明の第１の実施の形態における４入力マルチプレクサ・インバータセルのレイアウト構造と同じであるので、その詳細な説明は、省略する。
【００５８】
次に、本発明の第３の実施の形態における４入力マルチプレクサ・インバータセルのレイアウト構造として、図５に３入力マルチプレクサ・インバータのレイアウト対応の回路図を示す。図６にセル列が３段構成にとなる５入力マルチプレクサ・インバータのレイアウト対応の回路図を示す。
【００５９】
本発明の第３の実施の形態における４入力マルチプレクサ・インバータセルのレイアウト構造は、出力回路１（６０１）、２（６０２）、３（６０３）、４（６０４）、５（６０５）の中に各１個づつ存在するトランスファーゲートの出力端子がセル列１（６０７）、セル列２（６０８）、セル列３（６０９）のセル列間をまたいで上下方向に接続した端子６１０によって接続されている。
【００６０】
そして、本発明の第３の実施の形態における４入力マルチプレクサ・インバータセルのレイアウト構造としての具体的な平面配置については、本発明の第１の実施の形態における４入力マルチプレクサ・インバータセルのレイアウト構造と同じであるので、その詳細な説明は、省略する。
【００６１】
【発明の効果】
以上の説明のように、本発明は、出力回路のトランジスタ出力同士の配線部分では、接続する配線がＭＥＴＡＬ２層で縦方向となり、１チップのＭＥＴＡＬ２層配線の主軸と同じ向きになり、ＭＥＴＡＬ２層配線トラックを１本使用する。それ以外の内部回路部分のＭＥＴＡＬ２層配線はトラック２本使用するので、セル内で使用するＭＥＴＡＬ２層配線トラックはあわせて３本となる。
【００６２】
従来例のマルチプレクサのレイアウトでは、ＭＥＴＡＬ２層配線が１本以上横方向に配線される必要がある為、ＭＥＴＡＬ２層配線トラックがおよそ３０本使用される。よって、セルで使用するＭＥＴＡＬ２層配線トラックが従来例のおよそ３０本から３本へ減少し、１チップのＭＥＴＡＬ２層配線トラックが大幅に確保できるので、１チップの配線性が大きく向上する。図８に、本発明の実施例の４入力マルチプレクサ・インバータのＭＥＴＡＬ２層配線トラックを示す。図７に、従来例の４入力マルチプレクサ・インバータが持つＭＥＴＡＬ２層配線トラックを示す。図中の“×”はセルが使用したＭＥＴＡＬ２層の配線トラックを示しており、１チップのＭＥＴＡＬ２層の配線トラックとしては使用出来ないことを意味する。
【００６３】
マルチプレクサセルの内部にある出力回路のトランジスタに接続している配線長は、出力トランジスタが横一列に並ぶ場合よりも上下セル列に並べる場合の方が短くなり、配線容量が削減できるので、セル内部の配線遅延が小さくなる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態のマルチプレクサセルの４入力マルチプレクサ・インバータのレイアウト対応の回路図である。
【図２】本発明の第１の実施の形態のマルチプレクサセルの４入力マルチプレクサ・インバータの平面配置図である。
【図３】本発明の第１の実施の形態のマルチプレクサセルの４入力マルチプレクサ・インバータの回路図である。
【図４】４入力マルチプレクサ・インバータ回路を用いた従来のレイアウト構造におけるレイアウト対応の回路図である。
【図５】本発明の第２の実施の形態のマルチプレクサセルの３入力マルチプレクサ・インバータのレイアウト対応の回路図である。
【図６】本発明の第３の実施の形態のマルチプレクサセルの５入力マルチプレクサ・インバータのレイアウト対応の回路図である。
【図７】従来の４入力マルチプレクサ・インバータのＭＥＴＡＬ２層配線トラック図である。
【図８】本発明の実施の形態の４入力マルチプレクサ・インバータのＭＥＴＡＬ２層配線トラック図である。
【図９】従来の他のトランスファーゲート２段構成の４入力マルチプレクサである。
【図１０】本発明の実施の形態のマルチプレクサセルのセル列の構成を示す図である。
【図１１】本発明の実施の形態のマルチプレクサセルのセル列の平面配置構成を示す図である。
【図１２】本発明の実施の形態のマルチプレクサセルのセル列の配線構成を示す平面図である。
【図１３】本発明の実施の形態のマルチプレクサセルのセル列の別の配線構成を示す平面図である。
【符号の説明】
１０１，４０１，５０１，６０１ 出力回路１
１０２，４０２，５０２，６０２ 出力回路２
１０３，４０３，５０３，６０３ 出力回路３
１０４，４０４，６０４ 出力回路４
１０５，２０２，３０１，４０５ ２−４デコーダ回路
１０６，２０４，５０５，６０７ セル列１
１０７，２０５，５０６，６０８ セル列２
１０８ トランスファーゲートの出力端子を上下方向に配線接続した端子
１０９ トランスファーゲート
２０１ インバータおよびトランスファーゲート回路
２０３ ＭＥＴＡＬ２層を用いて、セル列間をまたいで配線接続した端子
２０６ ダブルハイト
４０６ セル列
５０４ ２−３デコーダ回路
５０７ トランスファーゲートの出力端子を上下方向に配線接続した端子
６０５ 出力回路５
６０６ ３−５デコーダ回路
６０９ セル列３
６１０ トランスファーゲートの出力端子を上下方向に配線接続した端子
７０１，８０１ ＭＥＴＡＬ２層の配線トラック
７０２，８０２ セルが使用したＭＥＴＡＬ２層の配線トラック
１００１ Ｐチャネルウェル層
１００２ Ｎチャネル拡散層
１００３ ゲートポリ層
１００４ Ｎチャネルウェル層
１００５ Ｐチャネル拡散層
１００６ セル列１
１００７ セル列２
Claims (9)
- ＰチャネルトランジスタとＮチャネルトランジスタから構成されるセル列を上下２列に並べたプリミティブセルと、
前記セル列を接続する複数層で構成される配線層と、
前記プリミティブセルを用いて、複数のトランスファーゲートおよび複数のインバータのいずれか一方、又は其の両方を有するマルチプレクサセルのレイアウト構造において、
前記トランスファーゲートを構成する複数のトランジスタを、前記セル列の上側と下側に配置し、配置した複数のトランジスタの出力端子を、前記上下のセル列間をまたいで、前記配線層のうちＭＥＴＡＬ２層配線で接続することを特徴とするマルチプレクサセルのレイアウト構造。 - 前記マルチプレクサは、デコード回路を有し、前記マルチプレクサのデコード回路を構成するトランジスタを、前記セル列の上側と下側に配置し、前記デコード回路の内部配線を上下のセル列間をまたいで、前記配線層のうち少なくともポリシリコン層を含む配線層で接続し、
前記トランスファーゲート回路のトランジスタ出力を制御する制御信号配線を上下のセル列間をまたいで、前記配線層のうち少なくともポリシリコン層を含む配線層で接続する請求項１記載マルチプレクサセルのレイアウト構造。 - 前記デコード回路の内部配線を、ＭＥＴＡＬ１層およびＭＥＴＡＬ２層のそれぞれで接続する請求項２記載のマルチプレクサセルのレイアウト構造。
- 前記トランスファーゲート回路のトランジスタ出力を制御する制御信号配線を、ＭＥＴＡＬ１層およびＭＥＴＡＬ２層のそれぞれで接続する請求項２乃至３のいずれか１項に記載のマルチプレクサセルのレイアウト構造。
- 前記マルチプレクサセルは、４入力マルチプレクサ・インバータで構成される請求項１乃至４のいずれか１項に記載のマルチプレクサセルのレイアウト構造。
- 前記マルチプレクサセルは、３入力マルチプレクサ・インバータで構成される請求項１乃至４のいずれか１項に記載のマルチプレクサセルのレイアウト構造。
- 前記セル列が、上下２列の代わりに上下３列以上並んでいる請求項１乃至４のいずれか１項に記載のマルチプレクサセルのレイアウト構造。
- 前記マルチプレクサセルは、５入力マルチプレクサ・インバータで構成される請求項１乃至４のいずれか１項に記載のマルチプレクサセルのレイアウト構造。
- 前記マルチプレクサセルのレイアウト構造が、ＣＰＵコアのバレルシフター回路に適用される請求項１乃至８のいずれか１項に記載のマルチプレクサセルのレイアウト構造。
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