JP2003152082A - 半導体集積回路とそのレイアウト方法 - Google Patents
半導体集積回路とそのレイアウト方法Info
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Abstract
(57)【要約】
【課題】多相クロックに対応できると共に回路間のクロ
ックスキューを低減でき、また、消費電力を低減できる
マスタースライス方式の半導体集積回路を提供する。 【解決手段】半導体チップ上の内部コア領域に交互に配
置された順序回路セル２と組合せ回路セル３と、内部コ
ア領域を均等に分割した分割領域毎に多相クロック信号
を選択的に分配する、ツリー状に接続された複数の選択
駆動素子ＭＣ１０１〜ＭＣ１０８，ＭＣ２０１〜ＭＣ２
１６，ＭＣ３０１〜ＭＣ３１６とを有し、複数の選択駆
動素子は、半導体チップに多相クロック信号が入力され
る入力端子から各分割領域内の順序回路セルまでの間が
互いに等負荷・等配線長となるように配置され接続され
ている。
ックスキューを低減でき、また、消費電力を低減できる
マスタースライス方式の半導体集積回路を提供する。 【解決手段】半導体チップ上の内部コア領域に交互に配
置された順序回路セル２と組合せ回路セル３と、内部コ
ア領域を均等に分割した分割領域毎に多相クロック信号
を選択的に分配する、ツリー状に接続された複数の選択
駆動素子ＭＣ１０１〜ＭＣ１０８，ＭＣ２０１〜ＭＣ２
１６，ＭＣ３０１〜ＭＣ３１６とを有し、複数の選択駆
動素子は、半導体チップに多相クロック信号が入力され
る入力端子から各分割領域内の順序回路セルまでの間が
互いに等負荷・等配線長となるように配置され接続され
ている。
Description
【０００１】
【発明の属する技術分野】本発明は、配線工程を除く工
程まで共通に形成され、配線工程のみを変えることによ
って各種論理回路が構成されるマスタースライス方式の
半導体集積回路に関するものである。
程まで共通に形成され、配線工程のみを変えることによ
って各種論理回路が構成されるマスタースライス方式の
半導体集積回路に関するものである。
【０００２】
【従来の技術】従来、短時間でＬＳＩ等の半導体集積回
路を設計する技術としてセミカスタム設計手法がある。
特に、この手法には、論理ゲート、フリップフロップ等
の基本レベルの機能を有するセルを作り込んだマスタス
ライスを予め作成しておき、その後は利用者が個別に与
えられた論理回路に従って配線パターンを決定して所望
の半導体集積回路を実現していくマスタースライス方式
がある。
路を設計する技術としてセミカスタム設計手法がある。
特に、この手法には、論理ゲート、フリップフロップ等
の基本レベルの機能を有するセルを作り込んだマスタス
ライスを予め作成しておき、その後は利用者が個別に与
えられた論理回路に従って配線パターンを決定して所望
の半導体集積回路を実現していくマスタースライス方式
がある。
【０００３】図１５（ａ）は従来のマスタースライス方
式の半導体集積回路のチップ構造を示す平面図、図１５
（ｂ）は図１５（ａ）の半導体集積回路のトランジスタ
セルを拡大した平面図である。従来のマスタースライス
方式の半導体集積回路１０１は、図１５（ｂ）のような
構造を有する同一デイメンジョンのトランジスタセル１
０２をチップ上に行列的に配置したアレイ構造をしてい
る。図１５（ｂ）において、１０３はゲート電極、１０
４は拡散層である。
式の半導体集積回路のチップ構造を示す平面図、図１５
（ｂ）は図１５（ａ）の半導体集積回路のトランジスタ
セルを拡大した平面図である。従来のマスタースライス
方式の半導体集積回路１０１は、図１５（ｂ）のような
構造を有する同一デイメンジョンのトランジスタセル１
０２をチップ上に行列的に配置したアレイ構造をしてい
る。図１５（ｂ）において、１０３はゲート電極、１０
４は拡散層である。
【０００４】また、従来のマスタースライス方式の半導
体集積回路において、チップ上の各回路へのクロック信
号の分配は、クロックツリーと呼ばれるクロックバッフ
ァのツリー構造によって分配されている。図１６は従来
のマスタースライス方式の半導体集積回路におけるクロ
ック分配方法を示す平面図である。
体集積回路において、チップ上の各回路へのクロック信
号の分配は、クロックツリーと呼ばれるクロックバッフ
ァのツリー構造によって分配されている。図１６は従来
のマスタースライス方式の半導体集積回路におけるクロ
ック分配方法を示す平面図である。
【０００５】クロックバッファのツリー構造は、中央の
第１のクロックバッファ１０５から複数の第２のクロッ
クバッファ１０６へクロック信号ＣＬＫを分配し、第２
のクロックバッファ１０６から複数の第３のクロックバ
ッファ１０７へクロック信号ＣＬＫを分配して、さらに
第３のクロックバッファ１０７から例えばフリップフロ
ップ等の回路１０８へクロック信号ＣＬＫを分配してい
る。順序回路や組合せ回路はチップ上に自由に配置さ
れ、クロック相数も必要に応じて前記ツリー構造で分配
される。
第１のクロックバッファ１０５から複数の第２のクロッ
クバッファ１０６へクロック信号ＣＬＫを分配し、第２
のクロックバッファ１０６から複数の第３のクロックバ
ッファ１０７へクロック信号ＣＬＫを分配して、さらに
第３のクロックバッファ１０７から例えばフリップフロ
ップ等の回路１０８へクロック信号ＣＬＫを分配してい
る。順序回路や組合せ回路はチップ上に自由に配置さ
れ、クロック相数も必要に応じて前記ツリー構造で分配
される。
【０００６】他のマスタースライス方式の半導体集積回
路としては、特開平６−１８８３９７号公報に開示され
たものがある。図１７は特開平６−１８８３９７号公報
に開示されたマスタースライス方式の半導体集積回路の
チップ構造を示す平面図である。この半導体集積回路２
０１は、チップ上に基本セルを行列的に配置した内部コ
ア領域Ａを設け、さらに順序回路専用のセル領域Ｃを設
けることで、内部コア領域Ａが複数の基本セル領域Ｄに
分割された構造を有している。順序回路専用セル領域Ｃ
には、高駆動クロックバッファが作り込まれると共に、
各基本セルが最短距離で接続可能な位置に隣接して作り
込まれる。また、順序回路以外の組合せ回路などは基本
セル領域Ｄ内の領域Ｅに配置される。
路としては、特開平６−１８８３９７号公報に開示され
たものがある。図１７は特開平６−１８８３９７号公報
に開示されたマスタースライス方式の半導体集積回路の
チップ構造を示す平面図である。この半導体集積回路２
０１は、チップ上に基本セルを行列的に配置した内部コ
ア領域Ａを設け、さらに順序回路専用のセル領域Ｃを設
けることで、内部コア領域Ａが複数の基本セル領域Ｄに
分割された構造を有している。順序回路専用セル領域Ｃ
には、高駆動クロックバッファが作り込まれると共に、
各基本セルが最短距離で接続可能な位置に隣接して作り
込まれる。また、順序回路以外の組合せ回路などは基本
セル領域Ｄ内の領域Ｅに配置される。
【０００７】
【発明が解決しようとする課題】図１５、図１６に示し
たマスタースライス方式の半導体集積回路では、順序回
路がランダムに配置されるため、各クロックバッファに
接続される順序回路の数やクロックバッファから順序回
路までの配線長が異なり、各クロックバッファの負荷容
量や各順序回路までの配線抵抗が不均一な状態になって
いた。このため、従来の半導体集積回路では、各順序回
路間のクロックスキューが大きいという問題点があっ
た。特に、大きなマクロなどがある場合、クロック配線
がマクロ領域を迂回することになるため、前記不均一な
状態はより顕著となる。また、各セルのトランジスタデ
イメンジョンが同じであるため、順序回路のクロックゲ
ート部のゲート容量がセルベース用のブロックに比べて
大きく、消費電力の増加を招いているという問題点があ
った。
たマスタースライス方式の半導体集積回路では、順序回
路がランダムに配置されるため、各クロックバッファに
接続される順序回路の数やクロックバッファから順序回
路までの配線長が異なり、各クロックバッファの負荷容
量や各順序回路までの配線抵抗が不均一な状態になって
いた。このため、従来の半導体集積回路では、各順序回
路間のクロックスキューが大きいという問題点があっ
た。特に、大きなマクロなどがある場合、クロック配線
がマクロ領域を迂回することになるため、前記不均一な
状態はより顕著となる。また、各セルのトランジスタデ
イメンジョンが同じであるため、順序回路のクロックゲ
ート部のゲート容量がセルベース用のブロックに比べて
大きく、消費電力の増加を招いているという問題点があ
った。
【０００８】一方、図１７に示したマスタースライス方
式の半導体集積回路では、順序回路をクロックドライバ
近傍の専用領域に固めて配置しているだけであり、順序
回路の数が増えれば、その面積が増大し、結果として最
も近傍の順序回路と最も遠い順序回路間の距離は離れ、
配線抵抗による影響が大きくなるため、各順序回路間の
クロックスキューが大きくなるという問題点があった。
特に、回路全体の順序回路規模が大きくなるほど、クロ
ックスキューは増大する。また、カスタム設計で予め順
序回路個数が分かっている場合であれば、各クロックバ
ッファに均等に順序回路を割り付けることが可能である
が、ゲートアレイのようなセミカスタム設計に図１７の
構成を適用しようとした場合、各クロックバッファに均
等に順序回路を割り付けることは難しく、逆にマージン
を見込んで余分に順序回路を割り付けておくと、クロッ
クバッファの負荷容量（配線容量とゲート容量）が増加
して、消費電力が増加するという問題点があった。ま
た、多相クロックに対応しようとすると、順序回路専用
領域の設定が困難になり、更に消費電力の無駄が大きく
なる。
式の半導体集積回路では、順序回路をクロックドライバ
近傍の専用領域に固めて配置しているだけであり、順序
回路の数が増えれば、その面積が増大し、結果として最
も近傍の順序回路と最も遠い順序回路間の距離は離れ、
配線抵抗による影響が大きくなるため、各順序回路間の
クロックスキューが大きくなるという問題点があった。
特に、回路全体の順序回路規模が大きくなるほど、クロ
ックスキューは増大する。また、カスタム設計で予め順
序回路個数が分かっている場合であれば、各クロックバ
ッファに均等に順序回路を割り付けることが可能である
が、ゲートアレイのようなセミカスタム設計に図１７の
構成を適用しようとした場合、各クロックバッファに均
等に順序回路を割り付けることは難しく、逆にマージン
を見込んで余分に順序回路を割り付けておくと、クロッ
クバッファの負荷容量（配線容量とゲート容量）が増加
して、消費電力が増加するという問題点があった。ま
た、多相クロックに対応しようとすると、順序回路専用
領域の設定が困難になり、更に消費電力の無駄が大きく
なる。
【０００９】本発明は、上記課題を解決するためになさ
れたもので、多相クロックに対応することができ、回路
間のクロックスキューを低減することができるマスター
スライス方式の半導体集積回路を提供することを目的と
する。また、本発明は、消費電力を低減することができ
るマスタースライス方式の半導体集積回路を提供するこ
とを目的とする。
れたもので、多相クロックに対応することができ、回路
間のクロックスキューを低減することができるマスター
スライス方式の半導体集積回路を提供することを目的と
する。また、本発明は、消費電力を低減することができ
るマスタースライス方式の半導体集積回路を提供するこ
とを目的とする。
【００１０】
【課題を解決するための手段】本発明の半導体集積回路
は、半導体チップ上の内部コア領域に交互に配置された
順序回路セル（２）と組合せ回路セル（３）と、前記内
部コア領域を均等に分割した分割領域毎に多相クロック
信号を選択的に分配する、ツリー状に接続された複数の
選択駆動素子（ＭＣ１０１〜ＭＣ１０８，ＭＣ２０１〜
ＭＣ２１６，ＭＣ３０１〜ＭＣ３１６）とを有し、前記
複数の選択駆動素子は、前記半導体チップに前記多相ク
ロック信号が入力される入力端子から各分割領域内の前
記順序回路セルまでの間が互いに等負荷・等配線長とな
るように配置され接続されるものである。また、本発明
の半導体集積回路の１構成例において、前記順序回路セ
ルは、前記多相クロック信号が入力されるクロック入力
部の初段に配置される第１の論理ゲート素子（ＩＮＶ
２）と、この第１の論理ゲート素子の直後に配置される
第２の論理ゲート素子（ＩＮＶ３）とを備え、使用する
順序回路セルについては前記第１の論理ゲート素子の出
力端子と前記第２の論理ゲート素子の入力端子間を配線
接続し、使用しない順序回路セルについては前記第１の
論理ゲート素子の出力端子と前記第２の論理ゲート素子
の入力端子間を未配線として、前記第２の論理ゲート素
子の入力端子を電源又は接地と接続するものである。ま
た、本発明の半導体集積回路の１構成例において、前記
順序回路セルは、前記多相クロック信号が入力されるク
ロック入力部の初段に配置され、前記多相クロック信号
に応じて出力電位が決まる第１の状態と前記多相クロッ
ク信号に関係なく出力電位が一定となる第２の状態とを
イネーブル信号によって選択可能な第１の論理ゲート素
子（ＮＡＮＤ１）と、入力端子が前記第１の論理ゲート
素子の出力端子と接続される第２の論理ゲート素子（Ｉ
ＮＶ３）とを備え、使用する順序回路セルについては前
記第１の論理ゲート素子が前記第１の状態となるよう前
記イネーブル信号を設定し、使用しない順序回路セルに
ついては前記第１の論理ゲート素子が前記第２の状態と
なるよう前記イネーブル信号を設定するものである。ま
た、本発明の半導体集積回路の１構成例において、前記
複数の選択駆動素子の中の１つの選択駆動素子により前
記多相クロック信号が分配される前記分割領域内に配置
された前記順序回路セル、又は前記１つの選択駆動素子
から他の選択駆動素子を介して前記多相クロック信号が
分配される前記分割領域内に配置された前記順序回路セ
ルが使用されない場合に、前記１つの選択駆動素子の出
力を抑止するように構成できる。
は、半導体チップ上の内部コア領域に交互に配置された
順序回路セル（２）と組合せ回路セル（３）と、前記内
部コア領域を均等に分割した分割領域毎に多相クロック
信号を選択的に分配する、ツリー状に接続された複数の
選択駆動素子（ＭＣ１０１〜ＭＣ１０８，ＭＣ２０１〜
ＭＣ２１６，ＭＣ３０１〜ＭＣ３１６）とを有し、前記
複数の選択駆動素子は、前記半導体チップに前記多相ク
ロック信号が入力される入力端子から各分割領域内の前
記順序回路セルまでの間が互いに等負荷・等配線長とな
るように配置され接続されるものである。また、本発明
の半導体集積回路の１構成例において、前記順序回路セ
ルは、前記多相クロック信号が入力されるクロック入力
部の初段に配置される第１の論理ゲート素子（ＩＮＶ
２）と、この第１の論理ゲート素子の直後に配置される
第２の論理ゲート素子（ＩＮＶ３）とを備え、使用する
順序回路セルについては前記第１の論理ゲート素子の出
力端子と前記第２の論理ゲート素子の入力端子間を配線
接続し、使用しない順序回路セルについては前記第１の
論理ゲート素子の出力端子と前記第２の論理ゲート素子
の入力端子間を未配線として、前記第２の論理ゲート素
子の入力端子を電源又は接地と接続するものである。ま
た、本発明の半導体集積回路の１構成例において、前記
順序回路セルは、前記多相クロック信号が入力されるク
ロック入力部の初段に配置され、前記多相クロック信号
に応じて出力電位が決まる第１の状態と前記多相クロッ
ク信号に関係なく出力電位が一定となる第２の状態とを
イネーブル信号によって選択可能な第１の論理ゲート素
子（ＮＡＮＤ１）と、入力端子が前記第１の論理ゲート
素子の出力端子と接続される第２の論理ゲート素子（Ｉ
ＮＶ３）とを備え、使用する順序回路セルについては前
記第１の論理ゲート素子が前記第１の状態となるよう前
記イネーブル信号を設定し、使用しない順序回路セルに
ついては前記第１の論理ゲート素子が前記第２の状態と
なるよう前記イネーブル信号を設定するものである。ま
た、本発明の半導体集積回路の１構成例において、前記
複数の選択駆動素子の中の１つの選択駆動素子により前
記多相クロック信号が分配される前記分割領域内に配置
された前記順序回路セル、又は前記１つの選択駆動素子
から他の選択駆動素子を介して前記多相クロック信号が
分配される前記分割領域内に配置された前記順序回路セ
ルが使用されない場合に、前記１つの選択駆動素子の出
力を抑止するように構成できる。
【００１１】また、本発明の半導体集積回路のレイアウ
ト方法は、半導体チップ上の内部コア領域に順序回路セ
ルと組合せ回路セルとを配置する手順と、前記内部コア
領域を均等に分割した分割領域毎に多相クロック信号を
選択的に分配する複数の選択駆動素子をツリー状に配置
して接続する手順とを有し、前記半導体チップに前記多
相クロック信号が入力される入力端子から各分割領域内
の前記順序回路セルまでの間が互いに等負荷・等配線長
となるように、前記複数の選択駆動素子を配置して接続
するようにしたものである。また、本発明の半導体集積
回路のレイアウト方法の１構成例において、前記順序回
路セルは、前記多相クロック信号が入力されるクロック
入力部の初段に配置される第１の論理ゲート素子と、こ
の第１の論理ゲート素子の直後に配置される第２の論理
ゲート素子との間が未配線のまま形成され、使用する順
序回路セルについては前記第１の論理ゲート素子の出力
端子と前記第２の論理ゲート素子の入力端子間が配置配
線工程で接続され、使用しない順序回路セルについては
前記第１の論理ゲート素子の出力端子と前記第２の論理
ゲート素子の入力端子間を未配線のままとして、前記第
２の論理ゲート素子の入力端子が電源又は接地と配置配
線工程で配線接続されるようにしたものである。また、
本発明の半導体集積回路のレイアウト方法の１構成例に
おいて、前記順序回路セルは、前記多相クロック信号が
入力されるクロック入力部の初段に配置され、前記多相
クロック信号に応じて出力電位が決まる第１の状態と前
記多相クロック信号に関係なく出力電位が一定となる第
２の状態とをイネーブル信号によって選択可能な第１の
論理ゲート素子と、入力端子が前記第１の論理ゲート素
子の出力端子と接続される第２の論理ゲート素子とを備
え使用する順序回路セルについては前記第１の論理ゲー
ト素子が前記第１の状態となるように前記イネーブル信
号の値が配置配線工程で設定され、使用しない順序回路
セルについては前記第１の論理ゲート素子が前記第２の
状態となるように前記イネーブル信号の値が配置配線工
程で設定されるようにしたものである。また、本発明の
半導体集積回路のレイアウト方法の１構成例において、
前記複数の選択駆動素子の中の１つの選択駆動素子によ
り前記多相クロック信号が分配される前記分割領域内に
配置された前記順序回路セル、又は前記１つの選択駆動
素子から他の選択駆動素子を介して前記多相クロック信
号が分配される前記分割領域内に配置された前記順序回
路セルが使用されない場合に、前記１つの選択駆動素子
の出力を抑止するように構成できる。
ト方法は、半導体チップ上の内部コア領域に順序回路セ
ルと組合せ回路セルとを配置する手順と、前記内部コア
領域を均等に分割した分割領域毎に多相クロック信号を
選択的に分配する複数の選択駆動素子をツリー状に配置
して接続する手順とを有し、前記半導体チップに前記多
相クロック信号が入力される入力端子から各分割領域内
の前記順序回路セルまでの間が互いに等負荷・等配線長
となるように、前記複数の選択駆動素子を配置して接続
するようにしたものである。また、本発明の半導体集積
回路のレイアウト方法の１構成例において、前記順序回
路セルは、前記多相クロック信号が入力されるクロック
入力部の初段に配置される第１の論理ゲート素子と、こ
の第１の論理ゲート素子の直後に配置される第２の論理
ゲート素子との間が未配線のまま形成され、使用する順
序回路セルについては前記第１の論理ゲート素子の出力
端子と前記第２の論理ゲート素子の入力端子間が配置配
線工程で接続され、使用しない順序回路セルについては
前記第１の論理ゲート素子の出力端子と前記第２の論理
ゲート素子の入力端子間を未配線のままとして、前記第
２の論理ゲート素子の入力端子が電源又は接地と配置配
線工程で配線接続されるようにしたものである。また、
本発明の半導体集積回路のレイアウト方法の１構成例に
おいて、前記順序回路セルは、前記多相クロック信号が
入力されるクロック入力部の初段に配置され、前記多相
クロック信号に応じて出力電位が決まる第１の状態と前
記多相クロック信号に関係なく出力電位が一定となる第
２の状態とをイネーブル信号によって選択可能な第１の
論理ゲート素子と、入力端子が前記第１の論理ゲート素
子の出力端子と接続される第２の論理ゲート素子とを備
え使用する順序回路セルについては前記第１の論理ゲー
ト素子が前記第１の状態となるように前記イネーブル信
号の値が配置配線工程で設定され、使用しない順序回路
セルについては前記第１の論理ゲート素子が前記第２の
状態となるように前記イネーブル信号の値が配置配線工
程で設定されるようにしたものである。また、本発明の
半導体集積回路のレイアウト方法の１構成例において、
前記複数の選択駆動素子の中の１つの選択駆動素子によ
り前記多相クロック信号が分配される前記分割領域内に
配置された前記順序回路セル、又は前記１つの選択駆動
素子から他の選択駆動素子を介して前記多相クロック信
号が分配される前記分割領域内に配置された前記順序回
路セルが使用されない場合に、前記１つの選択駆動素子
の出力を抑止するように構成できる。
【００１２】
【発明の実施の形態】［第１の実施の形態］以下、本発
明の実施の形態について図面を参照して詳細に説明す
る。図１は本発明の第１の実施の形態に係るマスタース
ライス方式の半導体集積回路のチップ構造を示す平面図
である。本実施の形態のマスタースライス方式の半導体
集積回路１では、出力が現在の入力のみでは定まらず入
力の過去の履歴に依存する順序回路（Sequential Circu
it）セル２と、出力が現在の入力のみに依存して定めら
れる組合せ回路（Combinational Circuit）セル３とが
半導体チップ上の内部コア領域内に交互に配置されてい
る。
明の実施の形態について図面を参照して詳細に説明す
る。図１は本発明の第１の実施の形態に係るマスタース
ライス方式の半導体集積回路のチップ構造を示す平面図
である。本実施の形態のマスタースライス方式の半導体
集積回路１では、出力が現在の入力のみでは定まらず入
力の過去の履歴に依存する順序回路（Sequential Circu
it）セル２と、出力が現在の入力のみに依存して定めら
れる組合せ回路（Combinational Circuit）セル３とが
半導体チップ上の内部コア領域内に交互に配置されてい
る。
【００１３】さらに、本実施の形態では、図１に示すよ
うに、内部コア領域は、ほぼ均等な大きさの１６個の分
割領域Ａｒｅａ１，Ａｒｅａ２，Ａｒｅａ３，Ａｒｅａ
４，Ａｒｅａ５，Ａｒｅａ６，Ａｒｅａ７，Ａｒｅａ
８，Ａｒｅａ９，Ａｒｅａ１０，Ａｒｅａ１１，Ａｒｅ
ａ１２，Ａｒｅａ１３，Ａｒｅａ１４，Ａｒｅａ１５，
Ａｒｅａ１６に分割されている。
うに、内部コア領域は、ほぼ均等な大きさの１６個の分
割領域Ａｒｅａ１，Ａｒｅａ２，Ａｒｅａ３，Ａｒｅａ
４，Ａｒｅａ５，Ａｒｅａ６，Ａｒｅａ７，Ａｒｅａ
８，Ａｒｅａ９，Ａｒｅａ１０，Ａｒｅａ１１，Ａｒｅ
ａ１２，Ａｒｅａ１３，Ａｒｅａ１４，Ａｒｅａ１５，
Ａｒｅａ１６に分割されている。
【００１４】そして、各分割領域Ａｒｅａ１〜Ａｒｅａ
１６に多相クロック信号ＣＬＫ＿Ａ，ＣＬＫ＿Ｂ，ＣＬ
Ｋ＿Ｃ，ＣＬＫ＿Ｄ，ＣＬＫ＿Ｅ，ＣＬＫ＿Ｆ，ＣＬＫ
＿Ｇ，ＣＬＫ＿Ｈを選択的に分配可能にすべく、クロッ
ク分配用高駆動マルチプレクサＭＣ１０１〜ＭＣ１０
８，ＭＣ２０１〜ＭＣ２１６，ＭＣ３０１〜ＭＣ３１６
を用いた等負荷・等配線長のクロックツリー構造が形成
されている。マルチプレクサＭＣ１０１〜ＭＣ１０８，
ＭＣ２０１〜ＭＣ２１６，ＭＣ３０１〜ＭＣ３１６は、
複数の入力の中から何れか１つを選択して出力する。
１６に多相クロック信号ＣＬＫ＿Ａ，ＣＬＫ＿Ｂ，ＣＬ
Ｋ＿Ｃ，ＣＬＫ＿Ｄ，ＣＬＫ＿Ｅ，ＣＬＫ＿Ｆ，ＣＬＫ
＿Ｇ，ＣＬＫ＿Ｈを選択的に分配可能にすべく、クロッ
ク分配用高駆動マルチプレクサＭＣ１０１〜ＭＣ１０
８，ＭＣ２０１〜ＭＣ２１６，ＭＣ３０１〜ＭＣ３１６
を用いた等負荷・等配線長のクロックツリー構造が形成
されている。マルチプレクサＭＣ１０１〜ＭＣ１０８，
ＭＣ２０１〜ＭＣ２１６，ＭＣ３０１〜ＭＣ３１６は、
複数の入力の中から何れか１つを選択して出力する。
【００１５】クロックツリー構造は、各デザインでどの
順序回路セル２が使用されるかどうかに依存せず、あら
かじめ汎用的に形成される。例えば、図１に示すよう
に、チップの中央部にマルチプレクサＭＣ１０１〜ＭＣ
１０８が配置され、４つの分割領域Ａｒｅａ１〜Ａｒｅ
ａ４の中央部にマルチプレクサＭＣ２０１〜ＭＣ２０４
が配置され、４つの分割領域Ａｒｅａ５〜Ａｒｅａ８の
中央部にマルチプレクサＭＣ２０５〜ＭＣ２０８が配置
され、４つの分割領域Ａｒｅａ９〜Ａｒｅａ１２の中央
部にマルチプレクサＭＣ２０９〜ＭＣ２１２が配置さ
れ、４つの分割領域Ａｒｅａ１３〜Ａｒｅａ１６の中央
部にマルチプレクサＭＣ２１３〜ＭＣ２１６が配置され
る。さらに、分割領域Ａｒｅａ１〜Ａｒｅａ１６の各々
の中央部付近にマルチプレクサＭＣ３０１〜ＭＣ３１６
が１つずつ配置される。
順序回路セル２が使用されるかどうかに依存せず、あら
かじめ汎用的に形成される。例えば、図１に示すよう
に、チップの中央部にマルチプレクサＭＣ１０１〜ＭＣ
１０８が配置され、４つの分割領域Ａｒｅａ１〜Ａｒｅ
ａ４の中央部にマルチプレクサＭＣ２０１〜ＭＣ２０４
が配置され、４つの分割領域Ａｒｅａ５〜Ａｒｅａ８の
中央部にマルチプレクサＭＣ２０５〜ＭＣ２０８が配置
され、４つの分割領域Ａｒｅａ９〜Ａｒｅａ１２の中央
部にマルチプレクサＭＣ２０９〜ＭＣ２１２が配置さ
れ、４つの分割領域Ａｒｅａ１３〜Ａｒｅａ１６の中央
部にマルチプレクサＭＣ２１３〜ＭＣ２１６が配置され
る。さらに、分割領域Ａｒｅａ１〜Ａｒｅａ１６の各々
の中央部付近にマルチプレクサＭＣ３０１〜ＭＣ３１６
が１つずつ配置される。
【００１６】図２〜図５は前記クロックツリー構造の回
路構成を示す回路図である。多相クロック信号ＣＬＫ＿
Ａ〜ＣＬＫ＿Ｈは、外部からマルチプレクサＭＣ１０１
〜ＭＣ１０８に共通に分配される。マルチプレクサＭＣ
１０１〜ＭＣ１０４の各出力はマルチプレクサＭＣ２０
１〜ＭＣ２０８に共通に分配され、マルチプレクサＭＣ
１０５〜ＭＣ１０８の各出力はマルチプレクサＭＣ２０
９〜ＭＣ２１６に共通に分配される。
路構成を示す回路図である。多相クロック信号ＣＬＫ＿
Ａ〜ＣＬＫ＿Ｈは、外部からマルチプレクサＭＣ１０１
〜ＭＣ１０８に共通に分配される。マルチプレクサＭＣ
１０１〜ＭＣ１０４の各出力はマルチプレクサＭＣ２０
１〜ＭＣ２０８に共通に分配され、マルチプレクサＭＣ
１０５〜ＭＣ１０８の各出力はマルチプレクサＭＣ２０
９〜ＭＣ２１６に共通に分配される。
【００１７】さらに、マルチプレクサＭＣ２０１，ＭＣ
２０２の各出力はマルチプレクサＭＣ３０１，ＭＣ３０
２に共通に分配され、マルチプレクサＭＣ２０３，ＭＣ
２０４の各出力はマルチプレクサＭＣ３０３，ＭＣ３０
４に共通に分配され、マルチプレクサＭＣ２０５，ＭＣ
２０６の各出力はマルチプレクサＭＣ３０５，ＭＣ３０
６に共通に分配され、マルチプレクサＭＣ２０７，ＭＣ
２０８の各出力はマルチプレクサＭＣ３０７，ＭＣ３０
８に共通に分配され、マルチプレクサＭＣ２０９，ＭＣ
２１０の各出力はマルチプレクサＭＣ３０９，ＭＣ３１
０に共通に分配され、マルチプレクサＭＣ２１１，ＭＣ
２１２の各出力はマルチプレクサＭＣ３１１，ＭＣ３１
２に共通に分配され、マルチプレクサＭＣ２１３，ＭＣ
２１４の各出力はマルチプレクサＭＣ３１３，ＭＣ３１
４に共通に分配され、マルチプレクサＭＣ２１５，ＭＣ
２１６の各出力はマルチプレクサＭＣ３１５，ＭＣ３１
６に共通に分配される。
２０２の各出力はマルチプレクサＭＣ３０１，ＭＣ３０
２に共通に分配され、マルチプレクサＭＣ２０３，ＭＣ
２０４の各出力はマルチプレクサＭＣ３０３，ＭＣ３０
４に共通に分配され、マルチプレクサＭＣ２０５，ＭＣ
２０６の各出力はマルチプレクサＭＣ３０５，ＭＣ３０
６に共通に分配され、マルチプレクサＭＣ２０７，ＭＣ
２０８の各出力はマルチプレクサＭＣ３０７，ＭＣ３０
８に共通に分配され、マルチプレクサＭＣ２０９，ＭＣ
２１０の各出力はマルチプレクサＭＣ３０９，ＭＣ３１
０に共通に分配され、マルチプレクサＭＣ２１１，ＭＣ
２１２の各出力はマルチプレクサＭＣ３１１，ＭＣ３１
２に共通に分配され、マルチプレクサＭＣ２１３，ＭＣ
２１４の各出力はマルチプレクサＭＣ３１３，ＭＣ３１
４に共通に分配され、マルチプレクサＭＣ２１５，ＭＣ
２１６の各出力はマルチプレクサＭＣ３１５，ＭＣ３１
６に共通に分配される。
【００１８】マルチプレクサＭＣ３０１の出力は、分割
領域Ａｒｅａ１内の順序回路セル２に分配される。図１
では、フリップフロップ（ＦＦ）にマルチプレクサＭＣ
３０１の出力が分配されている。同様に、マルチプレク
サＭＣ３０２〜ＭＣ３１６の出力は、それぞれ分割領域
Ａｒｅａ２〜Ａｒｅａ１６内の順序回路セル２に分配さ
れる。
領域Ａｒｅａ１内の順序回路セル２に分配される。図１
では、フリップフロップ（ＦＦ）にマルチプレクサＭＣ
３０１の出力が分配されている。同様に、マルチプレク
サＭＣ３０２〜ＭＣ３１６の出力は、それぞれ分割領域
Ａｒｅａ２〜Ａｒｅａ１６内の順序回路セル２に分配さ
れる。
【００１９】外部からマルチプレクサＭＣ１０１〜ＭＣ
１０８に多相クロック信号ＣＬＫ＿Ａ〜ＣＬＫ＿Ｈを供
給する各配線は、マルチプレクサＭＣ１０１〜ＭＣ１０
８までの配線長が互いに等しくなるように配設される。
マルチプレクサＭＣ１０１〜ＭＣ１０８の出力をマルチ
プレクサＭＣ２０１〜ＭＣ２１６に供給する各配線は、
マルチプレクサＭＣ２０１〜ＭＣ２１６までの配線長が
互いに等しくなるように配設される。
１０８に多相クロック信号ＣＬＫ＿Ａ〜ＣＬＫ＿Ｈを供
給する各配線は、マルチプレクサＭＣ１０１〜ＭＣ１０
８までの配線長が互いに等しくなるように配設される。
マルチプレクサＭＣ１０１〜ＭＣ１０８の出力をマルチ
プレクサＭＣ２０１〜ＭＣ２１６に供給する各配線は、
マルチプレクサＭＣ２０１〜ＭＣ２１６までの配線長が
互いに等しくなるように配設される。
【００２０】また、マルチプレクサＭＣ２０１〜ＭＣ２
１６の出力をマルチプレクサＭＣ３０１〜ＭＣ３１６に
供給する各配線は、マルチプレクサＭＣ３０１〜ＭＣ３
１６までの配線長が互いに等しくなるように配設され
る。さらに、マルチプレクサＭＣ３０１〜ＭＣ３１６の
出力を順序回路セル２に供給する各配線は、順序回路セ
ル２までの配線長が互いに等しくなるように配設され
る。
１６の出力をマルチプレクサＭＣ３０１〜ＭＣ３１６に
供給する各配線は、マルチプレクサＭＣ３０１〜ＭＣ３
１６までの配線長が互いに等しくなるように配設され
る。さらに、マルチプレクサＭＣ３０１〜ＭＣ３１６の
出力を順序回路セル２に供給する各配線は、順序回路セ
ル２までの配線長が互いに等しくなるように配設され
る。
【００２１】マルチプレクサＭＣ１０１〜ＭＣ１０８に
は外部から３つの制御信号Ｓ０，Ｓ１，Ｓ２が与えら
れ、マルチプレクサＭＣ２０１〜ＭＣ２１６には２つの
制御信号Ｓ０，Ｓ１が与えられ、マルチプレクサＭＣ３
０１〜ＭＣ３１６には制御信号Ｓ０が与えられる。な
お、制御信号の符号をマルチプレクサ毎に変えると、記
載に要する図面スペースが大幅に増えるため、図２〜図
５では制御信号をＳ０，Ｓ１，Ｓ３の３つのみで表して
いるが、制御信号Ｓ０，Ｓ１，Ｓ３はマルチプレクサ毎
に異なるものである。
は外部から３つの制御信号Ｓ０，Ｓ１，Ｓ２が与えら
れ、マルチプレクサＭＣ２０１〜ＭＣ２１６には２つの
制御信号Ｓ０，Ｓ１が与えられ、マルチプレクサＭＣ３
０１〜ＭＣ３１６には制御信号Ｓ０が与えられる。な
お、制御信号の符号をマルチプレクサ毎に変えると、記
載に要する図面スペースが大幅に増えるため、図２〜図
５では制御信号をＳ０，Ｓ１，Ｓ３の３つのみで表して
いるが、制御信号Ｓ０，Ｓ１，Ｓ３はマルチプレクサ毎
に異なるものである。
【００２２】次に、本実施の形態の半導体集積回路のク
ロックツリー構造の動作について説明する。本実施の形
態では、マルチプレクサＭＣ１０１〜ＭＣ１０８，ＭＣ
２０１〜ＭＣ２１６，ＭＣ３０１〜ＭＣ３１６を通じて
各分割領域Ａｒｅａ１〜Ａｒｅａ１６に多相クロック信
号ＣＬＫ＿Ａ〜ＣＬＫ＿Ｈを選択的に分配することがで
きる。
ロックツリー構造の動作について説明する。本実施の形
態では、マルチプレクサＭＣ１０１〜ＭＣ１０８，ＭＣ
２０１〜ＭＣ２１６，ＭＣ３０１〜ＭＣ３１６を通じて
各分割領域Ａｒｅａ１〜Ａｒｅａ１６に多相クロック信
号ＣＬＫ＿Ａ〜ＣＬＫ＿Ｈを選択的に分配することがで
きる。
【００２３】図６は、クロック分配用高駆動マルチプレ
クサＭＣ１０１〜ＭＣ１０８，ＭＣ２０１〜ＭＣ２１
６，ＭＣ３０１〜ＭＣ３１６の制御信号Ｓ０，Ｓ１，Ｓ
３とチップ上の各分割領域Ａｒｅａ１〜Ａｒｅａ１６に
分配されるクロック信号との関係を示す図である。ただ
し、図６では、マルチプレクサＭＣ１０１〜ＭＣ１０
４，ＭＣ２０１〜ＭＣ２０４，ＭＣ３０１〜ＭＣ３０４
の制御信号Ｓ０，Ｓ１，Ｓ３と分割領域Ａｒｅａ１〜Ａ
ｒｅａ４に分配されるクロック信号についてのみ記載し
ている。
クサＭＣ１０１〜ＭＣ１０８，ＭＣ２０１〜ＭＣ２１
６，ＭＣ３０１〜ＭＣ３１６の制御信号Ｓ０，Ｓ１，Ｓ
３とチップ上の各分割領域Ａｒｅａ１〜Ａｒｅａ１６に
分配されるクロック信号との関係を示す図である。ただ
し、図６では、マルチプレクサＭＣ１０１〜ＭＣ１０
４，ＭＣ２０１〜ＭＣ２０４，ＭＣ３０１〜ＭＣ３０４
の制御信号Ｓ０，Ｓ１，Ｓ３と分割領域Ａｒｅａ１〜Ａ
ｒｅａ４に分配されるクロック信号についてのみ記載し
ている。
【００２４】マルチプレクサＭＣ１０１〜ＭＣ１０８
は、制御信号Ｓ０，Ｓ１，Ｓ３が「０００」のときクロ
ック信号ＣＬＫ＿Ａを選択して出力する。同様に、マル
チプレクサＭＣ１０１〜ＭＣ１０８は、制御信号Ｓ０，
Ｓ１，Ｓ３が「００１」のときＣＬＫ＿Ｂ、「０１０」
のときＣＬＫ＿Ｃ、「０１１」のときＣＬＫ＿Ｄ、「１
００」のときＣＬＫ＿Ｅ、「１０１」のときＣＬＫ＿
Ｆ、「１１０」のときＣＬＫ＿Ｇ、「１１１」のときＣ
ＬＫ＿Ｈを選択して出力する。
は、制御信号Ｓ０，Ｓ１，Ｓ３が「０００」のときクロ
ック信号ＣＬＫ＿Ａを選択して出力する。同様に、マル
チプレクサＭＣ１０１〜ＭＣ１０８は、制御信号Ｓ０，
Ｓ１，Ｓ３が「００１」のときＣＬＫ＿Ｂ、「０１０」
のときＣＬＫ＿Ｃ、「０１１」のときＣＬＫ＿Ｄ、「１
００」のときＣＬＫ＿Ｅ、「１０１」のときＣＬＫ＿
Ｆ、「１１０」のときＣＬＫ＿Ｇ、「１１１」のときＣ
ＬＫ＿Ｈを選択して出力する。
【００２５】ＭＣ２０１〜ＭＣ２１６は、制御信号Ｓ
０，Ｓ１が「００」のとき１番目の入力（例えばＭＣ２
０１の場合、ＭＣ１０１の出力）を選択して出力する。
同様に、ＭＣ２０１〜ＭＣ２１６は、制御信号Ｓ０，Ｓ
１が「０１」のとき２番目の入力（ＭＣ２０１の場合、
ＭＣ１０２の出力）、「１０」のとき３番目の入力（Ｍ
Ｃ２０１の場合、ＭＣ１０３の出力）、「１１」のとき
４番目の入力（ＭＣ２０１の場合、ＭＣ１０４の出力）
を選択して出力する。
０，Ｓ１が「００」のとき１番目の入力（例えばＭＣ２
０１の場合、ＭＣ１０１の出力）を選択して出力する。
同様に、ＭＣ２０１〜ＭＣ２１６は、制御信号Ｓ０，Ｓ
１が「０１」のとき２番目の入力（ＭＣ２０１の場合、
ＭＣ１０２の出力）、「１０」のとき３番目の入力（Ｍ
Ｃ２０１の場合、ＭＣ１０３の出力）、「１１」のとき
４番目の入力（ＭＣ２０１の場合、ＭＣ１０４の出力）
を選択して出力する。
【００２６】ＭＣ３０１〜ＭＣ３１６は、制御信号Ｓ０
が「０」のとき１番目の入力（例えばＭＣ３０１の場
合、ＭＣ２０１の出力）を選択して出力し、制御信号Ｓ
０が「１」のとき２番目の入力（ＭＣ３０１の場合、Ｍ
Ｃ２０２の出力）を選択して出力する。
が「０」のとき１番目の入力（例えばＭＣ３０１の場
合、ＭＣ２０１の出力）を選択して出力し、制御信号Ｓ
０が「１」のとき２番目の入力（ＭＣ３０１の場合、Ｍ
Ｃ２０２の出力）を選択して出力する。
【００２７】したがって、図６のように各マルチプレク
サＭＣ１０１〜ＭＣ１０４，ＭＣ２０１〜ＭＣ２０４，
ＭＣ３０１〜ＭＣ３０４の制御信号Ｓ０，Ｓ１，Ｓ３の
値を設定すれば、分割領域Ａｒｅａ１，Ａｒｅａ２にク
ロック信号ＣＬＫ＿Ａ又はＣＬＫ＿Ｂ、分割領域Ａｒｅ
ａ３，Ａｒｅａ４にクロック信号ＣＬＫ＿Ｃ又はＣＬＫ
＿Ｄを選択的に分配することができる。その他のマルチ
プレクサＭＣ１０５〜ＭＣ１０８，ＭＣ２０５〜ＭＣ２
１６，ＭＣ３０５〜ＭＣ３１６についても同様の制御が
可能であり、分割領域Ａｒｅａ５〜Ａｒｅａ１６に多相
クロック信号ＣＬＫ＿Ａ〜ＣＬＫ＿Ｈを選択的に分配す
ることができる。
サＭＣ１０１〜ＭＣ１０４，ＭＣ２０１〜ＭＣ２０４，
ＭＣ３０１〜ＭＣ３０４の制御信号Ｓ０，Ｓ１，Ｓ３の
値を設定すれば、分割領域Ａｒｅａ１，Ａｒｅａ２にク
ロック信号ＣＬＫ＿Ａ又はＣＬＫ＿Ｂ、分割領域Ａｒｅ
ａ３，Ａｒｅａ４にクロック信号ＣＬＫ＿Ｃ又はＣＬＫ
＿Ｄを選択的に分配することができる。その他のマルチ
プレクサＭＣ１０５〜ＭＣ１０８，ＭＣ２０５〜ＭＣ２
１６，ＭＣ３０５〜ＭＣ３１６についても同様の制御が
可能であり、分割領域Ａｒｅａ５〜Ａｒｅａ１６に多相
クロック信号ＣＬＫ＿Ａ〜ＣＬＫ＿Ｈを選択的に分配す
ることができる。
【００２８】なお、多相クロック信号ＣＬＫ＿Ａ〜ＣＬ
Ｋ＿Ｈのうちどのクロック信号をどの分割領域に分配す
るかは、半導体集積回路の仕様によって決まる。そし
て、制御信号Ｓ０，Ｓ１，Ｓ３の設定は、チップ上に順
序回路セル２及び組合せ回路セル３を形成した後の配線
工程時にて行われる。すなわち、値を「１」に設定する
制御信号については電源につなぐ配線パターンを形成
し、値を「０」に設定する制御信号については接地につ
なぐ配線パターンを形成すればよい。
Ｋ＿Ｈのうちどのクロック信号をどの分割領域に分配す
るかは、半導体集積回路の仕様によって決まる。そし
て、制御信号Ｓ０，Ｓ１，Ｓ３の設定は、チップ上に順
序回路セル２及び組合せ回路セル３を形成した後の配線
工程時にて行われる。すなわち、値を「１」に設定する
制御信号については電源につなぐ配線パターンを形成
し、値を「０」に設定する制御信号については接地につ
なぐ配線パターンを形成すればよい。
【００２９】次に、未使用の余剰順序回路セル２の処理
について説明する。図７（ａ）は順序回路セル２の１構
成例を示す回路図、図７（ｂ）は図７（ａ）の順序回路
セル２の回路記号を示す図である。図７に示す順序回路
セル２はＤ型フリップフロップであり、インバータＩＮ
Ｖ１〜ＩＮＶ８と、トランスミッションゲートＴＧ１〜
ＴＧ４とから構成される。
について説明する。図７（ａ）は順序回路セル２の１構
成例を示す回路図、図７（ｂ）は図７（ａ）の順序回路
セル２の回路記号を示す図である。図７に示す順序回路
セル２はＤ型フリップフロップであり、インバータＩＮ
Ｖ１〜ＩＮＶ８と、トランスミッションゲートＴＧ１〜
ＴＧ４とから構成される。
【００３０】本実施の形態では、チップ上に順序回路セ
ル２及び組合せ回路セル３を形成する段階では、各順序
回路セル２のクロック入力部の初段ゲート（インバータ
ＩＮＶ２）の出力端子と、その後段ゲート（インバータ
ＩＮＶ３）の入力端子との間を未配線（図７（ａ）の破
線部）としておく。
ル２及び組合せ回路セル３を形成する段階では、各順序
回路セル２のクロック入力部の初段ゲート（インバータ
ＩＮＶ２）の出力端子と、その後段ゲート（インバータ
ＩＮＶ３）の入力端子との間を未配線（図７（ａ）の破
線部）としておく。
【００３１】各順序回路セル２を使用するか否かは半導
体集積回路の仕様により異なる。使用する順序回路セル
２については、配置配線工程で、クロック入力部の初段
ゲートＩＮＶ２の出力端子と後段ゲートＩＮＶ３の入力
端子間をつなぐ配線パターンを形成する。一方、使用し
ない順序回路セル２については、クロック入力部の初段
ゲートＩＮＶ２の出力端子と後段ゲートＩＮＶ３の入力
端子間を未配線のままとし、後段ゲートＩＮＶ３の入力
端子ＣＢを電源又は接地につなぐ配線パターンを配置配
線工程時に形成する。
体集積回路の仕様により異なる。使用する順序回路セル
２については、配置配線工程で、クロック入力部の初段
ゲートＩＮＶ２の出力端子と後段ゲートＩＮＶ３の入力
端子間をつなぐ配線パターンを形成する。一方、使用し
ない順序回路セル２については、クロック入力部の初段
ゲートＩＮＶ２の出力端子と後段ゲートＩＮＶ３の入力
端子間を未配線のままとし、後段ゲートＩＮＶ３の入力
端子ＣＢを電源又は接地につなぐ配線パターンを配置配
線工程時に形成する。
【００３２】こうして、使用される順序回路セル２のク
ロック入力部では、図８（ａ）に示すように、クロック
信号ＣＬＫ（ＣＬＫ＿Ａ〜ＣＬＫ＿Ｈ）に応じて後段ゲ
ートＩＮＶ３の入力端子ＣＢ及び出力端子Ｃの電位が変
化する。一方、未使用の順序回路セル２のクロック入力
部では、図８（ｂ）に示すように、後段ゲートＩＮＶ３
の入力端子ＣＢ及び出力端子Ｃの電位が不変となり、ク
ロック信号ＣＬＫに応じたスイッチング動作は行われな
い。
ロック入力部では、図８（ａ）に示すように、クロック
信号ＣＬＫ（ＣＬＫ＿Ａ〜ＣＬＫ＿Ｈ）に応じて後段ゲ
ートＩＮＶ３の入力端子ＣＢ及び出力端子Ｃの電位が変
化する。一方、未使用の順序回路セル２のクロック入力
部では、図８（ｂ）に示すように、後段ゲートＩＮＶ３
の入力端子ＣＢ及び出力端子Ｃの電位が不変となり、ク
ロック信号ＣＬＫに応じたスイッチング動作は行われな
い。
【００３３】各マルチプレクサＭＣ３０１〜ＭＣ３１６
から見た負荷は順序回路セル２のクロック入力部の初段
ゲートなので、各マルチプレクサＭＣ３０１〜ＭＣ３１
６に順序回路セル２を均等に割りつけておけば、各マル
チプレクサＭＣ３０１〜ＭＣ３１６と接続されるゲート
数が同一となり、フローテイングゲートを発生させるこ
となく、各マルチプレクサＭＣ３０１〜ＭＣ３１６の負
荷を等しくすることができる。
から見た負荷は順序回路セル２のクロック入力部の初段
ゲートなので、各マルチプレクサＭＣ３０１〜ＭＣ３１
６に順序回路セル２を均等に割りつけておけば、各マル
チプレクサＭＣ３０１〜ＭＣ３１６と接続されるゲート
数が同一となり、フローテイングゲートを発生させるこ
となく、各マルチプレクサＭＣ３０１〜ＭＣ３１６の負
荷を等しくすることができる。
【００３４】また、本実施の形態では、使用しない余剰
順序回路セル２のクロック入力部の初段ゲートの出力端
子と後段ゲートの入力端子間を未配線とすることによ
り、この余剰順序回路セル２では、図９の斜線を施した
インバータＩＮＶ３、トランスミッションゲートＴＧ１
〜ＴＧ４が非負荷トランジスタとなるので、使用するか
否かに関係なく全ての順序回路セルが負荷となる従来の
半導体集積回路と比べて消費電力を低減することができ
る。
順序回路セル２のクロック入力部の初段ゲートの出力端
子と後段ゲートの入力端子間を未配線とすることによ
り、この余剰順序回路セル２では、図９の斜線を施した
インバータＩＮＶ３、トランスミッションゲートＴＧ１
〜ＴＧ４が非負荷トランジスタとなるので、使用するか
否かに関係なく全ての順序回路セルが負荷となる従来の
半導体集積回路と比べて消費電力を低減することができ
る。
【００３５】なお、本実施の形態では、クロック信号の
相数を８、マルチプレクサＭＣ１０１〜ＭＣ１０８，Ｍ
Ｃ２０１〜ＭＣ２１６，ＭＣ３０１〜ＭＣ３１６の入力
信号数をそれぞれ８，４，２、クロックツリー段数を
３、チップの分割領域数を１６としているが、これに限
るものではないことは言うまでもない。また、本実施の
形態では、クロックツリーの全てをマルチプレクサで構
成しているが、これに限るものではなく、マルチプレク
サの代わりに一部をクロックバッファにしてもよい。
相数を８、マルチプレクサＭＣ１０１〜ＭＣ１０８，Ｍ
Ｃ２０１〜ＭＣ２１６，ＭＣ３０１〜ＭＣ３１６の入力
信号数をそれぞれ８，４，２、クロックツリー段数を
３、チップの分割領域数を１６としているが、これに限
るものではないことは言うまでもない。また、本実施の
形態では、クロックツリーの全てをマルチプレクサで構
成しているが、これに限るものではなく、マルチプレク
サの代わりに一部をクロックバッファにしてもよい。
【００３６】また、本実施の形態では、順序回路セル２
と組合せ回路セル３とを１列毎に交互に配置している
が、順序回路セル２と組合せ回路セル３とを１行毎に交
互に配置してもよく、また順序回路セル２と組合せ回路
セル３とを市松模様に配置してもよい。なお、順序回路
セル２と組合せ回路セル３とを交互に配置するのは、順
序回路セル２を分割領域内に均一に配置して、マルチプ
レクサからの配線長を等しくするためである。
と組合せ回路セル３とを１列毎に交互に配置している
が、順序回路セル２と組合せ回路セル３とを１行毎に交
互に配置してもよく、また順序回路セル２と組合せ回路
セル３とを市松模様に配置してもよい。なお、順序回路
セル２と組合せ回路セル３とを交互に配置するのは、順
序回路セル２を分割領域内に均一に配置して、マルチプ
レクサからの配線長を等しくするためである。
【００３７】［第２の実施の形態］図１０（ａ）は本発
明の第２の実施の形態となる順序回路セル２の回路図、
図１０（ｂ）は図１０（ａ）の順序回路セル２の回路記
号を示す図であり、図７と同様の構成には同一の符号を
付してある。図１０に示す順序回路セル２はイネーブル
機能付きのＤ型フリップフロップであり、インバータＩ
ＮＶ１，ＩＮＶ３〜ＩＮＶ８と、トランスミッションゲ
ートＴＧ１〜ＴＧ４と、否定論理積ゲートＮＡＮＤ１と
から構成される。
明の第２の実施の形態となる順序回路セル２の回路図、
図１０（ｂ）は図１０（ａ）の順序回路セル２の回路記
号を示す図であり、図７と同様の構成には同一の符号を
付してある。図１０に示す順序回路セル２はイネーブル
機能付きのＤ型フリップフロップであり、インバータＩ
ＮＶ１，ＩＮＶ３〜ＩＮＶ８と、トランスミッションゲ
ートＴＧ１〜ＴＧ４と、否定論理積ゲートＮＡＮＤ１と
から構成される。
【００３８】本実施の形態では、第１の実施の形態と異
なり、チップ上に順序回路セル２及び組合せ回路セル３
を形成する段階で、各順序回路セル２のクロック入力部
の初段ゲートＮＡＮＤ１の出力端子とその後段ゲートＩ
ＮＶ３の入力端子とを接続しておく。そして、使用する
順序回路セル２については、配置配線工程時に、クロッ
クイネーブル信号ＣＬＫ＿ＥＮが「１」となる配線パタ
ーン（電源に接続される配線パターン）を形成し、使用
しない余剰順序回路セル２については、クロックイネー
ブル信号ＣＬＫ＿ＥＮが「０」となる配線パターン（接
地に接続される配線パターン）を形成する。
なり、チップ上に順序回路セル２及び組合せ回路セル３
を形成する段階で、各順序回路セル２のクロック入力部
の初段ゲートＮＡＮＤ１の出力端子とその後段ゲートＩ
ＮＶ３の入力端子とを接続しておく。そして、使用する
順序回路セル２については、配置配線工程時に、クロッ
クイネーブル信号ＣＬＫ＿ＥＮが「１」となる配線パタ
ーン（電源に接続される配線パターン）を形成し、使用
しない余剰順序回路セル２については、クロックイネー
ブル信号ＣＬＫ＿ＥＮが「０」となる配線パターン（接
地に接続される配線パターン）を形成する。
【００３９】これにより、使用される順序回路セル２の
クロック入力部では、図１１（ａ）に示すように、クロ
ック信号ＣＬＫ（ＣＬＫ＿Ａ〜ＣＬＫ＿Ｈ）に応じて、
後段ゲートＩＮＶ３の入力端子ＣＢ及び出力端子Ｃの電
位が変化する。一方、未使用の順序回路セル２のクロッ
ク入力部では、図１１（ｂ）に示すように、後段ゲート
ＩＮＶ３の入力端子ＣＢ及び出力端子Ｃの電位が不変と
なり、クロック信号ＣＬＫに応じたスイッチング動作は
行われない。
クロック入力部では、図１１（ａ）に示すように、クロ
ック信号ＣＬＫ（ＣＬＫ＿Ａ〜ＣＬＫ＿Ｈ）に応じて、
後段ゲートＩＮＶ３の入力端子ＣＢ及び出力端子Ｃの電
位が変化する。一方、未使用の順序回路セル２のクロッ
ク入力部では、図１１（ｂ）に示すように、後段ゲート
ＩＮＶ３の入力端子ＣＢ及び出力端子Ｃの電位が不変と
なり、クロック信号ＣＬＫに応じたスイッチング動作は
行われない。
【００４０】この結果、未使用の余剰順序回路セル２で
は、図１２の斜線を施したインバータＩＮＶ３、トラン
スミッションゲートＴＧ１〜ＴＧ４が非負荷トランジス
タとなる。こうして、第１の実施の形態と同様に、低ス
キューで、低消費電力という効果が得られる。
は、図１２の斜線を施したインバータＩＮＶ３、トラン
スミッションゲートＴＧ１〜ＴＧ４が非負荷トランジス
タとなる。こうして、第１の実施の形態と同様に、低ス
キューで、低消費電力という効果が得られる。
【００４１】なお、本実施の形態では、クロック入力部
の初段ゲートに否定論理積ゲートを用いたが、これに限
るものではなく、否定論理和ゲートを用いてもよい。否
定論理和ゲートを用いる場合は、使用する順序回路セル
２についてはクロックイネーブル信号ＣＬＫ＿ＥＮを
「０」とし、使用しない余剰順序回路セル２については
クロックイネーブル信号ＣＬＫ＿ＥＮを「１」とすれば
よい。ただし、第１の実施の形態とクロックの位相を揃
える必要が有る場合には、否定論理和ゲートのクロック
入力の直前又は出力にインバータを１段設ける必要があ
る。
の初段ゲートに否定論理積ゲートを用いたが、これに限
るものではなく、否定論理和ゲートを用いてもよい。否
定論理和ゲートを用いる場合は、使用する順序回路セル
２についてはクロックイネーブル信号ＣＬＫ＿ＥＮを
「０」とし、使用しない余剰順序回路セル２については
クロックイネーブル信号ＣＬＫ＿ＥＮを「１」とすれば
よい。ただし、第１の実施の形態とクロックの位相を揃
える必要が有る場合には、否定論理和ゲートのクロック
入力の直前又は出力にインバータを１段設ける必要があ
る。
【００４２】［第３の実施の形態］上述した第１及び第
２の実施の形態に係る半導体集積回路では、未使用の順
序回路セル２は、その内部において、入力されるクロッ
ク信号が後段ゲート（インバータＩＮＶ２）に伝達する
のを阻止することにより該順序回路セル２の動作を停止
させる。これに対し、この第３の実施の形態に係る半導
体集積回路では、クロックツリー構造を形成するマルチ
プレクサの出力を抑止することにより、該マルチプレク
サより下流側に接続された全ての順序回路セル２の動作
を停止させる。
２の実施の形態に係る半導体集積回路では、未使用の順
序回路セル２は、その内部において、入力されるクロッ
ク信号が後段ゲート（インバータＩＮＶ２）に伝達する
のを阻止することにより該順序回路セル２の動作を停止
させる。これに対し、この第３の実施の形態に係る半導
体集積回路では、クロックツリー構造を形成するマルチ
プレクサの出力を抑止することにより、該マルチプレク
サより下流側に接続された全ての順序回路セル２の動作
を停止させる。
【００４３】この第３の実施の形態でクロック分配用と
して使用されるマルチプレクサは、図１４に示すよう
に、第１及び第２の実施の形態で使用されたマルチプレ
クサにイネーブル端子ＥＮが追加されることにより構成
されている。このイネーブル端子ＥＮは、ストップ条件
により制御される。
して使用されるマルチプレクサは、図１４に示すよう
に、第１及び第２の実施の形態で使用されたマルチプレ
クサにイネーブル端子ＥＮが追加されることにより構成
されている。このイネーブル端子ＥＮは、ストップ条件
により制御される。
【００４４】図１４（ａ）は、イネーブル端子ＥＮを備
えた８入力１出力のマルチプレクサを示し、マルチプレ
クサＭＣ１０１〜１０８として使用される。このマルチ
プレクサは、イネーブル端子ＥＮにストップ条件として
「１」が与えられた場合に、制御信号Ｓ０〜Ｓ２に従っ
て８個の入力信号の何れかを選択して出力する。一方、
イネーブル端子ＥＮにストップ条件として「０」が与え
られた場合は、制御信号Ｓ０〜Ｓ２に拘わらず、常に
「０」を出力する。
えた８入力１出力のマルチプレクサを示し、マルチプレ
クサＭＣ１０１〜１０８として使用される。このマルチ
プレクサは、イネーブル端子ＥＮにストップ条件として
「１」が与えられた場合に、制御信号Ｓ０〜Ｓ２に従っ
て８個の入力信号の何れかを選択して出力する。一方、
イネーブル端子ＥＮにストップ条件として「０」が与え
られた場合は、制御信号Ｓ０〜Ｓ２に拘わらず、常に
「０」を出力する。
【００４５】図１４（ｂ）は、イネーブル端子ＥＮを備
えた４入力１出力のマルチプレクサを示し、マルチプレ
クサＭＣ２０１〜ＭＣ２１６として使用される。このマ
ルチプレクサは、イネーブル端子ＥＮにストップ条件と
して「１」が与えられた場合に、制御信号Ｓ０及びＳ１
に従って４個の入力信号の何れかを選択して出力する。
一方、イネーブル端子ＥＮにストップ条件として「０」
が与えられた場合は、制御信号Ｓ０及びＳ１に拘わら
ず、常に「０」を出力する。
えた４入力１出力のマルチプレクサを示し、マルチプレ
クサＭＣ２０１〜ＭＣ２１６として使用される。このマ
ルチプレクサは、イネーブル端子ＥＮにストップ条件と
して「１」が与えられた場合に、制御信号Ｓ０及びＳ１
に従って４個の入力信号の何れかを選択して出力する。
一方、イネーブル端子ＥＮにストップ条件として「０」
が与えられた場合は、制御信号Ｓ０及びＳ１に拘わら
ず、常に「０」を出力する。
【００４６】図１４（ｃ）は、イネーブル端子ＥＮを備
えた２入力１出力のマルチプレクサを示し、マルチプレ
クサＭＣ３０１〜ＭＣ３１６として使用される。このマ
ルチプレクサは、イネーブル端子ＥＮにストップ条件と
して「１」が与えられた場合に、制御信号Ｓ０に従って
２個の入力信号の何れかを選択して出力する。一方、イ
ネーブル端子ＥＮにストップ条件として「０」が与えら
れた場合は、制御信号Ｓ０に拘わらず、常に「０」を出
力する。
えた２入力１出力のマルチプレクサを示し、マルチプレ
クサＭＣ３０１〜ＭＣ３１６として使用される。このマ
ルチプレクサは、イネーブル端子ＥＮにストップ条件と
して「１」が与えられた場合に、制御信号Ｓ０に従って
２個の入力信号の何れかを選択して出力する。一方、イ
ネーブル端子ＥＮにストップ条件として「０」が与えら
れた場合は、制御信号Ｓ０に拘わらず、常に「０」を出
力する。
【００４７】今、図１３に示すように、分割領域Ａｒｅ
ａ１及びＡｒｅａ２、Ａｒｅａ６、並びにＡｒｅａ１３
〜Ａｒｅａ１６（斜線で示す部分）に存在する全ての順
序回路セル２が未使用であるとする。
ａ１及びＡｒｅａ２、Ａｒｅａ６、並びにＡｒｅａ１３
〜Ａｒｅａ１６（斜線で示す部分）に存在する全ての順
序回路セル２が未使用であるとする。
【００４８】この場合、２つの分割領域Ａｒｅａ１及び
Ａｒｅａ２の順序回路セル２を駆動するためのマルチプ
レクサＭＣ２０１及びＭＣ２０２の出力が抑止される。
この抑止は、図１４（ｂ）に示すように構成されたマル
チプレクサＭＣ２０１及び２０２のイネーブル端子ＥＮ
に「０」を与えることにより行われる。これにより、分
割領域Ａｒｅａ１及びＡｒｅａ２へのクロック信号の分
配が停止され、換言すればクロック信号のスイッチング
が停止され、これら分割領域Ａｒｅａ１及びＡｒｅａ２
の中の全ての順序回路セル２の動作が停止される。な
お、マルチプレクサＭＣ３０１及びＭＣ３０２の出力を
抑止することによっても上記と同様の動作を行わせるこ
とができる。
Ａｒｅａ２の順序回路セル２を駆動するためのマルチプ
レクサＭＣ２０１及びＭＣ２０２の出力が抑止される。
この抑止は、図１４（ｂ）に示すように構成されたマル
チプレクサＭＣ２０１及び２０２のイネーブル端子ＥＮ
に「０」を与えることにより行われる。これにより、分
割領域Ａｒｅａ１及びＡｒｅａ２へのクロック信号の分
配が停止され、換言すればクロック信号のスイッチング
が停止され、これら分割領域Ａｒｅａ１及びＡｒｅａ２
の中の全ての順序回路セル２の動作が停止される。な
お、マルチプレクサＭＣ３０１及びＭＣ３０２の出力を
抑止することによっても上記と同様の動作を行わせるこ
とができる。
【００４９】また、１つの分割領域Ａｒｅａ６の順序回
路セル２を駆動するためのマルチプレクサＭＣ３０６の
出力が抑止される。この抑止は、図１４（Ｃ）に示すよ
うに構成されたマルチプレクサＭＣ３０６のイネーブル
端子ＥＮに「０」を与えることにより行われる。これに
より、分割領域Ａｒｅａ６へのクロック信号の分配が停
止され、換言すればクロック信号のスイッチングが停止
され、この分割領域Ａｒｅａ６の中の全ての順序回路セ
ル２の動作が停止される。
路セル２を駆動するためのマルチプレクサＭＣ３０６の
出力が抑止される。この抑止は、図１４（Ｃ）に示すよ
うに構成されたマルチプレクサＭＣ３０６のイネーブル
端子ＥＮに「０」を与えることにより行われる。これに
より、分割領域Ａｒｅａ６へのクロック信号の分配が停
止され、換言すればクロック信号のスイッチングが停止
され、この分割領域Ａｒｅａ６の中の全ての順序回路セ
ル２の動作が停止される。
【００５０】更に、４つの分割領域Ａｒｅａ１３〜Ａｒ
ｅａ１６の順序回路セル２を駆動するマルチプレクサＭ
Ｃ２１３〜ＭＣ２１６の出力が抑止される。この抑止
は、図１４（ｂ）に示すように構成されたマルチプレク
サＭＣ２１３〜ＭＣ２１６のイネーブル端子ＥＮに
「０」を与えることにより行われる。これにより、分割
領域Ａｒｅａ１３〜Ａｒｅａ１６へのクロック信号の分
配が停止され、換言すればクロック信号のスイッチング
が停止され、これら分割領域Ａｒｅａ１３〜Ａｒｅａ１
６の中の全ての順序回路セル２の動作が停止される。な
お、マルチプレクサＭＣ３１３〜ＭＣ３１６の出力を抑
止することによっても上記と同様の動作を行わせること
ができる。
ｅａ１６の順序回路セル２を駆動するマルチプレクサＭ
Ｃ２１３〜ＭＣ２１６の出力が抑止される。この抑止
は、図１４（ｂ）に示すように構成されたマルチプレク
サＭＣ２１３〜ＭＣ２１６のイネーブル端子ＥＮに
「０」を与えることにより行われる。これにより、分割
領域Ａｒｅａ１３〜Ａｒｅａ１６へのクロック信号の分
配が停止され、換言すればクロック信号のスイッチング
が停止され、これら分割領域Ａｒｅａ１３〜Ａｒｅａ１
６の中の全ての順序回路セル２の動作が停止される。な
お、マルチプレクサＭＣ３１３〜ＭＣ３１６の出力を抑
止することによっても上記と同様の動作を行わせること
ができる。
【００５１】なお、図１３では示されていないが、８つ
の分割領域Ａｒｅａ１〜Ａｒｅａ８に存在する全ての順
序回路セル２が未使用であるとすると、８つの分割領域
Ａｒｅａ１〜Ａｒｅａ８の順序回路セル２を駆動するた
めのマルチプレクサＭＣ１０１〜ＭＣ１０４の出力が抑
止される。この抑止は、図１４（ａ）に示すように構成
されたマルチプレクサＭＣ１０１〜ＭＣ１０４のイネー
ブル端子ＥＮに「０」を与えることにより行われる。こ
れにより、分割領域Ａｒｅａ１〜Ａｒｅａ８へのクロッ
ク信号の分配が停止され、換言すればクロック信号のス
イッチングが停止され、これら分割領域Ａｒｅａ１〜Ａ
ｒｅａ８の中の全ての順序回路セル２の動作が停止され
る。この場合、マルチプレクサＭＣ２０１〜ＭＣ２０８
又は又は３０１〜ＭＣ３０８の出力を抑止することによ
っても上記と同様の動作を行わせることができる。
の分割領域Ａｒｅａ１〜Ａｒｅａ８に存在する全ての順
序回路セル２が未使用であるとすると、８つの分割領域
Ａｒｅａ１〜Ａｒｅａ８の順序回路セル２を駆動するた
めのマルチプレクサＭＣ１０１〜ＭＣ１０４の出力が抑
止される。この抑止は、図１４（ａ）に示すように構成
されたマルチプレクサＭＣ１０１〜ＭＣ１０４のイネー
ブル端子ＥＮに「０」を与えることにより行われる。こ
れにより、分割領域Ａｒｅａ１〜Ａｒｅａ８へのクロッ
ク信号の分配が停止され、換言すればクロック信号のス
イッチングが停止され、これら分割領域Ａｒｅａ１〜Ａ
ｒｅａ８の中の全ての順序回路セル２の動作が停止され
る。この場合、マルチプレクサＭＣ２０１〜ＭＣ２０８
又は又は３０１〜ＭＣ３０８の出力を抑止することによ
っても上記と同様の動作を行わせることができる。
【００５２】各マルチプレクサＭＣ１０１〜ＭＣ１０
８、ＭＣ２０１〜ＭＣ２１６及びＭＣ３０１〜ＭＣ３１
６のイネーブル端子ＥＮをストップ条件として「１」及
び「０」の何れに設定するかは、半導体集積回路の仕様
によって決まる。そして、イネーブル端子ＥＮの設定
は、チップ上に順序回路セル２及び組合せ回路セル３を
形成した後の配線工程時に行われる。
８、ＭＣ２０１〜ＭＣ２１６及びＭＣ３０１〜ＭＣ３１
６のイネーブル端子ＥＮをストップ条件として「１」及
び「０」の何れに設定するかは、半導体集積回路の仕様
によって決まる。そして、イネーブル端子ＥＮの設定
は、チップ上に順序回路セル２及び組合せ回路セル３を
形成した後の配線工程時に行われる。
【００５３】すなわち、配置工程が完了すると、順序回
路セル２が１つも使用されていない分割領域が存在する
かどうかが調べられる。そして、順序回路セル２が１つ
も使用されていない分割領域が存在することが判断され
ると、その分割領域にクロック信号を分配するマルチプ
レクサのイネーブル端子ＥＮが「０」に設定される。
路セル２が１つも使用されていない分割領域が存在する
かどうかが調べられる。そして、順序回路セル２が１つ
も使用されていない分割領域が存在することが判断され
ると、その分割領域にクロック信号を分配するマルチプ
レクサのイネーブル端子ＥＮが「０」に設定される。
【００５４】例えば、図１３に示した例では、分割領域
Ａｒｅａ６に順序回路セル２が１つも使用されていない
ことが判断されるのでマルチプレクサＭＣ３０６のイネ
ーブル端子ＥＮが「０」に設定される。また、分割領域
Ａｒｅａ１及びＡｒｅａ２に順序回路セル２が１つも使
用されていないことが判断されるのでマルチプレクサＭ
Ｃ３０１及びＭＣ３０２又はマルチプレクサＭＣ２０１
及びＭＣ２０２のイネーブル端子ＥＮが「０」に設定さ
れる。更に、分割領域Ａｒｅａ１３〜Ａｒｅａ１６に順
序回路セル２が１つも使用されていないことが判断され
るのでマルチプレクサＭＣ３１３〜ＭＣ３１６２又はマ
ルチプレクサＭＣ２１３〜ＭＣ２２１６のイネーブル端
子ＥＮが「０」に設定される。そして、上記以外のマル
チプレクサのイネーブル端子ＥＮは「１」に設定され
る。
Ａｒｅａ６に順序回路セル２が１つも使用されていない
ことが判断されるのでマルチプレクサＭＣ３０６のイネ
ーブル端子ＥＮが「０」に設定される。また、分割領域
Ａｒｅａ１及びＡｒｅａ２に順序回路セル２が１つも使
用されていないことが判断されるのでマルチプレクサＭ
Ｃ３０１及びＭＣ３０２又はマルチプレクサＭＣ２０１
及びＭＣ２０２のイネーブル端子ＥＮが「０」に設定さ
れる。更に、分割領域Ａｒｅａ１３〜Ａｒｅａ１６に順
序回路セル２が１つも使用されていないことが判断され
るのでマルチプレクサＭＣ３１３〜ＭＣ３１６２又はマ
ルチプレクサＭＣ２１３〜ＭＣ２２１６のイネーブル端
子ＥＮが「０」に設定される。そして、上記以外のマル
チプレクサのイネーブル端子ＥＮは「１」に設定され
る。
【００５５】上記イネーブル端子ＥＮの設定は、配線パ
ターンをイネーブル端子ＥＮに接続することで行い、イ
ネーブル端子ＥＮを「１」に設定する場合は、電源につ
なぐ配線パターンを接続し、「０」に設定する場合は接
地につなぐ配線パターンを接続することにより行われ
る。
ターンをイネーブル端子ＥＮに接続することで行い、イ
ネーブル端子ＥＮを「１」に設定する場合は、電源につ
なぐ配線パターンを接続し、「０」に設定する場合は接
地につなぐ配線パターンを接続することにより行われ
る。
【００５６】以上説明したように、この第３の実施の形
態に係る半導体集積回路によれば、未使用の順序回路セ
ル２だけから成る分割領域へのクロック信号の分配は停
止されるので未使用の順序回路セル２の動作が停止さ
れ、上述した第１の実施の形態の場合と同様に、従来に
比べて半導体集積回路全体としての消費電力を低減させ
ることができる。
態に係る半導体集積回路によれば、未使用の順序回路セ
ル２だけから成る分割領域へのクロック信号の分配は停
止されるので未使用の順序回路セル２の動作が停止さ
れ、上述した第１の実施の形態の場合と同様に、従来に
比べて半導体集積回路全体としての消費電力を低減させ
ることができる。
【００５７】
【発明の効果】本発明によれば、半導体チップ上の内部
コア領域に順序回路セルと組合せ回路セルとを交互に配
置し、内部コア領域を均等に分割した分割領域毎に多相
クロック信号を選択的に分配する、ツリー状に接続され
た複数の選択駆動素子とを設け、複数の選択駆動素子
を、半導体チップに多相クロック信号が入力される入力
端子から各分割領域内の順序回路セルまでの間が互いに
等負荷・等配線長となるように配置接続することによ
り、多相クロック信号に対応した等負荷・等配線長のク
ロックツリー構造を実現することができ、各順序回路間
のクロックスキューを低減することができる。
コア領域に順序回路セルと組合せ回路セルとを交互に配
置し、内部コア領域を均等に分割した分割領域毎に多相
クロック信号を選択的に分配する、ツリー状に接続され
た複数の選択駆動素子とを設け、複数の選択駆動素子
を、半導体チップに多相クロック信号が入力される入力
端子から各分割領域内の順序回路セルまでの間が互いに
等負荷・等配線長となるように配置接続することによ
り、多相クロック信号に対応した等負荷・等配線長のク
ロックツリー構造を実現することができ、各順序回路間
のクロックスキューを低減することができる。
【００５８】また、順序回路セルに、クロック入力部の
初段に配置される第１の論理ゲート素子と、第２の論理
ゲート素子とを設け、使用する順序回路セルについては
第１の論理ゲート素子の出力端子と第２の論理ゲート素
子の入力端子間を配線接続し、使用しない順序回路セル
については第１の論理ゲート素子の出力端子と第２の論
理ゲート素子の入力端子間を未配線として、第２の論理
ゲート素子の入力端子を電源又は接地と接続するように
したことにより、未使用の順序回路セルで消費される電
力を低減することができるので、等負荷構造を保ちつ
つ、消費電力の損失を最小限に抑えることができる。
初段に配置される第１の論理ゲート素子と、第２の論理
ゲート素子とを設け、使用する順序回路セルについては
第１の論理ゲート素子の出力端子と第２の論理ゲート素
子の入力端子間を配線接続し、使用しない順序回路セル
については第１の論理ゲート素子の出力端子と第２の論
理ゲート素子の入力端子間を未配線として、第２の論理
ゲート素子の入力端子を電源又は接地と接続するように
したことにより、未使用の順序回路セルで消費される電
力を低減することができるので、等負荷構造を保ちつ
つ、消費電力の損失を最小限に抑えることができる。
【００５９】また、順序回路セルに、クロック入力部の
初段に配置され、多相クロック信号に応じて出力電位が
決まる第１の状態と多相クロック信号に関係なく出力電
位が一定となる第２の状態とをイネーブル信号によって
選択可能な第１の論理ゲート素子と、入力端子が第１の
論理ゲート素子の出力端子と接続される第２の論理ゲー
ト素子とを備え、使用する順序回路セルについては第１
の論理ゲート素子が第１の状態となるようイネーブル信
号を設定し、使用しない順序回路セルについては第１の
論理ゲート素子が第２の状態となるようイネーブル信号
を設定することにより、未使用の順序回路セルで消費さ
れる電力を低減することができるので、等負荷構造を保
ちつつ、消費電力の損失を最小限に抑えることができ
る。
初段に配置され、多相クロック信号に応じて出力電位が
決まる第１の状態と多相クロック信号に関係なく出力電
位が一定となる第２の状態とをイネーブル信号によって
選択可能な第１の論理ゲート素子と、入力端子が第１の
論理ゲート素子の出力端子と接続される第２の論理ゲー
ト素子とを備え、使用する順序回路セルについては第１
の論理ゲート素子が第１の状態となるようイネーブル信
号を設定し、使用しない順序回路セルについては第１の
論理ゲート素子が第２の状態となるようイネーブル信号
を設定することにより、未使用の順序回路セルで消費さ
れる電力を低減することができるので、等負荷構造を保
ちつつ、消費電力の損失を最小限に抑えることができ
る。
【００６０】更に、複数の選択駆動素子の中の１つの選
択駆動素子から下流側の分割領域内に配置された順序回
路セルが１つも使用されない場合に、１つの選択駆動素
子の出力を抑止するように構成したので、未使用の順序
回路セルで消費される電力を低減することができ、等負
荷構造を保ちつつ、消費電力の損失を最小限に抑えるこ
とができる。
択駆動素子から下流側の分割領域内に配置された順序回
路セルが１つも使用されない場合に、１つの選択駆動素
子の出力を抑止するように構成したので、未使用の順序
回路セルで消費される電力を低減することができ、等負
荷構造を保ちつつ、消費電力の損失を最小限に抑えるこ
とができる。
【図１】 本発明の第１の実施の形態となるマスタース
ライス方式の半導体集積回路のチップ構造を示す平面図
である。
ライス方式の半導体集積回路のチップ構造を示す平面図
である。
【図２】 本発明の第１の実施の形態におけるクロック
ツリー構造の回路構成を示す回路図である。
ツリー構造の回路構成を示す回路図である。
【図３】 本発明の第１の実施の形態におけるクロック
ツリー構造の回路構成を示す回路図である。
ツリー構造の回路構成を示す回路図である。
【図４】 本発明の第１の実施の形態におけるクロック
ツリー構造の回路構成を示す回路図である。
ツリー構造の回路構成を示す回路図である。
【図５】 本発明の第１の実施の形態におけるクロック
ツリー構造の回路構成を示す回路図である。
ツリー構造の回路構成を示す回路図である。
【図６】 クロック分配用高駆動マルチプレクサの制御
信号とチップ上の各領域に分配されるクロック信号との
関係を示す図である。
信号とチップ上の各領域に分配されるクロック信号との
関係を示す図である。
【図７】 本発明の第１の実施の形態において順序回路
セルの１構成例を示す回路図及び順序回路セルの回路記
号を示す図である。
セルの１構成例を示す回路図及び順序回路セルの回路記
号を示す図である。
【図８】 本発明の第１の実施の形態において順序回路
セルのクロック入力部の動作を示す図である。
セルのクロック入力部の動作を示す図である。
【図９】 本発明の第１の実施の形態において余剰順序
回路セルの非負荷トランジスタを示す図である。
回路セルの非負荷トランジスタを示す図である。
【図１０】 本発明の第２の実施の形態となる順序回路
セルの回路図及び順序回路セルの回路記号を示す図であ
る。
セルの回路図及び順序回路セルの回路記号を示す図であ
る。
【図１１】 本発明の第２の実施の形態において順序回
路セルのクロック入力部の動作を示す図である。
路セルのクロック入力部の動作を示す図である。
【図１２】 本発明の第２の実施の形態において余剰順
序回路セルの非負荷トランジスタを示す図である。
序回路セルの非負荷トランジスタを示す図である。
【図１３】 本発明の第３の実施の形態において余剰順
序回路セルの動作を停止させる状態を説明するための図
である。
序回路セルの動作を停止させる状態を説明するための図
である。
【図１４】 本発明の第３の実施の形態において余剰順
序回路セルの動作を停止させるためのセレクタの構成を
示す図である。
序回路セルの動作を停止させるためのセレクタの構成を
示す図である。
【図１５】 従来のマスタースライス方式の半導体集積
回路のチップ構造を示す平面図及び半導体集積回路のト
ランジスタセルを拡大した平面図である。
回路のチップ構造を示す平面図及び半導体集積回路のト
ランジスタセルを拡大した平面図である。
【図１６】 従来のマスタースライス方式の半導体集積
回路におけるクロック分配方法を示す平面図である。
回路におけるクロック分配方法を示す平面図である。
【図１７】 従来の他のマスタースライス方式の半導体
集積回路のチップ構造を示す平面図である。
集積回路のチップ構造を示す平面図である。
１…半導体集積回路
２…順序回路セル
３…組合せ回路セル
Ａｒｅａ１〜Ａｒｅａ１６…領域
ＣＬＫ＿Ａ〜ＣＬＫ＿Ｈ…多相クロック信号
ＭＣ１０１〜ＭＣ１０８、ＭＣ２０１〜ＭＣ２１６、Ｍ
Ｃ３０１〜ＭＣ３１６…クロック分配用高駆動マルチプ
レクサ
Ｃ３０１〜ＭＣ３１６…クロック分配用高駆動マルチプ
レクサ
─────────────────────────────────────────────────────
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(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/04 Ｄ
Ｆ
(72)発明者 前田 直孝
東京都港区芝五丁目７番１号 日本電気株
式会社内
Ｆターム(参考） 5F038 CA03 CA05 CA07 CA17 CD06
CD09 DF08 EZ09 EZ20
5F064 AA03 BB02 BB05 BB07 BB19
DD02 DD03 DD05 DD22 DD24
DD26 EE02 EE03 EE06 EE08
EE18 EE47 EE54 HH12
Claims (8)
- 【請求項１】 マスタースライス方式の半導体集積回路
において、 半導体チップ上の内部コア領域に交互に配置された順序
回路セルと組合せ回路セルと、 前記内部コア領域を均等に分割した分割領域毎に多相ク
ロック信号を選択的に分配する、ツリー状に接続された
複数の選択駆動素子とを有し、 前記複数の選択駆動素子は、前記半導体チップに前記多
相クロック信号が入力される入力端子から各分割領域内
の前記順序回路セルまでの間が互いに等負荷・等配線長
となるように配置され接続されることを特徴とする半導
体集積回路。 - 【請求項２】 請求項１記載の半導体集積回路におい
て、 前記順序回路セルは、 前記多相クロック信号が入力されるクロック入力部の初
段に配置される第１の論理ゲート素子と、 この第１の論理ゲート素子の直後に配置される第２の論
理ゲート素子とを備え、 使用する順序回路セルについては前記第１の論理ゲート
素子の出力端子と前記第２の論理ゲート素子の入力端子
間を配線接続し、 使用しない順序回路セルについては前記第１の論理ゲー
ト素子の出力端子と前記第２の論理ゲート素子の入力端
子間を未配線として、前記第２の論理ゲート素子の入力
端子を電源又は接地と接続することを特徴とする半導体
集積回路。 - 【請求項３】 請求項１記載の半導体集積回路におい
て、 前記順序回路セルは、 前記多相クロック信号が入力されるクロック入力部の初
段に配置され、前記多相クロック信号に応じて出力電位
が決まる第１の状態と前記多相クロック信号に関係なく
出力電位が一定となる第２の状態とをイネーブル信号に
よって選択可能な第１の論理ゲート素子と、 入力端子が前記第１の論理ゲート素子の出力端子と接続
される第２の論理ゲート素子とを備え、 使用する順序回路セルについては前記第１の論理ゲート
素子が前記第１の状態となるよう前記イネーブル信号を
設定し、 使用しない順序回路セルについては前記第１の論理ゲー
ト素子が前記第２の状態となるよう前記イネーブル信号
を設定することを特徴とする半導体集積回路。 - 【請求項４】 請求項１記載の半導体集積回路におい
て、 前記複数の選択駆動素子の中の１つの選択駆動素子によ
り前記多相クロック信号が分配される前記分割領域内に
配置された前記順序回路セル、又は前記１つの選択駆動
素子から他の選択駆動素子を介して前記多相クロック信
号が分配される前記分割領域内に配置された前記順序回
路セルが使用されない場合に、前記１つの選択駆動素子
の出力を抑止することを特徴とする半導体集積回路。 - 【請求項５】 マスタースライス方式の半導体集積回路
のレイアウト方法において、 半導体チップ上の内部コア領域に順序回路セルと組合せ
回路セルとを配置する手順と、 前記内部コア領域を均等に分割した分割領域毎に多相ク
ロック信号を選択的に分配する複数の選択駆動素子をツ
リー状に配置して接続する手順とを有し、 前記半導体チップに前記多相クロック信号が入力される
入力端子から各分割領域内の前記順序回路セルまでの間
が互いに等負荷・等配線長となるように、前記複数の選
択駆動素子を配置して接続することを特徴とする半導体
集積回路のレイアウト方法。 - 【請求項６】 請求項５記載の半導体集積回路のレイア
ウト方法において、 前記順序回路セルは、前記多相クロック信号が入力され
るクロック入力部の初段に配置される第１の論理ゲート
素子と、この第１の論理ゲート素子の直後に配置される
第２の論理ゲート素子との間が未配線のまま形成され、 使用する順序回路セルについては前記第１の論理ゲート
素子の出力端子と前記第２の論理ゲート素子の入力端子
間が配置配線工程で接続され、 使用しない順序回路セルについては前記第１の論理ゲー
ト素子の出力端子と前記第２の論理ゲート素子の入力端
子間を未配線のままとして、前記第２の論理ゲート素子
の入力端子が電源又は接地と配置配線工程で配線接続さ
れることを特徴とする半導体集積回路のレイアウト方
法。 - 【請求項７】 請求項５記載の半導体集積回路のレイア
ウト方法において、 前記順序回路セルは、前記多相クロック信号が入力され
るクロック入力部の初段に配置され、前記多相クロック
信号に応じて出力電位が決まる第１の状態と前記多相ク
ロック信号に関係なく出力電位が一定となる第２の状態
とをイネーブル信号によって選択可能な第１の論理ゲー
ト素子と、入力端子が前記第１の論理ゲート素子の出力
端子と接続される第２の論理ゲート素子とを備え 使用する順序回路セルについては前記第１の論理ゲート
素子が前記第１の状態となるように前記イネーブル信号
の値が配置配線工程で設定され、 使用しない順序回路セルについては前記第１の論理ゲー
ト素子が前記第２の状態となるように前記イネーブル信
号の値が配置配線工程で設定されることを特徴とする半
導体集積回路のレイアウト方法。 - 【請求項８】 請求項５記載の半導体集積回路のレイア
ウト方法において、 前記複数の選択駆動素子の中の１つの選択駆動素子によ
り前記多相クロック信号が分配される前記分割領域内に
配置された前記順序回路セル、又は前記１つの選択駆動
素子から他の選択駆動素子を介して前記多相クロック信
号が分配される前記分割領域内に配置された前記順序回
路セルが使用されない場合に、前記１つの選択駆動素子
の出力を抑止することを特徴とする半導体集積回路のレ
イアウト方法。
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