JPH04369245A - プログラマブルロジックデバイス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、プログラマブルロジッ
クデバイス、特に論理合成法を用いて形成するに好適な
プログラマブルロジックデバイスに関する。

【０００２】

【従来の技術】近年のデジタル処理技術や半導体技術の
飛躍的な進歩により、各種処理にデジタル処理が採用さ
れ、その論理回路が半導体デバイスによって構成される
ようになっている。しかしながら、このような半導体デ
バイスを利用する場合には生産効率の観点から大量に生
産する必要があり、かつ１つのデバイスの汎用性を高く
することが重要な課題となる。このため、ユーザーの要
求に合せてその処理動作を設定可能なプログラマブルロ
ジックデバイス（以下ＰＬＤと言う）が提案され、広く
普及されるようになってきている。

【０００３】すなわち、このＰＬＤにおいては、同一の
中間的な製品に対して例えばプログラムの焼付けなどの
初期設定を行うことによりその製品における論理を適宜
設定することができる。そして、汎用性の向上や設計の
効率化を図るために、同一構造の論理セルを多数設け、
信号の入出力経路を所定のものに設定して全体の信号処
理を所望のものとしている。

【０００４】一般に論理回路は組合せ論理とレジスタに
よって構成することができる。図５にはこのような基本
論理単位が示されており、組合せ論理１に入力信号が入
力し、その出力がレジスタ２に保持されるとともにその
出力を組合せ論理１にフィードバックする構成である。 そして、組合せ論理１とレジスタ２の量的な比率は実現
すべき論理回路の性質で著しく異なってくる。

【０００５】従って、小規模な順序回路を基本ブロック
としているＰＬＤでは図５に示された組合せ論理１とレ
ジスタ２の組合せを図６に示すように複数個内蔵してお
り、処理内容が組合せ論理を多数必要とする場合には図
６において例えばレジスタとしては２ａのみを用い、組
合せ論理としては１ａ，１ｂ，１ｃ全てを用いるように
設定しなければならない。従って、図６の場合には３個
のセルがあったとしてもレジスタは２ａの１個しか使わ
ないこととなり、使用効率が低いという問題があった。

【０００６】また、このような小規模な順序回路を基本
ブロックとせず、例えばゲートアレイ型におけるように
図７に示すように基本単位としてＮＡＮＤゲート３を用
い、各ＮＡＮＤゲート間をコンフィグレーションして組
合せ論理とレジスタの量的比率のフレキシビリテイを高
めたＰＬＤも提案されているが、配線の条件等の制約が
あり、実現は困難となっている。さらに、クロック入力
によりフリップフロップを立ちあげるまでに時間がかか
り、ＡＣ特性が十分でない問題があった。

【０００７】一方、最近では大規模集積回路（ＶＬＳＩ
）の製造にいわゆる論理合成法を用いることが提案され
ている。この論理合成法では実現すべき処理回路のアル
ゴリズムを入力し、セルライブラリ内の対応する素子を
組み合わせてアルゴリズム通りの回路を構成するもので
ある。

【０００８】例えば、カールスルーエ（Ｋａｒｓｌｕｈ
ｅ）　論理合成法においては、まずＤＳＬ（Ｄｉｇｉｔ
ａｌ　Ｓｙｓｔｅｍ　　Ｓｐｅｃｉｆｉｃａｔｉｏｎ　
Ｌａｎｇｕａｇｅ）　言語で回路構成すべき所望の演算
及びこれらに必要なシーケンスに基づきデータ及びコン
トロールのフローグラフを作成する。このデータフロー
グラフの作成によりデータパスが構成される。そして、
データフローグラフのオペレーションを予め用意された
セルライブラリの要素に割り当て、最後にデータフロー
グラフに対応するようにデータパスとコントロール回路
を合成して全体回路を形成するのである。なお、図８に
はＤＳＬ言語で作成されたプログラムの一例が示されて
いる。

【０００９】

【発明が解決しようとする課題】このように、論理合成
においては、論理回路の機能を分析し、データの流れを
抽出してオペレーション部を合成してデータの流れに沿
ってデータバスにより接続し、各オペレーション部を制
御するコントロール部を合成するという形式で論理回路
を合成するものである。

【００１０】しかしながら、このようにして合成された
論理回路を前述したＰＬＤで実現するためにはゲートレ
ベルまでブレークダウンして再度基本となる論理セルに
合致させるため、合成時の変換工程が煩雑となり、また
フィッティングも効率的でないという問題があった。

【００１１】さらに、論理合成への段階で合成された論
理回路は構造化されたものであるのに対し、ゲートレベ
ルまでブレークダウンしてしまうため変換工程の際にそ
の構造化が失われてしまう問題があった。

【００１２】本発明は上記従来の課題に鑑みなされたも
のであり、その目的は論理合成をそのまま用いて効率的
に論理回路を形成でき、かつゲート使用効率を向上させ
ることが可能なプログラマブルロジックデバイスを提供
することにある。

【００１３】

【課題を解決するための手段】上記目的を達成するため
に、本発明に係るプログラマブルロジックデバイスは、
演算処理を行う論理セル群からなるオペレーション部と
、この演算処理を行う論理セル群の各論理セルの動作を
制御する論理セル群からなるコントロール部とが半導体
基板上に分離形成され、オペレーション部とコントロー
ル部とを電気的に接続してなることを特徴とする。

【００１４】

【作用】このように、本発明のプログラマブルロジック
デバイスにおいては、オペレーション部を実現する領域
とコントロール部を実現する領域とが分離形成されてい
るため、論理合成時において構造化されたデータをその
まま用いて論理回路を形成することができると共に、実
現すべき論理回路の性質によりオペレーション部とコン
トロール部との量的比率を適宜変更させることができる
ため、ゲート使用効率を向上させることが可能となる。

【００１５】

【実施例】以下、図面を用いながら本発明に係るプログ
ラマブルロジックデイバイスの好適な実施例を説明する
。

【００１６】図１には本実施例におけるプログラマブル
ロジックデバイスの模式図が示されている。プログラマ
ブルロジックデバイスはそれぞれが所望の論理処理を行
う複数の論理セル及び配線ブロックから構成されるが、
本実施例においては図に示されるように半導体基板１０
上に演算処理を行う論理セル群からなるオペレーション
部１２及びこのオペレーション部１２を構成する各論理
セルの動作を制御する論理セル群からなるコントロール
部１４に分離形成されている。そして、オペレーション
部１２及びコントロール部１４には図示しない配線ブロ
ックからの入力信号線が接続され、オペレーション部１
２にて所望の演算処理が行われ出力される構成である。

【００１７】そして、図１に示されたこのプログラマブ
ルロジックデバイスは前述したカールスルーエ論理合成
法を用いて形成される。すなわち、構造とは対応してい
ない所望の機能の記述あるいはアルゴリズムから構造を
合成してその所望の演算処理を行うためのオペレーショ
ン部を合成し、さらに各オペレーション部を制御するコ
ントロール部を合成して得られた構造化データをそのま
ま変換し、図１に示されたオペレーション部１２及びコ
ントロール部１４を形成する。

【００１８】なお、オペレーション部１２としては例え
ばプログラマブルロジックアレイ（以下ＰＬＡと言う）
などを用いることができる。図２にはこのＰＬＡの模式
図が示されている。前述したように、論理回路は組合せ
論理とレジスタの組合せで表現することができ、ＰＬＡ
も積演算及び和演算を行う組合せ論理ＰＬＡとフリップ
フロップＦＦとの組合せで構成される。なお、図におい
ては簡略化のため３個のＰＬＡ１２ａ、１２ｃ、１２ｅ
及び３個のＦＦ１２ｂ、１２ｄ、１２ｆのみが図示され
ているが、勿論これらをさらに多段組み合わせることに
よりオペレーション部１２を構成できることは言うまで
もない。

【００１９】また、コントロール部１４としては、例え
ばセルアレイ（以下、ＣＡと言う）などを用いることが
できる。図３にはこのＣＡの模式図が示されている。こ
のＣＡは多数のＦＦを有するプログラマブルロジックエ
レメント（以下、ＰＬＥと言う）１４ａ、１４ｂ、１４
ｃ、１４ｄ及び各ＰＬＥへの信号の入出力を制御するス
イッチ１４ｅ、１４ｆ、１４ｇ、１４ｈなどから構成さ
れている。このＣＡにおいては論理セルの動作制御を行
うために複雑な順序回路が必要となるため多くのＦＦが
必要となり、またデータの流れは明確でなく、その配線
構造には等方性が要求される。

【００２０】このように、互いに特有の性質を有するオ
ペレーション部とコントロール部とを分離形成すること
により、カールスルーエ論理合成法により得られた論理
構成通りの回路が実現すると共に、実現すべき論理回路
の性質に応じて分離形成されたオペレーション部１２と
コントロール部１４との量的比率を適宜変更することに
よりゲート効率の向上を図ることができる。

【００２１】図４にはこのようにオペレーション部１２
とコントロール部１４との量的比率を変化させた例が模
式的に示されている。

【００２２】なお、上述した実施例においてオペレーシ
ョン部１２とコントロール部１４との電気的接続を行う
際にはオペレーション部１２内の全ての論理セルに信号
線を接続すれば良い。

【００２３】このように、本実施例においては、オペレ
ーション部１２としてＰＬＡ、コントロール部１４とし
てＣＡを用いてオペレーション部１２とコントロール部
１４とを半導体基板１０上に分離形成した例を示したが
、勿論本発明はこれらの論理回路に限定されることはな
く、本発明の要旨の範囲内であらゆる論理回路を適用す
ることが可能である。

【００２４】

【発明の効果】以上説明したように、本発明に係るプロ
グラマブルロジックデバイスによれば、オペレーション
部とコントロール部とを半導体基板上で分離形成して構
造上最適化し、その量的比率を適宜偏光させることによ
りゲート使用率を向上させることができる。

【００２５】また、論理合成法との親和性に優れ、従っ
て少ない設計工程で製造することが可能となり生産性を
向上させることができる。

【図面の簡単な説明】

【図１】本発明に係るプログラマブルロジックデバイス
の一実施例の平面模式図である。

【図２】同実施例におけるオペレーション部に用いられ
るＰＬＡの模式図である。

【図３】同実施例におけるコントロール部に用いられる
ＣＡの模式図である。

【図４】同実施例における種々の量的比率を有するプロ
グラマブルロジックデバイスの模式図である。

【図５】基本論理単位の説明図である。

【図６】小規模論理回路を用いたＰＬＤの模式図である
。

【図７】ＮＡＮＤゲートを用いたＰＬＤの模式図である
。

【図８】カールスルーエ論理合成法におけるプログラム
の一例を示す説明図である。

【符号の説明】

１０　　半導体基板 １２　　オペレーション部 １４　　コントロール部

Claims (1)

【特許請求の範囲】
1. 【請求項１】それぞれが所定の単位論理処理を行う複数
   の論理セルが半導体基板上に形成されてなるプログラマ
   ブルロジックデバイスにおいて、演算処理を行う論理セ
   ル群からなるオペレーション部と、前記演算処理を行う
   論理セル群の各論理セルの動作を制御する論理セル群か
   らなるコントロール部とが半導体基板上に分離形成され
   、前記オペレーション部とコントロール部とを電気的に
   接続してなることを特徴とするプログラマブルロジック
   デバイス。