CN1637671A - 现场可编程门阵列 - Google Patents

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Abstract

披露了一种拥有层次化互连结构的现场可编程阵列(FPGA)。FPGA包含逻辑头和在逻辑头之间传递信号的互连结构。第一个逻辑头包含众多级联的逻辑模块，这些逻辑模块能实现组合逻辑。逻辑头能更进一步地被断开为两个独立的逻辑单位。

Description

现场可编程门阵列
技术领域
本发明和现场可编程门阵列(FPGA)有关，尤其是和带有逻辑头(logic head)并在级联结构中具有可配置逻辑模块(configurablelogic blocks)的FPGA有关。
背景技术
现场可编程门阵列(FPGA)通常用于要求复杂逻辑功能的应用。一般而言，FPGA由众多逻辑头(也称为逻辑单元)组成，这些逻辑头按重复的方式和互相连接的结构排列，在不同单元之间发送信号。在市场上可以买到由Xilinx，Altera，Actel，Lattice Semiconductor，QuickLogic和其他供货商提供的许多种不同类型的FPGA结构。
在任何一个FPGA结构中，在一些基本考虑之间存在着设计的权衡。例如，单元和布局的复杂性，以及单元与单元之间互相连接的结构的行程安排是很重要的。一个非常复杂的逻辑单元，例如一个基于粗糙颗粒(coarse grain)的查找表，可能完成大量复杂的操作。然而，如果FPGA用户需要一个相对简单的操作，例如一个NAND门，许多功能和逻辑单元占用的空间就被浪费了。
另一方面，一个由简单多路器和基本逻辑门组成的逻辑单元需要使用较高数量的珍贵的配线资源(以及实际的硅片资源)以完成复杂的功能。因此，在任何一个FPGA结构中，必须达到在功能性和适应性(灵活性)两方面的权衡。此外，FPGA配置的互连资源的易于使用，运行速度，和功率耗散是其他的几个考虑方面。
发明内容
根据本发明，提供一种现场可编程门阵列(FPGA)，包含：
一个用来在上述的FPGA上发送信号的互连结构；
众多的逻辑头，从互连结构中接收大量的逻辑头输入，并输出大量的逻辑头输出到互连结构中，逻辑头包含：
(1)众多的逻辑模块，它能利用逻辑头输入执行组合逻辑，上述逻辑模块以级联的方式构成，其中一些逻辑模块的输出用作其他逻辑模块的输入；
(2)一个输入区域，接收众多的逻辑头输入信号和发送逻辑头输入信号到众多的逻辑模块；
(3)一个输出区域，它把逻辑头输出信号接口并输出到互连结构上。
根据本发明，提供一个适合用在现场可编程门阵列(FPGA)的互连结构中的交叉开关，交叉开关在用于转换任一垂直连线和交叉的水平连线之间的传输信号，交叉开关位于交叉水平连线和垂直连线的交叉点，上述交叉开关包含：
一个岛状节点，此节点能接收一条垂直连线或者水平连线上的信号，并且有选择地发送上述信号一条垂直连线或水平连线上；
可编程开关，当其被编程后，能连接每一条垂直连线和每一条交叉水平连线至岛状节点上。
根据本发明，提供一个能执行双输入组合逻辑的逻辑模块，包含：
第一传输门，受控于逻辑模块的第二个输入；
第二传输门，受控于逻辑模块的第二个输入，上述第二传输门将逻辑模块的第一个输入作为它的第二个输入；
基于逻辑模块的第二输入，逻辑模块通过第一传输门或者第二传输门输出信号。
附图说明
图1是一种FPGA结构的示意图，表现的是与本发明一致的第一层互连结构。
图2是用于图1的FPGA互连结构的交叉开关的示意图。
图3是用于本发明的FPGA结构的逻辑头单元的详细的示意图。
图4是用在图3里面的逻辑头单元的逻辑模块示意图。
图5显示了用于图3的逻辑头单元的逻辑头输出结构。
图6显示了一个带有“零”层互连结构的FPGA构造。
图7显示了用于图3的逻辑头单元的逻辑头输入电路。
图8显示了带有第2层互连结构的FPGA构造。
图9是一个开关表格，显示出图4的逻辑模块怎样被配置用来实现不同的逻辑功能。
图10是一个关于FPGA构造的示意图，显示了根据本发明成形的一个逻辑头和第二层互连结构之间的连接。
具体实施方式
在以下给出的详细说明中，三种不同的存储单元的体现被透露。在这里透露的设计方法和电路都适用于这三种。此外，许多详细的细节被给出以提供一个关于本发明具体化的彻底的理解。然而，熟悉相关领域的人将会认识到本发明在没有一个或多个具体细节的情况下，或采用其它的方法、元件、材料等也可以实施。另外，为了避免本发明的诸方面被掩盖，对一些大家所熟知的结构、材料或操作原理就不再详述或图解说明。
整个详细说明中提到的“一个具体体现”或“某个具体体现”表示与该具体体现关联的具体特点、结构或特性至少包含在本发明的一个具体体现中。因此，在整个详细说明中的各处所出现的“在一个具体体现中”或“在某个具体体现中”等措词不一定全指同一个具体体现。而且，具体的特点、结构或特性可以在一个具体体现或多个具体体现中以任何合适的方式结合在一起。
在图1中显示的是根据本发明形成的一个FPGA的结构。FPGA101由众多的逻辑头103组成，这些逻辑头排列成一个二维的阵列。为逻辑头103提供输入信号和在逻辑头103之间提供输出信号途径的是第一层互连105。在本发明中，第一层互连105仅仅是下面详细讲述的3层分级互连结构中的一层。一般来说，分级式互连结构由一系列分层式途径线组成，采用可编程开关来配置这些途径。举例说，每一个开关都可以，由一个NMOS通道晶体管和一个非易失存储单元(nonvolatile memory cell)构成。
逻辑头103根据其中的可编程开关的设置来实现逻辑功能。正如在图3中显示的，一个逻辑头103由四个可配置的双输入，单输出的逻辑模块301，12个开关S1-S12，一个双输入AND门303，五个倒相器，三个双边D型触发器和三个双输入多路器组成。注意逻辑头103有六个输入，四个用做常规数据的输入，一个专门用作进位输入，一个为常规数据输入和进位共享。
逻辑头103有三个输出，可在已寄存的和未寄存的之间选择。逻辑头103有一个输入区域305和一个输出区域307。输入区305接收六个输入信号，标定为IP1-IP5/Cin和Cin。输入信号IP1-IP5/Cin经开关S1-S10引入并利用倒相器提供输入IP1-IP5/Cin或者它的反相的版本。除了输入端的数目有可能随不同的FPGA结构而变化之外，输入区域305是当前的惯例。另外，进位信号Cin也是当前的惯例，并且经常被算术函数采用。
输出区域305采用一个触发器和一个已寄存的或者未寄存的输出配置，也是当前的常规结构。这称之为一种时序的或者组合的输出。因为逻辑头103的输入区域305和输出区域307和当前常用的结构极其相似，我们简化了对它们的讨论，以便不影响对本发明的清晰论述。
然而，由于逻辑模块301以级联的方式排列和使用，逻辑头103十分新颖。如图3所示，逻辑头103包括第一逻辑模块CLB1拥有它的输入IP1和IP2。如前所述，在输入区域305，可以用其中的倒相器使输入信号反相。逻辑模块301的操作，正如在下面更加详细的描述的那样，在两个输入的基础上提供全面的组合逻辑。如此情况下，可配置的逻辑模块CLB1接收输入信号IP1和IP2并且在这些输入的基础上提供组合逻辑输出。逻辑模块CLB2接收输入IP3和IP4时存在类似的情形。
逻辑模块CLB1通过输出区域307提供输出信号OP1。此外，从逻辑模块CLB1的输出信号也提供给逻辑模块CLB3作为输入信号。逻辑模块CLB2的输出被提供给AND门303。AND门303的第二个输入是进位信号Cin。AND门303的输出信号又作为逻辑模块CLB3的第二个输入信号。逻辑模块CLB3的输出信号通过输出区域307成为输出信号OP2。
注意开关S11和S12可能被编程和引导逻辑模块CLB2的输出信号成为逻辑模块CLB4的一个输入。保持开关S12的打开状态并关闭开关S11，就能实现此举。反之，开关S11被保持开，关闭S12就导致逻辑模块CLB3的输出提供给逻辑模块CLB4的输入。逻辑模块CLB4的输出通过输出区域307成为输出OP3。逻辑模块CLB4的第二个输入信号由通过输入区域305的输入端IP5/Cin提供。
注意四个逻辑模块CLB1-CLB4是级联的。换句话说，逻辑模块CLB1和CLB2的输出能被有选择地发送到逻辑模块CLB3和(或)逻辑模块CLB4。在维持相对较小的逻辑头尺寸的情况下，可以实现较复杂的逻辑功能。
此外，尽管显示了四个逻辑模块的一个具体体现，更多的或者是较少的逻辑模块可以被级联或者被链接到一起以容纳更多数量的输入。
逻辑头103另一个重要的方面是逻辑头能在功能上分裂成两个单独的组合逻辑路径。举个例子，逻辑模块CLB1和CLB3能够形成第一个双输入组合逻辑电路，逻辑模块CLB2和CLB4能够形成另一个三输入(IP3-IP5/Cin)组合逻辑电路。当逻辑头103被准确地设置，这两种逻辑路径都能独立地运行和提供独立的输出。因此，一个重要的意义是，本发明的逻辑模块103，有很大的灵活性，因为它既有作为单独逻辑电路的运行功能，也可将自己结合为一个更复杂的组合电路。
此外，逻辑头103的另一个方面是从Cin到Cout的进位链的存在。这个进位链通过AND门303并且能被发送到逻辑模块CLB3。当逻辑头被设置成一个全加器的时候，这种结合扮演了一个基本的角色。
逻辑模块103能被配置成用来实现许许多多的逻辑功能，如作为一个1位的全加器，5位“全1”或“全零”检测器，4位等式或不等式比较器，偶位或奇位奇偶发生器，1-2多路输出选择器以及许多其他的功能。
在图4中逻辑模块301更详细地被显示。逻辑模块301由两个传输门401，七个开关S1-S7和三个倒相器403组成。通过开关S1-S7的使用，逻辑模块301能被配置成任何一种双输入的组合逻辑门，例如，AND2，OR2，NOR2，XNOR2，XOR2，或者NAND2，倒相器或者直通门(passgate)。来自IP1和P2的常规数据输入信号有选择性地通过开关S3-S7被发送。注意传输门401能被具体地用反向互补MOSFET构成(见图4的细部)。当传输门401的PMOS或NMOS开启的时候，如，当一个低信号出现在PMOS的栅极，一个高信号出现在NMOS的栅极的时候，传输门401允许一个信号通过。
此外，第一个传输门的输入信号可以：(1)，来自接地端(或者低逻辑信号)，如果开关S1被接通(被编程)，(2)来自Vdd(或者高逻辑信号)，如果开关S2被接通(被编程)，(3)来自IP1，如果开关S3被接通(被编程)。
第二个传输门的输入是IP1或者IP2的倒相版本，这决定于开关S4或者S5中的哪一个被编程接通。最后，输入IP2被用来控制是哪一个传输门401允许信号通过。输入IP2也能被倒相器403倒相，这取决于开关S6和S7的编程状况。
逻辑模块301的配置完全由开关S1-S7是否接通或开断所控制。这是FPGA编程的一个方面。例如，图9显示了用编程开关S1-S7来实现不同逻辑功能的开关配置表。
转向图5，逻辑头103的输出信号依靠通道开关S1-S6和缓冲器501被发送给互连结构。为了简化，图5显示的仅仅是逻辑头103的三个输出(OP1-OP3)中的一个。通道开关S1-S6和缓冲器501被用来控制逻辑头的特定的输出被哪一线或哪些线所驱动。举个例子，在图5中，输出信号出现在五个缓冲器501中，这些输出信号在这个特定的体现中能够在五个输出线的一个中驱动输出信号，成为互连结构105的一部分。正如在下面更细节的描述那样，输出线被标注为跟有两个数字的“L”。第一个数字表示“互连层号”，第二个数字表示该互连层的线号。这样，线L21是互连层2上的第一条线。在这个例子中，仅仅显示出互连层2上的一条线，互连层1上的三条线和互连层0上的一条线。当然每一互连层上的线数都可以更多或更少。
究竟是哪一条输出线被打开，受控于开关S1-S6。当需要逻辑头的输出驱动多条线时，一个以上的开关同时开启。
举个例子，当线L21被驱动的时候，开关S1和S2中的一个或者两个同时开通。要是开关S1和S2中仅仅开通一个，那么仅仅一个缓冲器驱动输出信号到线L21。然而，如果开关S1和S2都开通(接通)，那么两个驱动器驱动输出信号到线L21。这使得驱动能力加倍，如果线L21是一条长线，驱动能力非常重要。因此，在这种情形下，如果我们假设线L21是一个“长的线”，输出信号将被驱动给一个距离较远的接收器，那么输出信号被两个输出缓冲器驱动以便驱动信号被增加来补偿线L21的长距离。因此，图5显示的输出电路可以任意的数量，选择性地增加驱动能力，这取决于可配置开关S1-S6怎样发送不同的缓冲器到一个单独的线。
图5的概念可以被延伸如三个或者更多的缓冲器501驱动一个信号到一个单独的线。如此，运用图5的逻辑头输出电路得到更进一步的灵活性。
转向图7，通过可编程的开关S1-S7，逻辑头的输入端获得输入信号。在图7的例子中，逻辑头的一个输入信号(从IP1-IP5/Cin和Cin中得来)既可来源于它最邻近的逻辑头中的一个，也可来源于它自身的第零层上的三条互连线中的一条(L01，L02和L03)，或者来源于第一层上的互连线中的一条(L11，L12，L13，......，L1n)，或者来源于第二层上互连线中的一条(L21，......，L2m)。为了简化，图7仅仅显示了三条第一层上的线和一条第二层上的线。然而，在其它的体现中，每一互连层上线数更多或更少都是可能的。
通道开关S1-S7被用于控制逻辑头的输入的来源。为了避免信号的争用和冲突，仅仅一个开关S1-S9允许被编程为开通。当一个输入的引脚不被使用，运用开关S8或者S9将它连接到Vdd或者Gnd。
图6阐述了一个逻辑头103，此逻辑头使用第零层互连601，通过可编程的开关被有选择地连接到四个直接邻近的逻辑头上。指定的逻辑头LH0在中央。通过特定的连线，LH0的输出(OP1-OP3)和输入(IP1-IP5/Cin和Cin)能够分别连接到它的东方，西方，南方，北方的最近邻。这些特定的连接用围绕每一个逻辑头的三个环状线(一个环对应于输出信号OP1-OP3中的一个)实现。每一个逻辑头的输出有它的特定环。每一个环然后被连接到各个相邻的逻辑头的不同的输入。
正如以上所解释的那样，图1阐明了一个逻辑头103的阵列，这些逻辑头依靠第一互连层15，通过可编程开关能够被有选择的连接到其它逻辑头。第一层互连网络通常用于连接远于最近邻的逻辑头。在一个具体的体现中，第一层互连网络通常用于开关时间延迟在3至5个时间单位之间的场合。一个连接点和常规的路径开关导致一个开关延迟时间单位，然而，一个交叉开关(见图2所示)产生两个开关延迟时间单位。
图8阐明了逻辑头103依靠第二层互连801有选择地通过可编程开关连接到远的逻辑头上。一般而言，第二层互连801用来在离得很远的相关的逻辑头之间传输信号。第二层互连801将时间延迟的总量减少到最少，因为开关之间离得远，开关的延迟相对于距离的延迟量小得多。
图10更细致地展示了逻辑头与第二层互连801的连接。注意逻辑头的输入能够来自于每个方向，而并不是只来自于一个方向。
图2阐明了被用在互连结构中的交叉开关201。举个例子本发明的交叉开关可能被用在图1的第一层互连上，并且用数字201标识。交叉开关201由八个通道晶体管S1-S8组成。另外，显示了交叉开关对三个垂直的线VT1-VT3和三个水平的线HT1-HT3的交叉连接状况。这个交叉开关适合更多或更少数量信号线的交叉连接工作。
当在VT2上一个向下的信号需要横跨一个平行的轨道VT1或者VT3，开关S3和S8或者S3和S4被编程为开通。此外，当信号需要发送到HT1或HT3，开关S3和S2或者S3和S6编程为开通。此外，当信号需要发送到HT2左边时，开关S3和S1被设置为开通。最后，当信号需要发送到HT2右边时，开关S3和S5被设置为开通。因此，正如被看到的那样，用图2中的交叉开关，任何在连线上运行的信号通过有选择地配置开关S1-S8能够有被发送到另一连线。因为交叉开关201在每个方向上几何对称，不论一个输入信号来源在哪里，它都能被转换到其它一条连线。每一个连接花费两个开关时间单位延迟。
更仔细地检查图2的交叉开关，可以看到每一行VT1-VT3和HT1-HT3能被转换并输入到中央的“岛状节点”或从“岛状节点”输出。例如，VT1被开关S8连接到岛状节点203，VT3通过开关S4被连接到岛状节点，HT1被开关S2连接到岛状节点203，HT3通过开关S6被连接到岛状节点，VT2被开关S3和S7连接到岛状节点203，HT2被开关S1和S5连接到岛状节点203。一般而言，第一线应该能接近岛状节点203。因此，虽然在图2中显示出三个垂直的和三个水平的线，交叉开关201能被更改成拥有更多或更少的连线。
必须指出：上述讨论的可编程开关能用常规的晶体管开关来执行，或者用开关和待批准的中国专利申请(申请号01129151.6，2001年12月6日，标题为《利用超薄介质击穿现象的半导体存储器单元和存储器阵列》；申请号03117374.8，2003年2月28日，标题为《采用单个晶体管的高密度半导体存储器单元和存储器阵列》)所述的可编程非易失性存储器构成，上述待批准的中国专利与本发明的受让人相同，并视为一个整体。
综上所述，将会懂得：以说明为目的，描述了本发明的一些具体体现，但是可以不偏离本发明的精神和范围而获得各种改进。因此，除非有附加的权益要求，本发明是没有限制的。

Claims (20)

1.一种现场可编程门阵列(FPGA)，包含：
一个用来在上述的FPGA上发送信号的互连结构；
多个逻辑头，从互连结构中接收多个逻辑头输入，并输出多个逻辑头输出到互连结构中，逻辑头包含：
(1)多个逻辑模块，它能利用逻辑头输入执行组合逻辑，上述多个逻辑模块以级联的方式构成，其中一些逻辑模块的输出用作其他逻辑模块的输入；
(2)一个输入区域，接收所述多个逻辑头输入和发送所述多个逻辑头输入到所述多个逻辑模块；
(3)一个输出区域，它把逻辑头输出接口并输出到互连结构上。
2.权利要求1中FPGA，其中互连结构是层次化的，拥有多层的互连路径，多层互连路径中的一层呈环状结构，专门用于逻辑头输入和直接相邻的逻辑头的逻辑头输出的联接。
3.权利要求2的FPGA，其中环状结构中包括多个环状连线，每一个环状连线与逻辑头的一个逻辑头输出相关联。
4.权利要求1的FPGA，其中逻辑头的一个逻辑头输出通过输出区域被输出到互相连接结构的多个连线上，上述输出区域包含：
同每一条连线对应的多个输出缓冲器，上述的输出缓冲器接收到一个逻辑头输出，并且驱动一个逻辑头输出信号至一条与其对应的连线；
一个可编程开关，此开关可以将多个输出缓冲器中的另一个从对应连线转换到一个不同的对应连线上，使得逻辑头输出加倍驱动一条连线。
5.权利要求1的FPGA，其中所述输入区域中包含倒相器，此倒相器能有选择地将所述多个逻辑头输入中的一个或多个在向逻辑模块传送多个逻辑头输入之前反相。
6.权利要求5的FPGA，其中当一个或多个逻辑头输入信号被已编程的开关所转换时，使用所述倒相器。
7.权利要求1的FPGA，其中逻辑头还包括：
第一逻辑模块，第一逻辑头输入和第二逻辑头输入是第一逻辑模块的输入，上述的第一逻辑模块提供第一个逻辑头输出；
第二逻辑模块，第三逻辑头输入和第四逻辑头输入是第二逻辑模块的输入，第二逻辑模块提供第二个逻辑模块输出；
一个AND门，AND门的两个输入分别是进位信号和第二逻辑模块的输出，上述AND门提供一个AND门输出；
第三逻辑模块，上述AND门输出作为它的第一输入，所述第一逻辑头输出作为它的第二输入，上述第三逻辑模块提供第二逻辑头输出；
第四逻辑模块，第五逻辑头输入作为其第一输入，并且有选择地将第二逻辑模块输出或第三逻辑模块输出作为其第二输入，上述第四逻辑模块提供第三个逻辑头输出。
8.权利要求7的FPGA，其中：
第一和第三逻辑模块是第一组逻辑模块；
第二和第四逻辑模块是第二组逻辑模块，第一组逻辑模块在逻辑上能独立于第二组逻辑模块运转。
9.权利要求1的FPGA，其中上述逻辑模块包含：
第一传输门，它受控于逻辑模块的第二输入；
第二传输门，它受控于逻辑模块的第二输入，第二传输门将逻辑模块的第一输入作为它的输入。
基于逻辑模块的第二输入，逻辑模块通过它的第一传输门或第二传输门输出信号。
10.权利要求9的FPGA，其中逻辑模块还包含：第一倒相器，用来有选择地将逻辑模块的第一输入在第二传输门之前反相，第二倒相器，用来有选择地将逻辑模块的第二输入反相。
11.权利要求9的FPGA，其中，一个低逻辑信号，一个高逻辑信号或者逻辑模块的第一个输入能被有选择的发送到上述第一传输门上。
12.权利要求11的FPGA，其中逻辑模块的第一输入或第一个输入的反相信号，能被有选择的发送到第二传输门。
13.权利要求1的FPGA，其中互连结构包含：
一个交叉开关，用来转换在多个垂直连线中的任何一个和多个交叉的水平连线中的任何一个之间传递的信号，所述交叉开关位于所述多个相交水平连线和所述多个垂直连线的交叉点，所述交叉开关包括：
一个岛状节点，此节点能接收在多个垂直连线之一或者多个水平连线之一上的一个信号，并且有选择地将其发送到所述多个垂直连线之一或者所述多个水平连线之一上；
可编程的开关，编程后能连接岛状节点上的每一条垂直连线和每一条交叉的水平连线。
14.权利要求13的FPGA，其中所述多个垂直连线包含三条垂直线，所述多个水平连线包含三条水平连线。
15.一个适合用在现场可编程门阵列(FPGA)的互连结构中的交叉开关，交叉开关用于转换多个垂直连线中的任一个和多个交叉的水平连线中的任一个之间的传输信号，交叉开关位于所述多个交叉水平连线和所述多个垂直连线的交叉点，上述交叉开关包含：
一个岛状节点，此节点能接收所述多个垂直连线之一或者所述多个水平连线之一上的信号，并且有选择地发送上述信号至所述多个垂直连线之一或所述多个水平连线之一上；
可编程开关，当其被编程后，能连接每一条垂直连线和每一条交叉水平连线至岛状节点上。
16.权利要求15的FPGA，其中上述多个垂直连线，包含三条垂直连线，所述多个水平连线包含三条水平连线。
17.一个能执行双输入组合逻辑的逻辑模块，包含：
第一传输门，受控于逻辑模块的第二输入；
第二传输门，受控于逻辑模块的第二输入，上述第二传输门将逻辑模块的第一输入作为它的输入；
基于逻辑模块的第二输入，逻辑模块通过第一传输门或者第二传输门输出信号。
18.权利要求17的逻辑模块，还包含第一倒相器，用来将逻辑模块的第一个输入有选择地在提供给第二传输门之前反相，第二倒相器，用来有选择地将逻辑模块的第二输入反相。
19.权利要求17的逻辑模块，其中低逻辑信号，高逻辑信号，或者逻辑模块的第一输入能有选择地被发送到第一传输门上。
20.权利要求19的逻辑模块，第一输入或者逻辑模块的第一输入的反相信号能被有选择地发送到第二传输门。
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Owner name: LATTICE SEMICONDUCTOR CO., LTD.

Free format text: FORMER OWNER: SILICON BLUE TECHNOLOGY CO., LTD.

Effective date: 20130912

Owner name: KLP INTERNATIONAL CO., LTD.

Free format text: FORMER OWNER: KILOPASS TECHNOLOGIES INC.

Effective date: 20130912

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Owner name: SILICON BLUE TECHNOLOGY CO., LTD.

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Patentee after: Silicon Blue Technology Ltd.

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Patentee after: Latis Semiconductor Ltd.

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Patentee before: Silicon Blue Technology Ltd.

Effective date of registration: 20130912

Address after: California, USA

Patentee after: KLP International Ltd.

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Granted publication date: 20090401

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