TWI326531B

TWI326531B - Field programmable gate array

Info

Publication number: TWI326531B
Application number: TW093124199A
Authority: TW
Inventors: Wang Man
Original assignee: Kilopass Technologies Inc
Priority date: 2003-08-15
Filing date: 2004-08-12
Publication date: 2010-06-21
Also published as: US7061275B2; EP1521368A2; US20050184754A1; US6977521B2; TW200518460A; US6924664B2; US20050035783A1; US20060033528A1; JP2005124151A; CN100474776C; CN1637671A; EP1521368A3; JP4565067B2

Description

1326531 九、發明說明：【發明所屬之技術領域】本發明與場可編__ (FPGA)有關，尤其是和具有邏輯頭（logic head)並在串聯結構中具有可配置邏輯區塊i〇gic blocks)之場可編程閘陣列（FPGA)有關。【先前技術】

場可編程閘陣列（FPGA)通常用於要求複雜邏輯功能的應用。一般而言’場可編程閘陣列（FPGA)由複數個邏輯頭（也稱爲邏輯單元）組成，這些邏輯頭按重復的方式和互相連接的結構排列，並且在不同單元之間發送信號。在市場上可以買到由 Xilinx、Altera、Actel、Lattice SemieQnduetOT、

QuickLogic和其他供應商提供的許多種不同類型的場可編程閘陣列 (FPGA)結構。

在任何一個場可編程閘陣列（FPGA)結構中，在一些基本考慮之間存在著設計的權衡。例如，單元和佈局的複雜性，以及單元與單元之間互相連接的結構的安排是很重要的。一個非常複雜的邏輯單元，例如一個基於粗糙顆粒（coarse grain)的檢查表（l〇〇k-up table)，可能完成大量複雜的操作。然而，如果場可編程閘陣列（FPGA)用戶需要一個相對簡單的操作’ 例如一個NAND閘，許多功能和邏輯單元佔用的空間就被浪費了。另一方面，一個由簡單多工器和基本邏輯閘組成的邏輯單元需要使用較高數量的珍貴的配線資源（以及實際的矽片資源）以完成複雜的功能。因此，在任何一個場可編程閘陣列（FPGA)結構中，必須達到在功能性和適應性（靈活性）兩方面的權衡。此外，場可編程閘陣列（FPGA)配置的内連線資源的易於使用、運行速度和功率耗散是其他的幾個考慮方面。【發明内容】本發明揭露一種場可編程閘陣列（FPGA)，其包含：_内連線結構，用以發送該場可編程閘陣列（FPGA)上之信號：複數個邏輯頭，其係從上 4 述内連線結構中接收複數個邏輯頭輸入，並輸出複數個邏輯頭輸出到該内連線結構，該邏輯頭包含：（1)複數個邏輯區塊，其係能夠執行組合邏輯於上述邏輯頭輸入上，該複數個邏輯區塊係以串聯的方式構成，使得其中一些邏輯區塊之輸出提供來作為其它邏輯區塊之輸入；（2) 一輪入區域，其係接收上述複數個邏輯頭輸入與發送複數個邏輯頭輸入到該複數個邏輯區塊；以及，（3) —輸出區域，其係連繫並輸出上述邏輯頭輸出到該内連線結構上》上述邏輯頭之邏輯頭輸出之一係透過輸出區域而輸出於上述内連線結構之複數個線（lines)上，上述輸出區域包含：複數個輸出緩衝器，其係與上述複數個線之每一個相對應，上述輸出緩衝器係接收邏輯頭輸出之一並且驅動其相對應線上之邏輯頭輸出之一；以及，一可編程開關其係可以將上述複數個輸出緩衝器之另一個從其相對應線轉換到一個不同的相對應線，使得上述邏輯頭輸出加倍驅動複數線之一。上述邏輯頭更包括：一第一邏輯區塊，其具有一第一邏輯頭輸入與一第二邏輯頭輸入以作為第一邏輯區塊輸入，上述第一邏輯區塊係提供一第一邏輯頭輸出；一第二邏輯區塊，其具有一第三邏輯頭輸入與一第四邏輯頭輸入以作為第二邏輯區塊輸入，上述第二邏輯區塊係提供一第二邏輯區塊輸出；一 AND閘，上述and閘具有一作為其輸入之進位元信號與一作為第二輸入之第二邏輯區塊輸出，上述閘提供一 AND閘輸出；一第三邏輯區塊，其具有上述AND閘輸出作爲一第一輸入與第一邏輯頭輸出作爲一第二輸入’上述第三邏輯區塊提供一第二邏輯頭輸出；以及，一第四邏輯區塊，其具有一第五邏輯頭輸入作爲一第一輸入，並且選擇性地將上述第二邏輯區塊輸出或第三邏輯區塊輸出作爲_第二輸入，上述第四邏輯區塊提供一第三邏輯頭輸出。上述内連線結構包含：一交叉開關，用以轉換一複數個垂直線之任何一個與複數個交又的水平線之任何一個之間所傳遞之信號，上述交叉開關位於複數個交又的水平線與複數個垂直線之交點上，上述交又開關包含.一島狀節點’上述節點能夠接收垂直線之一或水平線之一之上的一信號’並且選擇性地將該信號發送到垂直線之一或水平線之一；以及，可編程開關，當其編程後能夠連接每一垂直線與每一交叉水平線至上述島狀節點。【實施方式】在以下給出的詳細說明中，記憶體單元之三種不同的實施例被揭露。在這裏透露的設計方法和電路都適用於這三種。此外，許多詳細的細節被給出以提供一個關於本發明實施例的徹底的理解。然而，熟悉相關領域的人將會認識到本發明在沒有一個或多個具體細節的情況下，或採用其他的方法、元件、材料等也可以實施。另外，爲了避免本發明的諸方面被掩蓋，對一些大家所熟知的結構、材料或操作原理就不再詳述或圖解說明。整個詳細說明中提到的“一個具體實施例”或“某個具體實施例”表不與該具體實施例關聯的具體特點、結構或特性至少包含在本發明的一個具體實施例中。因此，在整個詳細說明中的各處所出現的“在—個具體實施例中”或“在某個具體實施例中”等措詞不一定全指同一個具體實施例。而且，具體的特點、結構或特性可以在一個具體實施例或多個具體實施例中以任何合適的方式結合在一起。在圖一中顯示的是根據本發明形成的一個場可編程閘陣列（FPGA)的結構。場可編程閘陣列（FPGA) 101由複數個的邏輯頭（i〇gic head) 1〇3 組成，這些邏輯頭排列成一個二維的陣列。爲邏輯頭1〇3提供輸入信號和在邏輯頭103之間提供輸出信號路徑的是第一層内連線1〇5。在本發明中，第一層内連線105僅僅是下面詳細講述的三層分級内連線結構中的一層。一般來說，層次化（hierarchical)内連線結構由一系列分層式路徑線（r〇uting lines)組成採用可編程開關來配置這些路徑。舉例而言，每一個開關都可以由一個NM0S通道電晶體和一個非揮發記憶體單元（n〇nvdatile memory cell)構成。邏輯頭103根據其中的可編程開關之設置來實現邏輯功能。如圖三所 1326531 示’一個邏輯頭103由四個可配置的雙輸入、單輸出的邏輯區塊3〇1、十二個開關S1-S12、一個雙輸入AND閘303、五個變流器（inverters)、三個雙邊D型觸發器（flip-fl0pS)與三個雙輸入多工器（muitipiexers)所組成。注意邏輯頭103有六個輸入’四個用做習知技術資料的輸入，一個專門用作進位（carry-in)輸入，一個爲習知技術資料輸入和進位共用。

邏輯頭103有三個輸出，可在已暫存（registered)和未暫存之間選擇。邏輯頭103有一個輸入區域305和一個輸出區域307。輸入區域305接收六個輸入信號’標定爲IP1-IP5/ Cin和Cin。輸入信號lPi_[P5/Cm經開關 S1-S10引入，並且利用變流器（inverters)提供輸入IPi-iP5/Cin或者它的反相的形式（inverted version)。除了輸入端的數目有可能隨不同的場可編程閘陣列（FPGA)結構而變化之外，輸入區域305是當前的習知技術β另外’進位信號Cin也是當前的習知技術，並且經常被算術函數採用。輸出區域305採用一個觸發器和一個已暫存的或者未暫存的輸出配置，也是當前的習知技術結構。這稱之爲一種時序的或者組合的輸出。因爲邏輯頭103的輸入區域305和輸出區域307和當前習知技術結構極其相似’我們簡化了對它們的討論，以便不影響對本發明的清晰論述。

然而，由於邏輯區塊301以串聯的方式排列和使用，邏輯頭1〇3十分新穎。如圖三所示，邏輯頭103包括第一個邏輯區塊CLB1擁有它的輸入 IP1和IP2。如前所述’在輸入區域305可以用其中的變流器（inverters)使輪入信號反相。邏輯區塊301的操作，正如在下面更加詳細的描述的那樣，在兩個輸人的基礎上提供全面的組合邏輯^如此情況下，可配置的邏輯區塊CLB1接收輸入信號奶和正2並且在這些輸入的基礎上提供組合邏輯輪出。邏輯區塊CLB2接收輸入π>3和正4時存在類似的情形。邏輯區塊CLB1通過輸出區域307提供輸出信號〇ρι。此外從邏輯區塊CLB1的輸出信號也提供，給邏輯區塊咖3作爲輸人信號。邏輯區塊 CLB2的輸出被提供給娜閘3〇3。細w 3〇3㈤第二個輸入是進位元信號Cin。AM)閘303的輸出信號又作爲邏輯區塊CLB3的第二個輸入信號。 7 邏輯區塊CLB3的輸出信號通過輸出區域307成爲輸出信號〇p2。注意開關S11和S12可能被編程以發送邏輯區塊CLB2的輸出信號成爲邏輯區塊CLB4的一個輸入。上述可以藉由保持開關Sl2的打開狀態並關閉開關sii來實施。反之，開關S11被保持打開狀態，關閉S12就導致邏輯區塊CLB3的輸出提供給邏輯區塊CLB4的輸入。邏輯區塊CLB4的輸出通過輸出區域307成爲輸出OP3。邏輯區塊CLB4的第二個輸入信號由通過輪入區域305的輸入端n>5/Cin提供。注意四個邏輯區塊CLB1-CLB4是串聯的。換句話說，邏輯區塊CLB1 和CLB2的輸出能被選擇性地發送到邏輯區塊CLB3和（或）邏輯區塊 CLB4。在維持相對較小的邏輯頭尺寸的情況下，可以實現較複雜的邏輯功能。此外’儘管顯示了四個邏輯區塊的一個具體實施例，更多的或者是較少的邏輯區塊可以被串聯或者被键結到一起以容納更多數量的輸入。邏輯頭103另一個重要的方面是邏輯頭能在功能上區分（fractured)成兩個單獨的組合邏輯路徑《舉個例子，邏輯區塊CLB1和CLB3能夠形成第一個雙輸入組合邏輯電路，邏輯區塊CLB2和CLB4能夠形成另一個三輸入（IP3-IP5/Cin)組合邏輯電路。當邏輯頭103被準確地設置，這兩種邏輯路徑都能獨立地運行和提供獨立的輸出。因此，一個重要的意義是，本發明的邏輯區塊103有很大的靈活性，因爲它既有作爲單獨邏輯電路的運行功能，也可將自己結合爲一個更複雜的組合電路。此外，邏輯頭103的另一個方面是從Cin到Cout的進位鍵(carry-chain) 的存在。這個進位鏈通過AND閘303並且能被發送到邏輯區塊CLB3。當邏輯頭被設置成一個全加器（flill-adder)的時候，這種結合扮演了一個重要的角色。邏輯區塊103能被配置成用來實現許許多多的邏輯功能，如作爲一個1 位元的全加器，5位元“全Γ或“全零”檢測器，4位元等式或不等式比較器，偶位元或奇位元奇偶產生器，1-2多工器（multiplexers)以及許多其他的功能。在圖四中邏輯區塊301更詳細地被顯示。邏輯區塊301由兩個傳輸閘 401、七個開關S1-S7和三個變流器（inverters) 403組成。通過開關S1-S7 的使用，邏輯區塊301能被配置成任何一種雙輸入的組合邏輯閘，例如： AND2、OR2、NOR2、XNOR2、XOR2 或者 NAND2 以及變流器（inverter) 或者直通閘（passgate)。來自IP1和IP2的常規資料輸入信號有選擇性地通過開關S3-S7被發送。注意，在一實施例中，傳輸閘401能用反相互補 MOSFET構成（見圖四的細部）。當傳輸閘401的PMOS或NMOS開啓的時候，如當一個低信號出現在PMOS的閘極與一個高信號出現在NMOS的閘極的時候，傳輸閘401允許一個信號通過。此外’第一個傳輸閘的輸入信號可以：（1)來自接地端（或者低邏輯信號），如果開關S1被接通（被編程），（2)來自Vdd (或者高邏輯信號），如果開關S2被接通（被編程）’（3)來自IP1，如果開關S3被接通（被編程）〇第二個傳輸閘的輸入是EP1或者IP2的反相形式，這決定於開關S4或者S5中的那一個被編程接通。最後，輸入正2被用來控制是那一個傳輸閘 401允許信號通過。輸入π>2也能被變流器（inverters) 403反相，這取決於開關S6和S7的編程狀況。邏輯區塊301的配置完全由開關S1-S7是否接通或開斷所控制。這是 %可編程閘陣列（FPGA)的一個編程方向（aspect)。例如，圖九顯示了用編程開關S1-S7來實現不同邏輯功能的開關配置表。轉向圖五，邏輯頭103的輸出信號依靠通道開關S1-S6和緩衝器501 被發送給内連線結構。爲了簡化，圖五顯示的僅僅是邏輯頭1〇3的三個輸出（OP1-OP3)中的一個。通道開關S1_S6和緩衝器501被用來控制邏輯頭的特定的輸出被那一線或那些線（lines)所驅動。舉例而言，在圖五中，輪出信號出現在五個緩衝器501中，這些輸出信號在這個特定的實施例中 1326531 _在五個輸出線的-個中驅動輸出信號，以成爲内連線結構⑽的—部刀。正如在下面更細節_蘭樣，輸鱗被標注爲有_數的“ 表示“内連線層號”，第二個數表示該内連線層的線號。這樣，線 · :内雜層2上的m在這個例子巾，健顯示❿麟層2 - ^一條線，内連線層i上的三條線和内連線層G上的—條線。當然每一内連線層上的線數都可以更多或更少。究竟是那-條輸出線被打開’受控於_ S1_S6。當需要邏輯頭的輸出驅動多條線時，一個以上的開關同時開啓。舉例而言’當線L21被驅動的時候，開關S1和S2 +的一個或者兩個同時開通。要是開關S1和S2中僅僅開通一個，那麼僅僅一個緩衝器购 § 輸出信號到線L2卜然而，如果開關S1和S2都開通（接通），那麼兩個驅動器驅動輸出織職L2卜這使得驅力加倍，如果線⑵是一條長線，驅動能力非常重要。因此，在這種情形下，如果我們假設線⑶是一長的線’輸出信號將被驅動給一個距離較遠的接收器，那麼輸出信號被兩個輸ώ麟器鶴讀驅麵增加來補舰U1的長距離。因此’圖五顯示的輸出電路可以任意的數量，選擇性地增加驅動能力，這取決於可配置開關S1-S6怎樣發送不同的緩衝器到一個單獨的線。圖五的概念可以被延伸如三個或者更多的緩衝器5〇1驅動一個信號到個單獨的線。如此’運用圖五的邏輯頭輸出電路得到更進一步的靈活性。轉向圖七，通過可編程的開關S1-S7，邏輯頭的輸入端獲得輸入信號。在圖七的例子中，邏輯頭的一個輸入信號（從Ipi_Ip5/Cin*an中得來）既可來源於它最臨近的邏輯頭中的一個，也可來源於它自身的第零層上的二條内連線線中的一條（L01，L02和L03)，或者來源於第一層上的内連線線中的_條（Lll ’ L12 ’ L13.......，Lin) ’或者來源於第二層上内連線線中的一條（L21........L2m)。爲了簡化，圖七僅僅顯示了三條第一層上的線和一條第二層上的線。然而，在其他的實施例中，每一内連線層上線數更多或更少都是可能的。 10 1326531 通道開關S1-S7被用於控制邏輯頭的輸入的來源，爲了避免信號的爭奪（contention)和衝突，僅僅一個開關S1_S9允許被編程爲開通。當一個輸入的引腳（pin)不被使用，運用開關S8或者S9將它連接到Vdd或者 Gnd β

圖六闡述了一個邏輯頭103，此邏輯頭使用第零層内連線6〇1，通過可編程的開關被有選擇地連接到四個直接鄰近的邏輯頭上。指定的邏輯頭 LH0在中央。通過特定的線，LH0的輸出（0P1-0P3)和輸入（n>i_ip5/Cin 和Cin)能夠分別連接到它的東方 '西方 '南方、北方的最近鄰。這些特定的連接用圍繞每一個邏輯頭的三個環狀線（一個環對應於輸出信號 OP1-OP3中的一個）實現。每一個邏輯頭的輸出有它的特定環。每一個環然後被連接到各個相鄰的邏輯頭的不同的輸入。正如以上所解釋的那樣，圖一闡明了一個邏輯頭1〇3的陣列，這些邏輯頭依靠第一内連線層105’通過可編程開關能夠被有選擇的連接到其他邏輯頭。第一層内連線網路通常用於連接遠於最近鄰的邏輯頭。在一個具體的實施例中，第一層内連線網路通常用於開關時間延遲在3至5個單位之間時。一個連接點和傳統的路徑開關導致一個開關延遲時間單位。然而，一個交叉開關（見圖二所示）產生兩個開關延遲時間單位。

圖八闡明了邏輯頭103依靠第二層内連線801有選擇地通過可編程開關連接到遠的邏輯頭上。一般而言，第二層内連線801用來在離得很遠的相關的邏輯頭之間傳輸信號。第二層内連線801將時間延遲的總量減少到最少，因爲開關之間離得遠，開關的延遲相對於距離的延遲量小得多。圖十更細緻地展示了邏輯頭與第二層内連線801的連接。注意邏輯頭的輸入能夠來自於每個方向，而並不是只來自於一個方向》圖二闡明了被用在内連線結構中的交叉開關201。舉例而言，本發明的交叉開關可能被用在圖一的第一層内連線上’並且用參考數字201標識。交叉開關201由八個通道（pass)電晶體S1_S8組成。另外，顯示了交叉開關對三個垂直的線VT1-VT3和三個水平的線HT1-HT3的交叉連接狀況。 11 1326531 這個交叉開關適合更多或更少數量信號線的交叉連接工作。

當在VT2上一個向下的信號需要橫跨一個平行的軌道VT1或者VT3，開關S3和S8或者S3和S4被編程爲開通。另外，當信號需要發送到HT1 或HT3，開關S3和S2或者S3和S6編程爲開通。此外，當信號需要發送到HT2左邊時，開關S3和S1被設置爲開通。最後，當信號需要發送到 HT2右邊時’開關S3和S5被設置爲開通。因此，正如被看到的那樣，用圖二中的交叉開關，任何在線上運行的信號通過有選擇地配置開關S1S8 能夠有被發送到另一線。因爲交叉開關201在每個方向上幾何對稱，不論一個輸入信號來源在那里，它都能被轉換到其他一條線。每一個連接花費兩個開關時間單位延遲。更仔細地檢查圖二的交叉開關，可以看到每一行VT1-VT3和HT1-HT3 能被轉換並輸入到中央的“島狀節點”或從"島狀節點”輸出。例如，VT1 被開關S8連接到島狀節點2〇3，VT3通過開關S4被連接到島狀節點，HT1 被開關S2連接到島狀節點203，HT3通過開關S6被連接到島狀節點，VT2 被開關S3和S7連接到島狀節點203，ΗΤ2被開關S1和S5連接到島狀節點203。一般而言，每一線應該能接近島狀節點2〇3。因此，雖然在圖二中顯示出三個垂直的和三個水平的線，交又開關2〇1能被更改成擁有更多或更少的線。

必須指出：上述討論的可編程開關能用傳統的電晶體開關來執行，或者用開關和待批准的中國專利申請（申請號01129151.6,2〇〇1年12月6曰，標題爲《利用超薄介質擊穿現象的半導體記憶體單元和記憶體陣列》；申請號03117374.8 ’ 2003年2月28日’標題爲《採用單個電晶體的高密度半導體記憶體單元和記憶辦列》）所述的可絲非易紐記憶體構成，上述待批准的中國專利與本發明的權益人相同，並視爲一個整體。綜上所述，本發明以較佳實施例說明如上，然其並非用所主張之專利制。其專獅護範圍纽_之申請專利範圍及其等同領域而定。凡熟悉此領域之技藝者，在不脫離本專利精神或範圍内了所 12 作之更動或潤飾，均屬於本發明所揭示精神下所完成之等效改變或設計，且應包含在下述之申請專利範圍内。【圖式簡單說明】圖一係顯示根據本發明之一第一層内連線結構形成於其中之場可編程閘陣列（FPGA)結構之示意圖。圖二係用於圖一之場可編程閘陣列（FPGA)之内連線結構之交叉開關之示意圖。

圖二係顯示用於根據本發明之場可編程閘陣列（FpGA)結構之邏輯頭單元之詳細的示意圖。圖四係用於圖三中之邏輯頭單元之邏輯區塊示意圖。圖五係顯示用於圖三巾之邏輯頭單元之邏輯輪出結構。圖六係顯不一具有零層内連線結構之場可編程閘陣列（FpGA)構造圖七係顯示用於圖三之邏輯頭單元之邏輯頭輸入電路。圖八係顯示具有第二相連線結構之場可編__ (FpGA)構造。

圖九係顯不-開關表格，其顯示出圖四之邏輯區塊如何配置以用來實現不同的邏輯功能。圖十係-關於場可編程閘陣列（FPGA)構造之示意圖，其顯示了根據本發明形成之一邏輯頭與第二層内連線結構之間的連接。【主要元件符號說明】場可編程閘陣列（FPGA) 1〇1 邏輯頭103 内連線 105、601、801 交叉開關201 13 1326531 島狀節點203 邏輯區塊301 AND 閘 303 輸入區域305 輸出區域307 傳輸閘401 變流器（inverters) 403 緩衝器501

Claims

十、申請專利範圍： 1· 一種場可編程閘陣列（FPGA)，包含：一内連線結構，用以發送該場可編程閘陣列（FPGA)上之信號；複數個邏輯頭，其係從該内連線結構中接收複數個邏輯頭輸入，並輸出複數個邏輯頭輸出到該内連線結構，該邏輯頭包含：

(1) 複數個邏輯區塊，其係能夠執行組合邏輯於該邏輯頭輸入上’ 該複數個邏輯區塊係以串聯的方式構成，使得其中一些邏輯區塊之輸出提供來作為其它邏輯區塊之輸入； (2) —輸入區域，其係接收該複數個邏輯頭輸入與發送該複數個邏輯頭輪入到該複數個邏輯區塊 :以及 (3) —輸出區域，其係連繫並輸出該邏輯頭輸出到該内連線結構上；其中該邏輯頭之該邏輯頭輸出之一係透過該輸出區域而輸出於該内速線結構之複數個線（lines)上，該輸出區域包含：複數個輸出緩衝器’其係與該複數個線之每-個相對應，該輸出緩

衝器係接收該邏輯頭輸出之一並且驅動其相對應線上之該邏輯頭輸出之一；以及 -可編程開關’其係可以將該複數個輸出緩衝器之另—個從其相對應線轉換到一個不同的該相對絲，使得該邏輯頭輸出加倍驅動該複數線之一》 2·如申凊專利範圍第1項之場可編程閘陣列（FpGA)，其中該内連線結構係層人化的並且具有多層内連線路徑’該彡層内連線路徑之—係、一環狀結構以用於與邏輯職人以及與緊接地相鄰的邏輯頭之邏輯頭輸出來溝通。 15 1326531 3. 如申4專植圍第2項之場可編程閘_ (FpGA)，其中該環狀結構包括複數個環，每一該複數個環與該邏輯頭之該邏輯頭輸出之一相連接。 4. 如申請專概圍第1項之射編程閘陣列（FpGA)，其中該輸入區域包含變流器（inverters)’該變流器（^时咖）可以於提供該複數個邏輯頭輸入到該邏輯區塊之前選擇性地將一個或多個該複數個邏輯頭輸入反相。 5. 如申4專職圍第4項之場可編程閘_ (FpGA)，其巾該變流器

(iters)係用於當_個或多個該邏輯頭輸入信號被-已編程開關所轉換（switched)時。 6. —種場可編程閘陣列（fpga)，包含： -内連線結構’用以發送該場可編程閘陣列（FPGA)上之信號；複數個邏輯頭’其係從該内連線結構中接收複數個邏輯頭輸入並輸出複數個邏輯頭輸出到該内連線結構，該邏輯頭包含： (1) 複數個邏輯區塊’其係能夠執行組合邏輯於該邏輯頭輸入上，該複數個邏輯區塊係以串聯的方式構成，使得其中一些邏輯區塊之輪出提供來作為其它邏輯區塊之輸入；

(2) —輸入區域，其係接收該複數個邏輯頭輸入與發送該複數個邏輯頭輸入到該複數個邏輯區塊；以及 (3) —輸出區域’其係連繫並輸出該邏輯頭輸出到該内連線結構上，其中該邏輯頭更包括：一第一邏輯區塊，其具有一第一邏輯頭輸入與一第二邏輯頭輸入以作為第一邏輯區塊輸入，該第一邏輯區塊係提供一第一邏輯頭輸出；一第二邏輯區塊’其具有一第三邏輯頭輸入與一第四邏輯頭輸入以作為第二邏輯區塊輸入，該第二邏輯區塊係提供一第二邏輯區 16 1326531 塊輸出；一 AND閘，該AND閘具有一作為其輸入之進位元信號與一作為第二輸入之該第二邏輯區塊輸出，該AND閘提供一 AND閘輸出；一第三邏輯區塊，其具有該AND閘輸出作爲一第一輸入與該第一邏輯頭輸出作爲一第二輸入，該第三邏輯區塊提供一第二邏輯頭輸出；以及

一第四邏輯區塊，其具有一第五邏輯頭輸入作爲一第一輸入，並且選擇性地將該第二邏輯區塊輸出或第三邏輯區塊輸出作爲一第二輸入，該第四邏輯區塊提供一第三邏輯頭輸出。

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