CN1217414C - 半导体装置 - Google Patents

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Abstract

已有技术在增强电源布线同时确保有效的用户布线区域，而且能够抑制成本增加方面是困难的。本发明将第2数据线18配置在基本单位块12-2的上层。沿第2数据线18设置第1可以布线区域20，在这个第1可以布线区域20上配置第1电源布线31。在基本单位块12-1的上面，在与第1可以布线区域20正交的方向上设置第2可以布线区域21，在这个第2可以布线区域21上设置与第1电源布线31同一层的第2电源布线32。

Description

半导体装置
技术领域
本发明涉及半导体装置，例如ASIC(Application Specific IntegratedCircuits，特殊应用的集成电路)，特别是涉及与逻辑电路等混载的存储器宏(MACRO)。
现有技术
近年来，多层布线技术取得很大进步，能够在存储单元阵列上配设具有128条以上的总线宽度大的全局布线那样的数据线。为了抑制信号的延迟，这种全局布线很多是在膜厚厚的上层布线层上构成的。另一方面，这种全局布线覆盖存储单元阵列上的全部面积那样地进行布局是很少见的。一般，对电源布线及其别的通过布线一起进行布局。将这些电源布线及其别的通过布线与全局布线平行地配置在全局布线之间。至于配置在存储单元阵列上的电源布线，能够沿全局布线的方向设置多条电源布线。因此，在沿全局布线的方向上，能够降低电源布线的总的电阻值。但是，在与全局布线正交的方向上，设置横过全局布线的电源布线是困难的。因此，要将电源布线数限制在极小的数目上，并对其长度和配设位置进行限制。例如，在与全局布线正交的方向上，在全局布线的一个端部上配置一条电源布线。因此，增大了配置在与全局布线正交方向上的电源布线的总的电阻值。在这种已有的电源布线配置的情形中，向存储单元阵列的整个区域提供足够的电压是困难的。
又，上述已有的布局中，用于配置通过布线的可以布线区域只允许在与全局布线平行的方向上。这种只在一个方向上进行布局的可以布线区域，对于用户来说，缺乏利用价值，很难进行有效活用。为了解决这个问题，可以考虑进一步在上层，在与上述可以布线区域正交方向上设置布线层。但是，这时，存在增加生产成本那样的问题。
近年来，适用于ASIC的存储器宏，例如DRAM(动态RAM，动态随机存取存储器)宏正在得到大力的开发。在这种DRAM宏中，特别要求缓和对于配置在非宏上的电源引线位置的制约和对于通过宏上层的用户布线区域的制约。即，DRAM宏的面积占芯片总面积的百分之数十。因此，将DRAM宏配置在芯片什么地方对芯片z整体布局有很大的影响。例如，上述那样地电源布线具有低电阻方向和高电阻方向的DRAM宏产生必须将多条电源引线设置在宏的某一边的这种制约。由于这种制约，产生必须将DRAM宏配置在芯片周边的电源焊接点近旁的要求。而且，当对在通过DRAM宏上面的用户布线区域的方向进行限制时，为了满足这种制约，必须将DRAM宏配置在芯片的四隅。
又，DRAM宏要求高工作频率和数据线的大位宽度等。当提高工作频率时，消耗电流增加。为了对它进行补偿，必须增加电源布线。而且，只有配设在数据线之间的电源布线就不够了，产生必须特别地在与数据线正交方向上追加电源布线的要求。
另一方面，为了增加数据线的位宽度使数据线阶层化是有效的。为了实现这点需要追加布线层。可是，为了增加位宽度而追加的数据布线必须在与已经存在的数据线平行的方向上。在这个构成中，电源布线也与已经存在的电源布线平行。而且，也不能在与数据线正交方向上提供用户布线区域。即，为了强化电源布线，追加数据线宽度和提供用户布线区域，需要追加最少2层的布线层。但是，这时，存在增加制造工序和增大成本那样的问题。
发明内容
本发明就是为了解决上述课题，其目的是提供在能够增强电源布线的同时确保有效的用户布线区域、而且能够抑制成本增加的半导体装置。
为此，本发明提供了一种半导体装置，其特征在于：包括多个第1基本单位块，上述各第1基本单位块具有包括矩阵状排列的多个存储单元的存储单元阵列、选择上述存储单元的第1选择线、在与上述第1选择线正交配置并传输来自上述选择的存储单元的数据的第1数据线和与上述第1数据线连接的读出放大器，该半导体装置还包括：除了上述多个第1基本单位块中位于端部的一个第1基本单位块外，设置在其它基本单位块的上层、与上述第1数据线同一方向上、有选择地与上述第1数据线连接的多条第2数据线，配置在上述多个第1基本单位块的上层、与上述第2数据线平行的第1布线，和在上述多个第1基本单位块中位于端部的一个第1基本单位块的上层，配置在与上述第1布线正交的方向上的第2布线。
根据本发明，可提供能够在增强电源布线同时确保有效的用户布线区域，而且能够抑制成本增加的半导体装置。
附图说明
图1是表示本发明的第1实施形态的图，是表示可以布线区域的电路构成图。
图2是沿图1所示的箭头II-II线的截面图。
图3表示本发明的第1实施形态，是表示电源布线的电路构成图。
图4是沿图3的IV-IV线的截面图。
图5(a)是概略地表示用于模拟第1实施形态工作的半导体芯片的平面图，图5(b)是表示图5(a)所示的半导体芯片的模拟结果的特性图。
图6(a)表示与图5(a)不同构成的半导体芯片的平面图，图6(b)是表示图6(a)所示的半导体芯片的模拟结果的特性图。
图7是与本发明第2实施形态有关的存储器宏的一个例子的平面图。
图8是表示用图7所示的存储器宏的半导体芯片的芯片布局的一个例子的平面图。
图9是表示用图6(a)所示的DRAM宏的半导体芯片的芯片布局的一个例子的平面图。
图10是与本发明第3实施形态有关的存储器宏的一例的平面图。
图11是沿图10的XI-XI线的截面图。
图12是表示适用于第3实施形态读出放大器的一个例子的构成图。
图13是表示适用于第3实施形态读出放大器的其它例子的构成图。
具体实施方式
本发明的半导体装置，为了解决上述课题，具有多个第1基本单位块，上述各第1基本单位块具有矩阵状配列的多个存储单元的存储单元阵列，选择上述存储单元的第1选择线，与上述第1选择线正交地配置的，传输来自上述选择的存储单元的数据的第1数据线，和与上述第1数据线连接的读出放大器，并具备除了上述多个第1基本单位块中位于端部的一个第1基本单位块外，在其它基本单位块的上层，设置在与上述第1数据线同一方向上的，选择地与上述第1数据线连接的多条第2数据线，在上述多个第1基本单位块的上层，与上述第2数据线并行地配置的第1布线，和在上述多个第1基本单位块中位于端部的一个第1基本单位块的上层，配置在与上述第1布线正交方向上的第2布线。
下面，我们参照附图说明本发明的实施形态。
(第1实施形态)
图1表示与本发明的实施形态有关的存储器宏，例如DRAM宏的一个例子。这个DRAM宏11例如由2个基本单位块12-1，12-2和二阶层的数据线构成。构成第1阶层的基本单位块12-1，12-2有相同构成。因此，我们说明基本单位块12-1的构成，对于基本单位块12-2，在与基本单位块12-1相同的部分上加上相同的标号。
基本单位块12-1由存储单元阵列13，行解码器14，列解码器15，第1读出放大器16，多个选择晶体管17构成。在存储单元阵列13上，将多个存储单元MC配置成矩阵状。各存储单元MC例如由1个晶体管Tr和1个电容器Cp构成。这些存储单元MC与作为第1选择线的字线WL和作为第1数据线的位线BL连接。这个存储单元阵列例如具有1Mbit的存储容量，并具有512条字线WL和2048条位线BL。
上述字线WL与上述行解码器14连接，由这个行解码器14进行选择。位线BL与上述第1读出放大器16连接。这个第1读出放大器16放大位线BL的电位。多条列选择线CSL与上述列解码器15连接。这些列选择线CSL与上述选择晶体管17的栅极连接。这些选择晶体管17的电流通路的一个端部与上述第1读出放大器16连接，电流通路的另一个端部与下述第2数据线连接。这些选择晶体管17与列解码器15的输出信号对应使上述位线BL与第2数据线连接。
在基本单位块12-2的上层，在与位线BL同一方向上设置多条第2数据线18。这些第2数据线18与基本单位块12-1，12-2的选择晶体管17的电流通路的另一端连接。这些第2数据线18与和基本单位块12-2邻接地配置的第2读出放大器19连接。
在基本单位块12-1，12-2的上层，与多条第2数据线18邻接地设置多个第1可以布线区域20。一般，在DRAM上，作为第1数据线的位线BL在刻蚀技术许可的范围内形成微小的布线图案。选择晶体管17选择地使位线BL与第2数据线18连接。因此，能够将第2数据线18的条数削减到位线数的1/4或1/8。因此，能够将多余的区域用作第1可以布线区域20。这个第1可以布线区域20与第2数据布线18处在同一个布线层上，并将其用作例如用户形成通过布线的区域。
在位于DRAM宏11端部的基本单位块12-1上，在上述存储单元阵列13的上层形成第2数据线18。在这个部分在与上述第1可以布线区域20正交方向上设置第2可以布线区域21。这个第2可以布线区域21与第1可以布线区域20处在同一层中。也可以将第2可以布线区域21用作例如用户形成通过布线的区域。
图2是沿图1所示的箭头II-II线的截面图。在图2中，在与图1相同的部分上附加相同的标号。
字线WL例如由多晶硅形成的栅极布线层GC和第2布线层M2构成。栅极布线层GC和第2布线层M2，在存储单元阵列内的数个地方，通过图中未画出的导体实现短路。用2层布线层构成字线的理由是为了减少在高电阻的栅极布线层GC上产生的信号传输延迟。
另一方面，位线BL由位于栅极布线层GC和第2布线层M2之间的第1布线层M1构成。
通过布线22由第3布线层M3构成。将这个通过布线22配置在上述第2可以布线区域21中。虽然在图2中没有画出，但是第2数据线18也由第3布线层M3构成。
图3是表示将图1所示的第1可以布线区域20和第2可以布线区域21用作DRAM宏11的电源布线敷设区域的例子。在图3中，在与图1相同的部分上加上相同的标号，并省略对它们的详细说明。
图3所示的DRAM宏11进一步具有2个基本单位块12-3，12-4。基本单位块12-3，12-4内的构成与基本单位块12-1，12-2相同。这些基本单位块12-3，12-4也与基本单位块12-1，12-2相同处在第1阶层。在这些基本单位块12-2，12-3，12-4的上方，配置上述第2数据线18。在基本单位块12-1～12-4的上方，在与第2数据线18同一方向上设置第1可以布线区域20。在各第1可以布线区域20上，沿第2数据线18形成第1电源布线31。这条第1电源布线31与第2数据线18处在同一布线层中。
又，在上述第2可以布线区域21上，形成第2电源布线32。这条第2电源布线32的一个端部例如与配置在半导体芯片周边部分的电源焊接点33连接。第2电源布线32与第1电源布线31的一个端部连接。
进一步，在上述第2读出放大器19的上层，例如与上述第2电源布线32平行地形成第3电源布线34。这个第3电源布线34的一个端部例如与配置在半导体芯片周边部分的电源焊接点35连接。第3电源布线34与各第1电源布线31的其它端部连接。这样，通过第2，第3电源布线32，34向多个第1电源布线31提供电源。
图4是沿图3的IV-IV线的截面图。如图4所示，第2数据线18，第1电源布线31由第3布线层M3形成。
可是，当增加存储器的存储容量时，第2数据线18的布线长度加长。为了抑制与此相伴的信号传输延迟，第2数据线18，如第3布线层M3那样，用膜厚厚的上层布线层是有效的。又，这个厚的布线层作为电源布线也是有用的是不言而喻的。如上所述，可以将第1布线层M1用于作为存储单元阵列内的第1数据线的位线BL，和将第2布线层M2用于字线WL。这些第1，第2布线层M1，M2，因为可以进行存储单元阵列的高密度安装，所以可以敷设在刻蚀技术许可范围内的狭窄间隔上。又，因为可以配置在狭窄间隔内，所以第1，第2布线层M1，M2的膜厚是薄的。与此相对，将第3布线层M3的膜厚设定为第1，第2布线层M1，M2膜厚的大致2倍。因此，第3布线层(M3)因为布线层自身的电阻低，而且能够削减与下层的布线之间的电容量，所以可以减小消耗电力和高速传输信号。
图5(a)(b)是表示第1实施形态工作的图，图5(a)概略地表示适用于模拟的半导体芯片，图5(b)表示模拟结果。
如图5(a)所示，半导体芯片41例如具有2个DRAM宏42，43。在图5(a)中，在与图3相同的部分上附加相同的标号。在DRAM宏42，43相互之间设置电源布线44。这个电源布线44的一个端部与电源焊接点45连接。这个电源布线44与DRAM宏42，43的各第2，第3电源布线32，34连接。
在上述构成中，从电源焊接点33，35向DRAM宏42，43提供电源，对DRAM宏42，43的各部分的电源电位进行模拟。
图5(b)表示从图5(a)所示的箭头46方向看的模拟结果。如图5(b)所示，在第1实施形态所示的构成中，DRAM宏42，43的各部分的电位下降很少，换句话说，在DRAM宏42，43的整个区域中能够供给几乎相等的电压。
图6(a)表示在各DRAM宏的第2可以布线区域21中不敷设电源布线时的构成的一个例子，图6(b)表示图6(a)所示的构成的模拟结果。如图6(b)所示，当在第2可以布线区域21中不敷设电源布线时，要向第1电源布线31中的各条电源布线供给足够的电源电压是困难的。因此，在各DRAM宏的中央部分，电源电压显著降低。
如果根据上述第1实施形态，DRAM宏11具有多个存储单元阵列13，在作为第1数据线的位线BL的上层，沿第1数据线配置多条第2数据线18。沿着这些第2数据线18，设置多个第1可以布线区域20，进一步，在不形成第2数据线18的存储单元阵列13的上层在与第2数据线18的正交方向上设置第2可以布线区域21。所以，第1，第2可以布线区域20，21是在与第2数据线18的平行方向和与第2数据线18的正交方向上。因此，能够增加布线自由度，并能够提供有效的可以布线区域。
又，沿第2数据线18，与多个存储单元阵列对应，配置多条第1电源布线31。在多个存储单元阵列中位于一个端部的存储单元阵列上不设置第2数据线18，在与第2数据线18的同一层上，在与第2数据线18的正交方向上配置第2电源布线32。第2电源布线32与第1电源布线31的一个端部共通连接。第1电源布线31的其它端部通过与第1电源布线31正交地配置的第3电源布线34共通连接。因此，通过第2，第3电源布线32，34，能够向多条第1电源布线31提供电源。所以，在DRAM宏的整个区域中能够供给几乎相等的电源，能够达到使DRAM稳定工作的目的。而且，第2数据线18，第1到第3电源布线31，32，34形成在同一个布线层上。因此，不需要追加布线层，从而能够降低制造成本。
(第2实施形态)
图7是表示第2实施形态的图，在与第1实施形态相同的部分上加上相同的标号。第2实施形态考虑用作为存储器宏的DRAM宏对作为ASIC的全体芯片进行设计的情形。
图7所示的DRAM宏只是在基本单位块的数目上与图3所示的DRAM宏不同，基本构成与图3所示的DRAM宏相同。所以，在与图3相同的部分上加上相同的标号，并省略对它们的详细说明。
图7所示的DRAM宏11例如具有16Mbit的存储容量，配置了15个基本单位块12-1，12-2～12-15。在现在的制造技术中，1个DRAM宏11的尺寸例如为5mm×2mm。  在图7所示的DRAM宏11情形中，在配置了第2读出放大器19的边侧上配置128条数据输入输出总线I/OBS。这样，当长距离连续敷设大宽度的数据输入输出总线I/OBS时，需要大面积。所以，为了缩短数据输入输出总线I/OBS，将逻辑电路配置在数据输入输出总线I/OBS的近旁。可是，对于极细长的长方形芯片，使从一块圆片采取的芯片数减少。又，当将这种形状的芯片封装在组件中时，也会产生问题。考虑到这些问题，最好将4个DRAM宏横向地并列在它的短边方向，并将芯片形状做成例如10mm×10mm的正方形。
图8表示使用4个图7所示的DRAM宏11的半导体芯片的芯片布局的一个例子。半导体芯片51为大致正方形。在半导体芯片51的周边部分，配置多个焊接点52。将DRAM宏11-1配置在半导体芯片51的例如角部分。将DRAM宏11-2与DRAM宏11-1并行地配置在DRAM宏11-1的焊接点的对面一侧。DRAM宏11-2的第2，第3电源布线32，34和第2可以布线区域21是与DRAM宏11-1的第2，第3电源布线32，34和第2可以布线区域21连续的。
又，DRAM宏11-3沿半导体芯片51的例如一边配置。DRAM宏11-4与DRAM宏11-3并行地配置在DRAM宏11-3的焊接点的对面一侧。DRAM宏11-4的第2，第3电源布线32，34和第2可以布线区域21是与DRAM宏11-3的第2，第3电源布线32，34和第2可以布线区域21连续的。
DRAM宏11-1，11-2的数据输入输出总线I/OBS与在用户区域形成的逻辑电路53连接。又，DRAM宏11-3，11-4的数据输入输出总线I/OBS与在用户区域形成的逻辑电路54连接。
进一步，DRAM宏11-1的第2，第3电源布线32，34分别与电源焊接点52a连接。通过分别与DRAM宏11-1的第2，第3电源布线32，34连接的DRAM宏11-2的第2，第3电源布线32，34向DRAM宏11-2提供电源。
又，DRAM宏11-3的第2，第3电源布线32，34分别与多个电源焊接点52a连接。通过分别与DRAM宏11-3的第2，第3电源布线32，34连接的DRAM宏11-4的第2，第3电源布线32，34向DRAM宏11-4提供电源。
又，释放第1可以布线区域20和第2可以布线区域21作为用户布线区域。因此，能够将用户使用的通过布线55设置在DRAM宏11-1，11-2的连续的第2可以布线区域21中。这个通过布线55的一个端部例如与多个焊接点52连接，其它端部例如与逻辑电路56连接。
我们考虑在DRAM宏11-1的外部，通过布线55与第2电源布线32交叉的情形。但是，DRAM宏11-1和焊接点相互之间的区域缓和了与布线有关的限制。因此，通过利用在这个区域中电源布线下层的布线，能够不增加布线层，使通过布线和电源布线交叉。
进一步，也可以在DRAM宏11-3，11-4的连续的第2可以布线区域21中，同样地设置用户使用的通过布线57。
如果根据上述第2实施形态，则使各DRAM宏的第2，第3电源布线32，34连续那样地并列地配置多个DRAM宏。因此，能够通过配置在电源焊接点近旁的DRAM宏向与其相邻的DRAM宏提供电源。从而，因为能够向不与电源焊接点邻接的DRAM宏提供电源，所以能够缓和与DRAM宏配置有关的限制。
又，在上述构成中，不一定要在DRAM宏的数据输入输出总线I/OBS对面一侧设置电源焊接点。因此，能够提高芯片布局的自由度。而且，如DRAM宏11-2，11-4那样，可以将DRAM宏配置在芯片中央附近。因此，能够缓和与DRAM宏配置有关的限制。
进一步，释放第1可以布线区域20和第2可以布线区域21作为用户布线区域。因此，可以将用户的信号线配置在第1，第2可以布线区域20，21中。从而，因为在用户的布线中，能够减少迂回布线，所以能够缩短布线长度，可以进行信号的高速传输。
另一方面，图9表示用图6(a)所示的DRAM宏的半导体芯片的芯片布局的一个例子。
在图6(a)所示的DRAM宏中，数据线方向的电源布线很强固。但是，与数据线正交方向的电源布线具有高电阻。为了弥补这个缺点，必须使数据线方向的电源布线与电源焊接点连接。因此，4个DRAM宏62-1，62-2，62-3，62-4必须分别与半导体芯片61的电源焊接点对应地进行配置。多个电源布线63的一个端部分别与多个电源焊接点64a连接。又，与电源布线63正交的电源布线65分别与电源焊接点64b连接。这样，关于向各DRAM宏的电源供给，与第2实施形态比较需要较多的焊接点，所以制约了DRAM宏的配置。
又，DRAM宏62-1，62-2，62-3，62-4不具有与电源布线63正交方向的可以布线区域。因此，连接多个信号焊接点64c，和配置在DRAM宏62-1，62-2，62-3，62-4相互之间的逻辑电路66的各布线67需要经过DRAM宏62-1，62-2，62-3，62-4的周围进行迂回。因此，布线67的布线长度加长了，存在使信号的传输速度降低的可能性。
又，因为不具有与电源布线63正交方向上的可以布线区域，所以如第2实施形态那样，将多个DRAM宏配置在与电源布线63的正交方向上是困难的。
这样，我们看到与图9所示的芯片布局比较，第2实施形态所示的芯片布局优越，这点是很明显的。
(第3实施形态)
图10是表示本发明的第3实施形态的图。第3实施形态为了实现高速工作将数据线做成3个阶层。进一步，也将电源布线做成2个阶层。在图10中，在与图1，图3相同的部分上加上相同的标号。
在图10中，DRAM宏71具有2个阶层的基本单位块。基本单位块12-1，12-2，12-3，12-4分别构成第1阶层的基本单位块。各基本单位块12-1，12-2，12-3，12-4的构成与第1，第2实施形态相同。由这4个基本单位块12-1，12-2，12-3，12-4和第2读出放大器19，选择晶体管73，分别构成第2阶层的基本单位块72-1，72-2，72-3，72-4。各基本单位块12-1，12-2，12-3，12-4的第1读出放大器16通过选择晶体管17和第2数据线18与第2读出放大器19连接。
在第2阶层的基本单位块72-1，72-2，72-3，72-4的上层配置多条第3数据线74。这些第3数据线74的一个端部与和第2阶层的基本单位块72-4邻接地配置的第3读出放大器75连接。第2阶层的基本单位块72-1，72-2，72-3，72-4的各第2读出放大器19通过选择晶体管73与第3数据线74连接。
与基本单位块72-1邻接地配置构成位于DRAM宏71端部的第2阶层的基本单位块72-1的第2读出放大器19。因此，没有必要在基本单位块72-1上层敷设第3数据线74。因此，通过将这个空间用作与第3数据线74相同的布线层，在与第3数据线74正交的方向上敷设多条第2电源布线76。这些第2电源布线76与和第2据线18同一层的第1电源布线31连接。第2电源布线74与在第1，第2实施形态中的第2，第3电源布线32，34相当。
另一方面，在其它的第2阶层的基本单位块72-2，72-3，72-4上，敷设第3数据线74。但是，与第2数据线18相同这个布线间隔是空余的。因此，在与第3数据线74的同一层上，沿第3数据线74敷设第3电源布线77。也在与第3电源布线77的同一方向上敷设第1电源布线18。因此，在沿第1，第3电源布线18，77方向上的总布线电阻能够非常低。
提供给第2电源布线76的电流流过基本单位块72-1，72-2，72-3，72-4的第1，第3电源布线18，77。所以，在DRAM宏71的任何方向上也都能够提供足够的电源。
图11是沿图10的XI-XI线的截面图，与图10相同的部分上加上相同的标号。如图11所示，由第3层布线M3形成第2数据线18和第1电源布线31，由第4层布线M4构成第3数据线74，第3电源布线77。
这里，我们简单地说明当将数据线做成阶层构造时，能够实现高速工作的理由。如图10所示，第3数据线74是达到数毫米的非常长的布线。通过用低电阻并且低耦合电容的上层布线减少布线延迟。但是，即便这样，第3数据线74的耦合电容也超过了1pF。因此，为了驱动第3数据线74需要具有大电流驱动能力的驱动器。所以，构成与第3数据线74连接的第2读出放大器19和第3读出放大器75的晶体管的沟道宽度要达到20μm左右的大小。与此相对，第2数据线18的布线长度很短。与此相伴的寄生在布线中的耦合电容也很小。构成与多条这种第2数据线18连接的第1读出放大器16的晶体管的沟道宽度约为2μm左右。即，为了使芯片内的占有面积小，不能增大构成第1读出放大器16的晶体管的尺寸。所以，第2数据线18的寄生电容很小这一点对于实现高速工作是重要的。
进一步，构成DRAM单元的晶体管的沟道宽度约为0.2μm，作为与这个晶体管连接的第1数据线的位线BL能够具有更低的电容量。例如，为了实现10ns左右的高速工作，布线电容必须在100fF以下。
另一方面，在用可以进行高速工作的数据线构造的情形中，当使半导体高速工作时，与此相伴地消耗电流增加。如上所述，数据线的阶层化对于高速工作是重要的技术。但是，由于这个消耗电流引起电源布线的电位下降，使高速工作成为不可能。
如果根据第3实施形态，则对数据线进行阶层构造，并且形成使它工作所必需的低电阻的电源布线。所以，能够防止电源布线的电位下降从而实现高速工作。而且，通过使数据线和电源布线具有相同的阶层构造，能够用相同的制造工序形成数据线和电源布线。因此，具有能够抑制制造成本增加的优点。
图12，图13表示适用于第1阶层的基本单位块12-1～12-4的第1读出放大器的一个例子。在第1阶层的基本单位块12-1～12-4中，将位线BL的间隔敷设在刻蚀技术许可范围内的狭窄间隔中。因此，必须缓和读出放大器的间隔。
图12表示例如将第1读出放大器16和选择晶体管17配置在存储单元阵列MC两侧的情形。
图13表示共用读出放大器的构成。这时，通过邻接的存储单元阵列MCA共有第1读出放大器16。即，通过选择的晶体管17使第1读出放大器16与属于存储单元阵列的第1数据线连接。通过这样的构成能够削减一层读出放大器的占有面积。
又，上述第1到第3实施形态说明了将本发明适用于DRAM宏的情形。但是，不限定于此，也可以适用于其它的存储器宏。
此外，在不改变本发明要旨的范围内可以有种种变形的实施形态是不言而喻的。

Claims (13)

1.一种半导体装置，其特征在于：包括多个第1基本单位块，
上述各第1基本单位块具有包括矩阵状排列的多个存储单元的存储单元阵列、选择上述存储单元的第1选择线、与上述第1选择线正交配置并传输来自上述选择的存储单元的数据的第1数据线和与上述第1数据线连接的读出放大器，
该半导体装置还包括：
除了上述多个第1基本单位块中位于端部的一个第1基本单位块外，设置在其它基本单位块的上层、在与上述第1数据线同一方向上、有选择地与上述第1数据线连接的多条第2数据线，
配置在上述多个第1基本单位块的上层、与上述第2数据线平行的第1布线，和
在上述多个第1基本单位块中位于端部的一个第1基本单位块的上层，配置在与上述第1布线正交的方向上的第2布线。
2.根据权利要求1记载的半导体装置，其特征在于：上述第1布线是第1电源布线，上述第2布线是与上述第1电源布线连接的第2电源布线和通过布线。
3.一种半导体装置，其特征在于：具有多个第1基本单位块，
上述各第1基本单位块具有包括矩阵状排列的多个存储单元的存储单元阵列、选择上述存储单元的第1选择线、与上述第1选择线正交配置并传输来自上述选择的存储单元的数据的第1数据线和与上述第1数据线连接的读出放大器，
该半导体装置还包括：
除了上述多个第1基本单位块中位于端部的一个第1基本单位块外，设置在其它基本单位块的上层、在与上述第1数据线同一方向上、有选择地与上述第1数据线连接的多条第2数据线，
配置在上述多个第1基本单位块的上层、与上述第2数据线平行的多条第1电源布线，
在上述多个第1基本单位块中位于端部的一个第1基本单位块的上层，配置在与上述第1电源布线正交方向上、与上述第1电源布线的一个端部连接的第2电源布线，
在与上述第2数据线同一个层中，配置在与上述第1电源布线正交方向上、与上述第1电源布线的其它端部共通连接的第3电源布线，和
在上述多个第1基本单位块中位于端部的一个第1基本单位块的上层，沿上述第2电源布线配置的通过布线。
4.根据权利要求3记载的半导体装置，其特征在于：包括与上述多个第1基本单位块的上述第2、第3电源布线方向邻接地配置的多个第2基本单位块，这些第2基本单位块的结构与上述第1基本单位块相同，上述第2基本单位块的第2、第3电源布线的一个端部与上述第1基本单位块的上述第2、第3电源布线的其它端部连接。
5.根据权利要求3记载的半导体装置，其特征在于：上述第1基本单位块的通过布线是第1通过布线。
6.根据权利要求5记载的半导体装置，其特征在于：上述第2基本单位块的通过布线是第2通过布线，这条第2通过布线的端部与上述第1基本单位块的上述第1通过布线的端部连接。
7.一种半导体装置，其特征在于：具有
在周边配置了包含多个电源焊接点和多个信号焊接点的焊接点组的半导体芯片，
沿配置在上述半导体芯片的一边的上述焊接点组配置的第1存储器宏，和
配置在与第1存储器宏的上述焊接点组相对侧的第2存储器宏，
上述第1、第2存储器宏具有多个基本单位块，
上述各基本单位块具有包括矩阵状配列的多个存储单元的存储单元阵列、选择上述存储单元的第1选择线、与上述第1选择线正交配置并传输来自上述选择的存储单元的数据的第1数据线，和与上述第1数据线连接的读出放大器，
该半导体装置还包括：
在上述第1数据线的上层、与第1数据线平行设置的、有选择地与上述第1数据线连接的多条第2数据线，
在与上述第2数据线的同一层中、与第2数据线平行设置的多条第1电源布线，
在与上述第2数据线的同一层中、配置在与上述第1电源布线正交方向上、与上述第1电源布线的一个端部共通连接的第2电源布线，
在与上述第2数据线的同一层中、配置在与上述第1电源布线正交方向上、与上述第1电源布线的另一端部共通连接的第3电源布线，和
在与上述第2数据线的同一层中、沿上述第2电源布线配置的通过布线。
8.根据权利要求7记载的半导体装置，其特征在于：上述第1存储器宏的上述第2、第3电源布线的一个端部与上述电源焊接点连接。
9根据权利要求8记载的半导体装置，其特征在于：上述第2存储器宏的上述第2、第3电源布线的一个端部与上述第1存储器宏的上述第2、第3电源布线的另一端部连接。
10.根据权利要求7记载的半导体装置，其特征在于：上述第1存储器宏的上述通过布线与上述第2存储器宏的上述通过布线连接。
11.一种半导体装置，其特征在于包括：
多个第1阶层的基本单位块，和
包含上述多个第1阶层的基本单位块的多个第2阶层的基本单位块，
该半导体装置还包括：
设置在上述各第1阶层的基本单位块中的第1数据线，
有选择地与配置在上述多个第1阶层的基本单位块的上层的上述第1数据线连接的第2数据线，
在上述多个第2阶层的基本单位块中除去位于端部的一个第2阶层的基本单位块的其它的基本单位块的上层、沿上述第2数据线配置的、有选择地与上述第2数据线连接的第3数据线，
在上述多个第1阶层的基本单位块的上层、沿上述第2数据线配置的第1电源布线，和
在上述多个第2阶层的基本单位块中、位于端部的一个第2阶层的基本单位块的上层，配置在与上述第3数据线正交的方向上、与上述第1电源布线连接的第2电源布线。
12.根据权利要求11记载的半导体装置，其特征在于：
上述第1阶层的基本单位块包括：
具有多个存储单元的存储单元阵列，
与上述第1数据线正交配置的、选择上述存储单元的选择线，
与上述第1数据线连接的读出放大器，和
使上述第1数据线与上述第2数据线连接起来的第1选择电路。
13.根据权利要求12记载的半导体装置，其特征在于：
上述第2阶层的基本单位块包括：
放大上述第2数据线的电位的第2读出放大器，和
将上述第2数据线与上述第3数据线连接起来的第2选择电路。
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