JP2018514076A - Ｎａｎｄメモリにおけるピラー配置 - Google Patents

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Abstract

本開示の複数の実施形態は、３Ｄメモリアレイ装置を提供するための技術および構成に関する。一実施形態において、当該装置は、繰り返しパターンでダイに配された７つのピラーを有するほぼ六角形の配置を備え得る。当該配置は、互いにあるピラーピッチで第１行に配された第１ピラーおよび第２ピラーと、互いに当該ピラーピッチで第２行に配された第３ピラー、第４ピラーおよび第５ピラーと、互いに当該ピラーピッチで第３行に配され、かつ、当該ダイに配された複数のビット線にほぼ直交する方向に当該ピラーピッチの４分の１だけ当該第１ピラーおよび当該第２ピラーに対してそれぞれずらされた第６ピラーおよび第７ピラーとを含み得る。当該配置における各ピラーは、異なるビット線と電気的に結合され得る。他の実施形態が説明および／または請求され得る。

Description

関連出願の相互参照 本願は、２０１５年３月２４日に出願された、「ＰＩＬＬＡＲ ＡＲＲＡＮＧＥＭＥＮＴ ＩＮ ＮＡＮＤ ＭＥＭＯＲＹ」という発明の名称の米国特許出願第１４／６６７，３３１号の優先権を主張する。当該出願は、ここに、全ての目的で、参照によりその全体が本明細書に組み込まれる。
本開示の複数の実施形態は、一般に、集積回路（ＩＣ）分野に関し、より具体的には、三次元ＮＡＮＤメモリなどの垂直メモリにおけるピラー配置を設けるための技術および構成に関する。メモリは、電子システム用のデータストレージを提供する。フラッシュメモリは、様々なメモリ型の１つであり、現代のコンピュータおよびデバイスにおいて多数の用途がある。典型的なフラッシュメモリは、行列形式で配置された多数の不揮発性メモリセルを含むメモリアレイを備え得る。セルは通常、ブロックにグループ化され得る。ブロック内のセルの各々は、浮遊ゲートを帯電させることにより、電気的にプログラムされ得る。電荷は、ブロック消去操作により浮遊ゲートから除去され得る。データは、浮遊ゲート内の電荷としてセルに格納され得る。ＮＡＮＤメモリアレイは、フラッシュメモリの基本的なアーキテクチャを備え得る。
近年、三次元（３Ｄ）メモリなどの垂直メモリが開発されている。３Ｄフラッシュメモリ（例えば、３Ｄ ＮＡＮＤメモリアレイ）デバイスは、（例えば、３Ｄの三次元のうち第１次元で）互いに積層された蓄電デバイス（メモリセル）の複数のストリングを含み得る。各蓄電デバイスは、デバイスの複数の段の１つに対応する。各ストリングの蓄電デバイスは、蓄電デバイスのストリングが周囲に形成され得る、半導体材料（例えば、ポリシリコン）のそれぞれのピラーに形成されたものなど、共通のチャネル領域を共有し得る。
第２次元では、複数のストリングの各第１グループは、例えば、ワード線（ＷＬ）として知られる複数のアクセス線を共有するストリング群を備え得る。複数のアクセス線の各々は、各ストリングの複数の段の各段に対応する蓄電デバイス（メモリセル）を結合（例えば、電気的に、そうでなければ、動作可能に接続）し得る。同じアクセス線により結合された（かつ、従って、同じ段に対応する）蓄電デバイスは、論理的にメモリページにグループ化され得る。この場合、各蓄電デバイスは、２ビットの情報を格納できる多重レベルセルを備える。
第３次元では、複数のストリングの各グループは、ビット線（ＢＬ）として知られる対応するデータ線により結合されたストリング群を備え得る。コンピューティングデバイスの動作中、メモリに格納されたデータは、定期的な（例えば、連続的な）操作を受け得る。これらの操作は、例えば、メモリ容量、所在領域、メモリへのアクセス速度等を最適化するよう指示される内部制御メカニズムにより引き起こされ得る。例えば、データは、メモリの１つの領域から別の領域への移動、１つの領域から別の領域へのコピー等がなされ得る。従って、メモリユニット（例えば、メモリブロック）に格納されたデータに内部アクセスする時間は、メモリ内のデータの操作速度全体における重要な要因になり得る。例えば、メモリブロックへのアクセス時間が短くなるほど、内部データ操作に関連する操作時間が短くなる。
実施形態は、添付の図面と併せて以下の詳細な説明を参照することにより、容易に理解されるであろう。この説明を容易にするべく、同様の参照番号は、同様の構造的要素を示す。実施形態は、添付の図面の複数の図において、限定としてではなく、例として示されるものである。
本開示のいくつかの実施形態による、３Ｄメモリアレイを備える例示的な装置の側面図である。 六方ピラー配置を有する３Ｄメモリアレイと比較される、いくつかの実施形態による、ずらしピラー配置されたピラーを含む３Ｄメモリアレイを備える例示的な装置の上面図である。 いくつかの実施形態による、ずらしピラー配置を有する３Ｄメモリアレイの例示的な部分の上面図を示す。 いくつかの実施形態による、ずらしピラー配置を有する３Ｄメモリアレイを備える装置を製造する方法のフロー図である。 いくつかの実施形態による例示的なコンピューティングデバイス５００を概略的に示す。
本開示の複数の実施形態は、ずらしピラー配置を有する３Ｄメモリアレイを備える装置を提供するための技術および構成を説明する。一実施形態において、当該装置は、繰り返しパターンでダイに配された７つの半導体ピラーを含むほぼ六角形の配置を有し得る。当該配置は、互いにあるピラーピッチで第１行に配された第１ピラーおよび第２ピラーと、互いに当該ピラーピッチで第２行に配された第３ピラー、第４ピラーおよび第５ピラーと、互いに定められた当該ピッチで第３行に配され、かつ、当該ダイに配されたビット線にほぼ直交する方向に当該ピラーピッチの４分の１だけ第１ピラーおよび第２ピラーに対してそれぞれずらされた第６ピラーおよび第７ピラーとを含み得る。当該配置における各ピラーは、異なるビット線と電気的に結合され得る。
以下の説明において、当業者が自身の成果の本質を他の当業者に伝えるのに一般に使用する用語を用いて、例示的な実装の様々な態様が説明されるであろう。しかしながら、説明される態様のいくつかのみで本開示の複数の実施形態が実施され得ることは、当業者には明らかであろう。説明の目的で、例示的な実装が十分に理解されるようにすべく、特定の数字、材料および構成が記載される。しかしながら、本開示の複数の実施形態が具体的な詳細なしに実施され得ることは、当業者には明らかであろう。他の場合、例示的な実装を不明瞭にしないようにすべく、よく知られている特徴は、省略または簡略化される。
以下の詳細な説明において、本明細書の一部を形成する添付の図面について言及がなされる。当該図面の全体で、同様の番号は、同様の部分を示す。また、当該図面では、本開示の主題が実施され得る例示的な実施形態で示される。他の実施形態が利用され得ること、および本開示の範囲から逸脱することなく構造上または論理上の変更がなされ得ることが理解されるべきである。従って、以下の詳細な説明は、限定的な意味で解釈されるべきではなく、実施形態の範囲は、添付の請求項およびそれらの均等物により定義される。
本開示の目的で、「Ａおよび／またはＢ」という語句は、（Ａ）、（Ｂ）、（Ａ）または（Ｂ）、または（ＡおよびＢ）を意味する。本開示の目的で、「Ａ、Ｂおよび／またはＣ」という語句は、（Ａ）、（Ｂ）、（Ｃ）、（ＡおよびＢ）、（ＡおよびＣ）、（ＢおよびＣ）または（Ａ、ＢおよびＣ）を意味する。
説明では、例えば、上部／底部、内／外、上／下等の視点に基づく説明を用い得る。そのような説明は、単に記述を容易にするために用いられるのであって、いかなる方向へであれ、特定の本明細書に説明される実施形態の適用を制限することは意図されていない。
説明では、１または複数の同じまたは異なる実施形態を各々指し得る「一実施形態において」または「複数の実施形態において」という語句を用い得る。さらに、「備える」、「含む」、「有する」等、本開示の複数の実施形態に関連して用いられる用語は、同義語である。
「と結合され」という用語は、その派生語と共に、本明細書において用いられ得る。「結合され」は、以下の１または複数を意味し得る。「結合され」は、２または２より多い要素が物理的または電気的に直接接触することを意味し得る。しかしながら、「結合され」は、２または２より多い要素が互いに間接的に接触するが、それでもなお互いに協働または相互作用することも意味し得、互いに結合されると言われる複数の要素の間で１または複数の他の要素が結合または接続されることを意味し得る。「直接結合され」という用語は、２または２より多い要素が直接接触することを意味し得る。
図１は、いくつかの実施形態による、３Ｄメモリアレイを備える例示的な装置の側面図である。より具体的には、装置１００は、アクセス線（例えば、不図示のワード線）およびデータ線（例えば、不図示のビット線）に沿って行列に配置された複数の垂直積層メモリセル１５を含み得る。
複数の実施形態において、メモリセル１５は、垂直積層、またはピラー１２、１３、１４で互いに積層され、３Ｄメモリ構造を形成し得る。図示されたものに加えて追加のメモリセルが存在し得ることを示すべく、メモリセル１５のピラー１２、１３、１４内に不連続部分が設けられる。任意の適切な数のメモリセルが存在し得る。例えば、個々の積層体（ピラー）１２〜１４は、８個のメモリセル、１６個のメモリセル、３２個のメモリセル、６４個のメモリセル、…２５６個のメモリセル、５１２個のメモリセル等を含み得る。
ピラー１２〜１４が導電性材料１６上に設けられ得、結果として、半導体基盤（ダイ）１８により支持され得る。基盤１８と材料１６との間に追加の材料および／または集積回路構造が存在し得ることを示すべく、材料１６と基盤１８との間に不連続部分が設けられる。同様に、ピラー１２、１３、１４と材料１６との間に追加の材料および／または集積回路構造が存在し得ることを示すべく、材料１６と積層体１２〜１４の各々との間に不連続部分が設けられる。材料１６は、共通ソースおよび／またはソース側セレクトゲート（ＳＧＳ）を含み得る。「ソース側」という用語は、材料１６が積層体（ピラー）１２〜１４のソース側にあることを示す。材料１６は、例えば、ｐ型ドープシリコンおよび／または他の適切な導電的ドープ半導体材料を含み得る。
ビット線（不図示）は、材料１６の上に設けられ得る。そのようなビット線は、積層体（ピラー）への「ドレイン」接続である。半導体基盤１８は、半導体材料を含み得、いくつかの実施形態において単結晶シリコンを含み得る。ドレイン側セレクトゲート（ＳＧＤ）デバイス２０、２１、２２（例えば、制御ゲートとしてのＳＧＤデバイスを有するトランジスタ）が、ピラー１２、１３、１４の上にそれぞれ設けられ得る。ＳＧＤデバイス２０、２１、２２は、１または複数の様々な金属（例えば、タングステン、チタニウム等）、金属含有組成物（例えば、金属ケイ化物、金属窒化物等）および導電的ドープ半導体材料（例えば、導電的ドープシリコン）を含み得る。ＳＧＤデバイス２０、２１、２２は、ドレイン側デバイスであり、ピラー１２、１３、１４のドレイン側にある。ピラー１２、１３、１４は、互いにある距離（ピラーピッチ）３０で基盤１８上に配され得る。
図１における装置１００の正面視は、ピラー１２、１３、１４の正面「タイル」を示すことが理解されるであろう。装置１００のメモリアレイを有する複数のピラーは、装置１００の技術的要件に応じて、いくつかの異なる空間構成において基盤（ダイ）１８上に配置され得る。いくつかの実施形態において、いくつかのピラーは、ピラーピッチ３０の端数を含み得る距離だけ互いに空間的にずらされるよう配され得る。例えば、（破線で示される）ピラー４０は、ピラー１２から、ピラーピッチ３０の端数（例えば、４分の１）を含み得る水平距離３２のところに空間的に配され得る。装置１００のメモリアレイのそのようなピラー配置は、ずらしピラー配置と呼ばれ、図２を参照して詳細に説明されるであろう。
図２は、六方ピラー配置を有する３Ｄメモリアレイと比較される、本開示のいくつかの実施形態による、ずらしピラー配置のピラーを含む３Ｄメモリアレイを備える例示的な装置の上面図である。
より具体的には、図２は、最近接六角形ピラー群配置を有する３Ｄメモリアレイ２００の上面図、およびずらしピラー配置を有する３Ｄメモリアレイ２５０の上面図を示す。本開示の複数の実施形態による３Ｄメモリアレイ２５０のずらしピラー配置との比較を提供すべく、メモリアレイ２００は、例示の目的で、図２においてアレイ２５０の隣に設けられる。メモリアレイ２００および２５０は、同じ幅Ｗのダイ２０２および２５２にそれぞれ配されるものとして示される。記述を容易にすべく、垂直または水平など、視点に基づく記述子が用いられ得ることが理解されるであろう。これらの記述子は、本開示の複数の実施形態の実装を限定するものではない。
メモリアレイ２００は、メモリアレイ２００を垂直に渡るよう互いに固有（例えば、標準）ビット線ピッチＢＬＰで配されたビット線２１０、２１２、２１４、２１６、２１８を含み得る。本明細書において用いられる、ビット線ピッチという用語は、１つのビット線の中点と隣接するビット線の中点との間のワード線（不図示）の方向またはそれらのビット線に垂直な方向での距離であり得る。複数の実施形態において、固有ビット線ピッチＢＬＰは、約８２ｎｍを含み得る。
ずらしピラー配置を有するメモリアレイ２５０は、アレイ２５０を垂直に渡るよう互いに固有ビット線ピッチＢＬＰで配されたビット線２６０、２６２、２６４、２６６、２６８を含み得る。アレイ２５０のビット線２６０、２６２、２６４、２６６、２６８は、アレイ２００の各ビット線２１０、２１２、２１４、２１６、２１８に対応し得る。アレイ２００および２５０内に示されるいくつかのビット線が例示目的でのみ設けられており、本開示を限定するものではないことが理解されるであろう。ダイの幅Ｗに応じて、任意の数のビット線がダイ２０２および２５２上に配され得る。
アレイ２５０に示されるように、ビット線２６０、２６２、２６４、２６６、２６８に加えて、ビット線２７０、２７２、２７４、２７６が、隣接ビット線間の全距離ビット線ピッチ（ＦＢＬＰ）がＢＬＰの端数（例えば、固有ビット線ピッチＢＬＰの半分）を含むように、アレイ２５０を垂直に渡るようダイ２５２に配され得る。例えば、ビット線２６０と２７０との間の距離、２７０と２６２との間の距離、２６２と２７２との間の距離、２７２と２６４との間の距離、２６４と２７４との間の距離、２７４と２６６との間の距離、２６６と２７６との間の距離、および２７６と２６８との間の距離は、ＢＬＰまたはＦＢＬＰの少なくとも半分を含み得る。複数の実施形態において、ＦＢＬＰは、約４１ｎｍを含み得る。換言すれば、アレイ２５０の多数のビット線は、固有ビット線ピッチＦＢＬＰの半分でビット線を配することにより、アレイ２００と比較して少なくとも倍であり得る。
メモリアレイ２００および２５０は、対応するビット線に電気的に接続され得る複数のピラー（例えば、アレイ２００における２３０および２３２ならびにアレイ２５０における２９０および２９２）を各々備え得る。メモリアレイ２００および２５０は、それぞれのピラー内のメモリセルの様々な組にアクセスするよう選択的に制御され得るワード線（不図示）に平行に配置されたいくつかの電線をさらに含み得る。電線は、セレクトゲートドレイン（図１を参照して説明されるＳＧＤデバイス）を含み得る。セレクトゲートドレインにおいて、各ＳＧＤデバイスは、それぞれのピラーと電気的に結合されて、特定のワード線に対応するピラーの選択を制御し得る。ＳＧＤデバイスを接続する電線は、説明の目的で、ＳＧＤ線と呼ばれるであろう。メモリアレイ２００において示される波状線２２０、２２２および２２４は、メモリアレイ２００と関連付けられたＳＧＤ線を描写し得る。例えば、２本のＳＧＤ線２２６および２２８は、波状線２２０と２２２との間および２２２と２２４との間にそれぞれ形成されるものとして示される。同様に、ＳＧＤ線２８６は、メモリアレイ２５０における波状線２８０と２８２との間に形成され得る。
上述のように、メモリアレイ２００におけるピラーは、例えばピラー２３４、２３６、２３８、２４０、２４２、２４６および２４８により形成される最近接六角形ピラー群配置を含む繰り返しパターンで配置され得る。示されるように、ピラー２３４および２３６は第１仮想線３０２に沿って配され得、ピラー２４６、２４８および２３８は第２仮想線３０４に沿って配され得る。仮想線３０２および３０４は、ビット線２１０、２１２にほぼ直交し得る。
示されるように、仮想線３０２と３０４との間の距離、従って、ピラー２３４、２３６と２４６、２４８および２３８との間の垂直方向の距離は、Ｌ１であり得る。上述のピラーはＳＧＤ線２２６と電気的に結合され得ることに留意されたい。仮想線３０４と３０６との間の距離、従って、ピラー２４６、２４８および２３８と２４２および２４０との間の垂直方向の距離は、Ｌ２であり得る。距離Ｌ１は、距離Ｌ２とは異なり得る（例えば、より短い）。なぜなら、ピラー２４６、２４８および２３８がＳＧＤ線２２６と結合され得る、一方、ピラー２４２および２４０は隣接するＳＧＤ線（例えば、ＳＧＤ線２２８）と結合され得るからである。
いくつかの実施形態において、ピラー間の所望の間隔Ｓ１およびＳ２（例えば、ピラー２４８と２３６との間の間隔Ｓ１およびピラー２４８と２４０との間の間隔Ｓ２）を維持すべく、Ｌ１は約１４３ｎｍを含み得、Ｌ２は約１５０ｎｍを含み得る。いくつかの実施形態において、Ｓ１は約１６４ｎｍを含み得、Ｓ２は約１７１ｎｍを含み得る。示されるように、同じ仮想線上に配された隣接するピラー（例えば、ピラー２３４および２３６）は、メモリアレイ２００において互いにある距離（ピラーピッチＰ）で配され得る。同じＳＧＤ線と電気的に結合されたピラーの各々は単一のビット線に電気的に結合され得ることが理解されるであろう。例えば、ピラー２４６はビット線２１０と結合され、ピラー２３４はビット線２１２と結合され、ピラー２４８はビット線２１４と結合されるなどである。
メモリアレイ２５０において示されるように、ピラー２９４、２９６、２９８、３４８および３４６は、ピラー２３４、２３６、２３８、２４８および２４６により形成されるパターンをほぼ繰り返し得る。同じ仮想線上に配された隣接するピラー（例えば、ピラー２９４および２９６）はメモリアレイ２５０において互いにピラーピッチＰで配され得ることに留意すべきである。
メモリアレイ２００のピラー配置とは対照的に、ビット線２６０、２７０と直交する仮想線２９９に沿って配されたピラー３４０および３４２は、仮想線２９９に沿って、ピラー２９４、２９６に対してオフセット（例えば、ずれ）有りで配され得る。例えば、ピラー３４２は、ピラー２９４から端数（例えば、ピラーピッチＱの少なくとも４分の１）だけずらされ得、ピラー３４０は、ピラー２９６から少なくともＱだけずらされ得る。同様に、一対のピラー３５６、３５８は、仮想線２９３に沿ってピラーピッチＱの４分の１だけ一対のピラー３４６および３４８からそれぞれずらされ得る。水平方向ピラーピッチは４つのビット線ピッチと略等しいことに留意されたい。
ピラー２９４および２９６は、メモリアレイ２００のビット線２１２および２１６に対応し得るビット線２６２および２６６と結合され得ることに留意すべきである。（ピラー２９４および２９６に対してずらされた）ピラー３４２および３４０は、上述のとおり、ビット線２６２および２６６から４分の１の水平方向ピラーピッチでさらに配され得るビット線２７０および２７４と結合され得る。同様に、ピラー３４６および３４８は、メモリアレイ２００のビット線２１０および２１４に対応し得るビット線２６０および２６４と結合され得る。（３４６および３４８に対してずらされた）ピラー３５６および３５８は、ビット線２６０および２６４から４分の１の水平方向ピラーピッチでさらに配され得るビット線２６１および２７２と結合され得る。
ＳＧＤ線２８６に関連付けられたずらしピラー配置における各ピラーは、メモリアレイ２５０の異なるビット線と電気的に結合され得る。例えば、ピラー３５６はビット線２６１と結合され得、ピラー３４６はビット線２６０と結合され得、ピラー３４２はビット線２７０と結合され得、ピラー２９４はビット線２６２と結合され得るなどである。上述のずらしピラーパターンは、メモリアレイ２５０を設ける際に繰り返され得る。
ピラー２９４と３４８との間の間隔は、メモリアレイ２００の対応するピラー２４８と２３６との間の間隔Ｓ１と同じに維持され得る。しかしながら、ずらされたピラー３４２とピラー３４８との間の間隔またはずらされたピラー３４０とピラー３４８との間の間隔は、ピラー間の所望の間隔を維持すべく増加し得る。例えば、ずらされたピラー３４２とピラー３４８との間の間隔Ｓ３は、約２００ｎｍであり得る。従って、仮想線２９５と２９７との間の距離がＬ１（メモリアレイ２００における対応する距離と同じ）であり得る、一方、仮想線２９７と２９９との間の距離は、対応する距離Ｌ２と比較してＬ２＋Ｘに増加し得る。複数の実施形態において、Ｌ２＋Ｘは、約１５９ｎｍであり得る。
メモリアレイ２５０を参照して説明されるずらしピラー配置は、メモリアレイ２００の六方ピラー配置と比較していくつかの利点を有し得る。例えば、メモリアレイ２５０のずらしピラー配置は、メモリアレイ２００と比較して少なくとも２倍のピラー行を任意のＳＧＤ線に提供し得る。例えば、メモリアレイ２５０は、メモリアレイ２００の任意のＳＧＤ線２２６について仮想線３０２および３０４に沿って配されたピラーの２つの行と比較して、任意のＳＧＤ線２８６について仮想線２９５、２９７、２９９および２９３に沿って配されたピラーの４つの行を含む。
実効上、メモリアレイ２５０におけるＳＧＤ線の高さは、メモリアレイ２００におけるＳＧＤ線の高さと比較して少なくとも倍であり得る。従って、メモリアレイ２５０の高さは、メモリアレイ２００と比較して垂直方向（矢印２８１により示される）に増加し得るが、メモリアレイ２５０の幅は、メモリアレイ２００の幅（Ｗ）と比較して水平方向に減少し得る。従って、メモリアレイ２５０のダイの大きさ（密度）は、（例えば、水平方向において）メモリ２００のダイの大きさ（密度）と同じままであり得る。さらに、ずらしピラー配置に起因して、メモリアレイ２５０のビット線ピッチは、メモリアレイ２００のビット線ピッチＢＬＰと比較して、（例えば、少なくとも半分）低減され得る。これにより、メモリアレイ２５０を含むダイの同じ幅Ｗに少なくとも２倍のビット線を割り当てることが可能になる。
ビット線の割り当てが（例えば、倍に）増加すること、およびこれに対応してメモリアレイ２５０の高さが増加することに起因して、メモリアレイ２５０におけるメモリセルの密度は、メモリアレイ２００のものと同じままであり得る。ビット線ピッチを固有ビット線ピッチの少なくとも半分に低減すること、および各ＳＧＤ線についてピラーを互いに片寄らす（ずらす）ことにより、メモリアレイ２００と比較して、メモリアレイ２５０の１つのブロック当たりのページの数を効果的に低減し得る。従って、コピー時間（例えば、メモリアレイ２５０の１つのブロックをコピーする時間）は、メモリアレイ２００の１つのブロックのコピー時間と比較して低減され得る。
アレイ２５０の物理幅がアレイ２００の幅と同じに維持される場合には、ビット線の数は倍になり得る。この場合、任意のダイ密度に対して、アレイ２５０の高さはアレイ２００と同じままであるが、アレイ２５０のＳＧＤの数は半分になる。故に、アレイ２００および２５０の両方における同じ数のブロックに対して、アレイ２５０の１つのブロック当たりのＳＧＤおよびページの数も半分である。故に、ブロックコピー時間も、アレイ２５０は、アレイ２００に対して半分になり得る。
図３は、本開示のいくつかの実施形態による、ずらしピラー配置を有するメモリアレイの例示的な部分の上面図である。メモリアレイ３００は、複数のメモリサブブロック３０２、３０４、３０６を含み得る（単純化の目的で、図３には３つのサブブロックのみが示される）。例示の目的で、メモリサブブロック３０２は、各ビット線３１２に電気的に接続されたピラー３１０の４つの行Ａ、Ｂ、Ｃ、Ｄを有するものとして示される。また、例示の目的で、ピラー３１０の行Ａ、Ｂ、Ｃ、Ｄは単一のＳＧＤ線と結合され得るものと仮定され得る。示されるように、１つのピラーのみが任意のＳＧＤ線上の任意のビット線を遮断し得る。図２を参照して説明されるずらしピラー配置に基づいて、ブロック３０２において、ピラーの行Ｂは行Ａに対して２ビット線ずらされ得ること、行Ｃは行Ｂに対して１ビット線ずらされ得ること、行Ｄは行Ｃに対して２ビット線ずらされ得ること、およびブロック３０４の行Ａはブロック３０４内でかつサブブロック境界線３２０全体で行Ｄに対して２ビット線ずらされ得ることが理解され得る。行Ａは図２の仮想線２９５に対応し得、行Ｃは図２の仮想線２９９に対応し得ることが理解されるであろう。従って、図２を参照して説明されるように、行Ｃは、行Ａに対して１つのピラーピッチまたは１本のビット線の４分の１だけずらされ得る。同様に、行Ｄは、行Ｂなどに対して当該ピラーピッチまたは１本のビット線の４分の１だけずらされ得る。
図４は、いくつかの実施形態による、ずらしピラー配置を有する３Ｄメモリアレイを備える装置を製造する方法のフロー図である。方法４００は、いくつかの実施形態において図２〜３に関連して説明される動作と適合し得る。
ブロック４０２で、方法４００は、ダイに複数のビット線を配する段階を含み得る。図２を参照して述べられるように、ビット線は、互いに固有ビット線ピッチの少なくとも半分で配され得る。
ブロック４０４で、方法４００は、７つの半導体ピラーを含むほぼ六角形の配置をダイに配する段階であって、第１ピラーおよび第２ピラーを互いにあるピラーピッチで当該配置の第１行に配することを含む配する段階をさらに含み得る。
ブロック４０６で、方法４００は、第３ピラー、第４ピラーおよび第５ピラーを互いに当該ピラーピッチで当該配置の第２行に配する段階をさらに含み得る。
ブロック４０８で、方法４００は、第６ピラーおよび第７ピラーを互いに定められた当該ピッチで配し、かつ、第６ピラーおよび第７ピラーを当該複数のビット線にほぼ直交する方向に当該ピラーピッチの端数（例えば、少なくとも４分の１）だけ第１ピラーおよび第２ピラーに対してそれぞれずらす段階をさらに含み得る。
ブロック４１０で、方法４００は、当該配置における各ピラーを当該複数のビット線のうち異なるビット線と電気的に結合する段階をさらに含み得る。
ブロック４１２で、方法４００は、当該配置をドレイン側セレクトゲートと電気的に結合させる段階をさらに含み得る。
方法４００は、３Ｄメモリアレイにずらしピラー構成を設けるべく、異なる態様で実行され得る。例えば、上述のように、ずらされたピラーを有するほぼ六角形の配置は、３Ｄメモリアレイを形成する繰り返しパターンであり得る。従って、３Ｄメモリアレイを形成すべく、ダイ上のずらしピラー配置に繰り返しパターンを設ける異なる態様が存在し得る。
方法４００の様々な動作が、請求される主題を理解するのに最も役立つ方式で、複数の別個の動作として説明される。しかしながら、説明の順番は、これらの動作が必ず順番に依存することを示唆するものと解釈されるべきではない。方法４００に関連付けられた動作のシーケンスは、変化し得、および／または本開示による他の動作を含み得ることが理解されるであろう。
本明細書において説明されるメモリアレイおよび方法は、任意の適切なハードウェアおよび／またはソフトウェアを用いて所望の設定をするシステムに実装され得る。
図５は、いくつかの実施形態による例示的なコンピューティングデバイス５００を概略的に示す。コンピューティングデバイス５００は、１または複数のプロセッサ５０４に結合されたシステム制御ロジック５０８、メモリデバイス５１２、１または複数の通信インタフェース５１６および入出力（Ｉ／Ｏ）デバイス５２０を含み得る。
メモリデバイス５１２は、メモリアレイ２５０またはメモリアレイ３００を含む不揮発性コンピュータストレージチップであり得る。メモリアレイに加えて、メモリデバイス５１２は、その中に配されたメモリアレイ２５０または３００、ドライバ回路（例えば、ドライバ）、メモリデバイス５１２をコンピューティングデバイス５００の他のコンポーネント等と電気的に結合させる入出力接続部を有するパッケージを含み得る。メモリデバイス５１２は、コンピューティングデバイス５００と取り外し可能に、または恒久的に結合されるよう構成され得る。
通信インタフェース５１６は、コンピューティングデバイス５００が１または複数のネットワーク上でおよび／または任意の他の適切なデバイスと通信するためのインタフェースを提供し得る。通信インタフェース５１６は、任意の適切なハードウェアおよび／またはファームウェアを含み得る。一実施形態の通信インタフェース５１６は、例えば、ネットワークアダプタ、無線ネットワークアダプタ、電話モデムおよび／または無線モデムを含み得る。無線通信のために、一実施形態の通信インタフェース５１６は、１または複数のアンテナを用いて、コンピューティングデバイス５００を無線ネットワークと通信可能に結合させ得る。
一実施形態について、１または複数のプロセッサ５０４のうち少なくとも１つは、システム制御ロジック５０８の１または複数のコントローラ用のロジックと共にパッケージ化され得る。一実施形態について、１または複数のプロセッサ５０４のうち少なくとも１つは、システム制御ロジック５０８の１または複数のコントローラ用のロジックと共にパッケージ化されて、システム・イン・パッケージ（ＳｉＰ）を形成し得る。一実施形態について、１または複数のプロセッサ５０４のうち少なくとも１つは、同じダイ上に、システム制御ロジック５０８の１または複数のコントローラ用のロジックと統合され得る。一実施形態について、１または複数のプロセッサ５０４のうち少なくとも１つは、同じダイ上でシステム制御ロジック５０８の１または複数のコントローラ用のロジックと統合されて、システム・オン・チップ（ＳｏＣ）を形成し得る。
一実施形態のシステム制御ロジック５０８は、１または複数のプロセッサ５０４のうち少なくとも１つおよび／またはシステム制御ロジック５０８と通信する任意の適切なデバイスもしくはコンポーネントに任意の適切なインタフェースを提供する任意の適切なインタフェースコントローラを含み得る。システム制御ロジック５０８は、コンピューティングデバイス５００の様々なコンポーネントの内部および／または外部にデータを移動させ得る。
一実施形態のシステム制御ロジック５０８は、様々なメモリアクセス動作を制御するメモリデバイス５１２にインタフェースを提供するメモリコントローラ５２４を含み得る。メモリコントローラ５２４は、本明細書に説明されるメモリデバイス５１２を制御するよう特に構成される制御ロジック５２８を含み得る。様々な実施形態において、制御ロジック５２８は、非一時的コンピュータ可読媒体（例えば、メモリデバイス５１２または他のメモリ／ストレージ）に格納された、１または複数のプロセッサ５０４のうち少なくとも１つにより実行された場合にメモリコントローラ５２４に上述の動作を実行させる命令を含み得る。
様々な実施形態において、Ｉ／Ｏデバイス５２０は、コンピューティングデバイス５００とのユーザインタラクションを可能にするよう設計されるユーザインタフェース、コンピューティングデバイス５００との周辺コンポーネントインタラクションを可能にするよう設計される周辺コンポーネントインタフェース、および／またはコンピューティングデバイス５００に関連する環境条件および／または位置情報を決定するよう設計されるセンサを含み得る。様々な実施形態において、ユーザインタフェースは、これらに限定はされないが、ディスプレイ（例えば、液晶ディスプレイ）、タッチスクリーンディスプレイ等、スピーカ、マイク、写真および／またはビデオを撮るための１または複数のデジタルカメラ、フラッシュ装置（例えば、発光ダイオードフラッシュ）およびキーボードを含み得る。様々な実施形態において、周辺コンポーネントインタフェースは、これらに限定はされないが、不揮発性メモリポート、オーディオジャックおよび電源インタフェースを含み得る。様々な実施形態において、センサは、これらに限定はされないが、ジャイロセンサ、加速度計、近接センサ、周辺光センサおよび測位ユニットを含み得る。測位ユニットは、追加で／代替的に、測位ネットワーク（例えば、全地球測位システム（ＧＰＳ）衛星）のコンポーネントと通信するための通信インタフェース５１６の一部であり得るか、または通信インタフェース５１６と相互作用し得る。
様々な実施形態において、コンピューティングデバイス５００は、例えばラップトップコンピューティングデバイス、タブレットコンピューティングデバイス、ネットブック、スマートフォン等であるがこれらに限定はされないモバイルコンピューティングデバイス、デスクトップコンピューティングデバイス、ワークステーション、サーバ等であり得る。コンピューティングデバイス５００は、より多いまたはより少ないコンポーネントおよび／または異なるアーキテクチャを有し得る。さらなる実装において、コンピューティングデバイス５００は、データを処理する任意の他の電子デバイスであり得る。様々な実施形態に従って、本開示は、多数の例を説明する。
例１は、ダイに配された複数のピラーであって、第１ビット線と電気的に結合された第１ピラーと、第２ビット線と電気的に結合され、かつ、当該第１ビット線および当該第２ビット線にほぼ直交する第１仮想線に沿って当該第１ピラーからあるピラーピッチで配された第２ピラーとを少なくとも含む第１ピラーグループと、第３ビット線と電気的に結合され、かつ、当該第１ビット線および当該第２ビット線にほぼ直交する第２仮想線に沿って当該第１ピラーから当該ピラーピッチの少なくとも４分の１だけずらされた第３ピラーと、第４ビット線と電気的に結合され、当該第３ピラーから当該ピラーピッチで配され、かつ、当該第２仮想線に沿って当該第２ピラーから当該ピラーピッチの４分の１だけずらされた第４ピラーとを少なくとも含む第２ピラーグループとを有する複数のピラーを備える装置である。
例２は、例１の主題を含み得る。当該第１ピラーグループは、第５ビット線と電気的に結合された第５ピラーと、第６ビット線と電気的に結合され、かつ、当該第１ビット線および当該第２ビット線にほぼ直交する第３仮想線に沿って当該第５ピラーから当該ピラーピッチで配された第６ピラーとをさらに含み、当該第２ピラーグループは、第７ビット線と電気的に結合され、かつ、当該第１ビット線および当該第２ビット線にほぼ直交する第４仮想線に沿って当該第５ピラーから当該ピラーピッチの少なくとも４分の１だけずらされた第７ピラーと、第８ビット線と電気的に結合され、当該第７ピラーから当該ピラーピッチで配され、かつ、当該第４仮想線に沿って当該第６ピラーから当該ピラーピッチの４分の１だけずらされた第８ピラーとをさらに含む。
例３は、例２の主題を含み得る。当該第１仮想線および当該第２仮想線は、互いに第１距離で配される。
例４は、例３の主題を含み得る。当該第２仮想線および当該第３仮想線は、互いに第２距離で配され、当該第２距離は、当該第１距離とは異なる。
例５は、例４の主題を含み得る。当該第１距離および当該第２距離は、当該第１ピラーグループおよび当該第２ピラーグループの当該ピラー間に所望の間隔を設ける。
例６は、例２の主題を含み得る。当該第１ビット線および当該第５ビット線は互いに固有ビット線ピッチで配され、当該第１ビット線および当該第６ビット線は互いに当該固有ビット線ピッチで配され、当該第６ビット線および当該第２ビット線は互いに当該固有ビット線ピッチで配される。
例７は、例６の主題を含み得る。当該第３ビット線は、当該第５ビット線と当該第１ビット線との間に、当該第５ビット線および当該第１ビット線から当該固有ビット線ピッチの少なくとも半分で配され、当該第４ビット線は、当該第６ビット線と当該第２ビット線との間に、当該第６ビット線および当該第２ビット線から当該固有ビット線ピッチの半分で配される。
例８は、例１の主題を含み得る。当該第１ピラーグループおよび当該第２ピラーグループにおける当該ピラーの各々は、ドレイン側セレクトゲート（ＳＧＤ）に囲まれる。
例９は、例１から８のいずれかの主題を含み得る。当該装置は、三次元（３Ｄ）メモリアレイを備える。
例１０は、例９の主題を含み得る。当該３Ｄメモリアレイは、３Ｄ ＮＡＮＤメモリアレイを有する。
例１１は、繰り返しパターンでダイに配された７つのピラーを有する、ほぼ六角形の配置を備え、当該配置は、互いにあるピラーピッチで当該配置の第１行に配された第１ピラーおよび第２ピラーと、互いに当該ピラーピッチで当該配置の第２行に配された第３ピラー、第４ピラーおよび第５ピラーと、互いに当該ピラーピッチで当該配置の第３行に配され、かつ、当該第１ピラーおよび当該第２ピラーに対して、当該ダイに配された複数のビット線にほぼ直交する方向に当該ピラーピッチの少なくとも４分の１だけそれぞれずらされた第６ピラーおよび第７ピラーとを有し、当該配置における各ピラーは、当該複数のビット線のうち異なるビット線と電気的に結合される、装置である。
例１２は、例１１の主題を含み得る。当該配置における当該ピラーの各々は、ドレイン側セレクトゲート（ＳＧＤ）により囲まれる。
例１３は、例１１の主題を含み得る。当該装置は、三次元（３Ｄ）メモリアレイを備える。
例１４は、例１１の主題を含み得る。当該複数のビット線は、互いに固有ビット線ピッチの少なくとも半分で配される。
例１５は、例１１から１４のいずれかの主題を含み得る。当該第１行および当該第２行は互いに第１距離で配され、当該第２行および当該第３行は互いに第２距離で配され、当該第２距離は当該第１距離とは異なる。
例１６は、例１５の主題を含み得る。当該第１距離および当該第２距離は、当該配置の当該ピラー間に所望の間隔を設ける。
例１７は、ダイに複数のビット線を配する段階と、７つのピラーを含むほぼ六角形の配置を当該ダイに配する段階であって、当該第１ピラーおよび当該第２ピラーを互いにあるピラーピッチで当該配置の第１行に配することを含む配する段階と、第３ピラー、第４ピラーおよび第５ピラーを互いに当該ピラーピッチで当該配置の第２行に配する段階と、第６ピラーおよび第７ピラーを互いに当該ピラーピッチで配し、かつ、当該第６ピラーおよび当該第７ピラーを当該複数のビット線にほぼ直交する方向に当該ピラーピッチの少なくとも４分の１だけ当該第１ピラーおよび当該第２ピラーに対してそれぞれずらす段階と、当該配置における各ピラーを当該複数のビット線のうち異なるビット線と電気的に結合させる段階とを備える、メモリデバイスを提供する方法である。
例１８は、例１７の主題を含み得、当該配置をドレイン側セレクトゲート（ＳＧＤ）と電気的に結合させる段階をさらに備える。
例１９は、例１７または１８の主題を含み得、当該ダイへの当該配置の当該配を繰り返して三次元（３Ｄ）メモリアレイを含む構造を設ける段階をさらに備える。
例２０は、例１９の主題を含み得る。当該構造は、３Ｄ ＮＡＮＤメモリアレイを含む。
様々な実施形態は、上記の接続語（および）（例えば、「および」は「および／または」であり得る）で説明される実施形態の代替的（または）実施形態を含む上述の複数の実施形態の任意の適切な組み合わせを含み得る。さらに、いくつかの実施形態は、その上に格納された命令を含む、実行された場合に上述の実施形態のいずれかの動作をもたらす１または複数の製造品（例えば、非一時的コンピュータ可読媒体）を含み得る。その上、いくつかの実施形態は、上述の実施形態の様々な動作を実行するための任意の適切な手段を有する装置またはシステムを含み得る。
要約書において説明されるものを含む、示される実装の上記説明は、網羅的であること、または開示される正確な形式に本開示をの実施形態を限定することは意図されていない。特定の実装および例が本明細書において例示の目的で説明される一方、当業者であれば認識するであろうように、本開示の範囲内で様々な同等の修正が可能である。
これらの修正は、上記の詳細な説明に照らして、本開示の複数の実施形態に対してなされ得る。以下の特許請求の範囲において用いられる用語は、明細書および請求項において開示される特定の実装に本開示の様々な実施形態を限定するものと解釈されるべきではない。むしろ、当該範囲は、請求項の解釈について確立している原則に従って解釈される以下の特許請求の範囲により全て決定される。

Claims (20)

  1. ダイに配された複数のピラーであって、
    第１ビット線と電気的に結合された第１ピラーと、第２ビット線と電気的に結合され、かつ、前記第１ビット線および前記第２ビット線にほぼ直交する第１仮想線に沿って前記第１ピラーからあるピラーピッチで配された第２ピラーとを少なくとも含む第１ピラーグループと、
    第３ビット線と電気的に結合され、かつ、前記第１ビット線および前記第２ビット線にほぼ直交する第２仮想線に沿って前記第１ピラーから前記ピラーピッチの少なくとも４分の１だけずらされた第３ピラーと、第４ビット線と電気的に結合され、前記第３ピラーから前記ピラーピッチで配され、かつ、前記第２仮想線に沿って前記第２ピラーから前記ピラーピッチの前記４分の１だけずらされた第４ピラーとを少なくとも含む第２ピラーグループと
    を有する複数のピラー
    を備える装置。
  2. 前記第１ピラーグループは、第５ビット線と電気的に結合された第５ピラーと、第６ビット線と電気的に結合され、かつ、前記第１ビット線および前記第２ビット線にほぼ直交する第３仮想線に沿って前記第５ピラーから前記ピラーピッチで配された第６ピラーとをさらに含み、
    前記第２ピラーグループは、第７ビット線と電気的に結合され、かつ、前記第１ビット線および前記第２ビット線にほぼ直交する第４仮想線に沿って前記第５ピラーから前記ピラーピッチの少なくとも４分の１だけずらされた第７ピラーと、第８ビット線と電気的に結合され、前記第４仮想線に沿って前記第７ピラーから前記ピラーピッチで配され、かつ、前記第６ピラーから前記ピラーピッチの４分の１だけずらされた第８ピラーとをさらに含む、
    請求項１に記載の装置。
  3. 前記第１仮想線および前記第２仮想線は、互いに第１距離で配されている、請求項２に記載の装置。
  4. 前記第２仮想線および前記第３仮想線は互いに第２距離で配され、前記第２距離は前記第１距離とは異なる、請求項３に記載の装置。
  5. 前記第１距離および前記第２距離は、前記第１ピラーグループおよび前記第２ピラーグループの前記ピラー間に所望の間隔を設ける、請求項４に記載の装置。
  6. 前記第１ビット線および前記第５ビット線は互いに固有ビット線ピッチで配され、前記第１ビット線および前記第６ビット線は互いに前記固有ビット線ピッチで配され、前記第６ビット線および前記第２ビット線は互いに前記固有ビット線ピッチで配されている、請求項２に記載の装置。
  7. 前記第３ビット線は、前記第５ビット線と前記第１ビット線との間に、前記第５ビット線および前記第１ビット線から前記固有ビット線ピッチの少なくとも半分で配され、前記第４ビット線は、前記第６ビット線と前記第２ビット線との間に、前記第６ビット線および前記第２ビット線から前記固有ビット線ピッチの前記半分で配されている、請求項６に記載の装置。
  8. 前記第１ピラーグループおよび前記第２ピラーグループにおける前記ピラーの各々は、ドレイン側セレクトゲート（ＳＧＤ）により囲まれた、請求項１に記載の装置。
  9. 三次元メモリアレイ（３Ｄメモリアレイ）を備える、請求項１から８のいずれか一項に記載の装置。
  10. 前記３Ｄメモリアレイは３Ｄ ＮＡＮＤメモリアレイを有する、請求項９に記載の装置。
  11. 繰り返しパターンでダイに配された７つのピラーを有する、ほぼ六角形の配置を備え、
    前記配置は、互いにあるピラーピッチで前記配置の第１行に配された第１ピラーおよび第２ピラーと、互いに前記ピラーピッチで前記配置の第２行に配された第３ピラー、第４ピラーおよび第５ピラーと、互いに前記ピラーピッチで前記配置の第３行に配され、かつ、前記第１ピラーおよび前記第２ピラーに対して、前記ダイに配された複数のビット線にほぼ直交する方向に前記ピラーピッチの少なくとも４分の１だけそれぞれずらされた第６ピラーおよび第７ピラーとを有し、
    前記配置における各ピラーは、前記複数のビット線のうち異なるビット線と電気的に結合されている、
    装置。
  12. 前記配置における前記ピラーの各々は、ドレイン側セレクトゲート（ＳＧＤ）により囲まれている、請求項１１に記載の装置。
  13. 三次元（３Ｄ）メモリアレイを備える、請求項１１に記載の装置。
  14. 前記複数のビット線は、互いに固有ビット線ピッチの少なくとも半分で配されている、請求項１１に記載の装置。
  15. 前記第１行および前記第２行は互いに第１距離で配され、前記第２行および前記第３行は互いに第２距離で配され、前記第２距離は前記第１距離とは異なる、請求項１１から１４のいずれか一項に記載の装置。
  16. 前記第１距離および前記第２距離は、前記配置の前記ピラー間に所望の間隔を提供する、請求項１５に記載の装置。
  17. ダイに複数のビット線を配する段階と、
    ７つのピラーを含むほぼ六角形の配置を前記ダイに配する段階であって、第１ピラーおよび第２ピラーを互いにあるピラーピッチで前記配置の第１行に配することを含む配する段階と、
    第３ピラー、第４ピラーおよび第５ピラーを互いに前記ピラーピッチで前記配置の第２行に配する段階と、
    第６ピラーおよび第７ピラーを互いに前記ピラーピッチで配し、かつ、前記第６ピラーおよび前記第７ピラーを前記複数のビット線にほぼ直交する方向に前記ピラーピッチの少なくとも４分の１だけ前記第１ピラーおよび前記第２ピラーに対してそれぞれずらす段階と、
    前記配置における各ピラーを前記複数のビット線のうち異なるビット線と電気的に結合させる段階と
    を備える、メモリデバイスを提供する方法。
  18. 前記配置をドレイン側セレクトゲート（ＳＧＤ）と電気的に結合させる段階をさらに備える、請求項１７に記載の方法。
  19. 前記ダイへの前記配置の前記配を繰り返して三次元（３Ｄ）メモリアレイを含む構造を設ける段階をさらに備える、請求項１７または１８に記載の方法。
  20. 前記構造は、３Ｄ ＮＡＮＤメモリアレイを含む、請求項１９に記載の方法。
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