JP2016170836A - 半導体記憶装置 - Google Patents

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Abstract

【課題】データの信頼性を向上することが可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、半導体基板上方に配置される第１ワード線と、第１ワード線の上方に配置される第２ワード線と、第１ワード線及び第２ワード線を挟むコンタクトプラグ３１、３３と、第１ワード線及び第２ワード線を通過する複数の第１半導体ピラー２７（導伝膜）と、第１ワード線及び第２ワード線を通過し、複数の第１半導体ピラー２７とプラグ３１、３３の間に配置される複数の第２半導体ピラーと、第１半導体ピラー２７に接続される第１ビット線２８と、第２半導体ピラーに接続される第２ビット線とを具備する。第１ビット線に接続されたメモリセルと、第２ビット線に接続されたメモリセルに同じデータを書き込むとき、第１ビット線に第１電圧を印加し、第２ビット線に第１電圧と異なる第２電圧を印加する。【選択図】図３

Description

本発明の実施形態は半導体記憶装置に関する。
メモリセルが三次元に配列されたＮＡＮＤ型フラッシュメモリが知られている。
特開２００９−２５１８９１号公報 特開２０１２−１５００２３号公報
データの信頼性を向上することが可能な半導体記憶装置を提供する。
実施形態の半導体記憶装置は、半導体基板上方に配置される第１ワード線と、前記第１ワード線の上方に配置される第２ワード線と、前記第１ワード線及び前記第２ワード線を挟むプラグと、前記第１ワード線及び前記第２ワード線を通過する複数の第１半導体ピラーと、前記第１ワード線及び前記第２ワード線を通過し、前記複数の第１半導体ピラーと前記プラグの間に配置される複数の第２半導体ピラーと、前記第１半導体ピラーに接続される第１ビット線と、前記第２半導体ピラーに接続される第２ビット線とを具備する。実施形態の半導体記憶装置は、前記第１ビット線に接続されたメモリセルと、前記第２ビット線に接続されたメモリセルに同じデータを書き込むとき、第１ビット線に第１電圧を印加し、第２ビット線に前記第１電圧と異なる第２電圧を印加することを特徴とする。
第１実施形態に係る半導体記憶装置の備えるブロック図。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの回路図。 第１実施形態に係る半導体記憶装置の備えるメモリセルアレイの断面図。 第１実施形態に係る半導体記憶装置の備える半導体ピラー及びビット線の平面図。 第１実施形態に係る半導体記憶装置の備える半導体ピラーの平面図。 第１実施形態に係る半導体記憶装置の備える半導体ピラーの平面図。 第１実施形態に係る半導体記憶装置の備えるセンスアンプのブロック図。 第１実施形態に係る半導体記憶装置の備えるセンスアンプユニットの回路図。 第１実施形態に係る半導体記憶装置の書き込み動作のフローチャート。 第１実施形態に係る半導体記憶装置の書き込み動作タイミングチャート。 第１実施形態に係る半導体記憶装置の備える半導体ピラーの平面図。 第１実施形態に係る半導体記憶装置の備える半導体ピラーの平面図。 第２実施形態に係る半導体記憶装置の備える半導体ピラー及びビット線の平面図。 第３実施形態に係る半導体記憶装置の備える半導体ピラー及びビット線の平面図。 第４実施形態に係る半導体記憶装置の書き込み動作のタイミングチャート。 第５実施形態に係る半導体記憶装置の備えるセンスアンプのブロック図。 第５実施形態に係る半導体記憶装置の書き込み動作タイミングチャート。 第６実施形態に係る半導体記憶装置の備える半導体ピラーの平面図。 第７実施形態に係る半導体記憶装置の備える半導体ピラーの断面図。
以下、実施形態について、図面を参照して説明する。尚、以下の説明において、同一の機能及び構成を有する要素については、共通する参照符号を付す。
［第１実施形態］
［１］全体構成
図１を用いて、半導体記憶装置１の全体構成について説明する。
半導体記憶装置１は、メモリセルアレイ１０、ロウデコーダ（Ｒ／Ｄ）１１、センスアンプモジュール１２、ドライバ１３、シーケンサ（コントローラ）１４、レジスタ１５、及び入出力回路（Ｉ／Ｏ）１６を備えている。
メモリセルアレイ１０は、それぞれがワード線及びビット線に関連付けられた複数の不揮発性メモリセルの集合である複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、ＢＬＫ２、・・・）を備えている。ブロックＢＬＫは、例えばデータの消去単位となり、同一ブロックＢＬＫ内のデータは一括して消去される。この場合に限定されることなく、他の消去動作は、“不揮発性半導体記憶装置”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号、“不揮発性半導体記憶装置”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。ブロックＢＬＫの各々は、メモリセルが直列接続されたＮＡＮＤストリングＮＳの集合である複数のフィンガーＦＮＧ（ＦＮＧ０、ＦＮＧ１、ＦＮＧ２、・・・）を備えている。メモリセルアレイ１０内のブロック数、及び１ブロックＢＬＫ内のフィンガーＦＮＧ数は任意である。
また、メモリセルアレイ１０は、ＲＯＭヒューズ領域（図示せず）を備えている。ＲＯＭヒューズ領域は、メモリセルアレイ１０内の複数のメモリセルから構成される。ＲＯＭヒューズ領域には、例えば書き込み動作時にビット線ＢＬに印加する電圧のパラメータが格納されている。
ロウデコーダ１１は、ブロックアドレスやページアドレスをデコードして、対応するブロックＢＬＫのいずれかのワード線ＷＬを選択し、選択ワード線及び非選択ワード線に適切な電圧を印加する。
センスアンプモジュール１２は、データの読み出し時には、メモリセルからビット線ＢＬに読み出されたデータをセンスし、データの書き込み時には、書き込みデータをビット線ＢＬに転送する。
ドライバ１３は、データの書き込み、読み出し、及び消去に必要な電圧を生成し、ロウデコーダ１１、及びセンスアンプモジュール１２に供給する。この電圧が、メモリセルアレイ１０内の各種配線に印加される。
シーケンサ１４は、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１４は、半導体記憶装置１の電源投入時に、ＲＯＭヒューズ領域から書き込み動作時に使用する電圧のパラメータを読み出し、レジスタ１５にテーブルとして格納する。
レジスタ１５は、種々の信号を保持する。例えば、データの書き込みや消去動作のステータスを保持し、これによって外部のコントローラ（図示せず）に動作が正常に完了したか否かを通知する。レジスタ１５は、外部のコントローラから受信したコマンドやアドレス等を保持し、また種々のテーブルを保持することも可能である。
入出力回路１６は、外部のコントローラ又はホスト機器（図示せず）とデータの授受を行う。入出力回路１６は、データの読み出し時には、センスアンプモジュール１２でセンスされた読み出しデータを外部へ出力し、データ書き込み時には、外部から受信した書き込みデータをセンスアンプモジュール１２に転送する。
［２］メモリセルアレイ１０
［２−１］回路構成
図２を用いて、半導体記憶装置１の備えるメモリセルアレイ１０のいずれかのブロックＢＬＫの回路構成について説明する。他のブロックＢＬＫも同様の構成を有している。
ブロックＢＬＫは、例えば４個のフィンガーＦＮＧ（ＦＮＧ０〜ＦＮＧ３）を含んでいる。フィンガーＦＮＧの各々は、複数のＮＡＮＤストリングＮＳを含んでいる。ＮＡＮＤストリングＮＳの各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）、及び選択トランジスタＳＴ１、ＳＴ２を含んでいる。尚、メモリセルトランジスタＭＴ及びフィンガーＦＮＧの個数は、任意の数に設定できる。メモリセルトランジスタＭＴの個数は、例えば１６個、３２個、６４個、又は１２８個でも良い。
メモリセルトランジスタＭＴは、制御ゲートと、電荷蓄積層を含む積層ゲートとを備え、データを不揮発に保持する。メモリセルトランジスタＭＴは、選択トランジスタＳＴ１、ＳＴ２間に、直列接続される。メモリセルトランジスタＭＴ７の一端は、選択トランジスタＳＴ１の一端に接続され、他端は、選択トランジスタＳＴ２の一端に接続されている。
フィンガーＦＮＧ０〜３において、選択トランジスタＳＴ１のゲートの各々は、対応するセレクトゲート線ＳＧＤ０〜ＳＧＤ３に共通に接続され、選択トランジスタＳＴ２のゲートの各々は、フィンガーＦＮＧ０〜３間で同一のセレクトゲート線ＳＧＳに共通に接続されている。同一のブロックＢＬＫ内において、メモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれ、対応するワード線ＷＬ０〜ＷＬ７に共通に接続されている。すなわち、同一ブロックＢＬＫ内において、ワード線ＷＬ０〜ＷＬ７及びセレクトゲート線ＳＧＳは、フィンガーＦＮＧ０〜ＦＮＧ３間で共通に接続され、セレクトゲート線ＳＧＤは、フィンガーＦＮＧ０〜ＦＮＧ３毎に独立している。
メモリセルアレイ１０内でマトリクス状に配置されたＮＡＮＤストリングＮＳのうち、同一行にあるＮＡＮＤストリングＮＳの選択トランジスタＳＴ１の他端は、いずれかのビット線ＢＬ（ＢＬ０〜ＢＬ（Ｌ−１）、（Ｌ−１）は１以上の自然数）に共通に接続されている。すなわち、ビット線ＢＬには、複数のブロックＢＬＫ間で、同一行にあるＮＡＮＤストリングＮＳが共通に接続されている。選択トランジスタＳＴ２の他端は、ソース線ＳＬに共通に接続されている。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共通に接続されている。
データの読み出し及び書き込みは、いずれかのブロックＢＬＫの、いずれかのフィンガーＦＮＧにおける、いずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＴにつき、一括して行われる。このデータの読み出し及び書き込みに使われる単位は、ページと定義されている。
［２−２］断面構造
図３を用いて、半導体記憶装置１の備えるメモリセルアレイ１０の断面構造について説明する。
半導体記憶装置１のｐ型ウェル領域２０上には、複数のＮＡＮＤストリングＮＳが形成されている。具体的には、ｐ型ウェル領域２０上には、セレクトゲート線ＳＧＳとして機能する複数の配線層２１と、ワード線ＷＬとして機能する複数の配線層２２と、セレクトゲート線ＳＧＤとして機能する複数の配線層２３とが形成されている。
配線層２１は、例えば４層で形成され、複数のＮＡＮＤストリングＮＳで共通のセレクトゲート線ＳＧＳに電気的に接続され、２つの選択トランジスタＳＴ２のゲート電極として機能する。
配線層２２は、例えば８層で形成され、層ごとに共通のワード線ＷＬに電気的に接続されている。
配線層２３は、例えば４層で形成され、ＮＡＮＤストリングＮＳごとに対応するセレクトゲート線ＳＧＤに接続され、１つの選択トランジスタＳＴ１のゲート電極として機能する。
メモリホールＭＨは、配線層２１、２２、２３を貫通し、ｐ型ウェル領域２０に達するように形成されている。メモリホールＭＨの側面には、ブロック絶縁膜２４、電荷蓄積層２５（絶縁膜）、及びゲート絶縁膜２６が順に形成されている。メモリホールＭＨ内には、導電膜（半導体ピラー）２７が埋め込まれている。半導体ピラー２７は、ＮＡＮＤストリングＮＳの電流経路として機能する。半導体ピラー２７の上端には、ビット線ＢＬとして機能する配線層２８が形成されている。
以上のように、ｐ型ウェル領域２０上には、選択トランジスタＳＴ２、複数のメモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１が順に積層されており、１つのメモリホールＭＨが、１つのＮＡＮＤストリングＮＳに対応している。
ｐ型ウェル領域２０の表面内には、ｎ＋型不純物拡散層２９及びｐ＋型不純物拡散層３０が形成されている。
ｎ＋型不純物拡散層２９上には、コンタクトプラグ３１が形成され、コンタクトプラグ３１上には、ソース線ＳＬとして機能する配線層３２が形成されている。ソース線ＳＬは、ドライバ１３に電気的に接続されている。
ｐ＋型不純物拡散層３０上には、コンタクトプラグ３３が形成され、コンタクトプラグ３３上には、ウェル配線ＣＰＷＥＬＬとして機能する配線層３４が形成されている。ウェル配線ＣＰＷＥＬＬは、ドライバ１３に電気的に接続されている。
コンタクトプラグ３１、３３は、奥行き方向に平面状に形成されている。
配線層３２、３４が形成されている層は、配線層２３（セレクトゲート線ＳＧＤ）よりも上、かつ配線層２８が形成されている層よりも下に形成されている。
以上の構成は、図３を記載した紙面の奥行き方向に複数配列されている。１つのフィンガーＦＮＧは、奥行き方向に一列に並ぶ複数のＮＡＮＤストリングＮＳの集合によって構成されている。
さらに、配線層２１は、同一のブロックＢＬＫ内において、共通のセレクトゲート線ＳＧＳとして機能し、互いに電気的に接続されている。最下層の配線層２１とｐ型ウェル領域２０との間には、ゲート絶縁膜２６が形成されている。ｎ＋型不純物拡散層２９に隣接している最下層の配線層２１と、ゲート絶縁膜２６とは、ｎ＋型不純物拡散層２９近傍まで形成されている。
これにより、選択トランジスタＳＴ２がオン状態とされた場合、形成されたチャネルは、メモリセルトランジスタＭＴ０及びｎ＋型不純物拡散層２９を、電気的に接続する。ドライバ１３は、ウェル配線ＣＰＷＥＬＬに電圧を印加することで、半導体ピラー２７に電位を与えることが出来る。
尚、メモリセルアレイ１０の構成については、その他の構成であっても良い。メモリセルアレイ１０の構成については、例えば“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置及びその製造方法”という２０１０年３月２５日に出願された米国特許出願１２／６７９，９９１号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
［２−３］半導体ピラー２７
図４を用いて、半導体記憶装置１の備えるメモリセルアレイ１０のいずれかのブロックにおける半導体ピラー２７の構成について説明する。図示の便宜上、図４には、２個のフィンガーＦＮＧ（ＦＮＧ０、ＦＮＧ１）を示している。ビット線方向ＢＬにおいて、隣り合うフィンガーＦＮＧの間に、コンタクトプラグ３１及び３３（図示せず）が配置されている。また、他のフィンガーＦＮＧも同様の構成を有している。
各フィンガーＦＮＧには、ワード線ＷＬ方向とビット線ＢＬ方向の平面に、半導体ピラー２７が千鳥状に配列されている。フィンガーＦＮＧ０、ＦＮＧ１にはそれぞれ、ビット線ＢＬ０〜７に対応する半導体ピラー２７−０〜２７−７を示している。尚、半導体ピラー２７を何個の配列するかは、特に限定されない。また、半導体ピラー２７の配列は、マトリクス状にしても良い。
各半導体ピラー２７の上方には、例えば２本のビット線ＢＬが配設されている。１つの半導体ピラー２７は、ビット線コンタクトＢＬＶを介して、１本のビット線ＢＬに電気的に接続されている。
複数の半導体ピラー２７は、フィンガーＦＮＧ毎に２つのグループ（グループ１、２）に分類される。各フィンガーＦＮＧにおいて、グループ１の半導体ピラー２７は、コンタクトプラグ３１及び３３にそれぞれに近接して配置（ＢＬ方向の端部に配置）され、グループ２の半導体ピラー２７は、グループ１の半導体ピラー２７に挟まれている（ＢＬ方向の中央部に配置されている）。
具体的には、半導体ピラー２７−０、２７−３、２７−４、２７−７がグループ１に含まれ、半導体ピラー２７−１、２７−２、２７−５、２７−６がグループ２に含まれている。つまり、ビット線ＢＬ０、ＢＬ３、ＢＬ４、ＢＬ７は、グループ１の半導体ピラー２７に接続され、ビット線ＢＬ１、ＢＬ２、ＢＬ５、ＢＬ６は、グループ２の半導体ピラー２７に接続されている。このように、グループ１の半導体ピラー２７に接続された複数のビット線ＢＬと、グループ２の半導体ピラー２７に接続された複数のビット線ＢＬとは、２本ずつ交互に接続されている。また、図６に示すように千鳥状にした場合、グループ１の半導体ピラー２７に接続された複数のビット線ＢＬと、グループ２の半導体ピラー２７に接続された複数のビット線ＢＬとは、４本ずつ交互に接続される。
実際の半導体ピラー２７の径（直径）は、図５に示すように、グループ１の半導体ピラー２７の直径Ｒ１が、グループ２の半導体ピラー２７の直径Ｒ２よりも小さくなることが多い。ここで直径とは、半導体ピラー２７の中心を通る弦の長さを示し、半導体ピラー２７が楕円の場合の直径は、（長径＋短径）／２とする。また、半導体ピラー２７の配列を、千鳥状にした場合（例えば、図６に示すように千鳥状にした場合）においても同様に、グループ１の半導体ピラー２７の直径Ｒ１が、グループ２の半導体ピラー２７の直径Ｒ２よりも小さくなることが多い。
［３］センスアンプモジュール１２
［３−１］構成
図７を用いて、半導体記憶装置１の備えるセンスアンプモジュール１２の構成について説明する。
センスアンプモジュール１２は、複数のセンスアンプユニットＳＡＵを備えている。センスアンプユニットＳＡＵは、ビット線毎に設けられる。センスアンプユニットＳＡＵの配列としては、例えば８個のセンスアンプユニットＳＡＵ＜０＞〜ＳＡＵ＜７＞がビット線ＢＬ方向に一列に並んでいる。
センスアンプユニットＳＡＵ＜０＞、ＳＡＵ＜３＞、ＳＡＵ＜４＞、ＳＡＵ＜７＞にはそれぞれ、ビット線ＢＬ０、ＢＬ３、ＢＬ４、ＢＬ７（グループ１の半導体ピラー２７に接続されているビット線ＢＬ）が接続されている。センスアンプユニットＳＡＵ＜１＞、ＳＡＵ＜２＞、ＳＡＵ＜５＞、ＳＡＵ＜６＞にはそれぞれ、ビット線ＢＬ１、ＢＬ２、ＢＬ５、ＢＬ６（グループ２の半導体ピラー２７に接続されているビット線ＢＬ）が接続されている。
簡単のため、以降の説明において、グループ１、２の半導体ピラー２７に対応しているビット線ＢＬ及びセンスアンプユニットＳＡＵをそれぞれ、グループ１、２のビット線ＢＬ及びセンスアンプユニットＳＡＵと記載する。
８個のセンスアンプユニットＳＡＵ＜０＞〜ＳＡＵ＜７＞は、ワード線ＷＬ方向に複数配列されている。センスアンプユニットＳＡＵの各々には、制御信号ＢＬＣを供給する配線が接続されている。グループ１、２のセンスアンプユニットＳＡＵにはそれぞれ、ノードＳＲＣＧＮＤａ、ＳＲＣＧＮＤｂが接続されている。
［３−２］回路構成
図８を用いて、半導体記憶装置１の備えるセンスアンプユニットＳＡＵの回路構成について説明する。
センスアンプユニットＳＡＵは、センスアンプ部ＳＡ及びラッチ回路ＳＤＬを備えている。センスアンプ部ＳＡは、ラッチ回路ＳＤＬの保持するデータに応じてビット線ＢＬに電圧を印加する。ラッチ回路ＳＤＬは、入出力回路１６から受信した書き込みデータを保持する。個々のメモリセルトランジスタＭＴが２ビット以上のデータを保持する際には、ラッチ回路は２つ以上設けられる。
センスアンプ部ＳＡは、高耐圧ｎチャネルＭＯＳトランジスタ４０、低耐圧ｎチャネルＭＯＳトランジスタ４１〜４８、低耐圧ｐチャネルＭＯＳトランジスタ４９、及びキャパシタ素子５０を備えている。
トランジスタ４０は、ゲートに制御信号ＢＬＳが印加され、一端が、対応するビット線ＢＬに接続される。トランジスタ４１は、一端がトランジスタ４０の他端に接続され、他端がノードＳＣＯＭに接続され、ゲートに制御信号ＢＬＣが入力される。トランジスタ４１は、対応するビット線ＢＬを、制御信号ＢＬＣに応じた電位にクランプするためのものである。
トランジスタ４５は、一端がノードＳＣＯＭに接続され、他端がノードＳＲＣＧＮＤ（ノードＳＲＣＧＮＤａ又はＳＲＣＧＮＤｂ）に接続され、ゲートがノードＩＮＶ＿Ｓに接続される。トランジスタ４２は、一端がノードＳＣＯＭに接続され、他端がノードＳＳＲＣに接続され、ゲートに制御信号ＢＬＸが入力される。トランジスタ４９は、一端がノードＳＳＲＣに接続され、他端に電圧ＶＤＤＳＡ（電源電圧、例えば２．５Ｖ）が与えられ、ゲートがノードＩＮＶ＿Ｓに接続される。トランジスタ４３は、一端がノードＳＣＯＭに接続され、他端がノードＳＥＮに接続され、ゲートに制御信号ＸＸＬが入力される。トランジスタ４４は、一端がノードＳＳＲＣに接続され、他端がノードＳＥＮに接続され、ゲートに制御信号ＨＬＬが入力される。
トランジスタ４７は、一端が接地され、ゲートがノードＳＥＮに接続される。トランジスタ４８は、一端がトランジスタ４７の他端に接続され、他端がバスＬＢＵＳに接続され、ゲートに制御信号ＳＴＢが入力される。トランジスタ４６は、一端がノードＳＥＮに接続され、他端がバスＬＢＵＳに接続され、ゲートに制御信号ＢＬＱが入力される。キャパシタ素子５０は、一方電極がノードＳＥＮに接続され、他方電極にクロックＣＬＫが入力される。
［４］動作
図９を用いて、半導体記憶装置１の書き込み動作の流れについて説明する。以下の説明において、書き込み対象である選択ワード線ＷＬが接続されているメモリセルトランジスタＭＴ（メモリセル）のことを選択メモリセル、書き込みを行わない非選択ワード線ＷＬが接続されているメモリセルのことを非選択メモリセルとする。
まず、シーケンサ１４は、外部から受信した書き込みデータを、入出力回路１６を介して、センスアンプモジュール１２のラッチ回路ＳＤＬにロードする（ステップＳ１０）。
次に、シーケンサ１４は、書き込みループ数がＮ回（Ｎは１以上の自然数）未満であるかどうかを判定する（ステップＳ１１）。書き込みループ数は、書き込み動作を繰り返した回数を示している。
次に、書き込みループ数がＮ回未満の場合、シーケンサ１４は、通常の書き込み動作を行う（ステップＳ１２）。通常の書き込み動作（Normal program）、及び補正書き込み動作（Correction program、後述するステップ１６）の詳細は後述する。
次に、シーケンサ１４は、選択メモリセルの閾値電圧を確認するベリファイ動作を行う。このベリファイ動作において、シーケンサ１４は、書き込み対象のメモリセルの閾値電圧が目標レベル（メモリセルの書き込み終了を示す閾値電圧）に達しているかどうかを判断する（ステップＳ１３）。
次に、シーケンサ１４は、ベリファイがパスしたかどうかを判定する（ステップＳ１４）。例えば、ベリファイ動作において閾値電圧が目標レベル未満であると判定されたメモリセル数が所定の数未満であるとき、ベリファイパスとなる。ベリファイフェイルである場合、シーケンサ１４は、書き込みループ数をインクリメントする（ステップＳ１５）。シーケンサ１４は、ステップＳ１１に戻り、書き込みループ（書き込み動作及びベリファイ動作のセット）を繰り返す。
なお、シーケンサ１４は、書き込みループ数が最大値に達したときは、書き込み動作が失敗であるとして書き込み動作を終了するようにしても良い。
ステップＳ１１において、書き込みループ数がＮ回以上である場合、シーケンサ１４は、補正書き込み動作を行う（ステップＳ１６）。その後、ステップ１３のベリファイ動作が行われる。
次に、図８及び図１０を用いて、通常の書き込み動作及び補正書き込み動作の詳細について説明する。まず、補正書き込み動作について説明する。
シーケンサ１４は、制御信号ＢＬＸ、ＢＬＣの電圧をＶＤＤＳＡ＋Ｖｔｈとして、トランジスタ４１、４２をオン状態にする（時刻ｔ０）。Ｖｔｈは、トランジスタ４１、４２の閾値電圧である。また、シーケンサ１４は、ノードＳＲＣＧＮＤａ、ＳＲＣＧＮＤｂの電圧をそれぞれ、Ｖｂｌｌａ、Ｖｂｌｌｂにする。電圧Ｖｂｌｌａ、Ｖｂｌｌｂの値は、レジスタ１５に格納されたパラメータに基づいて設定される。電圧Ｖｂｌｌａ、Ｖｂｌｌｂ、ＶＤＤＳＡの関係は、ＶＤＤＳＡ＞Ｖｂｌｌａ＞Ｖｂｌｌｂであり、Ｖｂｌｌｂは、例えば電圧ＶＳＳ（＝０Ｖ）である。
メモリセルに“０”データを書き込む場合（電荷蓄積層に電荷を注入して、閾値を上昇させる場合）、ラッチ回路ＳＤＬのノードＩＮＶ＿Ｓは、“Ｈ”レベル（電圧ＶＤＤＳＡ）にされ、トランジスタ４５がオン状態になる。これにより、グループ１、２のビット線ＢＬにはそれぞれ、電圧Ｖｂｌｌａ、ＶｂｌｌｂがノードＳＲＣＧＮＤａ、ＳＲＣＧＮＤｂから与えられる。
一方、メモリセルに“１”データを書き込む場合（電荷蓄積層に電荷を注入せず、閾値を保持する場合）、ラッチ回路ＳＤＬのノードＩＮＶ＿Ｓは、“Ｌ”レベル（電圧ＶＳＳ＝０Ｖ）にされ、トランジスタ４９がオン状態になる。これにより、ビット線ＢＬには、電圧ＶＤＤＳＡが与えられる。
以下の説明において、“０”データが書き込まれるメモリセルに接続されているビット線ＢＬのことを第１ビット線ＢＬ、“１”データが書き込まれるメモリセルに接続されているビット線ＢＬのことを第２ビット線ＢＬとする。
次に、シーケンサ１４は、選択ブロックにおいて、選択メモリセルを含むフィンガーＦＮＧの選択トランジスタＳＴ１をオン状態にして、選択メモリセルを含まないフィンガーＦＮＧの選択トランジスタＳＴ１をオフ状態にする。また、シーケンサ１４は、選択ブロックの選択トランジスタＳＴ２をオン状態にする。シーケンサ１４は、非選択ブロックにおいて、選択トランジスタＳＴ１、ＳＴ２をオフ状態にする。また、シーケンサ１４は、選択及び非選択ワード線の電圧をＶｐａｓｓ（例えば１０Ｖ）にする（時刻ｔ１）。Ｖｐａｓｓは、保持データに関わらずメモリセルをオン状態とし、且つ、カップリングによりチャネルの電圧を上昇させて、電荷蓄積層への電子の注入を抑制するための電圧である。
次に、シーケンサ１４は、選択ワード線ＷＬの電圧をプログラム電圧Ｖｐｇｍ（例えば２０Ｖ）にする（時刻ｔ２）。なお、プログラム電圧Ｖｐｇｍは、書き込みループ数が増えるごとにステップアップされる。
選択ブロックにおいて、グループ１の第１ビット線ＢＬが接続されている選択メモリセルのゲート−チャネル間には、（Ｖｐｇｍ−Ｖｂｌｌａ）の高電圧が印加され、選択メモリセルにデータが書き込まれる。また、グループ２の第１ビット線ＢＬが接続されている選択メモリセルのゲート−チャネル間には、（Ｖｐｇｍ−Ｖｂｌｌｂ）の高電圧が印加され、選択メモリセルにデータが書き込まれる。ここで、Ｖｂｌｌａ＞Ｖｂｌｌｂのため、グループ１の第１ビット線ＢＬに接続されている選択メモリセルは、グループ２の第１ビット線ＢＬに接続されている選択メモリセルと比べて書き込み量（電荷注入量）が小さい。第２ビット線ＢＬに接続されているＮＡＮＤストリングでは、選択トランジスタＳＴ１、ＳＴ２がカットオフし、チャネル領域がフローティング状態となる。よって、チャネルの電位は、ワード線とのカップリングによりブーストされる（この時のチャネルの電位は、電圧ＶＤＤＳＡよりも高い）。これにより、トンネル酸化膜に高電界がかからず、メモリセルにデータが書き込まれない。
非選択ブロックのＮＡＮＤストリングにおいて、選択トランジスタＳＴ１、ＳＴ２はカットオフされており（ＳＧＤ＝０Ｖ、ＳＧＳ＝０Ｖ）、チャネル領域がフローティング状態となる。よって、チャネルの電位は、ワード線とのカップリングによりブーストされる。これにより、非選択ブロックのメモリセルでは、トンネル酸化膜に高電界がかからず、データが書き込まれない。
以上のようにして、１回の補正書き込み動作が終了する（時刻ｔ３）。補正書き込み動作は、Ｎ回目の書き込みループから実行される。補正書き込み動作は、例えば１回目の書き込みループから実行可能であり、任意の書き込みループ数から実行することが出来る。
次に、通常の書き込み動作について説明する。通常の書き込み動作は、時刻ｔ０において、ノードＳＲＣＧＮＤａに印加される電圧をＶｂｌｌｂとしている。つまり、第１ビット線に接続されている選択メモリセルのゲート−チャネル間には、（Ｖｐｇｍ−Ｖｂｌｌｂ）の高電圧が印加され、選択メモリセルにデータが書き込まれる。通常の書き込み動作のその他の動作は、補正書き込み動作と同様である。
［５］第１実施形態の効果
第１実施形態に係る半導体記憶装置１は、半導体ピラー２７の径（半導体ピラー２７の配置）に応じて、書き込み動作時に第１ビット線に印加する電圧を変更する。具体的には、書き込み動作時、径の小さい半導体ピラー２７（図５のグループ１）に接続されている第１ビット線ＢＬには、ノードＳＲＣＧＮＤａを介して電圧Ｖｂｌｌａが印加される。一方、径の大きい半導体ピラー２７（図５のグループ２）に接続されている第１ビット線ＢＬには、ノードＳＲＣＧＮＤｂを介して電圧Ｖｂｌｌａより低い電圧Ｖｂｌｌｂが印加される（補正書き込み動作）。
これにより、グループ１の第１ビット線ＢＬに接続されているメモリセルは、ゲート−チャネル間にかかる電界が小さくなり、書き込み速度が遅くなる。この結果、半導体ピラー２７の径が小さいメモリセルと、半導体ピラー２７の径が大きいメモリセルとの書き込み速度を揃えることが出来る。これにより、同一ページ内における書き込み速度のばらつきが低減され、不要なプログラムディスターブを低減することができる。また、書き込み速度のばらつきを低減することで、メモリセルの閾値ばらつきを低減することが出来るため、メモリセルの閾値分布の幅を狭くすることができる。
また、半導体記憶装置１は、書き込みループ数の増加に伴い、メモリセルの書き込み速度に変化が生じる場合がある。そこで、半導体記憶装置１は、Ｎ回目の書き込みループから、補正書き込み動作を適用することが出来る。これにより、上記と同様の効果を得ることが出来る。
尚、図１１に示すように、グループ１の半導体ピラー２７の直径Ｒ１が、グループ２の半導体ピラー２７の直径Ｒ２よりも大きい場合がある。この場合、書き込み動作時、グループ１の第１ビット線ＢＬには、ノードＳＲＣＧＮＤａを介して電圧Ｖｂｌｌｂを印加し、グループ２の第１ビット線には、ノードＳＲＣＧＮＤｂを介して電圧Ｖｂｌｌａを印加すれば良い。これにより、上記と同様の効果を得ることが出来る。
また、図１２に示すように、グループ１の半導体ピラー２７と、グループ２の半導体ピラー２７とで、形状が異なる場合（グループ１の半導体ピラー２７が楕円になっている場合）がある。ここで楕円とは、グループ１の半導体ピラー２７の長径をＲ１Ｌ、短径をＲ１Ｓとすると、長径Ｒ１Ｌ＞直径Ｒ２であり、短径Ｒ１Ｓ＜直径Ｒ２であるものを示している。
半導体ピラー２７の形状が異なる場合、半導体ピラー２７の直径が同じでも、メモリセルの書き込み速度に差が生じる場合がある。この場合も同様に、書き込み動作時、グループ１の第１ビット線ＢＬには、ノードＳＲＣＧＮＤａを介して電圧Ｖｂｌｌａを印加し、グループ２の第１ビット線には、ノードＳＲＣＧＮＤｂを介して電圧Ｖｂｌｌｂを印加することで、上記と同様の効果を得ることが出来る。
［第２実施形態］
第２実施形態に係る半導体記憶装置１は、ビット線ＢＬに接続されている半導体ピラー２７の配置が異なる。図１３を用いて、半導体記憶装置１の備えるメモリセルアレイ１０のいずれかのブロックにおける半導体ピラー２７の構成について説明する。
図１３に示すように、半導体ピラー２７−０、２７−３、２７−４、２７−７がグループ２に含まれ、半導体ピラー２７−１、２７−２、２７−５、２７−６がグループ１に含まれている。つまり、ビット線ＢＬ０、ＢＬ３、ＢＬ４、ＢＬ７は、グループ２の半導体ピラー２７に接続され、ビット線ＢＬ１、ＢＬ２、ＢＬ５、ＢＬ６は、グループ１の半導体ピラー２７に接続されている。その他の構成は第１実施形態と同様である。第２実施形態に係る半導体記憶装置１の動作は、第１実施形態と同様である。
以上の構成においても、第２実施形態に係る半導体記憶装置１は、第１実施形態と同様の効果を得ることが出来る。
［第３実施形態］
第３実施形態に係る半導体記憶装置１は、第１及び第２実施形態のフィンガーＦＮＧを交互に配置する。図１４を用いて、半導体記憶装置１の備えるメモリセルアレイ１０のいずれかのブロックにおける半導体ピラー２７の構成について説明する。
フィンガーＦＮＧ０において、半導体ピラー２７は第１実施形態と同様の構成になっている。フィンガーＦＮＧ１において、半導体ピラー２７は第２実施形態と同様の構成になっている。フィンガーＦＮＧ２以降は、フィンガーＦＮＧ０、ＦＮＧ１の構成が順に繰り返される。
これにより、ビット線ＢＬ０、ＢＬ３、ＢＬ４、ＢＬ７は、フィンガーＦＮＧ０（偶数のフィンガーＦＮＧ）ではグループ１の半導体ピラー２７に接続され、フィンガーＦＮＧ１（奇数のフィンガーＦＮＧ）ではグループ２の半導体ピラー２７に接続されている。一方、ビット線ＢＬ１、ＢＬ２、ＢＬ５、ＢＬ６は、フィンガーＦＮＧ０（偶数のフィンガーＦＮＧ）では、グループ２の半導体ピラー２７に接続され、フィンガーＦＮＧ１（奇数のフィンガーＦＮＧ）では、グループ１の半導体ピラー２７に接続されている。
第３実施形態に係る半導体記憶装置１の動作は、偶数フィンガーＦＮＧの書き込み動作時、グループ１の第１ビット線ＢＬには、ノードＳＲＣＧＮＤａを介して電圧Ｖｂｌｌａを印加し、グループ２の第１ビット線には、ノードＳＲＣＧＮＤｂを介して電圧Ｖｂｌｌｂを印加する。一方、奇数フィンガーＦＮＧの書き込み動作時、グループ１の第１ビット線ＢＬには、ノードＳＲＣＧＮＤｂを介して電圧Ｖｂｌｌａを印加し、グループ２の第１ビット線には、ノードＳＲＣＧＮＤａを介して電圧Ｖｂｌｌｂを印加する。その他の動作は第１実施形態と同様である。
以上の構成により、第３実施形態に係る半導体記憶装置１は、第１実施形態と同様の効果を得ることが出来る。
［第４実施形態］
第４実施形態に係る半導体記憶装置１は、データ書き込み時に、ＱＰＷ（Quick Pass Write）方式を用いる。ＱＰＷ方式は、“不揮発性半導体記憶装置”という２０１４年４月２８日に出願された米国特許出願１４／２６３，９４８号に記載されている。この特許出願は、その全体が本願明細書において参照により援用されている。
ＱＰＷ方式について説明する。メモリセルの閾値電圧が第１レベル以上になった場合、電圧Ｖｑｐｗを使用した書き込み動作が行われる。電圧Ｖｑｐｗは、Ｖｂｌｌａ及びＶｂｌｌｂより高く、ＶＤＤＳＡより低い。メモリセルの閾値電圧が第２レベル以上（第１レベル＜第２レベル）になった場合、当該メモリセルのベリファイがパスし、以後の書き込み動作においてロックアウトされる。
図８及び図１５を用いて、ＱＰＷ方式を適用した、半導体記憶装置１の補正書き込み動作について説明する。
まず、シーケンサ１４は、制御信号ＢＬＸ、ＢＬＣの電圧をＶＤＤＳＡ＋Ｖｔｈとして、トランジスタ４１、４２をオン状態にする（時刻ｔ０）。また、シーケンサ１４は、ノードＳＲＣＧＮＤａ、ＳＲＣＧＮＤｂの電圧をそれぞれ、Ｖｂｌｌａ、Ｖｂｌｌｂにする。
メモリセルの閾値電圧が第１レベル未満の場合、グループ１の第１ビット線には、電圧ＶｂｌｌａがノードＳＲＣＧＮＤａを介して与えられ、グループ２の第１ビット線ＢＬには電圧ＶｂｌｌｂがノードＳＲＣＧＮＤｂを介して与えられる。また、第２ビット線ＢＬには、電圧ＶＤＤＳＡが与えられる。第２ビット線ＢＬの隣にある第１ビット線ＢＬには、第１ビット線ＢＬ及び第２ビット線ＢＬ間のカップリングの影響が現れる（電圧Ｖｑｐｗを使用した書き込み動作を行う場合（ＱＰＷ）に図示している）。
次に、シーケンサ１４は、制御信号ＢＬＣの電圧をＶＳＳにする（時刻ｔ１）。
次に、シーケンサ１４は、電圧Ｖｑｐｗを使用した書き込み動作を行う場合、グループ１、２の第１ビット線ＢＬに接続されているセンスアンプユニットＳＡＵのノードＩＮＶ＿Ｓの電圧を“Ｌ”レベル（電圧ＶＳＳ）にする（時刻ｔ２）。
次に、シーケンサ１４は、選択ブロックにおいて、選択メモリセルを含むフィンガーＦＮＧの選択トランジスタＳＴ１をオン状態にして、選択メモリセルを含まないフィンガーＦＮＧの選択トランジスタＳＴ１をオフ状態にする。また、シーケンサ１４は、選択ブロックの選択トランジスタＳＴ２をオン状態にする。シーケンサ１４は、非選択ブロックにおいて、選択トランジスタＳＴ１、ＳＴ２をオフ状態にする。また、シーケンサ１４は、制御信号ＢＬＣの電圧をＶｑｐｗ＋Ｖｔｈにして、閾値電圧が第１レベル以上のメモリセルに接続されている第１ビット線ＢＬの電圧をＶｑｐｗにする。
また、シーケンサ１４は、選択及び非選択ワード線の電圧をＶｐａｓｓにする（時刻ｔ３）。
次に、シーケンサ１４は、選択ワード線ＷＬの電圧をプログラム電圧Ｖｐｇｍにする（時刻ｔ４）。
グループ１の第１ビット線ＢＬに接続されている選択メモリセルのゲート−チャネル間には、（Ｖｐｇｍ−Ｖｂｌｌａ）の高電圧が印加され、選択メモリセルにデータが書き込まれる。また、グループ２の第１ビット線ＢＬに接続されている選択メモリセルのゲート−チャネル間には、（Ｖｐｇｍ−Ｖｂｌｌｂ）の高電圧が印加され、選択メモリセルにデータが書き込まれる。
第２ビット線ＢＬに接続されているＮＡＮＤストリングでは、第１実施形態と同様に、チャネル領域がフローティング状態となっている。これにより、トンネル酸化膜に高電界がかからず、メモリセルにデータが書き込まれない。
電圧Ｖｑｐｗを使用した書き込み動作を行う場合、第１ビット線ＢＬに接続されている選択メモリセルのゲート−チャネル間には、（Ｖｐｇｍ−Ｖｑｐｗ）の高電圧が印加され、選択メモリセルにデータが書き込まれる。尚、ＶＤＤＳＡ＞Ｖｑｐｗ＞Ｖｂｌｌａ＞Ｖｂｌｌｂであるため、電圧Ｖｑｐｗを使用した書き込み動作は、メモリセルの閾値電圧が第１レベル未満の場合の書き込み動作と比べて、選択メモリセルの書き込み量が小さくなる。
非選択ブロックのＮＡＮＤストリングでは、第１実施形態と同様に、チャネル領域がフローティング状態となっている。これにより、非選択ブロックのメモリセルは、トンネル酸化膜に高電界がかからず、データが書き込まれない。
以上のようにして、１回の書き込みループが終了する（時刻ｔ５）。その他の動作は、第１実施形態と同様である。
以上の構成により、第４実施形態に係る半導体記憶装置１は、第１〜第３実施形態と比べて、メモリセルの閾値電圧の分布を狭くすることが出来る。
［第５実施形態］
第５実施形態に係る半導体記憶装置１は、第４実施形態において、半導体ピラー２７の配置に応じて第１ビット線ＢＬに印加する電圧を設定する。図１６を用いて、センスアンプモジュール１２の構成について、第４実施形態と異なる点のみ説明する。
グループ１のセンスアンプユニットＳＡＵには、制御信号ＢＬＣａが供給される配線が接続されている。グループ２のセンスアンプユニットＳＡＵには、制御信号ＢＬＣｂが供給される配線が接続されている。
センスアンプユニットＳＡＵの回路図は、図８に対して、トランジスタ４１に入力される信号が異なる。グループ１のセンスアンプユニットＳＡＵのトランジスタ４１のゲートには、制御信号ＢＬＣａが入力され、グループ２のセンスアンプユニットＳＡＵのトランジスタ４１のゲートには、制御信号ＢＬＣｂが入力される。その他の構成は、第１実施形態と同様である。
図１７を用いて、第５実施形態に係る半導体記憶装置１のＱＰＷ方式を用いた書き込み動作について、第４実施形態と異なる点のみ説明する。メモリセルの閾値電圧が第１レベル以上なった場合、電圧Ｖｑｐｗａ、Ｖｑｐｗｂを使用した書き込み動作が行われる。電圧Ｖｑｐｗａは、Ｖｂｌｌａより高く、ＶＤＤＳＡより低い。電圧Ｖｑｐｗｂは、Ｖｂｌｌｂより高く、ＶＤＤＳＡより低い。
時刻ｔ０において、シーケンサ１４は、制御信号ＢＬＣａ、ＢＬＣｂの電圧をＶＤＤＳＡ＋Ｖｔｈにする。これにより、第２ビット線ＢＬには、電圧ＶＤＤＳＡが与えられる。時刻ｔ１において、シーケンサ１４は、制御信号ＢＬＣａ、ＢＬＣｂの電圧をＶＳＳにする。
時刻ｔ２において、シーケンサ１４は、電圧Ｖｑｐｗａ、Ｖｑｐｗｂを使用した書き込み動作を行う場合、グループ１、２の第１ビット線ＢＬに接続されているセンスアンプユニットＳＡＵのノードＩＮＶ＿Ｓを“Ｌ”レベル（電圧ＶＳＳ）にする。
時刻ｔ３において、制御信号ＢＬＣａ、ＢＬＣｂの電圧はそれぞれ、Ｖｑｐｗａ＋Ｖｔｈ、Ｖｑｐｗｂ＋Ｖｔｈが与えられる。これにより、グループ１、２の第１ビット線ＢＬはそれぞれ、電圧Ｖｑｐｗａ、Ｖｑｐｗｂまで充電される。
時刻ｔ４において、選択ワード線ＷＬにプログラム電圧Ｖｐｇｍが印加される。電圧Ｖｑｐｗａ、Ｖｑｐｗｂを使用した書き込み動作を行う場合、グループ１の第１ビット線ＢＬに接続されている選択メモリセルのゲート−チャネル間には、（Ｖｐｇｍ−Ｖｑｐｗａ）の高電界がかかり、選択メモリセルにデータが書き込まれる。一方、グループ２の第１ビット線ＢＬに接続されている選択メモリセルのゲート−チャネル間には、（Ｖｐｇｍ−Ｖｑｐｗａ）の高電界がかかり、選択メモリセルにデータが書き込まれる。これにより、電圧Ｖｑｐｗａ、Ｖｑｐｗｂを使用した書き込み動作時、グループ１、２の第１ビット線ＢＬに接続されている選択メモリセルをそれぞれ異なる速度で書き込みを行うことができる。
以上の構成により、第５実施形態に係る半導体記憶装置１は、第１〜第４実施形態と比べて、メモリセルの閾値電圧の分布を狭めることが出来る。
［第６実施形態］
第６実施形態に係る半導体記憶装置１は、半導体ピラー２７の配置に応じて３つのグループに分類し、データ書き込み時に、第１ビット線ＢＬにグループごとに異なる電圧を印加する。
半導体ピラー２７は、千鳥状に配列する場合（例えば、図１８に示すように半導体ピラー２７を千鳥状に配列する場合）、フィンガーＦＮＧにおいて、Ｘ方向の端部及び中央部だけでなく、それらの中間の半導体ピラー２７の径が異なる場合がある。
そこで、第６実施形態に係る半導体記憶装置１は、複数の半導体ピラー２７をフィンガーＦＮＧ毎に３つのグループ（グループ１、２、３）に分類する。グループ１、２は、第１実施形態と同様である。グループ３は、ＢＬ方向において、グループ１、２間に配置されている半導体ピラー２７を示している。グループ３の半導体ピラー２７の直径Ｒ３は、グループ１の半導体ピラー２７の直径Ｒ１より大きく、グループ２の直径Ｒ２より小さい。
センスアンプモジュール１２の構成は、グループ３のセンスアンプユニットＳＡＵにノードＳＲＣＧＮＤｃを設ける。その他の構成は図７と同様である
第６実施形態に係る半導体記憶装置１の補正書き込み動作は、グループ３の第１ビット線ＢＬに、ノードＳＲＣＧＮＤｃを介して電圧Ｖｂｌｌｃを与える。尚、電圧値は、Ｖｂｌｌａ＞Ｖｂｌｌｃ＞Ｖｂｌｌｂという関係になる。その他の動作は第１実施形態と同様である。
以上の構成により、第６実施形態に係る半導体記憶装置１は、第１実施形態と同様の効果を得ることが出来る。
尚、複数の半導体ピラー２７をフィンガーＦＮＧ毎に４つ以上のグループに分類しても良い。４つ以上のグループに対応したビット線電圧を生成するためには、ノードＳＲＣＧＮＤをその数に対応させれば良い。これにより、シーケンサ１４は、対応するグループに応じて、第１ビット線ＢＬにそれぞれ異なる電圧を与えることが出来、選択メモリセルの書き込み速度を調整することが出来る。
［第７実施形態］
第７実施形態に係る半導体記憶装置１は、メモリセルを積層位置に応じて複数のエリアに分類し、データ書き込み時に、エリアごとに異なるビット線電圧を印加する。図１９を用いて、半導体記憶装置１の構成について説明する。図１９は、図５の半導体ピラー２７の断面図であり、グループ１、２の半導体ピラー２７をそれぞれ１つずつ示している。
半導体ピラー２７の直径は、上層から下層にかけて小さくなっている。具体的には、グループ１の半導体ピラー２７の直径は、Ｒ１ｔ（上層の直径）＞Ｒ１ｍ（中層の直径）＞Ｒ１ｂ（下層の直径）という関係になる。グループ２の半導体ピラー２７の直径は、Ｒ２ｔ（上層の直径）＞Ｒ２ｍ（中層の直径）＞Ｒ２ｂ（下層の直径）という関係になる。同一の層の場合、グループ１の半導体ピラー２７の直径は、グループ２の半導体ピラー２７の直径よりも小さい。
半導体ピラー２７の直径が小さくなるほど選択メモリセルのゲート−チャネル間には高電界がかかり、メモリセルの書き込み速度が速くなる。これにより、半導体ピラー２７の配置（グループ１、２間）によるメモリセルの書き込み速度の差は、上層よりも下層の方が大きくなる場合がある。そこで、メモリセルを積層位置に応じて複数のエリアに分類する。図１９に示すように、メモリセルの積層位置は、例えば３つのエリア（エリア１、２、３）に分類される。半導体ピラー２７の直径は、エリア１（例えば径Ｒ２ｔ）＞エリア２（例えば径Ｒ２ｍ）＞エリア３（例えば径Ｒ２ｂ）となっている。
半導体記憶装置１の補正書き込み動作は、選択メモリセルの積層位置に応じて、異なる電圧Ｖｂｌｌａ、Ｖｂｌｌｂを設定することが出来る。例えば、エリア１〜３に対応する電圧ＶｂｌｌａをそれぞれＶｂｌｌａ１〜Ｖｂｌｌａ３とすると、Ｖｂｌｌａ１〜Ｖｂｌｌａ３の値を、Ｖｂｌｌａ１＜Ｖｂｌｌａ２＜Ｖｂｌｌａ３という関係にする。エリア１〜３に対応する電圧ＶｂｌｌｂをそれぞれＶｂｌｌｂ１〜Ｖｂｌｌｂ３とすると、Ｖｂｌｌｂ１〜Ｖｂｌｌｂ３の値を、Ｖｂｌｌｂ１≦Ｖｂｌｌｂ２≦Ｖｂｌｌｂ３という関係にする。
グループ２の半導体ピラー２７に対応する選択メモリセルの書き込み速度は、グループ１の半導体ピラー２７に対応する選択メモリセルの書き込み速度よりも遅いため、Ｖｂｌｌｂ１〜Ｖｂｌｌｂ３の電圧は、同じ（例えば電圧ＶＳＳ）にしても良い。その他の動作は第１実施形態と同様である。
以上の構成により、第７実施形態に係る半導体記憶装置１は、第１〜第６実施形態と比べて、層毎のメモリセルの閾値電圧の分布を狭めることが出来る。
尚、通常の書き込み動作を行うエリアがあっても良い。上層のメモリセルでは、半導体ピラー２７の配置によるメモリセルの書き込み速度の差が無く、下層のメモリセルでは、半導体ピラー２７の配置によるメモリセルの書き込み速度の差が生じる場合がある。この場合、上層のメモリセルでは通常の書き込み動作を実行し、下層のメモリセルでは補正書き込み動作を実行すれば良い。このように、エリアごとに通常の書き込み動作と、補正書き込み動作を使い分けても良い。
尚、半導体記憶装置１の書き込み、読み出し、及び消去動作については、その他の構成であっても良い。半導体記憶装置１の書き込み、読み出し、及び消去動作については、例えば“半導体記憶装置及びデータ書き込み方法”という２０１３年９月５日に出願された国際特許出願２０１３／０７３９１７号、“半導体記憶装置”という２０１３年１２月１８日に出願された日本特許出願２０１３／０８３８７０号、“半導体記憶装置”という２０１３年９月１３日に出願された国際特許出願２０１３／６７４９５２号、“半導体記憶装置”という２０１４年９月１６日に出願された日本特許出願２０１３／１８８１９２号、“半導体記憶装置及びデータ消去方法”という２０１４年８月２８日に出願された日本特許出願２０１４／１７４４２１号、“不揮発性半導体記憶装置”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３９６号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
尚、本発明の実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
尚、上記各実施形態において、
（１）読み出し動作では、Ａレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば０Ｖ〜０．５５Ｖの間である。これに限定されることなく、０．１Ｖ〜０．２４、０．２１Ｖ〜０．３１Ｖ、０．３１Ｖ〜０．４Ｖ、０．４Ｖ〜０．５Ｖ、０．５Ｖ〜０．５５Ｖのいずれかの間にしてもよい。
Ｂレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば１．５Ｖ〜２．３Ｖの間である。これに限定されることなく、１．６５Ｖ〜１．８Ｖ、１．８Ｖ〜１．９５Ｖ、１．９５Ｖ〜２．１Ｖ、２．１Ｖ〜２．３Ｖいずれかの間にしてもよい。
Ｃレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば３．０Ｖ〜４．０Ｖの間である。これに限定されることなく、３．０Ｖ〜３．２Ｖ、３．２Ｖ〜３．４Ｖ、３．４Ｖ〜３．５Ｖ、３．５Ｖ〜３．６Ｖ、３．６Ｖ〜４．０Ｖのいずれかの間にしてもよい。
読み出し動作の時間（tR）としては、例えば２５μs〜３８μs、３８μs〜７０μs、７０μs〜８０μsの間にしてもよい。
（２）書き込み動作は、上述したとおりプログラム動作とベリファイ動作を含む。書き込み動作では、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば１３．７Ｖ〜１４．３Ｖの間である。これに限定されることなく、例えば１３．７Ｖ〜１４．０Ｖ、１４．０Ｖ〜１４．６Ｖのいずれかの間としてもよい。
奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えてもよい。
プログラム動作をＩＳＰＰ方式（Incremental Step Pulse Program）としたとき、ステップアップの電圧として、例えば０．５Ｖ程度が挙げられる。
非選択のワード線に印加される電圧としては、例えば６．０Ｖ〜７．３Ｖの間としてもよい。この場合に限定されることなく、例えば７．３Ｖ〜８．４Ｖの間としてもよく、６．０Ｖ以下としてもよい。
非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。
書き込み動作の時間（tProg）としては、例えば１７００μs〜１８００μs、１８００μs〜１９００μs、１９００μs〜２０００μsの間にしてもよい。
（３）消去動作では、半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば１２Ｖ〜１３．６Ｖの間である。この場合に限定されることなく、例えば１３．６Ｖ〜１４．８Ｖ、１４．８Ｖ〜１９．０Ｖ、１９．０Ｖ〜１９．８Ｖ、１９．８Ｖ〜２１Ｖの間であってもよい。
消去動作の時間（tErase）としては、例えば３０００μs〜４０００μs、４０００μs〜５０００μs、４０００μs〜９０００μsの間にしてもよい。
（４）メモリセルの構造は、半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が２〜３ｎｍのＳｉＮ、又はＳｉＯＮ等の絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕ等の金属が添加されていてもよい。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯ等が挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が３〜１０ｎｍの材料を介して膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成されている。ここで材料はＴａＯ等の金属酸化膜、ＴａＮ等の金属窒化膜である。制御電極にはＷ等を用いることができる。
また、メモリセル間にはエアギャップを形成することができる。
１…半導体記憶装置、１０…メモリセルアレイ、１１…ロウデコーダ、１２…センスアンプ、１３…ドライバ、１４…シーケンサ、１５…レジスタ、１６…入出力回路、２０…ｐ型ウェル領域、２１〜２３、２８、３２、３４…配線層、２４…ブロック絶縁膜、２５…電荷蓄積層、２６…ゲート絶縁膜、２７…導電膜、２９、３０…不純物拡散層、３１、３３…コンタクトプラグ

Claims (9)

  1. 半導体基板上方に配置される第１ワード線と、
    前記第１ワード線の上方に配置される第２ワード線と、
    前記第１ワード線及び前記第２ワード線を挟むプラグと、
    前記第１ワード線及び前記第２ワード線を通過する複数の第１半導体ピラーと、
    前記第１ワード線及び前記第２ワード線を通過し、前記複数の第１半導体ピラーと前記プラグの間に配置される複数の第２半導体ピラーと、
    前記第１半導体ピラーに接続される第１ビット線と、
    前記第２半導体ピラーに接続される第２ビット線と、
    を具備し、
    前記第１ビット線に接続されたメモリセルと、前記第２ビット線に接続されたメモリセルとに同じデータを書き込むとき、前記第１ビット線に第１電圧を印加し、前記第２ビット線に前記第１電圧と異なる第２電圧を印加することを特徴とする半導体記憶装置。
  2. 前記第２半導体ピラーの直径は、前記第１半導体ピラーの直径よりも小さく、
    前記第２電圧は、前記第１電圧より大きいことを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記第１半導体ピラーの平面形状は円であり、
    前記第２半導体ピラーの平面形状は楕円であることを特徴とする請求項１又は２に記載の半導体記憶装置。
  4. 前記第１ビット線に接続されたメモリセルと、前記第２ビット線に接続されたメモリセルにデータを書き込まないとき、前記第１及び第２ビット線に、前記第１及び第２電圧より高い第３電圧を印加することを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。
  5. 前記第１ビット線に接続され且つ第１閾値以上のメモリセルと、前記第２ビットに接続され且つ前記第１閾値以上のメモリセルに同じデータを書き込むとき、前記第１及び第２ビット線に、前記第１及び第２電圧より高く前記第３電圧より低い第４電圧を印加することを特徴とする請求項４に記載の半導体記憶装置。
  6. 前記第１ビット線に接続され且つ第１閾値以上のメモリセルと、前記第２ビットに接続され且つ前記第１閾値以上のメモリセルに同じデータを書き込むとき、前記第１ビット線に前記第１電圧より高く前記第３電圧より低い第４電圧を印加し、前記第２ビット線に前記第２電圧より高く前記第３電圧より低い第５電圧を印加することを特徴とする請求項４に記載の半導体記憶装置。
  7. 前記第１ビット線及び前記第１ワード線に接続されたメモリセルと、前記第２ビット線及び前記第１ワード線に接続されたメモリセルに同じデータを書き込むとき、前記第１ビット線に前記第１電圧を印加し、前記第２ビット線に前記第２電圧を印加し、
    前記第１ビット線及び前記第２ワード線に接続されたメモリセルと、前記第２ビット線及び前記第２ワード線に接続されたメモリセルに同じデータを書き込むとき、前記第１及び第２ビット線に前記第１又は第２電圧を印加することを特徴とする請求項１乃至６のいずれかに記載の半導体記憶装置。
  8. 前記第１ビット線及び前記第１ワード線に接続されたメモリセルと、前記第２ビット線及び前記第１ワード線に接続されたメモリセルに同じデータを書き込むとき、前記第１ビット線に前記第１電圧を印加し、前記第２ビット線に前記第２電圧を印加し、
    前記第１ビット線及び前記第２ワード線に接続されたメモリセルと、前記第２ビット線及び前記第２ワード線に接続されたメモリセルに同じデータを書き込むとき、前記第１ビット線に第６電圧を印加し、前記第２ビット線に前記第２及び第６電圧と異なる第７電圧を印加することを特徴とする請求項１乃至６のいずれかに記載の半導体記憶装置。
  9. 複数の第１ビット線と複数の第２ビット線とは、２本ずつ交互に配置され、
    隣り合う２本の第２ビット線の一方に接続された第２半導体ピラーと、他方に接続された第２半導体ピラーとは、前記第１半導体ピラーを挟むように配置されることを特徴とする請求項１乃至８のいずれかに記載の半導体記憶装置。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180051901A (ko) * 2016-11-09 2018-05-17 에스케이하이닉스 주식회사 반도체 메모리 소자
JP2018514076A (ja) * 2015-03-24 2018-05-31 インテル・コーポレーション Ｎａｎｄメモリにおけるピラー配置
US10388386B2 (en) 2016-09-16 2019-08-20 Toshiba Memory Corporation Semiconductor device including control circuit writing data to memory cell
JP2020511790A (ja) * 2017-03-07 2020-04-16 長江存儲科技有限責任公司Ｙａｎｇｔｚｅ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ． 半導体構造および方法
WO2022264476A1 (ja) * 2021-06-16 2022-12-22 キオクシア株式会社 半導体記憶装置

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10096356B2 (en) * 2015-12-04 2018-10-09 Toshiba Memory Corporation Method of operation of non-volatile memory device
JP6595357B2 (ja) 2016-02-01 2019-10-23 東芝メモリ株式会社 メモリデバイス
JP2018085160A (ja) * 2016-11-25 2018-05-31 東芝メモリ株式会社 半導体装置およびその動作方法
KR102289598B1 (ko) 2017-06-26 2021-08-18 삼성전자주식회사 불휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템 그리고 그것의 프로그램 방법
KR102414511B1 (ko) 2017-08-02 2022-06-30 삼성전자주식회사 3차원 반도체 소자
JP6875236B2 (ja) * 2017-09-14 2021-05-19 キオクシア株式会社 半導体記憶装置
TWI638358B (zh) * 2017-10-25 2018-10-11 旺宏電子股份有限公司 記憶體裝置及其操作方法
US10636487B2 (en) * 2018-06-05 2020-04-28 Sandisk Technologies Llc Memory device with bit lines disconnected from NAND strings for fast programming
KR102518874B1 (ko) * 2018-09-20 2023-04-06 삼성전자주식회사 메모리 장치 및 그 리드 방법
US10964397B2 (en) 2018-11-13 2021-03-30 Samsung Electronics Co., Ltd. Vertical memory device having improved electrical characteristics and method of operating the same
KR102465965B1 (ko) 2018-11-13 2022-11-10 삼성전자주식회사 전기적 특성이 향상된 수직형 메모리 장치 및 이의 동작 방법
US11069703B2 (en) 2019-03-04 2021-07-20 Sandisk Technologies Llc Three-dimensional device with bonded structures including a support die and methods of making the same
US10714497B1 (en) * 2019-03-04 2020-07-14 Sandisk Technologies Llc Three-dimensional device with bonded structures including a support die and methods of making the same
US10985169B2 (en) 2019-03-04 2021-04-20 Sandisk Technologies Llc Three-dimensional device with bonded structures including a support die and methods of making the same
JP2020155499A (ja) 2019-03-18 2020-09-24 キオクシア株式会社 半導体記憶装置
JP2021034089A (ja) * 2019-08-28 2021-03-01 キオクシア株式会社 半導体記憶装置
CN114631145A (zh) * 2019-11-11 2022-06-14 株式会社半导体能源研究所 信息处理装置及信息处理装置的工作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010219409A (ja) * 2009-03-18 2010-09-30 Toshiba Corp 不揮発性半導体記憶装置
JP2013045478A (ja) * 2011-08-23 2013-03-04 Toshiba Corp 不揮発性半導体記憶装置
JP2013077362A (ja) * 2011-09-30 2013-04-25 Toshiba Corp 不揮発性半導体記憶装置
JP2014011192A (ja) * 2012-06-27 2014-01-20 Toshiba Corp 半導体記憶装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5259552B2 (ja) 2009-11-02 2013-08-07 株式会社東芝 不揮発性半導体記憶装置及びその駆動方法
JP2012204399A (ja) * 2011-03-23 2012-10-22 Toshiba Corp 抵抗変化メモリ
JP2014013634A (ja) 2012-07-03 2014-01-23 Toshiba Corp 不揮発性半導体記憶装置及びその動作方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010219409A (ja) * 2009-03-18 2010-09-30 Toshiba Corp 不揮発性半導体記憶装置
JP2013045478A (ja) * 2011-08-23 2013-03-04 Toshiba Corp 不揮発性半導体記憶装置
JP2013077362A (ja) * 2011-09-30 2013-04-25 Toshiba Corp 不揮発性半導体記憶装置
JP2014011192A (ja) * 2012-06-27 2014-01-20 Toshiba Corp 半導体記憶装置

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018514076A (ja) * 2015-03-24 2018-05-31 インテル・コーポレーション Ｎａｎｄメモリにおけるピラー配置
US10388386B2 (en) 2016-09-16 2019-08-20 Toshiba Memory Corporation Semiconductor device including control circuit writing data to memory cell
KR20180051901A (ko) * 2016-11-09 2018-05-17 에스케이하이닉스 주식회사 반도체 메모리 소자
KR102633025B1 (ko) * 2016-11-09 2024-02-05 에스케이하이닉스 주식회사 반도체 메모리 소자
JP2020511790A (ja) * 2017-03-07 2020-04-16 長江存儲科技有限責任公司Ｙａｎｇｔｚｅ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｃｏ．，Ｌｔｄ． 半導体構造および方法
JP2022010277A (ja) * 2017-03-07 2022-01-14 長江存儲科技有限責任公司 半導体構造および半導体構造の形成方法
JP7014814B2 (ja) 2017-03-07 2022-02-01 長江存儲科技有限責任公司 半導体構造および方法
KR20220017523A (ko) * 2017-03-07 2022-02-11 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스의 개구 레이아웃
KR102426647B1 (ko) 2017-03-07 2022-07-27 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스의 개구 레이아웃
US11574919B2 (en) 2017-03-07 2023-02-07 Yangtze Memory Technologies Co., Ltd. Openings layout of three-dimensional memory device
US11903195B2 (en) 2017-03-07 2024-02-13 Yangtze Memory Technologies Co., Ltd. Openings layout of three-dimensional memory device
WO2022264476A1 (ja) * 2021-06-16 2022-12-22 キオクシア株式会社 半導体記憶装置

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US20160267991A1 (en) 2016-09-15
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