KR20180051901A - 반도체 메모리 소자 - Google Patents

반도체 메모리 소자 Download PDF

Info

Publication number
KR20180051901A
KR20180051901A KR1020160148829A KR20160148829A KR20180051901A KR 20180051901 A KR20180051901 A KR 20180051901A KR 1020160148829 A KR1020160148829 A KR 1020160148829A KR 20160148829 A KR20160148829 A KR 20160148829A KR 20180051901 A KR20180051901 A KR 20180051901A
Authority
KR
South Korea
Prior art keywords
pads
films
channel
word line
film
Prior art date
Application number
KR1020160148829A
Other languages
English (en)
Other versions
KR102633025B1 (ko
Inventor
김영준
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020160148829A priority Critical patent/KR102633025B1/ko
Priority to US15/639,316 priority patent/US10483203B2/en
Priority to CN201710630560.9A priority patent/CN108074936B/zh
Publication of KR20180051901A publication Critical patent/KR20180051901A/ko
Application granted granted Critical
Publication of KR102633025B1 publication Critical patent/KR102633025B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H01L27/11582—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H01L27/11521—
    • H01L27/11556—
    • H01L27/11568—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 메모리 소자가 개시된다. 개시된 반도체 메모리 소자는, 기판으로부터 돌출된 채널막들; 상기 채널막들을 감싸며 상기 기판 상에 적층되고, 제1 방향을 따라 연장하는 도전막들; 및 상기 채널막들에 연결되어 상기 제1 방향을 따라 배열되는 패드들;을 포함하되, 상기 패드들 중 하나 이상은 상기 제1 방향으로 갈수록 폭이 증가한다.

Description

반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 소자에 관한 것으로, 보다 구체적으로는 동작 신뢰도를 향상시킬 수 있는 반도체 메모리 소자에 관한 것이다.
반도체 메모리 소자는 데이터를 저장할 수 있는 다수의 메모리 셀들을 포함한다.
반도체 메모리 소자의 고집적화를 위해 3차원으로 배열된 메모리 셀들을 포함하는 3차원 반도체 메모리 장치가 제안된 바 있다.
3차원 반도체 메모리 소자는 교대로 적층된 층간 절연막들 및 워드 라인들, 이들을 관통하는 채널홀 내부에 형성되는 채널막들을 포함하며, 채널막들을 따라 메모리 셀들이 적층된다. 채널막은 비트 라인과 소스막에 연결될 수 있다.
수직 적층 구조를 갖는 3차원 반도체 메모리 소자의 특성상 3차원 반도체 메모리 소자의 제조 과정에서 채널막과 비트 라인 사이에 미스얼라인이 발생할 수 있다.
이는 비트 라인 누설전류를 발생시키고, 반도체 메모리 소자의 동작 불량의 원인이 된다.
본 발명의 실시예는 동작 신뢰도를 향상시킬 수 있는 반도체 메모리 소자를 제공한다.
본 발명의 실시예에 따른 반도체 메모리 소자는, 기판으로부터 돌출된 채널막들; 상기 채널막들을 감싸며 상기 기판 상에 적층되고, 제1 방향을 따라 연장하는 도전막들; 및 상기 채널막들에 연결되어 상기 제1 방향을 따라 배열되는 패드들;을 포함하되, 상기 패드들 중 하나 이상은 상기 제1 방향으로 갈수록 폭이 증가할 수 있다.
또한, 본 발명의 실시예에 따른 반도체 메모리 소자는, 기판으로부터 돌출된 채널막들; 및 상기 채널막들 상에 배열되는 패드들;을 포함하되, 상기 패드들 중 하나 이상은, 중간에 위치하는 패드에서 일측 가장자리에 위치하는 패드 및 타측 가장자리에 위치하는 패드 중 적어도 하나로 갈수록 폭이 증가할 수 있다.
본 기술은 셀 플러그 벤딩 현상에 기인한 셀 플러그와 콘택 플러그간 미스얼라인 발생을 줄여 반도체 메모리 소자의 동작 신뢰도를 향상시킬 수 있다.
또한, 본 기술은 비트 라인 누설전류를 개선하고, EFR(Early Fail Rate) 페일을 개선할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 소자를 설명하기 위한 블록도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 소자를 설명하기 위하여 도 1의 A-A'선을 따라 절취한 단면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 소자를 더욱 상세하게 설명하기 위하여 도 1의 B-B'선을 따라 절취한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 소자를 더욱 상세하게 설명하기 위하여 도 1의 B-B'선을 따라 절취한 단면도이다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 패드들의 폭들을, 셀 플러그들의 벤딩 경향을 반영하지 않고 설계된 기존의 패드들의 폭와 비교하여 나타내는 도면들이다.
도 6a 내지 도 12b는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 도면들이다.
도 13은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 14는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 소자를 설명하기 위한 블록도이다.
도 1을 참조하면, 반도체 메모리 소자는 셀 어레이 영역(CAR), 워드 라인 콘택 영역(WCTR), 디코딩 회로 영역(DCR), 페이지 버퍼 영역(PBR)을 포함할 수 있다.
셀 어레이 영역(CAR)은 셀 어레이가 위치하는 영역으로, 데이터 저장을 위한 메모리 셀들이 형성된다. 일례로, 적어도 하나의 소스 선택 트랜지스터, 복수의 소스 사이드 메모리 셀들, 적어도 하나의 파이프 트랜지스터, 복수의 드레인 사이드 메모리 셀들 및 적어도 하나의 드레인 선택 트랜지스터가 직렬로 연결된 스트링들이 셀 어레이 영역(CAR)에 배열될 수 있다. 여기서, 스트링들 각각은 'U'자 형태로 형성될 수 있다. 다른 예로, 적어도 하나의 소스 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 드레인 선택 트랜지스터가 직렬로 연결된 스트링들이 셀 어레이 영역(CAR)에 배열될 수 있다. 여기서, 스트링들 각각은 기판(SUB)의 표면으로부터 돌출된 채널막을 따라 스트레이트 형태로 형성될 수 있다.
상기 셀 어레이 영역(CAR)에 워드 라인들, 선택 라인들 및 비트 라인들이 배치된다. 워드 라인들 및 비트 라인들은 상기 복수의 메모리 셀들에 전기적으로 연결된다.
상기 워드 라인 콘택 영역(WCTR)은 적층된 메모리 셀들을 각각 구동하기 위해 셀 어레이 영역(CAR)에 적층된 워드 라인들로부터 연장된 영역이며, 워드 라인 콘택 플러그들에 연결되는 영역이다. 도면에 도시되지는 않았으나, 반도체 메모리 소자는 셀 어레이 영역(CAR)에 형성된 선택 라인들로부터 연장된 선택 라인 콘택 영역을 더 포함할 수 있다.
예를 들어, 셀 어레이 영역(CAR)을 기준으로 시계 반대 방향으로 네 면(<1>~<4>)이 정의되는 경우, 마주하는 제1 면(<1>) 및 제3 면(<3>) 중 적어도 하나와 접하도록 워드 라인 콘택 영역(WCTR)이 정의될 수 있다. 일례로, 스트링이 'U'자 형태로 배열되는 경우, 도 1에 도시된 바와 같이, 제1 면(<1>) 및 제3 면(<3>)에 각각 워드 라인 콘택 영역(WCTR)이 정의될 수 있다. 다른 예로, 스트링이 스트레이트 형태로 배열되는 경우에는 제1 면(<1>) 또는 제3 면(<3>) 중 어느 하나에 워드 라인 콘택 영역(WCTR)이 정의될 수 있다.
상기 워드 라인 콘택 영역(WCTR)은 상기 셀 어레이 영역(CAR)과 상기 디코딩 회로 영역(DCR) 사이에 배치될 수 있으며, 워드 라인 콘택 영역(WCTR)에는 상기 워드 라인들과 상기 디코딩 회로 영역(DCR)의 구동 트랜지스터들을 전기적으로 연결하는 배선 구조체가 배치될 수 있다. 배선 구조체는 워드 라인 콘택 플러그들을 포함할 수 있다.
상기 워드 라인들은 상기 셀 어레이 영역(CAR)으로부터 상기 워드 라인 콘택 영역(WCTR)으로 연장될 수 있다. 적층된 워드 라인들과 워드 라인 콘택 플러그들 간의 전기적 연결에서의 용이함을 위해, 워드 라인들은 상기 워드 라인 콘택 영역(WCTR)에서 계단식 구조(stepwise structure)로 형성될 수 있다.
상기 디코딩 회로 영역(DCR)은 선택 라인들 및 워드 라인들을 통해 상기 셀 어레이 영역(CAR) 상에 형성된 메모리 스트링들에 연결되어 메모리 스트링들에 동작 전압들을 전달하기 위한 구동 트랜지스터들이 형성되는 영역이다. 예를 들어, 디코딩 회로 영역(DCR)은 로우 디코더를 포함할 수 있고, 로우 디코더는 선택 라인들 및 워드 라인들에 동작 전압을 인가할지 여부를 제어하는 패스 트랜지스터들을 포함할 수 있다.
상기 페이지 버퍼 영역(PBR)은 셀 어레이 영역(CAR)의 비트 라인들과 연결되어 셀 어레이 영역(CAR)과 데이터를 송수신하며, 전달받은 데이터를 임시로 저장한다. 페이지 버퍼 영역은 프리 차지 회로, 비트 라인 선택 트랜지스터, 센싱 회로 및 입출력 회로를 포함할 수 있다.
한편, 도면에는 도시되지 않았으나, 반도체 메모리 소자는 메모리 셀들의 구동 및 메모리 셀들에 저장된 데이터를 판독하는 주변 회로로서, 워드 라인 드라이버, 센스 앰프, 제어 회로 등을 포함할 수 있다.
이하, 도 2를 참조하여 본 발명의 일 실시예에 따른 반도체 메모리 소자의 수직 적층 구조에 대해 보다 상세히 살펴본다. 도 2에서는 설명의 편의를 위해, 파이프 게이트를 포함하는 메모리 소자의 구조를 중심으로 설명하기로 하나, 본 발명이 이에 한정되는 것은 아니다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 소자를 설명하기 위하여 도 1의 A-A'선을 따라 절취한 단면도이다.
도 2를 참조하면, 반도체 메모리 소자는 'U'자 형태로 구성된 다수의 스트링들(UCST)을 포함할 수 있다.
스트링(UCST) 각각은 제1 채널막(CH_1)과 제2 채널막(CH_2)을 포함할 수 있고, 제1 채널막(CH_1)과 제2 채널막(CH_2)은 하부에 형성된 파이프 채널막(CH_P)을 통해 서로 연결될 수 있다.
제1 채널막(CH_1)의 상부에는 패드(DP)가 형성되고, 패드(DP)의 상부에는 콘택 플러그(CTP)가 형성될 수 있다. 제1 채널막(CH_1)의 상단부가 패드(DP)의 하부와 접속되고, 패드(DP)의 상부는 콘택 플러그(CTP)의 하단부와 접속될 수 있다. 패드(DP)는 제1 채널막(CH_1)과 콘택 플러그(CP)의 폭보다 넓은 폭을 가질 수 있다. 콘택 플러그(CTP)의 상부에는 비트 라인(BL)이 형성되고, 콘택 플러그(CTP)의 상단부가 비트 라인(BL)의 하부와 접속될 수 있다.
제2 채널막(CH_2)의 상부에는 공통 소스 라인(SL)이 형성될 수 있다. 공통 소스 라인(SL)은 콘택 플러그 없이 제2 채널막에 연결될 수 있다.
도 2에 도시된 바와 같이, 비트 라인들(BL)은 기판(SUB)과 격리되어 기판 상부에 배치되는 도전 패턴들일 수 있고, 비트 라인들은 서로 격리되어 나란하게 배치될 수 있다. 예를 들어, 비트 라인들은 xyz 좌표계의 y방향을 따라 연장되고 x방향을 따라 나란하게 배치될 수 있다.
공통 소스 라인(SL)은 비트 라인 및 기판과 격리되어 비트 라인과 기판 사이에 배치되는 도전 패턴일 수 있고, 공통 소스 라인은 비트 라인들과 교차되는 방향을 따라 연장될 수 있다. 예를 들어, 공통 소스 라인은 x방향을 따라 연장되고 y방향을 따라 나란하게 배치될 수 있다.
스트링(UCST)은 파이프 트랜지스터(PTR), 파이프 트랜지스터 양단에 접속된 한 쌍의 메모리 셀 그룹(C1, C2), 메모리 셀 그룹 각각에 접속된 드레인 셀렉트 트랜지스터(DST), 및 소스 셀렉트 트랜지스터(SST)를 포함할 수 있다.
파이프 게이트(PG)는 제1 파이프 게이트(PG1) 및 제2 파이프 게이트(PG2)를 포함할 수 있고, 제1 파이프 게이트(PG1) 내부에 파이프 채널막(CH_P)이 형성될 수 있다.
파이프 채널막(CH_P)의 외벽면은 다층막(121)을 사이에 두고 파이프 게이트(PG)에 의해 둘러싸인다. 다층막(121)은 절연막들로 구성되며 전하 트랩막을 포함할 수 있다.
한 쌍의 메모리 셀 그룹(C1, C2)은 기판(SUB)과 비트 라인(BL) 사이 또는 기판(SUB)과 공통 소스 라인(SL) 사이에 적층된 다층의 메모리 셀들을 포함할 수 있고, 다층의 메모리 셀들(C1, C2)은 다층의 워드 라인들(WL) 및 채널막(CH_1, CH_2)을 포함할 수 있다.
채널막(CH_1, CH_2)은 기판(SUB) 상부로부터 비트 라인(BL)을 향하여 돌출될 수 있고, 다층의 메모리 셀들(C1, C2)은 채널막(CH_1, CH_2)을 따라 적층될 수 있다.
스트링(UCST)의 파이프 채널막(CH_P)에는 한 쌍의 채널막(CH_1, CH_2)이 연결된다. 이하, 설명의 편의를 위해 패드(DP)에 연결되는 채널막을 제1 채널막(CH_1)이라 하고, 공통 소스 라인(SL)에 연결되는 채널막을 제2 채널막(CH_2)으로 지칭한다.
제1 채널막(CH_1)을 따라 적층된 메모리 셀들(C1)의 워드 라인들(WL)과 제2 채널막(CH_2)을 따라 적층된 메모리 셀들(C2)의 워드 라인들(WL)은 제1 및 제2 채널막(CH_1, CH_2) 사이에 형성된 슬릿(SI)에 의해 분리된다.
워드 라인들(WL)은 비트 라인(BL)에 교차되는 방향을 따라 연장된다. 예를 들어, 다층의 워드 라인들(WL)은 x방향을 따라 연장되며, 슬릿(SI)은 워드 라인(WL)의 연장 방향을 따라 연장된다. 또한 워드 라인들(WL)은 다층막(121)을 사이에 두고 제1 또는 제2 채널막(CH_1 또는 CH_2)을 감싼다. 워드 라인들(WL)의 적층 개수는 적층하고자 하는 메모리 셀들의 개수에 따라 달라질 수 있다.
제1 및 제2 채널막(CH_1, CH_2) 각각은 속이 빈 튜브 형태로 형성될 수 있다. 이 경우, 관 형태의 제1 및 제2 채널막(CH_1, CH_2) 내부는 갭필 절연막(125)으로 채워질 수 있다. 그리고, 제1 및 제2 채널막(CH_1, CH_2)에 의해 정의되는 관 형태의 상부는 채널 저항을 감소하기 위해 도프트 폴리 실리콘막으로 채워질 수 있다. 다층막(121)은 전하 차단막/전하 트랩막/터널 절연막이 적층된 구조로 형성될 수 있다.
셀렉트 트랜지스터들(DST, SST)은 제1 채널막(CH_1)의 상부에 접속된 드레인 셀렉트 트랜지스터들(DST)과 제2 채널막(CH_2)의 상부에 접속된 소스 셀렉트 트랜지스터들(SST)을 포함할 수 있다.
드레인 셀렉트 트랜지스터들(DST)은 제1 채널막(CH_1) 및 드레인 셀렉트 라인들(DSL)을 포함할 수 있다. 드레인 셀렉트 라인들(DSL)은 비트 라인(BL)에 교차되는 방향을 따라 연장되는데, 예를 들어 x방향을 따라 연장될 수 있다. 그리고, 드레인 셀렉트 라인들(DSL)은 도프트 폴리 실리콘막을 둘러싸는 제1 채널막(CH_1)에 중첩되도록 배치될 수 있다.
소스 셀렉트 트랜지스터(SST)는 제2 채널막(CH_2) 및 소스 셀렉트 라인들(SSL)을 포함할 수 있다. 소스 셀렉트 라인들(SSL)은 비트 라인(BL)에 교차되는 방향을 따라 연장되는데, 예를 들어 x방향을 따라 연장될 수 있다. 그리고, 소스 셀렉트 라인(SSL)은 도프트 폴리 실리콘막을 둘러싸는 제2 채널막(CH_2)에 중첩되도록 배치될 수 있다.
제1 채널막(CH_1)의 상부에는 패드(DP), 콘택 플러그(CP) 및 비트 라인(BL)이 순서대로 적층될 수 있다.
패드(DP)는 반도체 소자 제조 공정시 발생할 수 있는 콘택 플러그(CP)와 제1 채널막(CH_1)간의 미스얼라인(misalign)을 보완하기 위해 형성된다. 이를 위해, 패드(DP)는 제1 채널막(CH_1)의 상단부나 콘택 플러그(CP)의 하단부 폭보다 넓은 폭을 갖도록 형성될 수 있다. 또한, 서로 다른 제1 채널막들(CH_1)이 전기적으로 서로 차단되어야 하므로, 패드(DP)는 제1 채널막들(CH_1) 각각의 상부에 섬 형상으로 형성될 수 있다.
제2 채널막(CH_2)의 상부에는 공통 소스 라인(SL)이 형성될 수 있다. 공통 소스 라인(SL)은 패드(DP)와 동일한 평면상에 형성될 수 있으며, 소스 전압이 제2 채널막(CH_2)에 공통으로 전달되어야 하므로 x방향을 따라 연장된 라인(line) 형태로 형성될 수 있다.
한편, 상기와 같은 구조를 갖는 반도체 메모리 소자는 그 제조 과정에서 유발되는 다양한 스트레스에 의해, 셀 플러그가 벤딩되는 현상을 수반할 수 있다. 이는 채널막과 콘택 플러그 사이에 미스얼라인을 더욱 악화시킨다. 이하, 도 3을 참조하여 보다 상세하게 살펴본다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리 소자를 더욱 상세하게 설명하기 위하여 도 1의 B-B'선을 따라 절취한 단면도이다. 도 1에 도시된 B-B'선은 도 2에 도시된 B-B'선과 동일하다.
도 3을 참조하면, 셀 어레이 영역(CAR)에는 기판(SUB)으로부터 절연막들(ILD) 및 도전막들(CL)을 관통하여 상부로 돌출하는 셀 플러그들(CP0 내지 CP8)이 형성된다. 셀 플러그들(CP0 내지 CP8) 각각은 상술한 채널막(CH_1, CH_2)과 이를 둘러싸는 다층막(121)을 포함할 수 있다. 채널막(CH_1, CH_2)이 관 형태로 형성되는 경우, 셀 플러그는 채널막 내부에 채워진 갭필 절연막(125)과 도프트 폴리 실리콘막도 포함할 수 있다.
도 3에서는 설명의 편의를 위해, 하나의 셀 어레이 영역(CAR)에서 x방향을 따라 배열되는 셀 플러그(CP)들의 개수가 총 9개인 것으로 가정하고, x방향을 따라 순서대로 CP0 내지 CP8로 표기하였다. 이에 맞추어, 셀 플러그들에 각각 접속하는 패드(DP)들의 개수도 총 9개로서, x방향을 따라 순서대로 DP0 내지 DP8으로 각각 표기하였고, 패드들에 각각 접속하는 콘택 플러그(CTP)들의 개수도 총 9개로서, x방향을 따라 순서대로 CTP0 내지 CTP8로 표기하였으며, 콘택 플러그들에 각각 접속하는 비트 라인(BL)들의 개수도 총 9개로서, x방향을 따라 순서대로 BL0 내지 BL8로 표기하였다. 본 발명이 이에 한정되는 것은 아니다.
또한, 도 3은 도 1의 B-B'선을 따라 절취한 단면도이므로, 하나의 비트 라인에는 하나의 콘택 플러그와 하나의 패드 및 하나의 셀 플러그만이 접속되는 것으로 도시되었으나, 하나의 비트 라인에 비트 라인의 연장 방향(즉, y방향)을 따라 일렬로 배열된 다수의 셀 플러그들이 접속될 수 있다. 또한, 하나의 비트 라인에 비트 라인의 연장 방향(즉, y방향)을 따라 일렬로 배열된 다수의 콘택 플러그들이 접속될 수 있다.
셀 플러그들(CP0 내지 CP8)은 반도체 메모리 소자의 제조 과정에서 유발되는 다양한 스트레스에 의해 벤딩될 수 있다.
예를 들어, 반도체 메모리 소자의 제조 공정은, 층간 절연막들(ILD) 및 희생막들의 적층 구조를 형성하는 단계, 적층 구조를 관통하는 셀 플러그들(CP0 내지 CP8)을 형성하는 단계, 적층 구조를 계단형으로 패터닝하는 단계, 계단형 적층 구조를 덮는 평탄화 절연막(IL)을 형성하는 단계, 적층 구조를 관통하는 슬릿(SI)을 형성하는 단계, 슬릿(SI)을 통해 희생막들을 제거하여 리세스(RC)를 형성하는 단계, 및 리세스(RC)를 도전막들(CL)로 채우는 단계를 포함할 수 있다.
상기에서 계단형 적층 구조를 덮는 평탄화 절연막(IL)과 계단형 적층 구조를 구성하는 층간 절연막들(ILD) 사이에 인장/압축력이 작용할 수 있다.
이로 인하여 셀 플러그들(CP0 내지 CP8)이 워드 라인 콘택 영역(WCTR) 쪽으로 벤딩될 수 있다. 상기 인장/압축력은 적층 구조를 구성하는 절연막들(ILD)의 적층수가 높을수록 커진다. 상기 인장/압축력은 워드 라인 콘택 영역(WCTR)에 가까울수록 커진다. 즉, 워드 라인 콘택 영역(WCTR)에 가까운 부분이 워드 라인 콘택 영역(WCTR)으로부터 먼 부분보다 상대적으로 더 큰 인장/압축력을 갖는다. 따라서, 셀 플러그들(CP0 내지 CP8)의 벤딩 현상은 도 3에 도시된 바와 같이, 워드 라인 콘택 영역(WCTR)에 가까운 셀 어레이 영역(CAR)의 양측 가장자리에서 주로 발생된다.
즉, 워드 라인 콘택 영역(WCTR)에 인접한 셀 어레이 영역(CAR)의 양측 가장자리에서 셀 플러그의 벤딩 현상이 가장 심하고, 셀 어레이 영역(CAR)의 중간에 가까울수록 벤딩 현상은 감소된다.
이러한 셀 플러그들(CP0 내지 CP8)의 벤딩 경향을 고려하여, 본 발명의 일 실시예에 따른 패드들(DP0 내지 DP8)은 계단형 적층 구조를 포함하는 워드 라인 콘택 영역(WCTR)에 가까워질수록 폭이 넓어지는 차등 폭 구조를 갖는다.
이에 따라, 셀 플러그들이 벤딩되더라도, 벤딩 현상을 고려하여 설계된 본 발명의 실시예에 따른 패드를 통해 콘택 플러그와 제1 채널막간의 미스얼라인을 효과적으로 보완한다.
한편, 상술한 셀 플러그 벤딩 뿐만 아니라 콘택 플러그의 벤딩에 의해서도 미스얼라인이 발생할 수 있다. 또한, 셀 플러그와 콘택 플러그가 동시에 벤딩됨에 의해서도 미스얼라인이 발생할 수 있다. 차등 폭 구조를 갖는 본 발명의 실시예에 따른 패드는 마진을 차등적으로 배분하여 다양한 원인에 의해 발생하는 미스 얼라인에 효과적으로 대응할 수 있다.
상술한 도 3에서는 'U'자형 스트링을 포함하는 경우를 중심으로 설명하였으나, 스트링이 스트레이트 타입으로 형성되는 경우에도 동일한 설명이 적용될 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 소자를 더욱 상세하게 설명하기 위하여 도 1의 B-B'선을 따라 절취한 단면도이다.
도 4를 참조하면, 상술한 바와 같이, 스트링(SCST)이 스트레이트 형태로 배열된 경우에는 셀 어레이 영역(CAR)의 제1 면(<1>) 또는 제3 면(<3>) 중 어느 하나에 워드 라인 콘택 영역(WCTR)이 정의될 수 있다. 본 발명에서는 설명의 편의를 위해, 셀 어레이 영역(CAR)의 제1 면(<1>)에 워드 라인 콘택 영역(WCTR)이 정의된 것으로 가정한다.
그리고, 채널막(CH)의 하단이 공통 소스 라인(SL)에 연결된다. 공통 소스 라인(SL)은 채널막(CH)의 바닥면에 접촉될 수 있다. 공통 소스 라인(SL)은 다양한 구조로 형성될 수 있다. 공통 소스 라인(SL)은 기판(SUB) 상에 형성된 도프트 폴리 실리콘막일 수 있다. 공통 소스 라인(SL)은 기판(SUB)에 불순물을 주입한 영역일 수 있다. 채널막(CH)은 공통 소스 라인(SL)의 상면에 접촉되고, 비트 라인(BL)을 향해 연장할 수 있다.
'U'자형 스트링(UCST)의 경우와 동일하게, 스트레이트형 스트링(SCST)을 포함하는 반도체 메모리 소자의 제조 공정도, 층간 절연막들(ILD) 및 희생막들의 적층 구조를 형성하는 단계, 적층 구조를 관통하는 셀 플러그들(CP0 내지 CP8)을 형성하는 단계, 적층 구조를 계단형으로 패터닝하는 단계, 계단형 적층 구조를 덮는 평탄화 절연막(IL)을 형성하는 단계, 적층 구조를 관통하는 슬릿(SI)을 형성하는 단계, 슬릿(SI)을 통해 희생막들을 제거하여 리세스(RC)를 형성하는 단계, 및 리세스(RC)를 도전막들(CL)로 채우는 단계를 포함할 수 있다. 따라서, 상술한 인장/압축력이 계단형 적층 구조를 덮는 평탄화 절연막(IL)과 계단형 적층 구조를 구성하는 층간 절연막들(ILD) 사이에 작용할 수 있다.
그래서, 셀 플러그들(CP0 내지 CP8)의 벤딩 현상은 도 4에 도시된 바와 같이, 워드 라인 콘택 영역(WCTR)에 가까워질수록 심해지는 경향을 갖는다. 반대로, 워드 라인 콘택 영역(WCTR)으로부터 멀어질수록 셀 플러그 벤딩 현상은 감소된다.
셀 플러그 벤딩 현상은 이와 같이 단방향으로도 발생할 수 있다. 즉, 셀 플러그 벤딩 현상은 도 3에 도시된 바와 같이 양방향으로 발생할 수도 있고, 도 4에 도시된 바와 같이 단방향으로 발생할 수도 있다.
본 발명의 일 실시예에 따른 패드들(DP0 내지 DP8)은 계단형 적층 구조를 포함하는 워드 라인 콘택 영역(WCTR)에 가까워질수록 폭이 넓어지는 차등 폭 구조를 가짐으로써, 콘택 플러그들과(CTP0 내지 CTP8)와 셀 플러그들(CP0 내지 CP8)간의 미스얼라인을 효과적으로 보완한다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 패드들(DP0 내지 DP8)의 폭들(W0 내지 W8)을, 셀 플러그들의 벤딩 경향을 반영하지 않고 설계된 기존의 패드들의 폭(Ws)와 비교하여 나타내는 도면이다.
상술한 바와 같이, 셀 플러그들의 벤딩 경향은 양방향 또는 단방향으로 발생할 수 있으므로, 도 5a에서 양방향 벤딩 경향을 갖는 경우를, 도 5b에서 단방향 벤딩 경향을 갖는 경우를 각각 도시하였다.
이때, 양방향 벤딩 현상은 주로 'U'자형 스트링에서 발생할 수 있으므로 도 5a는 'U'자형 스트링을 포함하는 경우를, 단방향 벤딩 현상은 주로 스트레이트형 스트링에서 발생할 수 있으므로 도 5b는 스트레이트형 스트링을 포함하는 경우를 각각 도시한 것으로 볼 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다.
본 발명에 따른 패드들은 실선으로, 기존의 패드들은 점선으로 각각 표시하였다.
먼저, 양방향 벤딩 경향을 갖는 경우의 도 5a를 참조하면, 셀 어레이 영역(CAR)의 중간에 위치하는 셀 플러그(CP4)는 상술한 압축/인장력의 영향을 거의 받지 않아 벤딩 현상이 발생하지 않는다. 상부에 위치하는 콘택 플러그(CTP4)와의 미스얼라인도 발생하지 않으므로, 이들 사이에 배치되는 패드(DP4)는 폭이 증가하지 않아도 무방하다. 즉, 셀 어레이 영역(CAR)의 중간에 위치하는 패드(DP4)의 폭(W4)은 기존의 패드의 폭(Ws)을 유지한다(W4=Ws).
셀 플러그(CP4)보다 워드 라인 콘택 영역(WCTR)에 가까이 배치되는 셀 플러그들(CP3 및 CP5)은 상술한 압축/인장력에 의해 벤딩 현상이 나타나기 시작한다. 각각 상부에 위치하는 콘택 플러그들(CTP3 및 CTP5)과 미스얼라인이 약간 발생하였고, 약간의 비트 라인 누설전류가 발생할 수 있다. 이에, 패드(DP4)보다 좌측 워드 라인 콘택 영역(WCTR)(즉, 셀 어레이 영역의 제1 면(<1>)에 접하는 워드 라인 콘택 영역)에 가까이 배치되는 패드(DP3)는 그 폭(W3)이 약간 증가함으로써(W3>W4), 셀 플러그(CP3)와 콘택 플러그(CPT3)간 안정적인 연결을 보장한다. 대칭적으로, 패드(DP4)보다 우측 워드 라인 콘택 영역(WCTR)(즉, 셀 어레이 영역의 제3 면(<3>)에 접하는 워드 라인 콘택 영역)에 가까이 배치되는 패드(DP5)도 그 폭(W5)이 약간 증가함으로써(W5>W4), 셀 플러그(CP5)와 콘택 플러그간(CTP5)간 안정적인 연결을 보장한다.
셀 플러그들(CP3 및 CP5)보다 워드 라인 콘택 영역(WCTR)에 가까이 배치되는 셀 플러그들(CP2 및 CP6)은 벤딩 현상이 셀 플러그들(CP3 및 CP5)과 비교하여 심하게 나타난다. 각각 상부에 위치하는 콘택 플러그들(CTP2 및 CTP6)과의 미스얼라인 수준도 이전 셀 플러그들(CP3 및 CP5)에 비해 크다. 아직 셀 플러그가 콘택 플러그를 벗어날 정도는 아니지만, 비트 라인 누설전류가 발생할 수 있다. 이에, 패드(DP3)보다 좌측 워드 라인 콘택 영역(WCTR)에 가까이 배치되는 패드(DP2)는 패드(DP3)보다 폭(W2)이 더욱 증가함으로써(W2>W3), 셀 플러그(CP2)와 콘택 플러그(CTP2)간 안정적인 연결을 보장한다. 대칭적으로, 패드(DP5)보다 우측 워드 라인 콘택 영역(WCTR)에 가까이 배치되는 패드(DP6)도 그 폭(W6)이 더욱 증가함으로써(W6>W5), 셀 플러그(CP6)와 콘택 플러그(CTP6)간 안정적인 연결을 보장한다.
계속하여, 셀 플러그들(CP2 및 CP6) 보다 워드 라인 콘택 영역(WCTR)에 가까이 배치되는 셀 플러그들(CP1 및 CP7)은 벤딩 현상이 셀 플러그들(CP2 및 CP6)과 비교하여 더욱 심하게 나타난다. 각각 상부에 위치하는 콘택 플러그들(CTP1 및 CTP7)를 거의 벗어날 정도의 미스얼라인이 발생한다. 비트 라인 누설전류가 발생하고, EFR 페일이 발생할 수 있다. 이에, 패드(DP2)보다 좌측 워드 라인 콘택 영역(WCTR)에 가까이 배치되는 패드(DP1)는 폭(W1)이 더욱 증가하여(W1>W2), 셀 플러그(CP1)와 콘택 플러그(CTP1)가 서로 안정적으로 연결될 수 있도록 한다. 대칭적으로, 패드(DP6)보다 우측 워드 라인 콘택 영역(WCTR)에 가까이 배치되는 패드(DP7)도 폭(W7)이 더욱 증가함으로써(W7>W6), 셀 플러그(CP7)와 콘택 플러그(CTP7)가 서로 안정적으로 연결될 수 있도록 한다.
워드 라인 콘택 영역(WCTR)에 가장 가까이 배치되는 셀 플러그들(CP0 및 CP8)은 가장 심한 벤딩 현상을 수반한다. 각각 상부에 위치하는 콘택 플러그들(CTP0 및 CTP8)을 완전히 벗어난다. 차등 폭 구조를 갖지 않는 기존의 패드만으로는 더 이상 셀 플러그와 콘택 플러그를 연결할 수 없다. 비트 라인 누설전류가 발생하고, EFR 페일이 열화된다. 이에, 패드(DP1)보다 좌측 워드 라인 콘택 영역(WCTR)에 가까이 배치되는 패드(DP0)는 폭(W0)이 더욱 증가함으로써(W0>W1), 셀 플러그(CP0)와 콘택 플러그(CTP0)간 안정적 연결이 유지되도록 한다. 셀 플러그(CP0)와 콘택 플러그(CTP0)간 미스얼라인이 보완된다. 대칭적으로, 패드(DP7)보다 우측 워드 라인 콘택 영역(WCTR)에 가까이 배치되는 패드(DP8)도 폭(W8)이 더욱 증가함으로써(W8>W7), 셀 플러그(CP8)와 콘택 플러그(CTP8)간 안정적 연결을 유지한다.
이와 같이, 패드들(DP0 내지 DP8)은 계단식 구조가 형성된 워드 라인 콘택 영역(WCTR)에 가까워질수록 그 폭들(W0 내지 W8)이 증가하는 차등 폭 구조를 가짐으로써, 셀 플러그와 콘택 플러그간 미스얼라인을 효과적으로 보완한다. 이때, 폭들(W0 내지 W8)은 셀 플러그들의 벤딩 경향을 고려하여 셀 어레이 영역(CAR)에서 워드 라인 콘택 영역(WCTR) 쪽으로만(즉, x방향으로만) 차등 폭 구조를 가지면 충분하다.
다음으로, 단방향 벤딩 경향을 갖는 경우의 도 5b를 참조한다. 워드 라인 콘택 영역(WCTR)이 셀 어레이 영역(CAR)의 일측, 즉, 제1 면(<1>)에만 위치하므로, 셀 플러그들(CP0 내지 CP8)의 상술한 벤딩 경향도 셀 어레이 영역(CAR)의 일측으로만 나타난다. 워드 라인 콘택 영역(WCTR)에 가장 가까이 배치되는 셀 플러그(CP0)의 벤딩 현상이 가장 심하고, 우측으로 갈수록 약해진다. 셀 플러그(CP0)과 상부의 콘택 플러그(CTP0)를 연결하기 위하여 패드(DP0)는 그 폭(W0)이 가장 크게 증가한다. 그리고, 워드 라인 콘택 영역(WCTR)으로부터 멀어질수록 패드들의 증가폭이 줄어들어(W0>W1>W2>W3>W4), 셀 어레이 영역의 중간에 위치하는 패드(DP4)부터는 폭의 변화가 없다. 즉, 패드들(DP4 내지 DP8)은 기존의 패드의 폭(Ws)을 유지할 수 있다(W4=Ws, W5=Ws, W6=Ws, W7=Ws, W8=Ws). 이와 같이, 본 발명의 실시예에 따른 패드들은 셀 플러그들의 벤딩 경향을 고려하여 워드 라인 콘택 영역에 가까워질수록 폭이 증가하는 차등 폭 구조를 가짐으로써, 셀 플러그와 콘택 플러그간 미스얼라인을 효과적으로 보완한다.
이하, 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법을 설명하기로 한다. 이하에서는 설명의 편의를 위해, 파이프 게이트를 포함하는 메모리 소자를 중심으로 제조 방법을 설명하기로 하나, 본 발명이 이에 한정되는 아니며, 파이프 게이트가 없는 메모리 소자 등, 플러그 벤딩 현상이 발생할 수 있는 다양한 구조의 메모리 소자에 본 발명의 일 실시예에 따른 차등 폭 구조의 패드 형성을 위한 제조 방법이 적용될 수 있다.
도 6a 내지 도 12b는 본 발명의 일 실시예에 따른 반도체 메모리 소자 제조방법을 설명하기 위한 도면이다.
도 6a 내지 도 12b 중 a로 표기된 도면들(도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a 및 도 12a)은 각각 도 1의 A-A' 방향으로 절취한 단면도들이고, b로 표기된 도면들(도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b 및 도 12b)은 도 1의 B-B' 방향(또는 도 2에 도시된 단면도를 B-B' 방향)으로 절취한 단면도들이다. B-B' 방향을 a로 표기된 도면들에도 각각 표시하였다.
먼저, 도 6a 및 도 6b를 참조하면, 기판(101) 상에 제1 층간 절연막(103)을 형성할 수 있다.
이후, 제1 층간 절연막(103) 상에 내부에 희생층이 매립된 파이프 게이트(PG)를 형성할 수 있다. 파이프 게이트(PG)는 제1 파이프 게이트(PG1)용 제1 도전막(105) 및 제2 파이프 게이트(PG2)용 제2 도전막(109)을 포함할 수 있다. 제1 도전막(105)은 제1 층간 절연막(103) 상부에 형성되고, 제1 도전막(105) 형성 후, 제1 도전막(105)의 일부를 식각하여 제1 도전막(105) 내부에 다수의 트렌치들(T)을 형성하며, 이후, 트렌치(T) 내부를 희생층으로 채울 수 있다. 이어서, 희생층이 형성된 전체 구조 상부에 제2 도전막(109)을 형성할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 파이프 게이트는 다양한 방식으로 형성될 수 있다.
상술한 바와 같은 파이프 게이트(PG) 상부에 다층의 제2 층간 절연막들(111) 및 다층의 희생막들(113)을 교대로 적층하여 제1 적층 구조(ML1)를 형성할 수 있다.
다층의 희생막들(113)은 셀 게이트인 워드라인을 형성하기 위한 것이며, 이 중 일부는 더미 워드라인을 형성하기 위한 것일 수 있다. 다층의 희생막들은 드레인 셀렉트 라인들 또는 소스 셀렉트 라인들을 형성하기 위한 것일 수도 있다. 그리고, 제1 적층 구조(ML1)의 최상층에 제3 층간 절연막(115)이 적층될 수 있다. 다층의 희생막들(113)의 적층 수는 형성하고자 하는 메모리 셀들의 적층 수에 따라 다양하게 설계될 수 있다.
또한, 도 6b에 도시된 바와 같이, 워드 라인 콘택 영역(WCTR)에서 제3 층간 절연막(115)과, 교대로 적층된 제2 층간 절연막들(111) 및 희생막들(113)을 식각하여 계단 구조를 형성할 수 있다.
이후, 계단 구조를 덮는 제4 층간 절연막(117)을 형성할 수 있다.
이어서, 상기 제1 적층 구조(ML1) 및 제2 도전막(109)을 식각 공정으로 제거하여 트렌치(T) 내의 희생층의 양단부를 노출시키는 수직홀들(H1, H2)을 형성할 수 있다. 설명의 편의를 위해, 이들 중 하나를 제1 수직홀(H1), 나머지 하나를 제2 수직홀(H2)로 지칭한다. 예를 들어 제2 수직홀들(H2)이 제1 수직홀들(H1)의 사이에 형성되도록 제1 및 제2 수직홀들(H1, H2)을 형성할 수 있다.
이어서, 희생층을 선택적으로 제거하여 트렌치(T)를 개구시킨다.
다음으로, 도 7a 및 도 7b를 참조하면, 트렌치(T)와 제1 및 제2 수직홀들(H1, H2)의 내부 표면을 따라 다층막(121)을 형성할 수 있다. 다층막(121)은 전하 차단막/전하 트랩막/터널 절연막의 적층 구조로 형성할 수 있다.
이후, 다층막(121)의 표면을 따라 채널막(123)을 형성할 수 있다. 채널막(123) 중에서, 제1 수직홀(H1)의 내측면을 따라 형성된 채널막을 제1 수직 채널막(CH_1)이라 하고, 제2 수직홀(H2)의 내측면을 따라 형성된 채널막을 제2 수직 채널막(CH_2)이라 하며, 트렌치(T)의 내부 표면을 따라 형성된 채널막을 파이프 채널막(CH_P)이라 지칭한다.
또한, 채널막(123)이 도포된 트렌치(T)와 제1 및 제2 수직홀(H1, H2)의 내부를 갭필 절연막(125)으로 채울 수 있다.
다음으로, 도 8a 및 도 8b를 참조하면, 제1 및 제2 수직홀들(H1, H2) 사이의 제1 적층 구조(ML1) 일부를 식각하여 제1 적층 구조(ML1)를 수직으로 관통하는 슬릿(SI)을 형성할 수 있다.
슬릿(SI)은 제2 도전막(109)이 노출되도록 형성될 수 있고, x방향 및 y방향을 따라 다양한 형상으로 형성될 수 있다. 이로써, 제1 적층 구조(ML1)의 희생막들(113)이 제1 수직홀(H1)을 감싸는 워드라인들과 드레인 셀렉트 라인들, 그리고, 제2 수직홀(H2)을 감싸는 워드라인들과 소스 셀렉트 라인들로 분리될 수 있다.
이어서, 슬릿(SI) 내부로 노출되어 있는 희생막들(113)을 제거한다. 습식 식각 공정을 수행하여 제거될 수 있다. 희생막들(113)이 제거되면, 제2 층간 절연막들(111) 사이에는 리세스(RC)가 형성될 수 있다.
셀 어레이 영역(CAR)과 워드 라인 콘택 영역(WCTR)에 걸쳐 제2 층간 절연막들(111) 사이에 리세스(RC)가 형성됨에 따라, 앞서 도 3 및 도 4에서 설명한 바와 같이, 계단형 적층 구조를 덮는 제4 층간 절연막(117)과 계단형 적층 구조를 구성하는 제2 층간 절연막들(111) 사이에 인장/압축력이 작용할 수 있다.
인장/압축력은 적층 구조를 구성하는 제2 층간 절연막들(111)의 적층수가 높을수록 커질 수 있다. 따라서, 도 8a 및 도 8b에 도시된 바와 같이, 채널막(CH_1)들은 외측으로 벤딩될 수 있다. 채널막들의 벤딩 현상은 워드 라인 콘택 영역(WCTR)에 가까울수록 심해질 수 있다.
이러한 채널막(CH_1)들의 벤딩 경향을 고려하여, 이들의 상부에 형성되는 후술할 패드들(DP0 내지 DP8)은 차등 폭 구조를 갖도록 형성시킨다.
계속하여, 도 9a 및 도 9b를 참조하면, 리세스(RC) 내부를 제3 도전막들(130)로 채울 수 있다. 이로써, 제2 층간 절연막들(111)과 제3 도전막들(130)이 교대로 적층된 제2 적층 구조(ML2)가 형성된다. 이때, 제3 도전막들(130)은 워드 라인 콘택 영역(WCTR)에도 동시에 형성되어 계단형 적층 구조가 형성된다.
이어서, 제3 도전막들(130) 중 슬릿(SI) 내에 형성된 제3 도전막을 제거하고, 슬릿(SI) 내부를 갭필 절연막(129)으로 채울 수 있다.
이후, 계단형 적층 구조를 포함한 전체구조 상에 제5 층간 절연막(131)을 형성할 수 있다. 제5 층간 절연막(131)의 높이에 따라 후속 형성할 패드와 공통 소스 라인의 두께가 결정되므로, 이를 고려하여 제5 층간 절연막(131)을 형성할 수 있다.
계속하여, 도 10a 및 도 10b를 참조하면, 제5 층간 절연막(131)의 일부를 제거하여 제1 수직 채널막들(CH_1) 및 제3 층간 절연막(115)의 일부를 노출하는 드레인 트렌치들(TI)과 제2 수직 채널막들(CH_2) 및 제3 층간 절연막(115)의 일부를 노출하는 소스 트렌치(TL)를 형성한다.
드레인 트렌치(TI)는 제1 수직 채널막(CH_1)이 형성된 영역을 노출하는 섬 형상으로 형성되며, 소스 트렌치(TL)는 제2 수직 채널막(CH_2)이 형성된 영역을 노출하는 라인 형태로 형성된다.
구체적으로, 드레인 트렌치(TI)는 도 1의 x방향을 따라 나란하게 형성된다. x방향을 따라 나란하게 형성된 드레인 트렌치(TI)들이 도 10b에서 순서대로 TI0 내지 TI8로 도시된다. 소스 트렌치(TL)는 도 1의 x방향을 따라 연장되도록 형성된다.
드레인 트렌치(TI)의 y방향으로의 폭(Wp)은 후속 형성할 콘택 플러그와의 미스얼라인 방지를 위해, 제1 수직 채널막(CH_1)의 폭보다 넓게 형성될 수 있다. 한편, 드레인 트렌치(TI)의 x방향으로의 폭은 차등 폭 구조를 갖도록 형성될 수 있다. 즉, x방향을 따라 나란하게 형성되는 드레인 트렌치들(TI0 내지 TI8)은 워드 라인 콘택 영역(WCTR)에 가까워질수록 폭들(W0 내지 W8)이 증가하도록 형성된다.
도 11a 및 도 11b를 참조하면, 드레인 트렌치(TI) 및 소스 트렌치(TL)의 내부를 도전물질(133)로 채워, 패드(DP) 및 공통 소스 라인(SL)을 형성한다. 구체적으로, 드레인 트렌치(TI)에 채워진 도전물질(133)은 패드(DP)가 되고, 소스 트렌치(TL)에 채워진 도전물질(133)은 공통 소스 라인(SL)이 된다. 구체적으로, 패드(DP)는 도 1의 x방향을 따라 나란하게 형성된다. x방향을 따라 나란하게 형성된 패드(DP)들이 도 11b에서 순서대로 DP0 내지 DP8로 도시된다. 공통 소스 라인(SL)은 도 1의 x방향을 따라 연장되도록 형성된다.
도면에 도시되지는 않았으나, 워드 라인 콘택 영역(WCTR)에서 계단형 적층 구조의 제3 도전막들(130) 각각과 제2 도전막(109)의 일부를 노출하는 다수의 콘택홀들(미도시)이 형성된 경우, 콘택홀들(미도시)의 내부에 채워진 도전물질(133)은 워드 라인 콘택 플러그(미도시)가 될 수 있다.
패드(DP)와 공통 소스 라인(SL)은 드레인 트렌치(TI)와 소스 트렌치(TL)에 도전물질(133)을 채워 형성되므로, 다마신 방식으로 형성된다. 본 실시예에서는, 패드(DP)와 공통 소스 라인(SL)을 싱글 다마신 방법으로 형성하였으나, 듀얼다마신 방법으로 형성할 수도 있다. 도전물질(133)은 폴리 실리콘막, 금속막 또는 폴리실리콘막과 금속막의 적층막으로 형성할 수 있다.
도 12a 및 도 12b를 참조하면, 패드(DP)와 공통 소스 라인(SL)이 형성된 전체구조 상에 제6 층간 절연막(135)을 형성한다. 제6 층간 절연막(135)은 실리콘 산화막으로 형성할 수 있다.
이어서, 제6 층간 절연막(135)의 일부를 식각하여 각각의 패드(DP)를 노출하는 제3 수직홀(H3)을 형성한다. 제3 수직홀(H3)의 폭은 후속 형성될 콘택 플러그와 패드간 미스얼라인 방지를 위해, 패드(DP)의 폭보다 좁게 형성할 수 있다.
이후, 제3 수직홀(H3)의 내부에 도전물질을 채워 콘택 플러그(CTP)를 형성한다. 콘택 플러그(CTP)는 도 1의 x방향을 따라 나란하게 형성된다. x방향을 따라 나란하게 형성된 콘택 플러그(CTP)들이 도 12b에서 순서대로 CTP0 내지 CTP8로 도시된다. 도전물질은 폴리실리콘막 또는 금속막으로 형성할 수 있다. 이어서, 콘택 플러그(CP)가 형성된 전체구조 상에 도전막을 형성하여 비트 라인(BL)을 형성한다. 비트 라인(BL)은 도 1의 y방향을 따라 연장되도록 형성된다. 또한, 비트 라인(BL)은 도 1의 x방향을 따라 나란하게 형성된다. x방향을 따라 나란하게 형성된 비트 라인(BL)들이 도 12b에서 순서대로 BL0 내지 BL8로 도시된다.
상술한 제조공정은 'U'자형 스트링을 포함하는 반도체 메모리 소자인 경우를 중심으로 설명하였으나, 스트레이트형 스트링을 포함하는 반도체 메모리 소자인 경우에도 도 6a 내지 도 12b에서 상술한 일부의 공정들을 이용하여 형성될 수 있다.
도 13은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 13을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 도 1 내지 도 5b에서 상술한 구조를 포함할 수 있다. 예를 들어, 메모리 소자(1120)는 계단형 적층 구조를 포함하는 워드 라인 콘택 영역에 가까워질수록 폭이 넓어지는 차등 폭 구조를 갖는 패드를 포함할 수 있다. 또한, 메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), ECC(Error Correction Code)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 14는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 14를 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 13을 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
CAR : 셀 어레이 영역 DCR : 디코딩 회로 영역
WCTR : 워드 라인 콘택 영역 PBR : 페이지 버퍼 영역
SUB : 기판 CH_1, CH_2, CH : 채널막
DP : 패드 CTP : 콘택 플러그
BL : 비트 라인 SL : 공통 소스 라인
ILD, IL : 절연막 CL : 도전막
CP : 셀 플러그 SI : 슬릿

Claims (20)

  1. 기판으로부터 돌출된 채널막들;
    상기 채널막들을 감싸며 상기 기판 상에 적층되고, 제1 방향을 따라 연장하는 도전막들; 및
    상기 채널막들에 연결되어 상기 제1 방향을 따라 배열되는 패드들;을 포함하되,
    상기 패드들 중 하나 이상은 상기 제1 방향으로 갈수록 폭이 증가하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 도전막들은 상기 제1 방향을 따라 연장되어 계단식 구조를 형성하는 반도체 메모리 소자.
  3. 제2항에 있어서,
    상기 하나 이상의 패드들은 상기 계단식 구조에 가까워질수록 폭이 증가하는 반도체 메모리 소자.
  4. 제1항에 있어서,
    상기 하나 이상의 패드들의 상기 제1 방향으로의 폭들이 상기 제1 방향으로 갈수록 증가하는 반도체 메모리 소자.
  5. 제1항에 있어서,
    상기 하나 이상의 패드들의 상기 제1 방향에 교차하는 제2 방향으로의 폭들은 서로 동일한 반도체 메모리 소자.
  6. 제1항에 있어서,
    상기 채널막들의 상단부들이 상기 패드들의 하부에 접속되는 반도체 메모리 소자.
  7. 제6항에 있어서,
    상기 하나 이상의 패드들의 상기 제1 방향으로의 폭들 및 상기 제1 방향에 교차하는 제2 방향으로의 폭들은 상기 채널막들의 상단부들의 폭들보다 넓은 반도체 메모리 소자.
  8. 제1항에 있어서,
    상기 패드들에 연결되어 상기 제1 방향을 따라 배열되는 콘택 플러그들;을 더 포함하는 반도체 메모리 소자.
  9. 제8항에 있어서,
    상기 콘택 플러그들의 하단부들이 상기 패드들의 상부에 접속되는 반도체 메모리 소자.
  10. 제9항에 있어서,
    상기 하나 이상의 패드들의 상기 제1 방향으로의 폭들 및 상기 제1 방향에 교차하는 제2 방향으로의 폭들은 상기 콘택 플러그들의 하단부들의 폭들보다 넓은 반도체 메모리 소자.
  11. 제1항에 있어서,
    상기 패드들과 동일한 층에 배치되는 소스 라인;을 더 포함하는 반도체 메모리 소자.
  12. 제2항에 있어서,
    상기 채널막들을 감싸며 상기 기판 상에 상기 도전막들과 교대로 적층되고, 상기 제1 방향을 따라 연장되어 상기 계단식 구조를 형성하는 층간 절연막들; 및
    상기 계단식 구조를 덮는 평탄화 절연막;을 더 포함하는 반도체 메모리 소자.
  13. 제1항에 있어서,
    상기 채널막들과 상기 도전막들 사이에 배치되어 상기 채널막들을 감싸는 다층막들;을 더 포함하는 반도체 메모리 소자.
  14. 제2항에 있어서,
    상기 채널막들은 셀 어레이 영역에 형성되고,
    상기 계단식 구조는 상기 셀 어레이 영역의 일측에 접하는 워드 라인 콘택 영역에 형성되며,
    상기 하나 이상의 패드들은 상기 워드 라인 콘택 영역에 가까울수록 폭이 증가하는 반도체 메모리 소자.
  15. 제8항에 있어서,
    상기 콘택 플러그들에 연결되어 상기 제1 방향을 따라 배열되는 비트 라인들;을 더 포함하는 반도체 메모리 소자.
  16. 제15항에 있어서,
    상기 콘택 플러그들의 상단부들이 상기 비트 라인들의 하부에 접속되는 반도체 메모리 소자.
  17. 제15항에 있어서,
    상기 비트 라인들은 상기 제1 방향에 교차하는 제2 방향을 따라 연장된 반도체 메모리 소자.
  18. 기판으로부터 돌출된 채널막들; 및
    상기 채널막들 상에 배열되는 패드들;을 포함하되,
    상기 패드들 중 하나 이상은, 중간에 위치하는 패드에서 일측 가장자리에 위치하는 패드 및 타측 가장자리에 위치하는 패드 중 적어도 하나로 갈수록 폭이 증가하는 반도체 메모리 소자.
  19. 제18항에 있어서,
    상기 하나 이상의 패드들은, 상기 중간에 위치하는 패드에서 상기 일측 가장자리에 위치하는 패드 및 상기 타측 가장자리에 위치하는 패드 중 적어도 하나로 갈수록, 워드 라인 콘택 영역에 가까워지는 반도체 메모리 소자.
  20. 제19항에 있어서,
    상기 채널막들은 셀 어레이 영역에 형성되고,
    상기 워드 라인 콘택 영역은 상기 셀 어레이 영역의 적어도 일측에 접하는 반도체 메모리 소자.
KR1020160148829A 2016-11-09 2016-11-09 반도체 메모리 소자 KR102633025B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020160148829A KR102633025B1 (ko) 2016-11-09 2016-11-09 반도체 메모리 소자
US15/639,316 US10483203B2 (en) 2016-11-09 2017-06-30 Semiconductor memory device having pads of varying widths
CN201710630560.9A CN108074936B (zh) 2016-11-09 2017-07-28 半导体存储器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160148829A KR102633025B1 (ko) 2016-11-09 2016-11-09 반도체 메모리 소자

Publications (2)

Publication Number Publication Date
KR20180051901A true KR20180051901A (ko) 2018-05-17
KR102633025B1 KR102633025B1 (ko) 2024-02-05

Family

ID=62064700

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160148829A KR102633025B1 (ko) 2016-11-09 2016-11-09 반도체 메모리 소자

Country Status (3)

Country Link
US (1) US10483203B2 (ko)
KR (1) KR102633025B1 (ko)
CN (1) CN108074936B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10734401B1 (en) 2019-07-16 2020-08-04 SK Hynix Inc. Semiconductor memory device
US11621272B2 (en) 2019-07-16 2023-04-04 SK Hynix Inc. Semiconductor memory device

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200114285A (ko) * 2019-03-28 2020-10-07 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20210023220A (ko) * 2019-08-22 2021-03-04 에스케이하이닉스 주식회사 반도체 메모리 장치
US11563027B2 (en) 2020-09-09 2023-01-24 Micron Technology, Inc. Microelectronic devices with tiered decks of differing pillar density and related methods and systems

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120026881A (ko) * 2010-09-10 2012-03-20 삼성전자주식회사 3차원 반도체 기억 소자
KR20150026054A (ko) * 2013-08-30 2015-03-11 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP2016100596A (ja) * 2014-11-19 2016-05-30 マクロニクス インターナショナル カンパニー リミテッド 垂直３ｄメモリデバイス、並びにその製造方法
JP2016170836A (ja) * 2015-03-12 2016-09-23 株式会社東芝 半導体記憶装置
KR20160118113A (ko) * 2015-03-31 2016-10-11 삼성전자주식회사 반도체 메모리 장치
US20160358933A1 (en) * 2015-06-08 2016-12-08 Sandisk Technologies Inc. Method of making a three-dimensional memory device having a heterostructure quantum well channel

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5305980B2 (ja) * 2009-02-25 2013-10-02 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
KR20130045622A (ko) * 2011-10-26 2013-05-06 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR20130095499A (ko) * 2012-02-20 2013-08-28 에스케이하이닉스 주식회사 비휘발성 메모리 장치, 그 동작 방법 및 그 제조 방법
US8993429B2 (en) * 2013-03-12 2015-03-31 Macronix International Co., Ltd. Interlayer conductor structure and method
KR102128469B1 (ko) * 2013-11-08 2020-06-30 삼성전자주식회사 반도체 장치
KR20150100325A (ko) 2014-02-25 2015-09-02 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR20150134934A (ko) 2014-05-23 2015-12-02 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 장치와, 이를 포함하는 반도체 시스템과, 그 제조방법
KR20160028742A (ko) 2014-09-04 2016-03-14 에스케이하이닉스 주식회사 반도체 메모리 소자 및 그 제조방법
US10186519B2 (en) * 2015-03-31 2019-01-22 Samsung Electronics Co., Ltd. Semiconductor memory devices
KR102449571B1 (ko) * 2015-08-07 2022-10-04 삼성전자주식회사 반도체 장치
KR102636463B1 (ko) * 2016-10-05 2024-02-14 삼성전자주식회사 반도체 메모리 장치

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120026881A (ko) * 2010-09-10 2012-03-20 삼성전자주식회사 3차원 반도체 기억 소자
KR20150026054A (ko) * 2013-08-30 2015-03-11 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP2016100596A (ja) * 2014-11-19 2016-05-30 マクロニクス インターナショナル カンパニー リミテッド 垂直３ｄメモリデバイス、並びにその製造方法
JP2016170836A (ja) * 2015-03-12 2016-09-23 株式会社東芝 半導体記憶装置
KR20160118113A (ko) * 2015-03-31 2016-10-11 삼성전자주식회사 반도체 메모리 장치
US20160358933A1 (en) * 2015-06-08 2016-12-08 Sandisk Technologies Inc. Method of making a three-dimensional memory device having a heterostructure quantum well channel

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10734401B1 (en) 2019-07-16 2020-08-04 SK Hynix Inc. Semiconductor memory device
US11621272B2 (en) 2019-07-16 2023-04-04 SK Hynix Inc. Semiconductor memory device

Also Published As

Publication number Publication date
US20180130737A1 (en) 2018-05-10
US10483203B2 (en) 2019-11-19
KR102633025B1 (ko) 2024-02-05
CN108074936B (zh) 2021-11-02
CN108074936A (zh) 2018-05-25

Similar Documents

Publication Publication Date Title
KR102610403B1 (ko) 3차원 구조의 반도체 메모리 장치 및 그 제조방법
KR102633031B1 (ko) 반도체 메모리 소자
US11563030B2 (en) Semiconductor memory device and manufacturing method thereof
KR102633025B1 (ko) 반도체 메모리 소자
KR20170119915A (ko) 메모리 장치의 제조 방법
KR20200007212A (ko) 반도체 메모리 장치 및 그 형성방법
CN112234068B (zh) 半导体存储器装置及其制造方法
CN110767657A (zh) 半导体装置及半导体装置的制造方法
CN112447740B (zh) 具有三维结构的半导体存储器装置及其制造方法
US9543230B2 (en) Semiconductor device and method of manufacturing the same
TWI764222B (zh) 半導體記憶裝置
KR20200032580A (ko) 반도체 장치 및 그 제조방법
KR20210145417A (ko) 3차원 메모리 장치 및 그 제조방법
KR20170038513A (ko) 반도체 장치
KR20160138883A (ko) 반도체 장치 및 그 제조방법
CN111211132A (zh) 半导体装置及其制造方法
US9831263B2 (en) Semiconductor device including three dimensional memory string
CN112928098A (zh) 半导体存储器装置以及该半导体存储器装置的制造方法
CN112310108A (zh) 具有三维结构的半导体存储器装置及其制造方法
CN112310087A (zh) 半导体存储器装置
US20210408041A1 (en) Semiconductor memory device and manufacturing method thereof
KR20200060156A (ko) 반도체 장치의 제조방법
CN112185979B (zh) 半导体存储器装置
KR20170127783A (ko) 반도체 장치
KR102678190B1 (ko) 반도체 메모리 장치 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant