CN112928098A - 半导体存储器装置以及该半导体存储器装置的制造方法 - Google Patents

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Abstract

本文提供了一种半导体存储器装置以及该半导体存储器装置的制造方法。该半导体存储器装置包括：接触图案，其包括垂直接触部以及在与垂直接触部交叉的方向上从垂直接触部延伸的侧壁接触部；下导电图案，其具有垂直接触部插入其中的孔；以及上导电图案，其与下导电图案的一部分交叠。上导电图案包括与侧壁接触部接触的第一侧部以及面向垂直接触部并与垂直接触部间隔开的第二侧部。

Description

半导体存储器装置以及该半导体存储器装置的制造方法
技术领域
本公开的各种实施方式总体上涉及半导体存储器装置以及制造该半导体存储器装置的方法，更具体地，涉及一种包括导电图案的层叠物的半导体存储器装置以及制造该半导体存储器装置的方法。
背景技术
半导体存储器装置包括存储器单元阵列和联接到存储器单元阵列的外围电路。存储器单元阵列包括可存储数据的多个存储器单元，并且外围电路被配置为执行存储器单元的各种操作。
存储器单元阵列可包括层叠在基板上的存储器单元。存储器单元的栅电极可通过在层叠存储器单元的方向上彼此间隔开的同时层叠的导电图案来实现。在形成用于将导电图案的层叠结构连接到外围电路的连接结构时，可能发生各种工艺缺陷。
发明内容
本公开的实施方式可提供一种半导体存储器装置，该半导体存储器装置包括：接触图案，其包括垂直接触部以及在与垂直接触部交叉的方向上从垂直接触部延伸的侧壁接触部；下导电图案，其具有垂直接触部插入其中的孔；以及上导电图案，其与下导电图案的一部分交叠，其中，上导电图案可包括与侧壁接触部接触的第一侧部以及面向垂直接触部并与垂直接触部间隔开的第二侧部。
本公开的实施方式可提供一种半导体存储器装置，该半导体存储器装置包括：栅极层叠物，其具有在沿层叠方向彼此间隔开的同时层叠并形成阶梯结构的多个导电图案；多个侧壁接触部，其分别形成在导电图案的侧壁上；多个垂直接触部，其分别在层叠方向上从侧壁接触部延伸；以及多个间隔物绝缘层，其设置在垂直接触部和导电图案之间。
本公开的实施方式可提供一种制造半导体存储器装置的方法，该方法包括以下步骤：形成初步阶梯结构，该初步阶梯结构包括交替地层叠的多个层间绝缘层和多个水平牺牲层；在各个水平牺牲层的侧壁上形成焊盘牺牲层；形成穿过焊盘牺牲层和初步阶梯结构的第一孔；在第一孔的侧壁上形成间隔物绝缘层；在间隔物绝缘层上形成第一牺牲柱以填充第一孔；利用导电图案替换水平牺牲层；去除第一牺牲柱以暴露间隔物绝缘层；去除间隔物绝缘层的一部分以暴露焊盘牺牲层；去除焊盘牺牲层；以及形成接触图案，该接触图案填充焊盘牺牲层被去除的区域和第一孔。
附图说明
图1是示出根据本公开的实施方式的半导体存储器装置的框图。
图2A和图2B是示出图1所示的存储器单元阵列的实施方式的图。
图3是示意性地示出包括图1所示的外围电路的基板以及与基板交叠的组件的框图。
图4是示出根据实施方式的层叠阵列的平面图。
图5A、图5B、图5C、图5D和图5E是图4所示的栅极层叠物的截面图。
图6是图4所示的接触图案的立体图。
图7A、图7B、图7C和图7D是图4所示的虚设阶梯结构的截面图。
图8是图4所示的虚设缓冲层叠物的截面图。
图9A和图9B是示出根据实施方式的层叠阵列的平面图和截面图。
图10A、图10B、图11、图12A、图12B、图13A、图13B、图13C、图14A、图14B、图14C、图15A、图15B、图16A、图16B、图17A、图17B、图17C、图18A、图18B、图19A、图19B、图19C和图20A、图20B、图20C是示出根据实施方式的制造半导体存储器装置的方法的图。
图21是示出根据实施方式的存储器系统的配置的框图。
图22是示出根据实施方式的计算系统的配置的框图。
具体实施方式
为了描述根据本公开的概念的实施方式，本文所公开的具体结构或功能描述仅是例示性的。根据本公开的概念的实施方式可按照各种形式实现，不应被解释为限于本文所阐述的实施方式。
本公开的各种实施方式涉及一种能够改进工艺缺陷并增加结构稳定性的半导体存储器装置及其制造方法。
图1是示出根据本公开的实施方式的半导体存储器装置10的框图。
参照图1，半导体存储器装置10可包括外围电路30和存储器单元阵列40。
外围电路30可被配置为执行将数据存储在存储器单元阵列40中的编程操作、输出存储在存储器单元阵列40中的数据的读操作或者擦除存储在存储器单元阵列40中的数据的擦除操作。作为实施方式，外围电路30可包括控制逻辑39、操作电压发生器31、行解码器33和页缓冲器组35。
存储器单元阵列40可包括多个存储块。各个存储块可联接到一条或更多条漏极选择线DSL、多条字线WL、一条或更多条源极选择线SSL和多条位线BL。
控制电路39可响应于命令CMD和地址ADD而控制外围电路30。
操作电压发生器31可响应于控制逻辑39的控制而生成用于编程操作、读操作和擦除操作的各种操作电压VOP。操作电压VOP可包括编程电压、验证电压、通过电压、选择线电压等。
行解码器33可响应于控制逻辑39的控制而选择存储块。行解码器33可被配置为将操作电压VOP施加到与所选存储块联接的漏极选择线DSL、字线WL和源极选择线SSL。
页缓冲器组35可通过位线BL联接到存储器单元阵列40。页缓冲器组35可响应于控制逻辑39的控制而在编程操作期间暂时存储从输入/输出电路(未示出)接收的数据。页缓冲器组35可响应于控制逻辑39的控制而在读操作或验证操作期间感测位线BL的电压或电流。
图2A和图2B是示出图1所示的存储器单元阵列40的实施方式的图。
图2A是示出存储器单元阵列40的示意性配置的框图。
参照图2A，存储器单元阵列40可包括多个存储块BLK1至BLKz。存储块BLK1至BLKz中的每一个可包括多个存储器单元串。
图2B是示出存储器单元串CS的实施方式的电路图。
参照图2B，存储器单元串CS可布置成多行和多列以形成对应存储块。为了识别方便，图2B示出形成多行之一的存储器单元串CS。
形成各行的存储器单元串CS可分别联接到位线BL。布置成多行和多列的存储器单元串CS可联接到公共源极线CSL。
各个存储器单元串CS可包括层叠在公共源极线CSL与对应位线BL之间的源极选择晶体管SST、多个存储器单元MC和漏极选择晶体管DS。
源极选择晶体管SST可控制对应存储器单元串CS与公共源极线CSL之间的电连接。漏极选择晶体管DST可控制对应存储器单元串CS与对应位线BL之间的电连接。
串联联接的一个源极选择晶体管SST或两个或更多个源极选择晶体管SST可设置在公共源极线CSL与多个存储器单元MC之间。串联联接的一个漏极选择晶体管DST或两个或更多个漏极选择晶体管DST可设置在位线BL与多个存储器单元MC之间。
多个存储器单元MC可分别联接到字线WL。多个存储器单元MC的操作可由施加到字线WL的单元选通信号控制。源极选择晶体管SST可联接到源极选择线SSL。源极选择晶体管SST的操作可由施加到源极选择线SSL的源极选择选通信号控制。漏极选择晶体管DST可联接到漏极选择线DSL。漏极选择晶体管DST的操作可由施加到漏极选择线DSL的漏极选择选通信号控制。
字线WL可设置在源极选择线SSL和漏极选择线DSL之间以彼此间隔开。源极选择线SSL、漏极选择线DSL和字线WL中的每一个可在行方向上延伸以控制存储器单元串CS的多列。
源极选择线SSL、漏极选择线DSL和字线WL可由在彼此间隔开的同时层叠的导电图案实现。导电图案与层间绝缘层交替地层叠以形成栅极层叠物。各个存储器单元串CS的源极选择晶体管SST、存储器单元MC和漏极选择晶体管DST可通过穿过栅极层叠物的沟道结构串联联接。
源极选择线SSL、漏极选择线DSL和字线WL可联接到块选择电路BSC。块选择电路BSC可形成参照图1描述的行解码器33的一部分。根据实施方式的块选择电路BSC可包括分别联接到源极选择线SSL、漏极选择线DSL和字线WL的通过晶体管PT。通过晶体管PT的栅极可联接到块选择线BSEL。响应于施加到块选择线BSEL的块选择信号，通过晶体管PT可被配置为将施加到全局线GSSL、GWL和GDSL的电压传输到源极选择线SSL、漏极选择线DSL和字线WL。
块选择电路BSC可经由接触图案CTa联接到形成源极选择线SSL、漏极选择线DSL和字线WL的导电图案。接触图案CTa可穿过栅极层叠物以电联接到块选择电路BSC。
图3是示意性地示出包括图1所示的外围电路30的基板15以及与基板15交叠的组件17和45的框图。
参照图3，基板15可包括单晶半导体层以及形成参照图1描述的外围电路30的各种电路。单晶半导体层可以是体硅基板、绝缘体上硅基板、锗基板、绝缘体上锗基板、硅锗基板或者通过选择性外延生长方法形成的外延层。参照图1描述的外围电路30可形成在单晶半导体层上。
基板15可包括第一区域A1和第二区域A2。在实施方式中，参照图2B描述的块选择电路BSC可设置在基板15的第一区域A1中。
互连阵列17可设置在基板15的第一区域A1和第二区域A2上。互连阵列17可包括嵌入到下绝缘结构中的多个互连结构。互连结构可将参照图1描述的存储器单元阵列40和外围电路30互连，或者将设置在存储器单元阵列40和外围电路30上的上引线(未示出)互连。
层叠阵列45可设置在互连阵列17上。层叠阵列45可包括栅极层叠物、虚设阶梯结构和虚设缓冲层叠物。
图4是示出根据实施方式的层叠阵列45的平面图。
参照图4，层叠阵列45可包括与第一区域A1交叠的栅极层叠物GST、虚设阶梯结构DSS以及与第二区域A2交叠的虚设缓冲层叠物DBS。
栅极层叠物GST和虚设阶梯结构DSS可通过狭缝SI彼此分离。
如图5A所示，各个栅极层叠物GST可包括多个导电图案CP1至CPn(n是自然数)。为了识别方便，图4示出导电图案CP1至CPn当中的一些导电图案CPk-1至CPn(k是小于n的自然数)。导电图案CP1至CPn中的每一个可在第一方向D1和第二方向D2上延伸。第一方向D1和第二方向D2可以是XYZ坐标系中彼此交叉的X轴和Y轴指向的方向。导电图案CP1至CPn可在沿第三方向D3彼此间隔开的同时层叠。第三方向D3可以是XYZ坐标系中Z轴指向的方向。导电图案CP1至CPn可形成台阶结构。
导电图案CP1至CPn的侧壁SW可分别与接触图案CTa接触。各个接触图案CTa可包括垂直接触部VCP和侧壁接触部SCP。侧壁接触部SCP可设置在对应导电图案的侧壁SW上，垂直接触部VCP可在第三方向D3上从对应侧壁接触部SCP延伸。接触图案CTa的垂直接触部VCP可通过间隔物绝缘层51S与导电图案CP1至CPn间隔开。接触图案CTa的各个侧壁接触部SCP可从对应垂直接触部VCP延伸，并且可穿过对应间隔物绝缘层51S以与对应导电图案的侧壁SW接触。如图4所示，穿过各个栅极层叠物GST的垂直接触部VCP可在第一方向D1上布置成一排。然而，本公开不限于此。例如，穿过各个栅极层叠物GST的垂直接触部VCP可布置成锯齿形图案。
各个栅极层叠物GST可被多个沟道结构CH穿透。在导电图案CP1至CPn彼此交叠的区域中，沟道结构CH可在第三方向D3上延伸以穿过导电图案CP1至CPb。各个沟道结构CH可用作对应存储器单元串的沟道区域。各个沟道结构CH可由存储器层ML包围。存储器层ML可用作对应存储器单元的数据存储区域。
如图4所示，穿过各个栅极层叠物GST的沟道结构CH可布置成锯齿形图案。然而，本公开不限于此。例如，穿过各个栅极层叠物GST的沟道结构CH可在沿第一方向D1和第二方向D2延伸的平面中按矩阵结构布置。
如图7A所示，虚设阶梯结构DSS可包括多个虚设导电图案DCP1至DCPn。为了识别方便，图4示出虚设导电图案DCP1至DCPn中的一些导电图案DCPk-1至DCPn。
虚设导电图案DCP1至DCPn中的每一个可在第一方向D1和第二方向D2上延伸。虚设导电图案DCP1至DCPn可在沿第三方向D3彼此间隔开的同时层叠。虚设阶梯结构DSS可与栅极层叠物GST中的任一个相邻。虚设导电图案DCP1至DCPn可形成虚设阶梯结构DSS的台阶，并且可设置在与导电图案CP1至CPn相同的水平上。
焊盘牺牲层53可设置在虚设阶梯结构DSS的台阶上。焊盘牺牲层53可分别形成在虚设导电图案DCP1至DCPn的侧壁DSW上。
虚设阶梯结构DSS可被在第三方向D3上延伸的支撑柱SP穿透。支撑柱SP可分别由第一虚设间隔物绝缘层51D1包围。凹槽GV可形成在各个第一虚设间隔物绝缘层51D1的侧壁上以使得对应焊盘牺牲层53被插入到凹槽GV(即，第一凹槽)中。支撑柱SP可通过第一虚设间隔物绝缘层51D1与虚设导电图案DCP1至DCPn绝缘。支撑柱SP可通过第一虚设间隔物绝缘层51D1与焊盘牺牲层53绝缘。穿过虚设阶梯结构DSS的支撑柱SP的布置方式可不同地改变，而不限于图中所示那些。
如图8所示，虚设缓冲层叠物DBS可包括在沿第三方向D3彼此间隔开的同时层叠的多个水平牺牲层45。为了识别方便，图4示出虚设缓冲层叠物DBS的一部分。
各个水平牺牲层45可在第一方向D1和第二方向D2上延伸。水平牺牲层45可设置在与导电图案CP1至CPn相同的水平上。
虚设缓冲层叠物DBS可被在第三方向D3上延伸的接触插塞CTb穿透。第二虚设间隔物绝缘层51D2可设置在各个水平牺牲层45与接触插塞CTb之间。
虚设导电图案DCP1至DCPn可由与导电图案CP1至CPn相同的导电材料形成。
形成焊盘牺牲层53的材料可不同于形成水平牺牲层45的材料。在实施方式中，水平牺牲层45可包括氮化物层，焊盘牺牲层53可包括对磷酸的抗蚀性高于氮化物层的材料。例如，焊盘牺牲层53可包括多晶硅、金属、TiN或SiCN。
支撑柱SP可由与形成间隔物绝缘层51S以及第一虚设间隔物绝缘层51D1和第二虚设间隔物绝缘层51D2的材料不同的材料形成。例如，支撑柱SP可包括多晶硅、金属、TiN或SiCN。在实施方式中，形成支撑柱SP的材料可与形成焊盘牺牲层53的材料相同。
接触图案CTa和接触插塞CTb可由相同的导电材料形成。
存储器层ML可包括从沟道结构CH的侧壁朝着栅极层叠物GST依次层叠的隧道绝缘层、数据存储层和单元阻挡绝缘层。数据存储层可由可存储使用福勒-诺德汉姆(Fowler-Nordheim)隧穿改变的数据的材料层形成。为此，数据存储层可由各种材料(例如能够捕获电荷的氮化物层)形成。数据存储层可包括硅、相变材料、纳米点等，而不限于上述那些。单元阻挡绝缘层可包括能够阻挡电荷的氧化物层。隧道绝缘层可由可电荷隧穿的氧化硅层形成。
图5A至图5E是图4所示的栅极层叠物GST的截面图。图5A是沿着图4的线I-I’截取的截面图，图5B是图5A所示的区域X的放大图。图5C是沿着图4的线II-II’截取的截面图。图5D是沿着图4的线III-III’截取的截面图，图5E是图5D所示的区域Y的放大图。
参照图5A、图5C和图5D，栅极层叠物GST还可包括在沿第三方向D3彼此间隔开的同时层叠的层间绝缘层ILD。层间绝缘层ILD可在第三方向D3上与导电图案CP1至CPn交替地设置。栅极层叠物GST可与参照图3描述的互连阵列17的第一互连结构Ia交叠。第一互连结构Ia可被嵌入到下绝缘结构LIL中。下绝缘结构LIL和第一互连结构Ia可与参照图3描述的基板15的第一区域A1交叠。
掺杂半导体层DS可设置在下绝缘结构LIL和栅极层叠物GST之间。掺杂半导体层DS可用作参照图2B描述的公共源极线CSL。掺杂半导体层DS可包括n型掺杂剂和p型掺杂剂中的至少一种。在实施方式中，掺杂半导体层DS可包括n型掺杂硅层。
掺杂半导体层DS可被第一绝缘层41A穿透。第一绝缘层41A可被接触图案CTa的垂直接触部VCP穿透。接触图案CTa的垂直接触部VCP可分别电联接到第一互连结构Ia。
各个第一互连结构Ia可包括下金属图案UMa和通孔接触插塞VCTa。下金属图案UMa可以是在沿第一方向D1和第二方向D2延伸的平面中延伸的线图案。通孔接触插塞VCTa可电联接到参照图2B描述的块选择电路BSC。各个第一互连结构Ia的配置可不同地改变，而不限于图中所示的那些。
阻挡绝缘层BI可形成在导电图案CP1至CPn中的每一个的表面上。导电图案CP1至CPn中的每一个的表面可包括第一侧部S1、第二侧部S2、顶表面TS和底表面BS。第一侧部S1和第二侧部S2可形成图4所示的侧壁SW。第一侧部S1面向对应侧壁接触部SCP，并且第二侧部S2面向垂直接触部VCP。
栅极层叠物GST可由上绝缘层UIL覆盖。由于栅极层叠物GST的阶梯结构而引起的台阶可由上绝缘层UIL补偿。
参照图5A，图4所示的接触图案CTa的侧壁接触部SCP可形成在形成阶梯结构的导电图案CP1至CPn的侧壁上。侧壁接触部SCP可在第三方向D3上的相邻层间绝缘层ILD之间延伸。各个侧壁接触部SCP可穿过阻挡绝缘层BI，并且可与对应第一侧部S1直接接触。
层间绝缘层ILD可包括在第三方向D3上彼此相邻的上层间绝缘层和下层间绝缘层。导电图案CP1至CPn中的每一个可设置在一对对应上层间绝缘层与下层间绝缘层之间。
参照图5B，与导电图案CP1至CPn中的每一个对应的任何导电图案CP可设置在上层间绝缘层ILD_B和下层间绝缘层ILD_A之间。阻挡绝缘层BI可防止上层间绝缘层ILD_B和下层间绝缘层ILD_A与导电图案CP直接接触。
导电图案CP可由各种导电材料形成。在实施方式中，导电图案CP可包括屏障层61A和金属层63A。
与导电图案CP的第一侧部S1接触的侧壁接触部SCP可由各种导电材料形成。在实施方式中，侧壁接触部SCP可包括屏障层71A和金属层73A。
屏障层61A可以是用于防止金属扩散的材料层，并且可包括诸如氮化钛层的金属氮化物。金属层63A可由能够确保导电图案CP的电阻的各种金属形成，并且可包括例如钨。
屏障层61A和71A可以是用于防止金属扩散的材料层，并且可包括诸如氮化钛层的金属氮化物。金属层63A和73A可由能够确保导电图案CP或侧壁接触部SCP的电阻的各种金属形成，并且可包括例如钨。
侧壁接触部SCP可设置在上层间绝缘层ILD_B的端部EG和下层间绝缘层ILD_A之间。侧壁接触部SCP可延伸到上层间绝缘层ILD_B的侧壁上。换言之，侧壁接触部SCP可在第三方向D3上比导电图案CP突出更远。
参照图5C，图4所示的接触图案CTa的垂直接触部VCP可彼此平行延伸。垂直接触部VCP可延伸以穿过上绝缘层UIL。
垂直接触部VCP可通过间隔物绝缘层51S与导电图案CP1至CPn间隔开。各个间隔物绝缘层51S可设置在第三方向D3上的相邻层间绝缘层ILD之间。如图5C所示，间隔物绝缘层51S可包括在第三方向D3上彼此间隔开的图案。然而，本公开不限于此。尽管图中未示出，间隔物绝缘层51S可包括在垂直接触部VCP和层间绝缘层ILD之间延伸的延伸部，并且在第三方向D3上彼此相邻的间隔物绝缘层51S可通过延伸部彼此联接。
参照图5D，各个接触图案CTa的侧壁接触部SCP可在与对应垂直接触部VCP交叉的方向上延伸。
参照图5E，参照图5B描述的屏障层71A和金属层73A可延伸以形成垂直接触部VCP。
阻挡绝缘层BI可延伸以围绕下层间绝缘层ILD_A、上层间绝缘层ILD_B、导电图案CP的底表面BS、顶表面TS和面向间隔物绝缘层51S的第二侧部S2。
图6是图4所示的接触图案CTa的立体图。
参照图6，接触图案CTa的垂直接触部VCP可在第三方向D3上延伸。接触图案CTa的侧壁接触部SCP可在与垂直接触部VCP交叉的方向上从垂直接触部VCP延伸。
接触图案CTa与参照图5A、图5C和图5D描述的导电图案CP1至CPn当中的对应导电图案(例如，CPk)接触，并且穿过其下方的导电图案。为了描述方便，图6示出参照图5A、图5C和图5D描述的导电图案CP1至CPn当中的第k导电图案CPk和第k-1导电图案CPk-1，并且示出与第k导电图案CPk接触的接触图案CTa。以下，与接触图案CTa接触的第k导电图案CPk被称为上导电图案，而设置在上导电图案CPk下方的第k-1导电图案CPk-1被称为下导电图案。
上导电图案CPk可与下导电图案CPk-1交叠。在实施方式中，上导电图案CPk可与下导电图案CPk-1的一部分交叠。如上面参照图4描述的，上导电图案CPk包括侧壁SW。侧壁SW的第一侧部S1可与侧壁接触部SCP接触。因此，上导电图案CPk可电联接到接触图案CTa。侧壁SW的第二侧部S2可面向垂直接触部VCP，并且与垂直接触部VCP间隔开。即，可在第二侧部S2与垂直接触部VCP之间形成间隙Gk。在实施方式中，如图6所示，第二侧部S2可围绕垂直接触部VCP的一部分弯曲并且第一侧部S1可平坦。
下导电图案CPk-1可包括第一交叠区域OLA1、从第一交叠区域OLA1延伸的第二交叠区域OLA2以及从第二交叠区域OLA2延伸的延伸区域EA。第一交叠区域OLA1被定义为与上导电图案CPk交叠的区域，第二交叠区域OLA2被定义为与侧壁接触部SCP交叠的区域。第二交叠区域OLA2可设置在第一交叠区域OLA1和延伸区域EA之间。
下导电图案CPk-1可具有垂直接触部VCP插入其中的孔H。孔H可穿过第二交叠区域OLA2，并且延伸到第一交叠区域OLA2和延伸区域EA中。孔H的边缘可与垂直接触部VCP间隔开。换言之，可在下导电图案CPk-1与垂直接触部VCP之间形成间隙Gk-1。因此，电联接到上导电图案CPk的接触图案CTa可与下导电图案CPk-1间隔开。在实施方式中，接触图案CTa电联接到上导电图案CPk并且由于位于下导电图案CPk-1和垂直接触部VCP之间的间隙Gk-1而与下导电图案CPk-1电隔离。
侧壁接触部SCP可包括向上(即，在第三方向D3上)突出比上导电图案CPk更远的突起PP。垂直接触部VCP可包括朝着上导电图案CPk的第一侧部S1突出的第一突起PPv1以及朝着下导电图案CPk-1的延伸区域EA突出的第二突起PPv2。
图7A至图7D是图4所示的虚设阶梯结构DSS的截面图。图7A是沿着图4的线IV-IV’截取的截面图，图7B是图7A所示的区域Z的放大图。图7C是沿着图4的线V-V’截取的截面图。图7D是沿着图4的线VI-VI’截取的截面图。
参照图7A、图7C和图7D，虚设阶梯结构DSS还可包括在沿第三方向D3彼此间隔开的同时层叠的第一虚设层间绝缘层ILDd1。第一虚设层间绝缘层ILDd1可在第三方向D3上与虚设导电图案DCP1至DCPn交替地设置。参照图5A、图5C和图5D描述的下绝缘结构LIL和掺杂半导体层DS可延伸以与虚设阶梯结构DSS交叠。参照图5A、图5C和图5D描述的上绝缘层UIL可延伸以与虚设阶梯结构DSS交叠。
虚设导电图案DCP1至DCPn中的每一个可由虚设阻挡绝缘层DBI包围。虚设阻挡绝缘层DBI可沿着对应虚设导电图案与焊盘牺牲层53之间的界面、对应虚设导电图案与第一虚设层间绝缘层ILDd1之间的界面以及对应虚设导电图案与第一虚设间隔物绝缘层51D1之间的界面延伸。
参照图7A，图4所示的焊盘牺牲层53可分别形成在形成阶梯结构的虚设导电图案DCP1至DCPn的侧壁上。焊盘牺牲层53可在第三方向D3上的相邻第一虚设层间绝缘层ILDd1之间延伸。
第一虚设层间绝缘层ILDd1可包括在第三方向D3上彼此相邻的上虚设层间绝缘层和下虚设层间绝缘层。虚设导电图案DCP1至DCPn中的每一个可设置在一对对应上虚设层间绝缘层与下虚设层间绝缘层之间。
参照图7B，可形成虚设导电图案DCP1至DCPn中的每一个的任何虚设导电图案DCP可设置在上虚设层间绝缘层ILDd1_B与下虚设层间绝缘层ILDd1_A之间。虚设阻挡绝缘层DBI可设置在上虚设层间绝缘层ILDd1_B、下虚设层间绝缘层ILDd1_A和焊盘牺牲层53中的每一个与虚设导电图案DCP之间。
虚设导电图案DCP可由与参照图5B描述的导电图案CP相同的导电材料形成。在实施方式中，虚设导电图案DCP可包括屏障层61B和金属层63B。
焊盘牺牲层53可设置在上虚设层间绝缘层ILDd1_B的端部EGd1与下虚设层间绝缘层ILDd1_A之间。焊盘牺牲层53可延伸到上虚设层间绝缘层ILDd1_B的侧壁上。换言之，焊盘牺牲层53可在第三方向D3上比虚设导电图案DCP突出更远。
参照图7C，支撑柱SP可彼此平行延伸。支撑柱SP可延伸到掺杂半导体层DS中。支撑柱SP可通过第一虚设间隔物绝缘层51D1与掺杂半导体层DS和虚设导电图案DCP1至DCPn间隔开。
各个第一虚设间隔物绝缘层51D1可形成在对应支撑柱SP的表面上。各个第一虚设间隔物绝缘层51D1可沿着对应支撑柱SP的侧壁和底表面延伸。各个第一虚设间隔物绝缘层51D1可在第三方向D3上彼此相邻的第一虚设层间绝缘层ILDd1之间延伸。
参照图7D，各个焊盘牺牲层53可通过第一虚设间隔物绝缘层51D1与支撑柱SP间隔开。
图8是图4所示的虚设缓冲层叠物DBS的截面图。图8是沿着图4所示的线VII-VII’截取的截面图。
参照图8，虚设缓冲层叠物DBS还可包括在沿第三方向D3彼此间隔开的同时层叠的第二虚设层间绝缘层ILDd2。第二虚设层间绝缘层ILDd2可在第三方向D3上与水平牺牲层45交替地设置。虚设缓冲层叠物DBS可与参照图3描述的互连阵列17的第二互连结构Ib交叠。第二互连结构Ib可被嵌入到下绝缘结构LIL中，下绝缘结构LIL延伸以与虚设缓冲层叠物DBS交叠。
掺杂半导体层DS可在下绝缘结构LIL与虚设缓冲层叠物DBS之间延伸。掺杂半导体层DS可被与虚设缓冲层叠物DBS交叠的第二绝缘层41B穿透。
接触插塞CTb可穿过第二绝缘层41B和下绝缘结构LIL以与第二互连结构Ib接触。第二互连结构Ib可包括下金属图案UMb和通孔接触插塞VCTb。下金属图案UMb可以是在与接触插塞CTb交叉的方向上延伸的线图案。通孔接触插塞VCTb可电联接到参照图1的外围电路30。各个第二互连结构Ib的配置可不同地改变，而不限于图中所示的实施方式。
接触插塞CTb可通过第二虚设间隔物绝缘层51D2与水平牺牲层45间隔开。第二虚设间隔物绝缘层51D2可设置在沿第三方向D3彼此相邻的第二虚设层间绝缘层ILDd2之间。如图8所示，第二虚设间隔物绝缘层51D2可包括在第三方向D3上彼此间隔开的多个图案。然而，本公开不限于此。第二虚设间隔物绝缘层51D2可包括在接触插塞CTb与第二虚设层间绝缘层ILDd2之间延伸的延伸部，并且在第三方向D3上彼此相邻的第二虚设间隔物绝缘层51D2可通过延伸部彼此联接。
图9A和图9B是示出根据实施方式的层叠阵列的平面图和截面图。图9B是沿着图9A的线VIII-VIII’截取的截面图。以下，图4、图5A至图5E、图6和图7A至图7D中描述的那些将不再重复。
参照图9A和图9B，虚设阶梯结构DSS’和与之相邻的栅极层叠物GST’可彼此联接。换言之，虚设阶梯结构DSS’的虚设导电图案DCP’1至DCP’n可分别从栅极层叠物GST’的导电图案CP’1至CP’n延伸。此外，虚设阶梯结构DSS’的虚设层间绝缘层ILDd1’可分别从栅极层叠物GST’的层间绝缘层ILD’延伸。
如参照图5A、图5C、图5D、图7A、图7C和图7D描述的，虚设阶梯结构DSS’和栅极层叠物GST’可与下绝缘结构LIL’和掺杂半导体层DS’交叠，并且可由上绝缘层UIL’覆盖。
接触图案CTa’的侧壁接触部SCP’可分别联接到焊盘牺牲层53’当中的与栅极层叠物GST’相邻的焊盘牺牲层。各个侧壁接触部SCP’可与对应焊盘牺牲层53’的侧壁接触以联接到焊盘牺牲层53’。
分别围绕支撑柱SP’的虚设间隔物绝缘层51D’可将设置在相同水平上的焊盘牺牲层彼此分离。围绕垂直接触部VCP’的间隔物绝缘层51S’可被侧壁接触部SCP’穿透。
图10A、图10B、图11、图12A、图12B、图13A至图13C、图14A至图14C、图15A、图15B、图16A、图16B、图17A至图17C、图18A、图18B、图19A至图19C和图20A至图20C是示出根据实施方式的半导体存储器装置的制造方法的图。
图10A是示出形成初步阶梯结构120A和虚设缓冲层叠物120B的步骤的平面图，图10B示出沿着图10A的线A-A’和线B-B’截取的截面。
参照图10A和图10B，在形成初步阶梯结构120A和虚设缓冲层叠物120B之前，可执行形成具有外围电路的基板的步骤、在基板的第一区域A1和第二区域A2上形成互连阵列的步骤以及形成被绝缘层113穿透的掺杂半导体层111的步骤。
外围电路对应于参照图1描述的外围电路30，并且第一区域A1和第二区域A2对应于参照图3描述的第一区域A1和第二区域A2。
互连阵列可包括嵌入到覆盖第一区域A1和第二区域A2的下绝缘结构107中的第一互连结构105A和第二互连结构105B。第一互连结构105A和第二互连结构105B可由各种导电材料形成以电联接到参照图1描述的外围电路30，并且可包括各种配置。第一互连结构105A可与第一区域A1交叠，并且第二互连结构105B可与第二区域A2交叠。
掺杂半导体层111可形成在下绝缘结构LIL上。绝缘层113可分别与第一互连结构105A和第二互连结构105B交叠。掺杂半导体层111可包括n型掺杂剂和p型掺杂剂中的至少一种。掺杂半导体层111可用作参照图2B描述的公共源极线CSL。在实施方式中，掺杂半导体层111可包括n型掺杂硅层。
初步阶梯结构120A和虚设缓冲层叠物120B可形成在掺杂半导体层111上。形成初步阶梯结构120A和虚设缓冲层叠物120B的步骤可包括形成在第三方向D3上交替地层叠的层间绝缘层121和水平牺牲层123的步骤、形成由存储器层115包围的沟道结构117的步骤以及蚀刻层间绝缘层121和水平牺牲层123以限定多个台阶125的步骤。
水平牺牲层123可由蚀刻速率不同于层间绝缘层121的蚀刻速率的材料制成。例如，层间绝缘层121可包括诸如氧化硅的氧化物层，并且水平牺牲层123可包括诸如氮化硅的氮化物层。
形成由存储器层115包围的沟道结构117的步骤可包括形成穿过层间绝缘层121和水平牺牲层123的沟道孔的步骤、在各个沟道孔的侧壁上形成存储器层115的步骤以及利用对应沟道结构117填充由存储器层115限定的各个沟道孔的中央区域的步骤。存储器层115可由与参照图4描述的存储器层ML相同的材料形成。沟道结构117可包括可用作存储器串的沟道区域的半导体层。
尽管图中未示出，可在形成多个台阶125之后形成狭缝绝缘层。狭缝绝缘层可穿过层间绝缘层121和水平牺牲层123，从而基于存储块分离初步阶梯结构120A并且初步阶梯结构120A和虚设缓冲层叠物120B彼此分离。
可通过上述工艺在第一区域A1上形成通过交替地层叠层间绝缘层121和水平牺牲层123而形成的初步阶梯结构120A。此外，在形成初步阶梯结构120A时，可在第二区域A2上形成通过交替地层叠层间绝缘层121和水平牺牲层123而形成的虚设缓冲层叠物120B。
图11是示出形成第一凹槽127的步骤的截面图。
参照图11，可通过从形成图10B所示的多个台阶125的侧壁的水平牺牲层123的侧壁蚀刻水平牺牲层123的部分来形成第一凹槽127。第一凹槽127可限定在第三方向D3上的相邻层间绝缘层121之间。
图12A和图12B是示出形成焊盘牺牲层131的步骤的平面图，图12B示出沿着图12A的线A-A’和线B-B’截取的截面。
参照图12A和图12B，可分别在初步阶梯结构120A的侧壁当中的水平牺牲层123的侧壁123S上形成焊盘牺牲层131。焊盘牺牲层131可包括对用于在后续工艺中选择性地去除水平牺牲层123的蚀刻材料具有抗蚀性的材料。在实施方式中，可在后续工艺中使用磷酸选择性地去除由氮化物层形成的水平牺牲层123，并且焊盘牺牲层131可包括对磷酸的抗蚀性高于氮化物层的材料。例如，焊盘牺牲层131可包括多晶硅、金属、TiN或SiCN。
可形成焊盘牺牲层131以填充参照图11描述的第一凹槽127。形成焊盘牺牲层131的步骤可包括在初步阶梯结构120A的表面上形成牺牲层以填充第一凹槽127的步骤以及使用回蚀工艺蚀刻牺牲层的一部分以将牺牲层分离为焊盘牺牲层131的步骤。各个焊盘牺牲层131可突出到设置在其上的层间绝缘层121的侧壁上。
图13A是示出形成第一孔135A至第三孔135C的步骤的平面图，图13B示出沿着图13A的线A-A’和线B-B’截取的截面，图13C示出沿着图13A的线C-C’截取的截面。
参照图13A至图13C，在形成第一孔135A至第三孔135C之前，可形成覆盖初步阶梯结构120A的第一上绝缘层133。可通过蚀刻第一上绝缘层133、焊盘牺牲层131、初步阶梯结构120A、虚设缓冲层叠物120B和绝缘层113来形成第一孔135A至第三孔135C。这里，掺杂半导体层DS可用作蚀刻停止层。
第一孔135A可延伸以分别穿过焊盘牺牲层131并穿过与焊盘牺牲层131交叠的初步阶梯结构120A。此外，第一孔135A可延伸以穿过形成在第一区域A1中的绝缘层113。第一互连结构105A可分别通过第一孔135A暴露。
各个焊盘牺牲层131可被对应第二孔135B穿透。第二孔135B可穿过初步阶梯结构120A，并且延伸到掺杂半导体层111中。在形成第一孔135A至第三孔135C时，掺杂半导体层111可用作蚀刻停止层。
第三孔135C可穿过虚设缓冲层叠物120B，并且延伸以穿过形成在第二区域A2中的绝缘层113。第二互连结构105B可通过第三孔135C暴露。
根据本公开的实施方式，由于可在形成第一孔135A的同时形成第二孔135B和第三孔135C，所以可简化制造半导体存储器装置的工艺。此外，根据本公开的实施方式，由于通过蚀刻包括相同材料层的初步阶梯结构120A和虚设缓冲层叠物120B来形成第一孔135A、第二孔135B和第三孔135C，所以可减少由于要蚀刻的材料的物理性质的差异而引起的工艺变化。
图14A是示出形成第二凹槽137A、137B和137C的步骤的平面图，图14B示出沿着图14A的线A-A’和线B-B’截取的截面，图14C示出沿着图14A的线C-C’和线D-D’截取的截面。
参照图14A至图14C，可通过经由第一孔135A至第三孔135C蚀刻水平牺牲层123来形成第二凹槽137A、137B和137C。在这种情况下，可使用蚀刻材料来选择性地蚀刻水平牺牲层123。例如，可通过磷酸选择性地蚀刻水平牺牲层123。第二凹槽137A、137B和137C可设置在第三方向D3上的相邻层间绝缘层121之间。
图15A和图15B是示出形成间隔物绝缘层141A以及第一虚设间隔物绝缘层141B和第二虚设间隔物绝缘层141C的步骤以及形成第一牺牲柱143A和第二牺牲柱143C以及支撑柱143B的步骤的截面图。
参照图15A和图15B，形成间隔物绝缘层141A以及第一虚设间隔物绝缘层141B和第二虚设间隔物绝缘层141C的步骤可包括在第一孔135A至第三孔135C中的每一个的表面上形成绝缘层以填充参照图14A至图14C描述的第二凹槽137A至137C的步骤。绝缘层可以是氧化物层。
各个间隔物绝缘层141A可沿着图14A至图14C所示的第一孔135A当中的对应第一孔135A的侧壁和底表面延伸，并且填充联接到第一孔135A的第二凹槽137A。
在形成间隔物绝缘层141A时，可形成第一虚设间隔物绝缘层141B。第一虚设间隔物绝缘层141B可沿着图14A和图14C所示的第二孔135B的侧壁和底表面延伸，并且填充联接到第二孔135B的第二凹槽137B。
在形成间隔物绝缘层141A时，可形成第二虚设间隔物绝缘层141C。第二虚设间隔物绝缘层141C可沿着图14A和图14B所示的第三孔135C的侧壁和底表面延伸，并且填充联接到第三孔135C的第二凹槽137C。
形成第一牺牲柱143A和第二牺牲柱143C以及支撑柱143B的步骤可包括形成牺牲层以填充图14A至图14C所示的第一孔135A至第三孔135C的步骤。牺牲层可由与形成间隔物绝缘层141A以及第一虚设间隔物绝缘层141B和第二虚设间隔物绝缘层141C的材料不同的材料形成。例如，牺牲层可包括多晶硅、金属、TiN或SiCN。在实施方式中，牺牲层可以是与图14A所示的焊盘牺牲层131相同的材料。
第一牺牲柱143A可分别形成在间隔物绝缘层141A上。各个第一牺牲柱143A可填充图14A至图14C所示的第一孔135A当中的对应第一孔135A的中央区域。
在形成第一牺牲柱143A时，可在第一虚设间隔物绝缘层141B上形成支撑柱143B。支撑柱143B可填充图14A和图14C所示的第二孔135B的中央区域。
在形成第一牺牲柱143A时，可在第二虚设间隔物绝缘层141C上形成第二牺牲柱143C。第二牺牲柱143C可填充图14A和图14B所示的第三孔135C的中央区域。
随后，可在第一上绝缘层133上形成第二上绝缘层145。第二上绝缘层145可延伸以覆盖第一牺牲柱143A和第二牺牲柱143C以及支撑柱143B。
图16A、图16B和图17A至图17C是示出利用导电图案155替换水平牺牲层123的步骤的图。
参照图16A、图16B和图17A至图17C，利用导电图案155替换水平牺牲层123的步骤可包括在第一区域A1上形成穿过初步阶梯结构的狭缝149的步骤、通过狭缝149去除第一区域A1上的水平牺牲层123以使第一水平空间151敞开的步骤以及在第一水平空间151中形成导电图案155的步骤。焊盘牺牲层可被狭缝149分离为第一牺牲图案131A和第二牺牲图案131B。
图17A所示的狭缝149的布局可根据半导体存储器装置的设计而不同地改变。尽管考虑图4的狭缝SI的布局示出图17A的狭缝149，但狭缝149的布局可根据图9A和图9B的半导体存储器装置的布局而改变。
图16A和图16B是示出形成第一水平空间151的步骤的截面图。
参照图16A和图16B，第一水平空间151可被限定在沿第三方向D3彼此相邻的层间绝缘层121之间。
第一牺牲柱143A和支撑柱143B可由间隔物绝缘层141A和第一虚设间隔物绝缘层141B保护，而不会通过第一水平空间151暴露。
虚设缓冲层叠物120B的水平牺牲层123可保留以围绕第二牺牲柱143C和第二虚设间隔物绝缘层141C。
第一牺牲柱143A、第二牺牲柱143C和支撑柱143B可用作支撑件以减少第一水平空间151的变形。
图17A是示出形成导电图案155的步骤的平面图，图17B示出沿着图17A的线A-A’和线B-B’截取的截面，图17C示出沿着图17A的线C-C’和线D-D’截取的截面。
参照图17A至图17C，在形成导电图案155之前，可在图16A和图16B所示的各个第一水平空间151的表面上形成阻挡绝缘层153。阻挡绝缘层153可包括氧化物层。在实施方式中，阻挡绝缘层153可包括氧化铝层(Al2O3)。
形成导电图案155的步骤可包括利用导电材料填充图16A和图16B所示的各个第一水平空间151的步骤以及从狭缝148的内部去除导电材料以将导电材料分离为导电图案155的步骤。因此，可形成栅极层叠物120G和虚设阶梯结构120D，它们通过狭缝149彼此分离并且各自包括交替地层叠的导电图案155和层间绝缘层121。
在形成栅极层叠物120G和虚设阶梯结构120D之后，可利用图19A所示的垂直图案157填充各个狭缝149。垂直图案157可由绝缘材料形成，并且可包括绝缘材料以及穿过绝缘材料并联接到掺杂半导体层111的导电材料。
图18A和图18B是示出使第一孔135A和第三孔135C敞开的步骤的截面图。
参照图18A和图18B，使第一孔135A和第三孔135C敞开的步骤可包括在第二上绝缘层145上形成与虚设阶梯结构120D交叠的掩模图案161的步骤、使用掩模图案161作为蚀刻屏障通过蚀刻工艺蚀刻第二上绝缘层145的一部分的步骤、去除图17A至图17C所示的第一牺牲柱143A和第二牺牲柱143C的步骤以及蚀刻各个间隔物绝缘层141A的一部分以使得图17A的第一牺牲图案131A暴露的步骤。
可执行蚀刻第二上绝缘层145的一部分以使得第一牺牲柱143A和第二牺牲柱143C暴露的步骤。
随着第一牺牲柱143A被去除，图17A至图17C的间隔物绝缘层141A可暴露。在第一牺牲柱143A被去除时，图17A和图17B所示的第二牺牲柱143C可被去除。随着第二牺牲柱143C被去除，图17A和图17B所示的第二虚设间隔物绝缘层141C可暴露。在第一牺牲柱143A和第二牺牲柱143C被去除时，支撑柱143B可由掩模图案161保护。
各个间隔物绝缘层141A的一部分可被去除，以使得对应第一互连结构105A和焊盘牺牲层的第一牺牲图案131A暴露。随着第一牺牲柱143A被去除并且间隔物绝缘层141A被蚀刻，第一孔135A可敞开。在实施方式中，各个间隔物绝缘层141A可通过蚀刻工艺被分离为多个间隔物绝缘图案141AP。各个间隔物绝缘图案141AP可设置在第三方向D3上的相邻层间绝缘层121之间。
在各个间隔物绝缘层141A的一部分被蚀刻时，第二虚设间隔物绝缘层141C的一部分可被蚀刻。第二虚设间隔物绝缘层141C的一部分可被蚀刻，以使得第二互连结构105B暴露。随着第二牺牲柱143C被去除并且第二虚设间隔物绝缘层141C的一部分被蚀刻，第二孔135B可敞开。在实施方式中，第二虚设间隔物绝缘层141C可通过蚀刻工艺被分离为多个第二虚设间隔物绝缘图案141CP。各个第二虚设间隔物绝缘图案141CP可设置在第三方向D3上的相邻层间绝缘层121之间。
图19A是示出形成第二水平空间163的步骤的平面图，图19B示出沿着图19A的线C-C’和线D-D’截取的截面，图19C示出沿着图19A的线E-E’截取的截面。
参照图19A至图19C，在形成第二水平空间163之前，可去除参照图18A和图18B描述的掩模图案161。
形成第二水平空间163的步骤可包括去除第一牺牲图案131A以使得阻挡绝缘层153暴露的步骤以及蚀刻阻挡绝缘层153的暴露部分的步骤。第二水平空间163暴露导电图案155的侧壁155SW。第二水平空间163可被限定在第一上绝缘层133和与之相邻的层间绝缘层121之间。第二水平空间163可分别联接到第一孔135A。
在第一牺牲图案131A被去除时，支撑柱143B和第二牺牲图案131B可由第二上绝缘层145保护。
图20A至图20C是示出形成接触图案171A和接触插塞171B的步骤的截面图。
参照图20A至图20C，形成接触图案171A和接触插塞171B的步骤可包括利用导电材料填充参照图19B和图19C描述的第二水平空间163、第一孔135A和第三孔135C的步骤以及去除导电材料的一部分以使得支撑柱143B暴露的步骤。可执行去除导电材料的一部分以使得导电材料被分离为接触图案171A和接触插塞171B的步骤。在实施方式中，可通过化学机械抛光方法去除导电材料的一部分。
各个接触图案171A可填充对应第一孔135A和对应第二水平空间163。各个接触图案171A可包括填充第一孔135A的垂直接触部P1以及填充第二水平空间163的侧壁接触部P2。各个接触图案171A的垂直接触部P1可通过间隔物绝缘图案141AP与导电图案155间隔开。各个接触图案171A的垂直接触部P1可在第三方向D3上延伸以与对应第一互连结构105A接触。各个接触图案171A的侧壁接触部P2可与对应导电图案155的侧壁155SW接触。
在形成接触图案171A时，可形成填充第三孔135C的接触插塞175B。接触插塞175B可在第三方向D3上延伸以与第二互连结构105B接触。
尽管利用实现为NAND闪存装置的半导体存储器装置描述了本公开的实施方式，但本公开不限于此。本公开也可应用于实现为DRAM存储器装置或可变电阻存储器装置的半导体存储器装置。
根据本公开的实施方式，即使各个接触图案171A形成为穿过导电图案155，接触图案171A可通过间隔物绝缘层的间隔物绝缘图案141AP与导电图案155间隔开。因此，根据本公开的实施方式，可防止由于接触图案171A穿过导电图案155的穿孔现象而引起的导电图案155之间的桥故障。结果，由于不需要增加用于改进穿孔现象的工艺，所以本公开可简化制造半导体存储器装置的工艺。
图21是示出根据实施方式的存储器系统1100的配置的框图。
参照图21，存储器系统1100包括存储器装置1120和存储控制器1110。
存储器装置1120可以是由多个闪存芯片形成的多芯片封装。存储器装置1120可包括在彼此间隔开的同时层叠的导电图案以及联接到导电图案当中的对应导电图案的接触图案。接触图案可包括穿过导电图案的垂直接触部以及在与垂直接触部交叉的方向上从垂直接触部延伸并与对应导电图案接触的侧壁接触部。导电图案可形成存储器单元阵列，并且接触图案可用作用于将对应导电图案电连接到外围电路的结构。
存储控制器1110可控制存储器装置1120，并且包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、纠错块1114和存储器接口1115。SRAM 1111可用作CPU 1112的操作存储器。CPU 1112可执行用于存储控制器1110的数据交换的总体控制操作。主机接口1113可设置有与存储器系统1100联接的主机的数据交换协议。纠错块1114检测包括在从存储器装置1120读取的数据中的错误，并纠正所检测的错误。存储器接口1115可与存储器装置1120接口。存储控制器1110还可包括存储用于与主机接口的代码数据的只读存储器(ROM)等。
上述存储器系统1100可以是配备有存储器装置1120和存储控制器1110的存储卡或固态驱动器(SSD)。例如，当存储器系统1100是SSD时，存储控制器1110可经由诸如通用串行总线(USB)、多媒体卡(MMC)、高速外围组件互连(PCI-E)、串行高级技术附件(SATA)、并行高级技术附件(PATA)、小型计算机小型接口(SCSI)、增强小型磁盘接口(ESDI)和集成驱动电子设备(IDE)协议的各种接口协议之一来与外部装置(例如，主机)通信。
图22是示出根据实施方式的计算系统1200的配置的框图。
参照图22，计算系统1200可包括电联接到系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。如果计算系统1200是移动装置，则其还可包括用于向计算系统1200供应操作电压的电池。还可包括应用芯片组、图像处理器、图像传感器、移动DRAM等。图像传感器可包括互补金属氧化物半导体(CMOS)图像传感器(CIS)。
存储器系统1210可包括存储器装置1212和存储控制器1211。存储器装置1212可按照与参照图21描述的存储器装置1120相同的方式配置。存储控制器1211可按照与参照图21描述的存储控制器1100相同的方式配置。
根据本公开，由于接触图案的垂直接触部与导电图案的层叠物间隔开，所以可防止导电图案通过垂直接触部电连接的桥的故障。由此，本公开可改进工艺缺陷。
根据本公开，由于在半导体存储器装置的制造工艺期间牺牲柱可用作支撑件，所以半导体存储器装置的结构稳定性可增加。
相关申请的交叉引用
本申请要求2019年12月6日提交于韩国知识产权局的韩国专利申请号10-2019-0161844的优先权，其完整公开通过引用并入本文。

Claims (31)

1.一种半导体存储器装置，该半导体存储器装置包括：
接触图案，该接触图案包括垂直接触部以及在与所述垂直接触部交叉的方向上从所述垂直接触部延伸的侧壁接触部；
下导电图案，该下导电图案具有孔，所述垂直接触部被插入到该孔中；以及
上导电图案，该上导电图案与所述下导电图案的一部分交叠，
其中，所述上导电图案包括与所述侧壁接触部接触的第一侧部以及面向所述垂直接触部并与所述垂直接触部间隔开的第二侧部。
2.根据权利要求1所述的半导体存储器装置，其中，所述第二侧部是弯曲的，并且
其中，所述第一侧部是平坦的。
3.根据权利要求1所述的半导体存储器装置，其中，所述孔的边缘与所述垂直接触部间隔开。
4.根据权利要求1所述的半导体存储器装置，其中，所述下导电图案包括：
第一交叠区域，该第一交叠区域与所述上导电图案交叠；
第二交叠区域，该第二交叠区域从所述第一交叠区域延伸以与所述侧壁接触部交叠；以及
延伸区域，该延伸区域从所述第二交叠区域延伸，并且
其中，所述第二交叠区域设置在所述第一交叠区域和所述延伸区域之间。
5.根据权利要求4所述的半导体存储器装置，其中，所述孔穿过所述第二交叠区域，并且延伸到所述第一交叠区域和所述延伸区域中。
6.根据权利要求4所述的半导体存储器装置，其中，所述垂直接触部包括朝着所述上导电图案的所述第二侧部突出的第一突起以及朝着所述下导电图案的所述延伸区域突出的第二突起。
7.根据权利要求1所述的半导体存储器装置，其中，所述侧壁接触部包括比所述上导电图案向上突出更远的突起。
8.根据权利要求1所述的半导体存储器装置，其中，所述接触图案电联接到所述上导电图案并且由于位于所述下导电图案和所述垂直接触部之间的间隙而与所述下导电图案电隔离。
9.一种半导体存储器装置，该半导体存储器装置包括：
栅极层叠物，该栅极层叠物具有在沿层叠方向彼此间隔开的同时层叠的多个导电图案，并且多个所述导电图案形成阶梯结构；
多个侧壁接触部，多个所述侧壁接触部分别形成在所述导电图案的侧壁上；
多个垂直接触部，多个所述垂直接触部分别在所述层叠方向上从所述侧壁接触部延伸；以及
多个间隔物绝缘层，多个所述间隔物绝缘层设置在所述垂直接触部和所述导电图案之间。
10.根据权利要求9所述的半导体存储器装置，其中，多个所述垂直接触部彼此平行延伸。
11.根据权利要求9所述的半导体存储器装置，该半导体存储器装置还包括：
基板，该基板设置在所述栅极层叠物下方并包括外围电路；
互连结构，所述互连结构在所述基板和所述栅极层叠物之间联接到所述外围电路；
掺杂半导体层，该掺杂半导体层设置在所述互连结构和所述栅极层叠物之间；以及
绝缘层，所述绝缘层穿过所述掺杂半导体层，
其中，多个所述垂直接触部分别穿过所述绝缘层，并且分别延伸以与所述互连结构接触。
12.根据权利要求11所述的半导体存储器装置，该半导体存储器装置还包括：
虚设阶梯结构，该虚设阶梯结构包括交替地层叠在所述掺杂半导体层上的多个虚设层间绝缘层和多个虚设导电图案；
支撑柱，该支撑柱穿过所述虚设阶梯结构；以及
虚设间隔物绝缘层，该虚设间隔物绝缘层形成在所述支撑柱的表面上。
13.根据权利要求12所述的半导体存储器装置，该半导体存储器装置还包括：
多个焊盘牺牲层，多个所述焊盘牺牲层分别形成在所述虚设导电图案的侧壁上；以及
虚设阻挡绝缘层，该虚设阻挡绝缘层沿着各个所述虚设导电图案与对应焊盘牺牲层之间的界面、各个所述虚设导电图案与对应虚设层间绝缘层之间的界面以及各个所述虚设导电图案与所述虚设间隔物绝缘层之间的界面延伸。
14.根据权利要求13所述的半导体存储器装置，其中，多个所述虚设导电图案分别从所述导电图案延伸，并且
多个所述焊盘牺牲层分别与所述侧壁接触部的侧壁接触。
15.根据权利要求13所述的半导体存储器装置，其中，所述虚设间隔物绝缘层在沿所述层叠方向相邻的多个所述虚设层间绝缘层之间延伸。
16.根据权利要求13所述的半导体存储器装置，其中，各个所述焊盘牺牲层包括对磷酸的抗蚀性高于氮化物层的材料。
17.根据权利要求9所述的半导体存储器装置，该半导体存储器装置还包括：
虚设缓冲层叠物，该虚设缓冲层叠物包括在所述层叠方向上交替地层叠的多个虚设层间绝缘层和多个水平牺牲层；
接触插塞，该接触插塞穿过所述虚设缓冲层叠物；以及
多个虚设间隔物绝缘层，多个所述虚设间隔物绝缘层设置在所述水平牺牲层和所述接触插塞之间。
18.根据权利要求9所述的半导体存储器装置，其中，所述栅极层叠物还包括在沿所述层叠方向彼此间隔开的同时层叠的多个层间绝缘层，
其中，各个所述导电图案设置在多个所述层间绝缘层当中的在所述层叠方向上彼此相邻的一对上层间绝缘层和下层间绝缘层之间。
19.根据权利要求18所述的半导体存储器装置，其中，各个所述侧壁接触部设置在所述上层间绝缘层的端部与所述下层间绝缘层之间。
20.根据权利要求18所述的半导体存储器装置，其中，所述间隔物绝缘层设置在多个所述层间绝缘层之间。
21.根据权利要求9所述的半导体存储器装置，该半导体存储器装置还包括：
沿着各个所述导电图案的表面延伸的阻挡绝缘层，
其中，所述阻挡绝缘层被多个所述侧壁接触部当中的对应侧壁接触部穿透。
22.一种制造半导体存储器装置的方法，该方法包括以下步骤：
形成初步阶梯结构，该初步阶梯结构包括交替地层叠的多个层间绝缘层和多个水平牺牲层；
在各个所述水平牺牲层的侧壁上形成焊盘牺牲层；
形成穿过所述焊盘牺牲层和所述初步阶梯结构的第一孔；
在所述第一孔的侧壁上形成间隔物绝缘层；
在所述间隔物绝缘层上形成第一牺牲柱以填充所述第一孔；
利用导电图案替换所述水平牺牲层；
去除所述第一牺牲柱以暴露所述间隔物绝缘层；
去除所述间隔物绝缘层的一部分以暴露所述焊盘牺牲层；
去除所述焊盘牺牲层；以及
形成接触图案，该接触图案填充所述焊盘牺牲层被去除的区域和所述第一孔。
23.根据权利要求22所述的方法，
其中，各个所述层间绝缘层包括氧化物层，
其中，各个所述水平牺牲层包括氮化物层，并且
其中，各个所述焊盘牺牲层包括对磷酸的抗蚀性高于所述氮化物层的材料。
24.根据权利要求22所述的方法，其中，在各个所述水平牺牲层的侧壁上形成所述焊盘牺牲层的步骤包括以下步骤：
蚀刻各个所述水平牺牲层的一部分以在彼此相邻的多个所述层间绝缘层之间形成第一凹槽；以及
形成所述焊盘牺牲层以填充所述第一凹槽。
25.根据权利要求22所述的方法，
其中，在形成所述第一孔时，形成穿过所述焊盘牺牲层和所述初步阶梯结构的第二孔，
其中，在形成所述间隔物绝缘层时，在所述第二孔的侧壁上形成第一虚设间隔物绝缘层，
其中，在形成所述第一牺牲柱时，形成填充所述第二孔的支撑柱，并且
其中，在所述第一牺牲柱被去除时，通过掩模图案保护所述支撑柱。
26.根据权利要求22所述的方法，
其中，在形成所述初步阶梯结构时，形成包括所述层间绝缘层和所述水平牺牲层的虚设缓冲层叠物，
其中，在形成所述第一孔时，形成穿过所述虚设缓冲层叠物的第三孔，
其中，在形成所述间隔物绝缘层时，在所述第三孔的侧壁上形成第二虚设间隔物绝缘层，
其中，在形成所述第一牺牲柱时，形成填充所述第三孔的第二牺牲柱，
其中，在所述第一牺牲柱被去除时，所述第二牺牲柱被去除，
其中，在所述间隔物绝缘层的一部分被去除时，所述第二虚设间隔物绝缘层的一部分被去除，并且
其中，在形成所述接触图案时，形成填充所述第三孔的接触插塞。
27.根据权利要求26所述的方法，
其中，所述初步阶梯结构和所述虚设缓冲层叠物被设置在包括第一互连结构和第二互连结构的互连阵列上，
其中，所述接触图案联接到所述第一互连结构，并且
其中，所述接触插塞联接到所述第二互连结构。
28.根据权利要求27所述的方法，该方法还包括以下步骤：
在形成所述初步阶梯结构之前，
在所述互连阵列上形成掺杂半导体层；并且
形成多个绝缘层，多个所述绝缘层分别穿过所述掺杂半导体层并且与所述第一互连结构和所述第二互连结构交叠，
其中，所述接触图案和所述接触插塞分别延伸以穿过所述绝缘层。
29.根据权利要求22所述的方法，其中，形成所述间隔物绝缘层的步骤包括以下步骤：
通过所述第一孔蚀刻所述水平牺牲层以在多个所述层间绝缘层之间形成第二凹槽；以及
在所述第一孔的侧壁上形成所述间隔物绝缘层以填充所述第二凹槽。
30.根据权利要求22所述的方法，其中，利用所述导电图案替换所述水平牺牲层的步骤包括以下步骤：
形成穿过所述初步阶梯结构的狭缝；
通过所述狭缝去除所述水平牺牲层以使得多个所述层间绝缘层之间的水平空间敞开；
在各个所述水平空间的表面上形成阻挡绝缘层；以及
在所述阻挡绝缘层上形成分别填充所述水平空间的多个导电图案。
31.根据权利要求30所述的方法，该方法还包括以下步骤：在去除所述焊盘牺牲层之后，去除所述阻挡绝缘层的一部分以使得各个所述导电图案的侧壁暴露。
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