TW202111923A - 利用虛設儲存塊作為池電容器的非揮發性記憶體元件 - Google Patents

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Abstract

一種非揮發性記憶體元件，包括分組到不同頁面中的多個儲存塊，與多個儲存塊的頁面對應的一頁面緩衝區域；以及用於支援多個儲存塊的頁面的操作步驟的一週邊電路區域。週邊電路區域包括多個池電容器。至少一個儲存塊是虛設塊，虛設塊被配置為形成用於抑制功率雜訊的補充池電容器。

Description

利用虛設儲存塊作為池電容器的非揮發性記憶體元件
本發明涉及非揮發性記憶體技術領域。更具體地，本發明涉及利用虛設儲存塊作為池電容器（pool capacitor）的立體（3D）NAND記憶體元件。
透過改進製程技術、電路設計、程式設計演算法和製造製程，平面儲存單元被縮放到較小的尺寸。然而，隨著儲存單元的特徵尺寸接近下限，平面製程和製造技術變得具有挑戰性且成本高。結果，平面儲存單元的儲存密度接近上限。3D儲存架構可以解決平面儲存單元中的密度限制。3D儲存架構包括記憶體陣列和用於控制來往於記憶體陣列的信號的週邊設備。
眾所周知，週邊電路中的電容器抑制了電源雜訊，使得記憶體元件可以在穩定的功率條件下工作。還已知池電容器佔據傳統3D NAND記憶體元件的週邊電路區域內的閘極或金屬層中的大空間。然而，隨著裸晶(die)尺寸的縮小，當在週邊電路區域中部署電容器，以保持穩定的內部功率電平和低雜訊時變得具有挑戰性。因此，為NAND記憶體元件的感測放大器和頁面寄存器的操作步驟提供穩定的功率是重要的。
本發明的一個目的是提供一種改進的非揮發性記憶體元件，其利用虛設儲存塊作為池電容器，以解決上述現有技術的問題或缺點。
根據本發明的一個方面，一種非揮發性記憶體元件包括：分組到頁面中的多個儲存塊；與多個儲存塊的頁面對應的頁面緩衝區域； 以及用於支援多個儲存塊的頁面的操作步驟的週邊電路區域。週邊電路區域包括多個池電容器。至少一個儲存塊是虛設塊。虛設塊被配置為形成 用於抑制功率雜訊的補充池電容器。
根據一些實施例，虛設塊包括基底和基底上的交替層堆疊體。
根據一些實施例，交替層堆疊體包括交替層疊在彼此上的多個導電層和多個介電層。
根據一些實施例，虛設塊還包括：在虛設塊的兩個相對端處的階梯結構；以及設置在階梯結構上並與多個導電層電性連接的接觸。
根據一些實施例，多個導電層經由設置在階梯結構上的接觸依次且交替地偏壓到電源和地電位，進而在多個導電層之間形成電容器，其中，多個介電層用作電容器介電層。
根據一些實施例，電源包括內部電源或外部電源。
根據一些實施例，多個導電層中的至少兩個相鄰的導電層經由設置在階梯結構上的接觸被偏壓到相同的電源。
根據一些實施例，虛設塊設置在多個儲存塊的各個頁面的邊緣處。
根據一些實施例，虛設塊被分成多個子塊。
在閱讀了在各個圖和圖樣中示出的較佳實施例的以下詳細描述之後，本發明的這些和其他目的無疑將對本領域普通技術人員變得顯而易見。
現在將詳細參考本發明的示例性實施例，其在附圖中示出以便理解和實施本發明並實現技術效果。可以理解，以下描述僅透過示例的方式進行，而不是限制本發明。本發明的各種實施例和實施例中的彼此不衝突的各種特徵可以以各種方式組合和重新佈置。在不脫離本發明的精神和範圍的情況下，本發明的修改、等同物或改進對於本領域技術人員來說是可以理解的，並且旨在包含在本發明的範圍內。
應注意，說明書中對“一個實施例”、“實施例”、“示例性實施例”、“一些實施例”等的引用表明所描述的實施例可包括特定特徵、結構或特性，但是各個實施例可以不必包括特定的特徵、結構或特性。而且，這些短語不一定指的是同一實施例。
此外，當結合實施例描述特定特徵、結構或特性時，無論是否明確描述，結合其他實施例來實現這種特徵、結構或特性都在相關領域的技術人員的知識範圍內。
通常，術語可以至少部分地從上下文中的使用來理解。例如，如本文所使用的術語“一個或多個”，至少部分地取決於上下文，可以用於以單數意義描述任何特徵、結構或特性，或者可以用於以複數意義描述特徵、結構或特性的組合。類似地，例如“一個”、“一”或“該”之類的術語可以再次被理解為至少部分地基於上下文來傳達單數用法或傳達複數用法。
將易於理解的是，本發明中的“在……上”、“在……上方”、以及“在……之上”的意思應當被以最寬的方式解釋，使得“在……上”不僅意指“直接在……（某物）上”，而且也包括“在……（某物）上”且其間具有中間特徵或層，並且“在……上方”或“在……之上”不僅意指“在……（某物）上方”或“在……（某物）之上”的意思，而且也能夠包括“在……（某物）上方”或“在……（某物）之上”，而其間沒有中間特徵或層（即，直接在某物上）的意思。
此外，空間上的相對術語，例如“在……之下”、“在……下方”、“下部的”、“在……上方”、“上部的”等於此可以用於易於描述，以描述如圖中示例的一個元件或特徵與別的元件（單個或多個）或特徵（單個或多個）的關係。除圖中描繪的取向之外，空間上的相對術語還意圖涵蓋使用或操作步驟中元件的不同取向。裝置可以另外地取向（旋轉90度或處於其它取向）並且可以同樣地相應解釋於此使用的空間上的相對描述符。術語“垂直”指垂直於半導體基底的表面的方向，術語“水平”指平行於半導體基底的表面的任何方向。
如本文所使用的，術語“3D記憶體元件”指在橫向取向的基底上具有垂直取向的儲存單元電晶體串（在本文中稱為“記憶體串”，例如NAND串），使得記憶體串相對於基底在垂直方向上延伸，的半導體元件。
3D NAND是一種快閃記憶體技術，其垂直堆疊儲存單元來提高容量，以實現更高的儲存密度和更低的每千百萬位元組成本。在3D NAND技術中，儲存單元在高電壓下操作步驟，並且需要電容器（例如，池電容器）來實現升壓。通常，MOS電容器、MOM電容器或多晶矽-多晶矽電容器用於3D NAND晶片電路中。隨著3D NAND技術向高密度和高容量發展，特別是從64層到128層方案，元件數量和跡線數量顯著增大，而晶片面積不斷縮小。結果，用於矽晶片和後端佈線的空間越來越小。傳統的MOS電容器或MOM電容器通常在後端步驟需要大的晶片面積或金屬跡線區域。
圖1是示出具有用於電源的池電容器的示例性NAND架構的示意圖，其中為了清楚起見省略了記憶體陣列。如圖1所示，NAND記憶體元件10包括用於電源的池電容器101，其設置在週邊電路區域100內。週邊電路區域100可以設置在頁面緩衝區域110和輸入/輸出（I / O）功率焊盤區域20之間。頁面緩衝區域110可以在將資料寫入記憶體陣列的相關部分之前，儲存從外部設備（例如，主機）接收的資料，或者在資料被傳輸到外部設備之前，儲存從記憶體陣列讀取的資料。頁面緩衝區域110可以耦合到串驅動器電路130，用於驅動到字元線（未示出）的電壓。串驅動器電路130可以設置在頁面緩衝區域110之間。圖1所示的佈局可以是位於記憶體陣列之下的週邊下單元（periphery under cell，PUC）的一部分，該記憶體陣列未示出以便不使圖形模糊。
如前所述，裸晶尺寸繼續縮小，並且用於池電容器101的可用面積減小。這導致週邊電路中的池電容器面積不足以抑制功率雜訊。本發明透過在記憶體陣列中引入虛設塊來解決該問題，該虛設塊用作補充池電容器以改善雜訊抑制，使得記憶體元件可在穩定的功率條件下操作步驟。因此，可以提高記憶體元件的可靠性和元件性能。
圖2是示出根據本發明一個實施例的具有用於電源的池電容器的示例性NAND架構的示意圖，其中記憶體陣列以疊置方式示出。相似區域、層或元件由相似的數字標號表示。圖3是示出記憶體陣列的同一頁面中的虛設塊和儲存塊的放大示意性視圖。
如圖2和圖3所示，NAND記憶體元件10的多個儲存塊200可以被分組到對應於在下頁面緩衝區域110的頁面中。儲存塊200可以包括儲存單元MC的串，以便形成3D儲存結構。例如，半導體柱可以形成在垂直穿透導體-介電對堆疊體S的通道孔CH中。3D儲存結構還可以包括在各個儲存塊200的兩個相對端處的階梯結構SS，用於形成接觸CT，例如貫穿陣列接觸（TAC）。
在快閃記憶體NAND記憶元件中，可以對各個儲存塊執行擦除操作步驟，並且可以對各個儲存頁面執行讀/寫操作步驟。陣列塊是記憶體元件中執行儲存功能的核心區。為了實現更高的儲存密度，垂直3D記憶體堆疊層的數量大大增大，進而增大了製造複雜性和成本。NAND記憶體元件10的週邊電路區域100為記憶體陣列提供支援。應當理解，週邊電路區域100可以包括數位信號電路、類比信號電路和/或混合信號電路，例如行解碼器和列解碼器、驅動器、頁面緩衝器、感測放大器、定時和控制等。週邊電路區100可以包括有源和/或被動半導體部件，例如電晶體、二極體、電容器、電阻器等，這對於本領域技術人員來說是顯而易見的。
在3D儲存架構中，用於儲存資料的儲存單元垂直堆疊，以形成堆疊儲存結構。3D記憶元件可以包括形成在堆疊儲存結構的一側或多側上的台階結構，用於例如字元線扇出(fan-out)。堆疊儲存結構包括多個半導體通道，其中半導體通道可以垂直於半導體基底的主表面。隨著對更高儲存容量的需求繼續增大，堆疊儲存結構的垂直層級（level）的數量也增大。
根據一個實施例，NAND記憶體元件10還在記憶體陣列中包括多個虛設塊200d。根據一個實施例，虛設塊200d設置在記憶體陣列的各個頁面的邊緣（或最外面的行或列）處。這些虛設塊200d具有與記憶體陣列中的儲存塊200類似的結構，但是這些虛設塊200d不用於儲存資料。相反，這些虛設塊200d用作記憶體陣列內的補充池電容器。應當理解，儘管虛設塊200d被示出位於記憶體陣列的各個頁面的邊緣處，但是虛設塊的位置可取決於設計要求。在一些實施例中，虛設塊200d可以設置在記憶體陣列的各個頁面中的其他位置。儘管如此，較佳還是將記憶體陣列的邊緣處的各個塊當作虛設塊，因為這些最外面的塊通常遭受製程變化的影響，並且具有較小的均勻性。
應當理解，圖2中的記憶體陣列的各個頁面中的虛設塊200d的尺寸和數量僅用於說明目的。在一些實施例中，在記憶體陣列的各個頁面中可以僅有一個虛設塊用作補充池電容器，而在一些其他實施例中，在記憶體陣列的各個頁面中可以存在兩個以上的虛設塊用作補充池電容器。此外，應當理解，虛設塊不必緊鄰頁面緩衝器設置或僅用於頁面緩衝器。
圖4是示出根據本發明的一個實施例的用作池電容器的示例性虛設塊的示意性橫截面圖。如圖4所示，虛設塊200d製造在半導體基底201上，半導體基底201包括但不限於矽基底、矽鍺基底、碳化矽基底、絕緣體上矽（SOI）基底、玻璃基底、或任何合適的基材。在基底201上形成交替層堆疊體S。根據一個實施例，交替層堆疊體S可以包括多個導電層/介電層對。
為簡單起見，圖4中僅示出了介電層211、212、213、214、215和導電層221-224。應當理解的是，圖4中的交替層堆疊體S的層的數量僅用於說明目的。例如，導電層/介電層對的數量可以是8、16、32或64，但不限於此。交替層堆疊體S中的導電層用作儲存塊200中的字元線帶。在虛設塊200d中，這些導電層221-224用作電容器電極板，並且介電層211-214用作電容器介電層。
根據一個實施例，導電層221和223可以電耦合到例如VDD 或VDD_PB 的電源（VDD_PB 是僅用於頁面緩衝器的功率，一種內部電源），且導電層222和224可以電耦合到例如地電位的參考電壓VSS 。透過提供這樣的配置，在導電層221-224之間形成電容器。應當理解，上述電源不限於內部電源。在一些實施例中，前述電源可以包括外部電源，例如由使用者或系統提供的電壓。術語“內部電源”是指由例如調節器的電路產生的電壓。
圖5是示出根據本發明的另一實施例的用作池電容器的示例性虛設塊的示意性橫截面圖，其中相似的層、區域或元件由相似的數字標號表示。如圖5所示，同樣地，在基底201上形成交替層堆疊體S。根據一個實施例，交替層堆疊體S可以包括多個導電層/介電層對。為簡單起見，圖5中僅示出了介電層211、212、213、214、215和導電層221、222、223、224。應當理解，圖5中的交替層堆疊體S的層的數量僅用於說明目的。例如，導電層/介電層對的數量可以是8、16、32或64，但不限於此。交替層堆疊體S中的導電層用作儲存塊200中的字元線帶。在虛設塊200d中，這些導電層221-224用作電容器電極板，並且介電層211-214用作電容器介電層。
根據一個實施例，導電層221和222可以電耦合到例如VDD 或VDD_PB 的電源，並且導電層223和224可以電耦合到例如地電位的參考電壓VSS 。透過提供這樣的配置，在導電層222和導電層223之間形成電容器。透過將兩個或更多個鄰近或相鄰的導電層耦合到一個電壓源，可以減小電阻。
圖6是示出根據本發明又一實施例的用作池電容器的示例性虛設塊的示意性橫截面圖，其中相似的層、區域或元件由相似的數字標號表示。如圖6所示，同樣地，在基底201上形成交替層堆疊體S。根據一個實施例，交替層堆疊體S可以包括多個導電層/介電層對。為簡單起見，圖6中僅示出了介電層211-215和導電層221-224。應當理解，圖6中的交替層堆疊體S的層的數量僅用於說明目的。例如，導電層/介電層對的數量可以是8、16、32或64，但不限於此。交替層堆疊體S中的導電層用作儲存塊200中的字元線帶。在虛設塊200d中，這些導電層221-224用作電容器電極板，並且介電層211-214用作電容器介電層。
圖4中的虛設塊和圖6中的虛設塊之間的差異，是圖6中的虛設塊被分成幾個子塊200d-1、200d-2、200d-3和200d-4。儘管子塊200d-1、200d-2、200d-3和200d-4在圖6中具有大致相同的尺寸和長度，但是在其他實施例中，也可能形成具有不同尺寸或長度的子塊。
根據一個實施例，各個子塊200d-1、200d-2、200d-3和200d-4的導電層221和223可以電耦合到例如VDD 或VDD_PB 的電源（VDD_PB 是僅用於頁面緩衝器的功率，一種內部電源）並且各個子塊200d-1、200d-2、200d-3和200d-4的導電層222和224可以電耦合到例如地電位的參考電壓VSS 。透過提供這樣的配置，在導電層221-224之間形成電容器。應當理解，上述電源不限於內部電源。在一些實施例中，前述電源可以包括外部電源，例如由使用者或系統提供的電壓。術語“內部電源”是指由例如調節器的電路產生的電壓。
本領域技術人員將容易地觀察到，可以在保留本發明的教導的同時對裝置和方法進行多種修改和更改。因此，上述公開內容應被解釋為僅受所附申請專利範圍的範圍和界限的限制。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10:NAND記憶體元件 100:週邊電路區域 101:池電容器 110:下頁面緩衝區域 120:輸入/輸出（I / O）功率焊盤區域 130:串驅動器電路 200:儲存塊 200d:虛設塊 200d-1、200d-2、200d-3、200d-4:子塊 201:半導體基底 211、212、213、214、215:介電層 221、222、223、224:導電層 CH:通道孔 CT:接觸 MC:儲存單元 S:導體-介電對堆疊體(交替層堆疊體) SS:階梯結構 VDD、VDD_PB:電源 VSS:參考電壓
結合在此並形成說明書的一部分的附圖示出了本發明的實施例，並且與說明書一起進一步用於解釋本發明的原理並使得本領域技術人員能夠實現和使用本發明。 圖1是示出具有用於電源的池電容器的示例性NAND架構的示意圖，其中省略了記憶體陣列。 圖2是示出具有用於電源的池電容器的示例性NAND架構的示意圖，其中以疊置方式示出了記憶體陣列。 圖3是圖2的放大透視圖，其示意性地示出了記憶體陣列的同一頁中的虛設塊和儲存塊。 圖4是示出根據本發明的一個實施例的用作池電容器的示例性虛設塊的示意性橫截面圖。 圖5是示出根據本發明的另一實施例的用作池電容器的示例性虛設塊的示意性橫截面圖。 圖6是示出根據本發明的又一實施例的用作池電容器的示例性虛設塊的示意性橫截面圖。 將參考附圖描述本發明的實施例。
10:NAND記憶體元件
100:週邊電路區域
101:池電容器
110:下頁面緩衝區域
120:輸入/輸出(I/O)功率焊盤區域
130:串驅動器電路
200:儲存塊
200d:虛設塊

Claims (10)

  1. 一種非揮發性記憶體元件，包括： 多個儲存塊，被分組到多個頁面中，其中，至少一個所述儲存塊是一虛設塊； 多個頁面緩衝區域，對應於所述多個儲存塊的所述頁面；以及 一週邊電路區域，用於支援所述多個儲存塊的所述頁面的操作步驟，其中，所述週邊電路區域包括多個池電容器，其中，所述虛設塊被配置為形成用於抑制功率雜訊的一補充池電容器（supplementary pool capacitor）。
  2. 根據申請專利範圍第1項所述的非揮發性記憶體元件，其中，所述虛設塊包括一基底，和在所述基底上的一交替層堆疊體。
  3. 根據申請專利範圍第2項所述的非揮發性記憶體元件，其中，所述交替層堆疊包括多個導電層和多個介電層交替層疊在彼此上的一結構。
  4. 根據申請專利範圍第3項所述的非揮發性記憶體元件，其中，所述虛設塊還包括： 在所述虛設塊的兩個相對端處的一階梯結構；以及 設置在所述階梯結構上，並電性連接到所述多個導電層的一接觸。
  5. 根據申請專利範圍第4項所述的非揮發性記憶體元件，其中，所述多個導電層經由設置在所述階梯結構上的所述接觸，依次且交替地施加偏壓到一電源和一接地電位，進而在所述多個導電層之間形成一電容器，其中，所述多個介電層用作一電容器介電層。
  6. 根據申請專利範圍第5項所述的非揮發性記憶體元件，其中，所述電源包括一內部電源或一外部電源。
  7. 根據申請專利範圍第4項所述的非揮發性記憶體元件，其中，所述多個導電層中的至少兩個相鄰的導電層，經由設置在所述階梯結構上的所述接觸被施加偏壓到相同的電源。
  8. 根據申請專利範圍第1項所述的非揮發性記憶體元件，其中，所述虛設塊設置在所述多個儲存塊的所述頁面中的各個頁面的一邊緣處。
  9. 根據申請專利範圍第1項所述的非揮發性記憶體元件，其中，所述虛設塊被分成多個子塊。
  10. 一種非揮發性記憶體元件，包括： 多個儲存塊，被分組到多個頁面中，其中，至少一個所述儲存塊是一虛設塊，所述虛設塊被配置為形成用於抑制功率雜訊的一補充池電容器（supplementary pool capacitor）。
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