527717 B491pif/013 A7 _ B7 五、發明説明（I ) 發明領域 (請先閱讀背面之注意事項再填寫本頁) 本發明係關係於一種半導體裝置，例如爲特殊應用積 體電路（ASIC: Applicatim Specific Integrated Circuits) 5 特 別，關於與邏輯電路混裝的記憶體集合(memory macro)者。 習知技術 經濟部中央標準局員工消費合作社印裝 近年來，因多層配線技術進步，已進展到在記憶單元 陣列（memory cell array)上，配設像具有128條以上廣匯流 排(bus)寬之整體配線的資料線。此種整體配線，因要抑制 信號遲延，以膜厚較厚的上層配線層之構成居多，一方面， 此整體配線，較少佈置覆蓋記憶單元陣列(memory cell array) 上的全領域。一般係使電源配線或其他通過配線一起加以 佈置。此等電源配線或其他通過配線係配置在整體配線之 間，並與整體配線平行。對於在記憶單元陣列（memory cell array)上配置電源配線時，在沿整體配線方向，可設複數 的電源配線。因此，在沿整體配線的方向，可減低電源配 線的總（total)電阻値。但，在與整體配線直交的方向，橫 過整體配線，設置電源配線困難。因此電源配線數限制成 極端少數，其長度及配設位置也受到限制，例如在與整體 配線直交的方向，電源配線係在整體配線的一邊之端部配 置一條。因此，配置在與整配線直交方向的電源配線之總 (total)電阻値變高。配置此種習知電源配線時，較困難對 記憶單元陣列（memory cell array)的全領域供給充分電壓。 並且，上述習知的佈置（layout)時’配置通過配線的配 線可能領域，僅允許在與整體配線平行的一方向。如此僅 4 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 527717 8491pif/013 ____B7 五、發明説明（) 在一方向佈置的配線可能領域，對使用者（user)缺乏利用 價値，缺少有效活用性。爲解決此問題點，考慮更在上層 設與上述配線可能領域直交方向的配線層。但，此時，有 增加生產成本（cost)的問題。 發明所欲解決問題點 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 近年來，盛行開發適用於ASIC的記憶體集合(memory macro)，例如自動態隨機存取記憶（DRAM:Dynamic Random Access Memory)。對此DRAM集合（macro)內配置電源接 腳（pm)位置的限制，及關於通過集合（macro)上層的使用者 (user)的配線領域之限制。即，DRAM集合(macro)的面積， 佔晶片（chip)全體的數十％。因此，DRAM集合（macro)配 置在晶片（chip)的位置。對晶片全體的板面配置設計（floor plan)影響居大。例如，上述電源配線有低電阻方向和高電 阻方向的DRAM集合（macro)，會產生需要在集合（macro) 的某一邊設複數個電源接腳（pin)的限制。因此項限制，產 生需要使DRAM集合（macro)配置在晶片（chip)周邊，所配 置的電源台座(pad)的近傍。而且，通過DRAM集合（macro) 上的使用者（user)的配置領域的方向有限制時，爲滿足其 限制，需使DRAM集合（macro)配置在晶片（chip)的四隅。 並且，DRAM集合(macro)要求高動作頻率及高位元(bit) 寬的資料線。提高動作頻率時，消耗電源增加。爲此項補 償需要增加電源配線。但，僅靠配設在資料線間的電源配 線尙不充足，而產生特別需要在與資料線直交方向追加電 源配線。 5 ^紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 527717 8 4 9 1pi£/〇13 _B7 _ 五、發明説明（3 ) 一方面，爲增加資料線的位兀（bit)寬，使資料線階層 化較有效。爲實現此項階層化，需要追加配線層。不過， 爲增加位元（Mt)寬所追加的資料配線，需要在既存資料配 線的平行方向。此種構成，電源配線也平行於既存的電源 配線。因此，強化與資料線直交方向的電源配線較爲困難。 並且也無法提供與資料線成直交方向的使用者（user)的配 線領域。即，爲提供強化電源配線和追加資料線寬，及使 用者(user)的配線領域，最低也需要追加兩層配線層。但， 此時會增加製造程序，同時有成本增加的問題。 本發明爲解決上述問題點，提供一種半導體裝置，以 、可增強電源配線，同時可確保有效使用者(user)的配線領 域，並且可抑制成本的增加爲目的。 解決問題點的手段 本發明的半導體裝置，爲解決上述課題，具有複數的 第一基本單位區塊(block)，上述各第一基本單位區塊具有 記憶單元陣列（memory cell array) ’第一選擇線’第一資料 線，和讀出放大器（Sense amplifier)。其中，上述記憶單元 陣列（memory cell array)具有配列成矩陣（matrix)狀的複數 經濟部中央標準局貝工消費合作社印策 (請先閲讀背面之注意事項再填寫本頁) 個記憶單元（memory cell) ’上述第一選擇線係選擇上述目己 憶單元（memory cell )者，上述第一資料線’配置成與上述 第一選擇線直交，係傳送上述選擇記憶單元（memory cell) 的資料，上述讀出放大器（sense amplifier)係接連上述第一 資料線。除此外，尙有複數的第二資料線、第一配線 '和 6 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 527717 8 4 9 1pi£/〇13_B7 五、發明説明（4 ) 第二配線。上述複數的第二資料線係在上述複數個第一基 本單元區塊中，除在端部位置的一個基本單位區塊外，設 在其他基本單位區塊的上層，與上述第一資料線同一方 向，以選擇性的接連上述第一資料線。上述第一配線係配 置在上述複數個第一基本單位區塊的上層與上述第二資料 線並行，上述第二配線係設在上述複數個第一基本單位區 塊中，在端部位置之一個第一基本單位區塊的上層，與上 述第一配線成直交的方向。 爲讓本發明的上述原理和其他目的，特徵和優點能更 明顯易懂，以下特舉較佳實施例，並配合所附圖示作項係 說明如下= 圖示的簡單說明 圖1表示本發明的第一實施例之配線領域的電路構成 圖。 圖2表示沿圖1所示箭頭Π - Π線的斷面圖。 圖3表示本發明的第一實施之電源配線的電路構成 圖。 圖4表示沿圖3所示IV-W線的斷面圖。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 圖5 A、B係表示第一實施例的動作。 圖5A表示模擬第一實施例的動作之半導體晶片的槪 略平面圖5圖5B表示圖5A所示半導體晶片的模擬結果 特性圖。 圖6A、B表示與圖5A相異構成的動作。圖6A表7^ 7 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 527717 A7 B7 經濟部中央標準局員工消費合作社印製 8491pif/013 五、發明説明（5 ) 與圖5A相異構成的半導體晶片之平面圖，圖表示圖6A 所示半導體晶片的模擬結果特性圖。 圖7表示關於本發明第二實施例的記憶體集合（mem〇ry macro)—例之平面圖。 圖8表不用圖7所示記憶體集合（mein〇ry macro)的半 導體晶片之板面配置設計(floor plan)—例的平面圖。 圖9表示用圖6A所示DRAM集合（macro)的半導體晶 片之板面配置設計(floor plan) —例的平面圖。 圖1〇表示關於本發明第三實施例的記憶體集合 (memory macro) — f歹[|的平面圖。 圖11表示沿圖10的XI_XI線之斷面圖。 圖12表示適用於第三實施例的讀出放大器（sense amplifier)—例之構成圖。 圖13表示適用於第三實施例的讀出放大器（sense amplifier)其他例的構成圖。 圖式標號的簡單說明 11.11- I 〜11，4 —-DRAM 集合（macro) 12-1〜12-1 5…基本單位區塊(block) 13…記憶單元陣歹丨J(MCA: memory cell array ) 14…行解碼器（RDC: row decoder) 15—_列解碼器（CDC: column decoder) 16…第一讀出放大器（S/A: Sense amplifier) 17…選擇電晶體(transistor) 8 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁)
527717 A7 B7 8 4 9 lpi f / 013 五、發明説明（(3 ) MC…記憶單元（memory cell) BL…位元(bit)線(第一資料線） (請先閱讀背面之注意事項再填寫本頁) WL—-字元（word)線 18…第二資料線 19…第二讀出放大器（S/A: Sense amplifier) 20.21…第一、第二的配線可能領域 31.32.34…第一、第二、第三的電源配線 52a—電源台座(pad) 53.54.56 —邏輯電路 55…通過配線 72-P72-4…第二階層的基本單位區塊(block) 選擇電晶體 74 —-第三資料線 75…第三讀出放大器（S/A: Sense amplifier) 76…第二電源線 77- —第三電源線 較佳實施例 以下，參照圖面說明本發明的實施例。 經濟部中央標準局員工消費合作社印製 第一實施例 圖1係關於本發明的第一實施例之記憶體集合（mem〇ry macro)，例如表示DRAM集合（macro)的一例。此DRAM 集合（macro)ll係由兩個基本單位區塊(block)12-l512-2和 二階層的資料配線所構成。構成第一階層的基本單位區塊 (block)12-l，12-2係爲一同一構成。因此，說明基本單位區 9 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 527717 8491pif/013 A/ B7 五、發明説明（Γ| ) 塊(block)12-l的構成，對基本單位區塊（block)12-2，在與 基本單位區塊(Mock)12-l相同部分附同一標號。 基本單位區塊(block)12_l，係由記憶單元陣列（memory cell array)13，行解碼器（row decoder)14，列解碼器（column decoder)15，第一讀出放大器（Sense amplifier)16，複數的 選擇電晶體（transistor)17所構成。記憶單元陣列（memory ,cell array )13，係由複數的記憶單元（memory cell)MC配置 成矩陣（matrix)狀。個記憶單元（memory cell)MC，係例如 由一個電晶體（transistor)Tr和一個電容器（capacit〇r)Cp所 構成。此等記憶單元（memory cell)MC係接連第一選擇線 的字元(word)線WL和第一資料線的位元(bit)線BL。此記 憶單元陣列(memory cell array)例如有1Mbit的記憶容量， 有512條的字元（word)線WL，和2048條的位元（bit)線BL。 經濟部中央摞準局貝工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 上述字元（word)線WL係接連上述行解碼器（row decoder)14，由此行解碼器（row decoder)加以選擇。位元（bit) 線BL係接連上述第一讀出放大器（Sense amplifier)16。此 第一讀出放大器（Sense amplifier)16係放大位元(bit)線BL 的電位。上述列解碼器(column decoder)15，係接連複數的 列選擇線CSL，此列（column)選擇線CSL，接連上述選擇 電晶體（tmnS1Stor)17的閘極（gate)。此等選擇電晶體 (transistor) 17的電流通路之一端部接連上述第一讀出放大 器（Sense ampnfier)16，電流通路的他端部接連後述之第二 資料線。此等選擇電晶體（transiStor)17係回應列解碼器 (column decoder)15的輸出信號，使上述位元（bit)線BL接 10 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部中央標準局貝工消費合作社印褽 527717 8491pif/013 A7 __ B7_ 五、發明説明（2 ) 連第二資料線。 在基本單位區塊（bl〇ck)12-2的上層，設與位元（bit)線 BL同一方向的複數條第二資料18。此等第二資料線18係 接連基本單位區塊（block)12-l，12-2的選擇電晶體 (tranS1Stor)l7之電流電路的他端。此等第二資料線Μ係 接連鄰接配置在基本單位區塊(block) 12-2的第二讀出放大 器（Sense amplifier)19。 在基本單位區塊(block)l2-1,12-2的上層鄰接複數的第 二資料線18設複數的第一配線可能領域20。一般，對 DRAM，第一資料線的字元（blt)線BL係成爲微影蝕刻法 (lithography)技術允許限度的微少配線圖案（pattern)。選擇 電晶體(tranS1Stor)17係以選擇性的使位元（bit)線BL接連 第二資料線18。因此，第二資料線1 8的條數可削減至位 元(Mt)線的1/4或1/8程度。因此，剩餘領域可做爲第一 配線可能領域20使用。此第一配線可能領域20，係與第 二配線18同一的配線層。例如使用者(user)可當形成通過 配線的領域加以使用。 在DRAM集合（maCr〇)ll的端部位置之基本單位區塊 (block)12，l，於上述記憶單元陣歹I] (memory cell array)13 的上層，並無形成第二資料線18。在此部分，設與上述第 一配線可能領域20成直交方向的第二配線'可能領域21。 此第二配線可能領域21係與第一配線可能領域20同層。 此第二配線可能領域21，例如可當做爲使用者(user)形成 通過配線領域，加以使用。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） — u-I----輩------、玎------0. (請先閲讀背面之注意事項再填寫本頁) 527717 8491pif/013 A7 __ B7______________ 五、發明説明（q ) 圖2係圖1所示沿箭頭π - Π線的斷面圖。在圖2，與 圖1相同部分附同一標號。 字元（word)線WL例如係由多矽晶體(p〇iysilicon)所形 成的閘極（gate)配線層GC和第二配線層M2所構成。閘極 (gate)配線層GC和第二配線層m2，在記憶單元陣列 (memory cell array)內的數處，以未經圖示的接點（contact) 加以短路。字元（word)線以二層的配線層加以以構成的理 由係爲低減在高電阻的閘極（gate)配線層GC所產生之信號 的傳送遲延。
一方面，位元(bit)線BL係構成在閘極(gate)配線層GC 和第二配線層M2間位置的第一配線層Ml。 通過配線22係在第三配線層M3所構成。此通過配線 22係配置在上述第二配線可能領域21。在圖2並未表示， 第二資料線18也由第三配線層M3所構成。 圖3係表示以圖1所示的第一配線可能領域20和第二 配線領域21做爲DRAM集合（macro)ll的電源配線之敷設 領域使用之例。在圖3，與圖1相同部分附同一標號，詳 細說明從略之。 經濟部中央標準局貝工消費合作社印裝 (請先閲讀背面之注意事項再填寫本頁) 圖3所示DRAM集合(maCr〇)ll，更再包括兩個基本單 位區塊(block)12-3，12-4。基本單位區塊(block)12-3，12-4 內 的構成係相同於基本單位區塊(block)12-l，12-2。此等基本 單位區塊（block)12-3，12-4也與基本單位區塊（block)12-1，12-2同樣，爲第一階層。此等基本單位區塊（1^1〇仏)12-2，12-3，12-4的上方，配置上述第二資料線18。基本單位區 12 $紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ' 527717 8491pif/013 A7 B7 經濟部中央標準局貝工消費合作社印策 五、發明説明（(〇） 塊12-1〜12-4的上方，設與第二資料線is同一方向的第一 配線可能領域20。在各第一配線可能領域20，沿第二資 料線1 8形成第一電源配線3 1。此第一電源配線3 1係與第 二資料線18同一配線層。 並且’在上述第二配線可能領域21形成第二電源配線 32。此第二電源配線32的一端部，接連例如配置在半導 體晶片（chip)周邊部的電源台座(pad)33。第二電源配線32， 各接連第一電源線31的一端部。 更且，再上述第二讀出放大器（Sense amplifier)19的上 層，形成例如平行上述第二電源配線32的第三電源配線 34。此第三電源配線34的一端部，接連例如配置在半導 體晶片（chip)周邊部的電源台座(pad)35。第三電源配線34， 接連各第一電源配線31的他端部。就此，複數的第一電 源配線31，經第二、第三電源配線32、34可供給電源。 圖4係沿圖3的IV - IV線的斷面圖。如圖4所示，第二 資料線18，第一電源配線31係由第三配線層M3所形成。 可是5記憶體（memory)的記憶容量增加時，第二資料 線18變長。爲抑制因此所發生的信號之傳送遲延，第二 資料線18，以使用如第三配線層M3，膜厚較厚的上層配 線層較有效。並且，此厚配線層也有用於電源配線，則不 需待言。如上所述，第一配線層Ml係使用於記憶單元陣 列（memory cell array)內的第一資料線之位元（bit)線BL， 第二配線層M2係使用於字元(word)線WL。此時第一、第 二配線層Ml、M2，爲使記憶單元陣列（memory cell array) 13 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -- (請先閱讀背面之注意事項再填寫本頁} r i 527717 8491pif/013 A7 B7 五、發明説明（丨1 ) 的高密度實裝成爲可能，係敷設在微影蝕刻法（lithography) 技術允許的狹小間隔，並且，爲使可能配置在狹小間隔， 第一、第二配線層Ml、M2的膜厚較薄。對此第三配線層 M3的膜厚，係設定爲第一、第二配線層Ml、M2的大槪 兩倍。因此，第三配線層(M3)，配線層本身就是低電阻， 且可削減與下層配線間電容之關係，消耗電力較小，可能 高速傳送信號。 圖5A、B係表示第一實施例的動作，圖5A係槪略表 示適用於模擬（simulation)的半導體晶片（chip)，圖5B係表 示模擬結果。 如圖5A所示，半導體晶片（chip)41，例如具有兩個 DRAM集合（macro)42、43。在圖5A，與圖3的同一部分 附同一標號。DRAM集合（macro)42、43的互相間設電源 配線44。此電源配線44的一端部接連在電源台座(pad)45。 此電源配線44係接連DRAM集合（macro)42、43的各第二、 第三電源配線32、34。 在上述的構成，從電源台座(pad)33、35向DRAM集 合(macro)42、43 供給電源，以模擬（simulation) DRAM 集 合(macr〇)42、43的各部之電源電位。 圖5B係表示從圖5A所示箭頭46方向所見的模擬結 果。如圖5B所示，以第一實施例所示構成時，DRAM集 合(macro)42、43的各部之電位低降較小。換言之，對DRAM 集合(macro)42、43的全領域可供給大槪相同的電源電壓。 圖6A係表示，各DRAM集合(macro)的第二配線可能 14 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 裝 IT (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 經濟部中央標準局貞工消費合作社印製 527717 8491pif/013 A7 _____B7
五、發明説明（Y2J 領域21，不敷設電源配線時的構成之一例，圖6B係表示 圖6A所示構成的模擬結果。如圖6B，第二配線可能領域 21不敷設電源配線時，對各第一電源配線31供給充分的 電源電壓較困難。因此’在各DRAM集合（macro)的中央 部，有顯著的電源電壓低降。 依照上述第一*貫施例’ DRAM集合(macro) 11，具有複 數的記憶單元陣列(mem〇ry cel1 array)13，在此第一資料線 的位元（bit)線BL之上層，沿第一資料線配置複數的第二 資料線18°沿此等第二資料線18 ’設複數的第一配線可 能領域20 ’更且’在未形成第=資料線18的記憶單元陣 列13的上層，設與第二資料線18成直交方向的第二配線 可能領域21，由此，在第二資料線18平行的方向，及與 第二資料線1 8成直交的方向，有第一、第一配線可能領 域20、21。因此’可增加配線的自由度’提供有效的配線 可能領域。 並且，沿第二資料線18，對應複數的記憶單元陣列 (memory cell array)，配置複數的第一電源配線31。複數 的記憶單元陣列(memory cell array)之中’在一纟而邰位置的 記憶單元陣列（memory cell array)之上，不設第二資料線 18 ,配置與第二資料線18同層，與第二資料線18成直交 方向的第二電源配線32。第二電源配線32係共同接連第 一電源配線31的一端部。第一電源配線31的他端部係共 同接連於與第一電源配線31成直交方向配置的第二電源 配線34。因此，可從第二、第三電源配線32、34，向複 15 本紙張尺度適用—國ii® (CNS)A4· ( 210x297公E " I:---------------、tr-----Φ (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 527717 8491pif/013 A7 ___B7_ 五、發明説明（（¾) 數的第一電源配線31供給電源，從而，可對dram集合 (macro)的全領域供給大槪均等的電源，可企使DRAM能 安定動作。並且，第二資料線18，第一至第三電源配線31、 32、34係形成在同一配線層。因此，不需要追加配線層， 可減低製造成本。 第二實施例 圖7係表示第二實施例者，與第一實施例同一部分， 附同一標號，第二實施例係考慮用DRAM集合（macro)爲 記憶體集合（memory macro)以設計特殊應用積體電路 (ASIC)的全體晶片（cMp)之情形者。 圖7所示的DRAM集合(macro)，僅與圖3所示DRAM 集合(macro)的基本單位區塊(block)的數有相異，基本構成 係與圖3所示的DRAM集合（macro)相同。因此，在圖7， 與圖3相同部分附同一標號，詳細說明從略之。 圖7所示DRAM集合（macro)ll，例如具有16Mbit的 記憶容量，配置15個基本單位區塊(block)12_l、12-2〜12-15。以現在的技術，一個DRAM集合（macro)的尺寸，例 如爲5 mmx 2 mm。以圖7所示DRAM集合(macro)ll的情 形，在配置第二讀出放大器(Sense ampHfie〇19的邊側配 置128條的資料輸入/輸出匯流排(bus)I/〇BS。如此寬幅度 的資料輸入/輸出匯流排(bus)I/OBS沿長距離敷設時，需要 大面積。因而，爲使資料輸入/輸出匯流排(bus)I/OBS變短5 在資料輸入/輸出匯流排(bus)I/OBS的近傍配置邏輯電路。 但，極端細長的長方形晶片（chip)，會使從一件晶圓(wafer) 16 本·紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） " " -—:---------·裝--------打1---- f請先閲讀背面之注意事項再填寫本耳) 經濟部中央標準局貝工消費合作社印聚 527717 8491pif/013 A7 B7 五、發明説明（\υμ 採取的晶片（chip)數減少。並且此種形狀的晶片（chip)，在 封入封裝組件（package)時，也有產生問題的情形。考慮此 等問題時5使四個DRAM集合（macro)在其短邊方向橫排， 晶片（chip)形狀，最好製成爲例如1 〇 mm X 10 mm的正方形。 圖8係表不用四個圖7所不的DRAM集合（macro) 11 之半導體晶片（clnp)的板面配置設計（floor plan)之一例。半 導體晶片（chlp)51，大槪使成爲正方形。在半導體晶片 (chip)51的週邊部，配置複數的台座(pad)52。DRAM集合 (macro)ll-l係配置在半導體晶片（chip)51的例如角隅部。 DRAM 集合(macro)12-2 係配置在 DRAM 集合（macro)ll-l 的台座（pad)之相反側，與DRAM集合（macro)ll-l並行。 DRAM集合（macro)ll-2的第二、第三電源線32、34及第 二配線領域21係與DRAM集合(macro)ll-l的第二、第三 電源配線32、34，及第二配線可能領域21連接。 並且，DRAM集合(macro) 11-3係配置在沿半導體晶片 (chip)51的例如一邊部。DRAM集合（macro)ll-4，係配置 在DRAM集合（macro)l 1-3的台座（pad)之相反側，與DRAM 集合（macro)ll-3並行。DRAM集合（macro)l卜4的第二、 第三電源配線32、34,及第二配線可能領域21，係與DRAM 集合（maCr〇)ll-3的第二、第三電源配線32、34，及第二 配線可能領域21連接。 DRAM集合11-1、12-2的資料輸入/輸出匯流排 (bus)I/〇BS係與开多成在使用者(user)領域的邂輸_路53接 連。並且，DRAM集合（macro)ll-3、Π·4的資料輸入/輸 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ϋϋΛϋ_ϋ mu ai-ϋ —mmmmem 11 -Hal emmmm (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局員工消費合作社印裝 527717 ……"二_B7__ 五、發明説明（V5) 出匯流排（bus)I/0BS係與形成在使用者（user)領域的邏輯 電路54接連。 更且，DRAM集合11-1的第二 '第三電源配線32、34 係各接連電源台座(Pad)52a。對DRAM集合（macro)12-2的 電源供給係經各接連DRAM集合（macro)ll-l的第二、第 三電源配線32、34的DRAM集合（macro)ll-2的第二、第 三電源配線32、34進行。 並且，DRAM集合（macro)ll-3的第二、第三電源配線 32、34各接連複數的電源台座(pad)52a。對DRAM集合 (mac:ro)14-4的電源供給，係經各接連DRAM集合 (macro) 11-3的第二、第三電源配線32、34的DRAM集合 (macro)ll_4的第二、第三電源配線32、34進行。 並且，使第一配線可能領域20和第二配線可能領域21 開放爲使用者（user)配線區域。因此，在DRAM集合 (maCr〇)ll-l、11-2的連續之第二配線可能領域21，可設 使用者(user)使用的通過配線55，此通過配線55的一端部 例如接連複數的台座（pad)52，他端部例如接連邏輯電路 56 〇 在DRAM集合（macro)ll-l的外面，考慮到會有通過 配線55和第二電源配線32的交差。但，DRAM集合 (macro)ll-l和台座（pad)互相間的領域，可緩和關於配線 的限制。因此，在此領域，由利用比電源配線下層的配線， 在不增加配線層之下，也可使通過配線和電源配線交差。 更且，在DRAM集合（macro)ll-3、11-4的連續第二配 18 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ' IU-------------、耵------0^, (請先閱讀背面之注意事項再填寫本頁} 527717 A7 B7 8491pif/013 五、發明説明（〖(q ) 線可能領域21 ’也可能同樣設使用者（user)使用的通過配 線57。 (請先閱讀背面之注意事項再填寫本頁) 依照上述第二實施例，複數的DRAM集合(macro)並列 配置成，可使各DRAM集合（macro)的第二、第三電源配 線32、34連接。因此，可經電源台座(pad)近傍配置的DRAM 集合(macro)向其相鄰的DRAM集合(macro)供給電源。因 此，可對不鄰接在電源台座(Pad)的DRAM集合（macro)供 給電源之關係，可緩和關於配置DRAM集合（macro)的限 制。 並且，以上述構成時，在DRAM集合(macro)的資料輸 入/輸出匯流排(bus)I/OBS之相反側，並不一定需要設電源 台座(pad)。因此，可提昇板面配置設計（floor plan)的自由 度。並且，如DRAM集合（macro)ll_2、11-4也可能在晶 片（chip)的中央附近配置DRAM集合（macro)。由此，可緩 和關於配置DRAM集合（macro)的限制。 經濟部中央標準局貝工消費合作社印裝 更且，使第一配線可能領域20和第二配線可能領域 21，開放爲使用者（user)配線領域。因此，可能在第一， 第二配線可能領域20、21配置使用者(user)的信號線。所 以，對使用者（user)配線，可減少迂迴配線之關係，能短 縮配線長度，使信號的高速傳送成爲可能。 一方面，圖9係用圖6A所示DRAM集合（macro)的半 導體晶片（chip)之板面配置設計(floor plan)的一例。 圖6A所示的DRAM集合(macro)，其資料線方向的電 源配線較爲強固。但，與資料線成直交方向的電源配線則 19 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 527717 8491pif/013 A7 __^__B7_ 五、發明説明（π) 爲高電阻。爲補救此缺點，需要使資料線方向之電源配線 接連電源台座（pad)。因此，四個DRAM集合（macro)62-l、 62_2、62-3、62-4需要各對應半導體晶片（chip)61的電源 台座(pad)加以配置。複數的電源配線63之一端部係各接 連複數的電源台座(pad)64a。並且，與電源配線63直交的 電源配線65係各接連電源台座（pad)64b。如此，關於各 DRAM集合的電源供給，比第二實施例需要更多台座(pad) 的關係，DRAM集合(macro)的配置受限制。 並且，DRAM 集合（macro)62-l、62-2、62·3、62-4 並 無與電源配線63成直交方向的配線可能領域。因此’使 複數的信號台座(pad)64C和配置在DRAM集合(11^1：〇)62-1、62-2、62-3、62-4相互間的邏輯電路66，加以連接的 各配線67，需要迂迴DRAM集合(macro)62-l、62-2、62-3、62-4的周圍。因此，配線67的配線長度較長，有使信 號的傳送速度降低之可能性。 並且，在電源配線63成直交方向，無配線可能領域之 關係，如第二實施例，使複數的DRAM集合（macro)配置 在與電源配線63成直交方向，成爲困難。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項存填寫本頁) 如此，比起圖9所示的板面配置設計（floor Plan) ’明 顯可知第二實施例所示的板面配置設計(floor Plan)較優。 第三實施例 圖10係表示本發明的第三實施例。第三實施例係以高 速動作爲目標，使資料線成爲三階層。並且，電源配線也 成爲兩階層。在圖10，與圖1、圖3的相同部分附同一標 20 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公嫠） 527717 8491pif/013 B7 五、發明説明（丨2 ) 號。 在圖10，DRAM集合(macro)71具有兩階層的基本單 位區塊（block)。基本單位區塊(block) 12-1、12-2、12-3、12-4 各構成第一階層的基本單位區塊(block)。各基本單位區塊 (Mock)12-l、12-2、12-3、12-4 的構成係與第一、第二實 施例相同。由此等四各基本單位區塊(bl〇Ck)12-l、12-2、 12-3、12-4 ’ 及％ —^賈出放大益（Sense amplifier) 19，選擇 電晶體（transistor)73構成第二階層的各基本單位區塊 (block)72-l、72-2、72-3、72_4。各基本單位區塊（bl〇ck)12-l、 12-2、12-3、12-4 的第一讀出放大器（Sense amplifier)16 係 經選擇電晶體(transistor)17，和第二資料線18，接連第二 讀出放大器（Sense amplifier)19。 經濟部中央標準局員工消費合作社印製 (請先聞讀背面之注意事項再填寫本頁) 在第二階層的基本單位區塊（block)72-2、72-3、72-4 的上層，配置複數的第三資料線74。此等第三資料線74 的一端部係接連，鄰接配置在第二階層的基本單位區塊 (block)72-4 的第三讀出放大器（Sense amplifier)75。第二階 層的基本單位區塊（block)72-l、72-2、72-3、72-4的各第 二讀出放大器（Sense amplifteOW係經選擇電晶體 (transistor)73，接連第三資料線74。 在DRAM集合(maCr〇)71端部位置，構成第二階層的 基本單位區塊（block)72-l之第二讀出放大器（Sense amplifier)19係鄰接配置在基本單位區塊（block)72_l。因 此，在基本單位區塊(block)72-l的上層不需要敷設第三資 料線74。所以，在此處用與第三資料線74相同配線層敷 527717 A7 B7 8491pif/013 五、發明説明（丨op (請先閱讀背面之注意事項再填寫本頁) 設與第三資料線74成直交方向的複數第二電源配線76。 此第二電源配線76，係接連在與第二資料線18同層的第 一電源配線31，第二電源配線76係相當於第一，第二實 施例的第二、第三電源配線32、34。 一方面，在其他第二階層的基本單位區塊(block)72-2、 72-3、72-4上敷設第三資料線74。但，與第二資料線18 同樣，其配線間隔充裕。因此，在與第三資料線74同層， 沿第三資料線74,敷設第三電源配線77。第一電源配線31 也與第三電源配線77相同，敷設在同一方向。因此〃在 沿第一、第三電源配線31、77方向之總(total)的配線電阻， 能使成爲非常低。 供給第二電源配線76的電流，流向基本單位區塊 (block)72-l、72-2、72_3、72_4 的第一 '第三電源線 31、 77。因此，對DRAM集合（macro)71的各方向可供給充分 的電源。 經濟部中央標準局員工消費合作社印製 圖11係，沿圖10的XI-XI線之斷面圖，與圖10相同 部分，附同一標號，如圖11所示，第二資料線18和第一 電源配線31係由第三層配線M3所形成，第三資料線74， 第三電源配線77係由第四層配線M4所構成。 在此，簡單說明，使資料線成爲階層構造時，可實現 高速動作的理由。如圖1〇所示，第三資料線74達數mm的 非常長之配線。據由用低電阻且低結合電容的上層配線， 以減輕配線遲延。但，雖然如此，第三資料線74的結合 電容仍超過lpf。因此，爲驅動第三資料線74，需要大電 22 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 527717 8491pif/013 A7 —_____ B7 五、發明説明（H)) 流驅動能力的驅動器（driver)。因此，構成連接在第三資料 線74的第二讀出放大器（Sense amplifier)19和第三讀出放 大器（Sense amplifier)75 之電晶體（transistor)的通道 (channel)寬成爲20μηι程度之大。對此，第二資料線18的 配線長度較短。隨伴的寄生在配線的結合電容也會變小。 構成接連多數第二資料線18的第一讀出放大器（Sense amplifier)!6 之電晶體(transistor)的通道（channel)寬爲 2μπι 程度。即5爲抑制使晶片（chip)內的佔有面積變小，不能 使構成第一讀出放大器（Sense amplifier)16的電晶體 (tranS1St〇r)之尺寸變大。因而，第二資料線18的寄生電容 呈小乙事；對實現高速動作甚爲重要。 更且，構成DRAM單元（cell)的電晶體(transistor)之通 道（channel)寬爲0.2μπι程度，對於連接在此電晶體 (transistor)，成爲第一資料線的位元(bit)線BL，更再要求 呈爲低電容。例如，爲實現l〇ns程度的高速動作，配線 電容需要在l〇〇fF以下。 經濟部中央標準局員工消費合作社印策 (請先聞讀背面之注意事項再填寫本頁) 一方面，使用可能高速動作的資料線構造之下，使半 導體高速動作時，隨伴的消耗電流也增加。如上所述，資 料線的階層化係爲高速動作的重要技術。但，因消耗電流 而電源配線的電位降低時，則高速動作變成不可能。 依照第三實施例，使資料線呈階層構造，而且，形成 其動作所需的低電阻電源配線。因此’可防止電源配線的 電位低降以實現高速動作。並且’據由使資料線和電源配 線成爲同一階層構造時，可用同一製造程序加以形成此等 23 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 527717 8491pif/013 A7 B7 經濟部中央標準局貝工消費合作社印装 五、發明説明（2') 配線。因此，具有能抑制製造成本增加的優點。 圖12、圖13係，表示適用於第一階層的基本單位區 塊（block)12-l〜12-4的第一讀出大放器（Sense腿沖行⑷之 一例。在第一^階層的基本單位區塊(block)l2-1〜12-4，位元 (bit)線BL的間隔係在微影蝕刻法(nthography)技術的允許 限度，敷設在狹間隔。因此，需要緩和讀出放大器（Sense amplifier)的間距（pitch)。 圖12係表示例如，使第一讀出放大器（Sense amplifier)16，及選擇電晶體(ti*ansistor)17配置在記憶單元 陣列（memory cell array)MCA的兩側之情形。 圖13係表示共同讀出放大器（Shared sense amplifier) 的構成。此時由鄰接的記憶單元陣列（memory cell array)MCA 共用第一讀出放大器（Sense amplifier)16。即， 對屬於記憶單元陣列（memory cell array)的第一資料線，經 選擇電晶體（transistor)17，接連第一讀出放大器（Sense amplifier)16。由此種構成，更可一層削減讀出放大器（Sense amplifier)的佔有面積。 尙且，上述第一至第三實施例係使本發明適用於DRAM 集合(macro)的情形加以說明。但，並非限定在此，也可能 適用於其他記憶集合（macro)。 其他，在不變更本發明的主旨範圍，可能尙有種種實 施例，則不需待言。 g明的效果 依照以上所詳述的本發明’可提供一種半導體裝置， 能增強電源配線，同時可確保有效使用者(user)的配線領 域，並且能抑制成本的增加° 24 用中國國家標準（CNS ) A4規格（210X297公釐） ί-----------------訂----------9k (請先聞讀背面之注意事項再填寫本頁)