JPS61207031A - スタンダ−ドセル方式半導体集積回路の製造方法 - Google Patents
スタンダ−ドセル方式半導体集積回路の製造方法Info
- Publication number
- JPS61207031A JPS61207031A JP4913885A JP4913885A JPS61207031A JP S61207031 A JPS61207031 A JP S61207031A JP 4913885 A JP4913885 A JP 4913885A JP 4913885 A JP4913885 A JP 4913885A JP S61207031 A JPS61207031 A JP S61207031A
- Authority
- JP
- Japan
- Prior art keywords
- cells
- macrocells
- user
- cell type
- standard cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はスタンダードセル方式のＬＳＩを製造する方法
に関するものである。
に関するものである。
（従来技術）
スタンダードセル方式は、予め人手又は計算機によって
設計され、検証されたスタンダードセルのライブラリを
用いて、所望の論理機能を満足するＬＳＩを実現する設
計手法である。スタンダードセル方式ＬＳＩは、ユーザ
仕様のカスタムＬＳＩである。スタンダードセル方式は
、ゲートアレイに比べて設計の自由度がより高い開発方
式であす、ゲートアレイとフルカスタムの両方の特徴を
備えた方式であるということができる。
設計され、検証されたスタンダードセルのライブラリを
用いて、所望の論理機能を満足するＬＳＩを実現する設
計手法である。スタンダードセル方式ＬＳＩは、ユーザ
仕様のカスタムＬＳＩである。スタンダードセル方式は
、ゲートアレイに比べて設計の自由度がより高い開発方
式であす、ゲートアレイとフルカスタムの両方の特徴を
備えた方式であるということができる。
（目的）
本発明は、低開発費、短納期で高性能なスタンダードセ
ル方式ＬＳＩを製造する方法を提供することを目的とす
るものである。
ル方式ＬＳＩを製造する方法を提供することを目的とす
るものである。
（構成）
本発明はマクロセル、マクロファンクションセル、Ｉ／
Ｏセル及びユーザセルを用い、ＣＡＤ技術によりスタン
ダードセル方式のＬＳＩを製造する方法である。
Ｏセル及びユーザセルを用い、ＣＡＤ技術によりスタン
ダードセル方式のＬＳＩを製造する方法である。
以下、実施例について具体的に説明する。
実施例では、ＣＡＤ技術と、２．５μｍ、２．０ｐｍ
（１，５μｍ）２層メタルＣＭＯ８技術を用いる。
（１，５μｍ）２層メタルＣＭＯ８技術を用いる。
スタンダードセルとはゲートやフリップフロップやレジ
スタのような回路の基本となる論理素子であり、実施例
で使用されるスタンダードセルは、７５種のマクロセル
、３７種のマクロファクションセル、８種のＩ／Ｏセル
、及び適当な種類の二一ザセルである。
スタのような回路の基本となる論理素子であり、実施例
で使用されるスタンダードセルは、７５種のマクロセル
、３７種のマクロファクションセル、８種のＩ／Ｏセル
、及び適当な種類の二一ザセルである。
マクロセルは、論理機能を構成する基本セルで。
その入出力トランジスタは最適化が図られている。
マクロセル内部の特性はマクロセル外部の配線には影響
されないが、マクロセルからの出力は外部配線長、ファ
ンアウトによって遅延特性が変化する。マクロセル単位
で配置配線を行なう。
されないが、マクロセルからの出力は外部配線長、ファ
ンアウトによって遅延特性が変化する。マクロセル単位
で配置配線を行なう。
マクロセルは、一定の高さとその機能に従った基本グリ
ッドの整数倍の幅をもった四角形であり。
ッドの整数倍の幅をもった四角形であり。
上下に同じ入出力端子をもっている。電源供給ラインは
上下にマクロセルを横切るように走り。
上下にマクロセルを横切るように走り。
Ｖｃｃは上部でｎチャネルトランジスタにつながり、Ｖ
ｓｓは下部でｎチャネルトランジスタとつながる。
ｓｓは下部でｎチャネルトランジスタとつながる。
電源の位置は各マクロセルで同じであり、マクロセルを
横一列に配置すると一端から他端まで電源ラインをつな
ぐことができる。
横一列に配置すると一端から他端まで電源ラインをつな
ぐことができる。
マクロファンクションセルは、アダー、カウンタ、マル
チプレクサなど、実際に回路を構成する上で便利な機能
をマクロセルを組合せて定義したものである。ライブラ
リ上では接続情報のみが定義され、チップトに配置され
る時はマクロセル単位に分解される。
チプレクサなど、実際に回路を構成する上で便利な機能
をマクロセルを組合せて定義したものである。ライブラ
リ上では接続情報のみが定義され、チップトに配置され
る時はマクロセル単位に分解される。
Ｉ／Ｏセルは、１／○部の特性別に用意されたセルであ
る。ＴＴＬ入力、ＣＭＯ８入力あるいはドライブ能力の
違いなどの必要に応じて最適なＩ／○セルを選択するこ
とができる。また、トランジスタ特性に加え、ゲート酸
化膜の静電破壊を防ぐ内部保護回路も持っている。
る。ＴＴＬ入力、ＣＭＯ８入力あるいはドライブ能力の
違いなどの必要に応じて最適なＩ／○セルを選択するこ
とができる。また、トランジスタ特性に加え、ゲート酸
化膜の静電破壊を防ぐ内部保護回路も持っている。
マクロセル、マクロファンクションセルの機能はＴＴＬ
シリーズに準じている。
シリーズに準じている。
ユーザセルは、ユーザの希望により作成されたセルであ
る。
る。
以下、第１図及び第２図を参照して、本実施例のスタン
ダードセル方式ＬＳＩの開発手順を説明する。
ダードセル方式ＬＳＩの開発手順を説明する。
ＣＡＤインターフェースは、第１図に示されるように、
ユーザ側でＩＢＭ ＰＣ／ＡＴ （型名）又はＥＷＳ
（エンジニアリングワークステーション）などのＣＡ
Ｄツールを使用して、論理シミュレーションを行なうと
いう要求に対して、メーカ側では図のようなＣＡＤイン
ターフェイスを用意する。
ユーザ側でＩＢＭ ＰＣ／ＡＴ （型名）又はＥＷＳ
（エンジニアリングワークステーション）などのＣＡ
Ｄツールを使用して、論理シミュレーションを行なうと
いう要求に対して、メーカ側では図のようなＣＡＤイン
ターフェイスを用意する。
開発フローは、第２図に示されるようになる。
（１）まず、メーカ側からユーザ側に設計マニュアル、
ライブラリ集、ＣＡＤインターフェースマニュアル及び
セルライブラリの登録されたフロッピーディスクを渡す
（Ｓｌ）。
ライブラリ集、ＣＡＤインターフェースマニュアル及び
セルライブラリの登録されたフロッピーディスクを渡す
（Ｓｌ）。
（２）ユーザ側では、これらのマニュアル類を参考にし
てＩＢＭ ＰＣ／ＡＴやＥＷＳ上でシミュレーションを
実行する（Ｓ２）。
てＩＢＭ ＰＣ／ＡＴやＥＷＳ上でシミュレーションを
実行する（Ｓ２）。
（３）満足のいく結果が得られれば、ユーザ側からメー
カ側へ回路図、ネットリスト、シミュレーション結果の
入ったフロッピーディスク（もしくはリムーバブルディ
スク）及び要求仕様書、テストパターン定義用紙を提出
する（Ｓ３）。
カ側へ回路図、ネットリスト、シミュレーション結果の
入ったフロッピーディスク（もしくはリムーバブルディ
スク）及び要求仕様書、テストパターン定義用紙を提出
する（Ｓ３）。
（４）メーカ側では、提出されたフロッピーディスク（
もしく１１リム−パルプディスク）とデータをＣＡＤシ
ステムに入力し、遅延シミュレーションを実行する（Ｓ
４）。結果はリストとしてユーザに渡す（Ｓ５）。また
、簡易故障シミュレーションの結果が／Ｏ０％でない場
合は、ユーザ側でテストパターンを追加することができ
る。
もしく１１リム−パルプディスク）とデータをＣＡＤシ
ステムに入力し、遅延シミュレーションを実行する（Ｓ
４）。結果はリストとしてユーザに渡す（Ｓ５）。また
、簡易故障シミュレーションの結果が／Ｏ０％でない場
合は、ユーザ側でテストパターンを追加することができ
る。
（５）遅延シミュレーションでの結果に問題がなければ
、ユーザ側からメーカ側へ確認書及び端子の配置図、ク
リティカルパスの指定図を提出する（Ｓ６．Ｓ７）。メ
ーカ側ではこれを受けてレイアウトを行なう（Ｓ８）。
、ユーザ側からメーカ側へ確認書及び端子の配置図、ク
リティカルパスの指定図を提出する（Ｓ６．Ｓ７）。メ
ーカ側ではこれを受けてレイアウトを行なう（Ｓ８）。
（６）メーカ側では、レイアウト後、配線長を抽出した
確認シミュレーションを実行しくＳ９）、その結果のリ
スト及び製品仕様書をユーザ側に渡す（Ｓ ／Ｏ）。ユ
ーザ側ではこの結果に問題がなければ、試作へ移行する
ためのユーザ承認をメーカ側へ提出する（Ｓｌｌ、５１
２）。
確認シミュレーションを実行しくＳ９）、その結果のリ
スト及び製品仕様書をユーザ側に渡す（Ｓ ／Ｏ）。ユ
ーザ側ではこの結果に問題がなければ、試作へ移行する
ためのユーザ承認をメーカ側へ提出する（Ｓｌｌ、５１
２）。
（７）メーカ側は、マスク作成、試作を行ないサンプル
品を製作する（Ｓ１３，５１４）。ユーザ側はこのサン
プル品の評価を行ない、合格であればメーカ側での量産
へと進む（Ｓ１５，３１６゜５１７）。
品を製作する（Ｓ１３，５１４）。ユーザ側はこのサン
プル品の評価を行ない、合格であればメーカ側での量産
へと進む（Ｓ１５，３１６゜５１７）。
（効果）
本発明によれば、次のような効果を達成することができ
る。
る。
（１）開発費が少なくてすむ。
（２）低コストとなる。
（３）高性能なＬＳＩが得られる。
（４）ユーザ側で正確な論理図を作成することができる
。
。
（５）ＣＡＤサポートにより納期が短かくなる。
（６）豊富なセルライブラリが準備されている。
第１図は一実施例で使用されるＣＡＤインターフェース
を示す図、第２図は一実施例における開発フローを示す
図である６
を示す図、第２図は一実施例における開発フローを示す
図である６
Claims (1)
- （１）マクロセル、マクロファンクションセル、Ｉ／Ｏ
セル及びユーザセルを用い、ＣＡＤ技術によりスタンダ
ードセル方式の半導体集積回路を製造する方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4913885A JPS61207031A (ja) | 1985-03-11 | 1985-03-11 | スタンダ−ドセル方式半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4913885A JPS61207031A (ja) | 1985-03-11 | 1985-03-11 | スタンダ−ドセル方式半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61207031A true JPS61207031A (ja) | 1986-09-13 |
Family
ID=12822713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4913885A Pending JPS61207031A (ja) | 1985-03-11 | 1985-03-11 | スタンダ−ドセル方式半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61207031A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01145848A (ja) * | 1987-12-02 | 1989-06-07 | Rohm Co Ltd | シンボリックレイアウト方法 |
| US6446250B1 (en) * | 2000-10-02 | 2002-09-03 | Artisan Components, Inc. | Input/output cell generator |
| US7500211B2 (en) | 2006-03-31 | 2009-03-03 | Fujitsu Microelectronics Limited | Unit cell of semiconductor integrated circuit and wiring method and wiring program using unit cell |
-
1985
- 1985-03-11 JP JP4913885A patent/JPS61207031A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01145848A (ja) * | 1987-12-02 | 1989-06-07 | Rohm Co Ltd | シンボリックレイアウト方法 |
| US6446250B1 (en) * | 2000-10-02 | 2002-09-03 | Artisan Components, Inc. | Input/output cell generator |
| US7500211B2 (en) | 2006-03-31 | 2009-03-03 | Fujitsu Microelectronics Limited | Unit cell of semiconductor integrated circuit and wiring method and wiring program using unit cell |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Trimberger | Field-programmable gate array technology | |
| Weste et al. | CMOS VLSI design: a circuits and systems perspective | |
| CN107798159B (zh) | 用于生成三维集成电路设计的方法 | |
| US5754826A (en) | CAD and simulation system for targeting IC designs to multiple fabrication processes | |
| Sherwani | Algorithms for VLSI physical design automation | |
| US7984411B2 (en) | Integrated circuit routing and compaction | |
| US8266560B2 (en) | Methods and systems for computer aided design of 3D integrated circuits | |
| KR100741915B1 (ko) | 더미 금속 채움에 대한 시간 지연 효과를 효율적으로반영할 수 있는 반도체 소자의 설계 방법 | |
| US20070011642A1 (en) | Application specific configurable logic IP | |
| WO2005086035A1 (en) | Method and architecture for integrated circuit design and manufacture | |
| US7062739B2 (en) | Gate reuse methodology for diffused cell-based IP blocks in platform-based silicon products | |
| US4615010A (en) | Field effect transistor (FET) cascode current switch (FCCS) | |
| Trimberger | Computer-aided design: Automating chip layout: New computer-based layout systems are faster than their human counterparts and produce designs that almost match those created manually | |
| JPS61207031A (ja) | スタンダ−ドセル方式半導体集積回路の製造方法 | |
| US20030033578A1 (en) | Method for enhancing a power bus in I/O regions of an ASIC device | |
| US20040003363A1 (en) | Integrated circuit design and manufacture utilizing layers having a predetermined layout | |
| JPH09185641A (ja) | 標準セルの配置設計法 | |
| Tung et al. | Standard cell like via-configurable logic blocks for structured ASIC in an industrial design flow | |
| JP3059599B2 (ja) | 半導体集積回路の製造方法 | |
| Donze et al. | Masterimage approach to VLSI design | |
| Lienig et al. | Methodologies for Physical Design: Models, Styles, Tasks, and Flows | |
| Donze et al. | PHILO-a VLSI design system | |
| JP3359178B2 (ja) | 半導体集積回路の配置配線方式 | |
| Marple | An MPGA-like FPGA | |
| JPH096826A (ja) | 半導体集積回路の設計方法 |