JP3730929B2 - Lsiチップのレイアウト設計方法およびその方法をコンピュータに実行させるプログラム - Google Patents
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Description
【発明の属する技術分野】
本発明は、スタンダードセル方式などの設計方式によりレイアウトを行うLSIチップのレイアウト設計方法およびその方法をコンピュータに実行させるプログラムに関し、特に低セル使用率のLSIチップのレイアウト設計に有用なレイアウト設計方法およびその方法をコンピュータに実行させるプログラムに関するものである。
【0002】
【従来の技術】
LSIチップのレイアウト設計は、プリミティブセルと呼ばれる基本単位をセル配置可能領域に配置することによって行う。従来のレイアウト設計においてはプリミティブセルの配置は、マクロ部を除いてLSIチップのセル配置可能領域に対し均等に行ってきた。図5(a)は、この方式によりレイアウトされたLSIチップの一領域のレイアウト図である。図5(a)において、1は、LSIチップ上に設定されたセル配置可能領域、2はハードマクロであり、微小な黒点(ドット)がプリミティブセルを示す。図5(a)に示されるように、従来方法によると、プリミティブセルは、マクロ配置領域を除くセル配置可能領域に一様に配置される。
このプリミティブセルを均等に配置する方式に代え、各設計階層において、論理回路を機能別にグループ分けした上で、フロアプランによりその配置を決定することも行われてきた。
【0003】
【発明が解決しようとする課題】
上述したプリミティブセルを均等配置する従来技術には、次のような問題点があった。
第1の問題点は、低セル使用率のLSIチップでは、配線遅延が増加し高性能なレイアウト設計が出来ないということである。その理由は、図5(a)に従来方法による配置結果を示すように、プリミティブセルがLSIチップの配置エリアに均等に配置されるため、低セル使用率のLSIチップでは、プリミティブセル間の配線距離が長くなるためである。
第2の問題点は、ハードマクロが多いLSIチップや、配線混雑度が高いLSIチップでは、配線が困難になるということである。その理由は、プリミティブセルがLSIチップの配置エリアに均等に配置されるため、ハードマクロ間の隙間などや配線の混雑度が高い場所にもプリミティブセルが配置されるためであるためである。
第3の問題点は、第1および第2の問題を解決するために、グループ分けされた機能群の配置エリアをフロアプランによって作成するという方法がとられてきたが、この作業は多くの工数を要するものであり、設計効率が低下するということである。
本発明の課題は、上述した従来技術の問題点を解決することであって、その目的は、多大な工数を要するフロアプランを実行することなく、高速なLSIを配線性がよく設計することのできるレイアウト設計方法を提供することである。
【0004】
【課題を解決するための手段】
上記の課題を解決するため、本発明によれば、設計対象である論理回路が構成される領域に配置されるプリミティブセル数をその領域に配置可能なプリミティブセル数で除した値をセル使用率とし、設計対象である論理回路とセル使用率を一時的に高めるために使用されるセル使用率アップ用論理回路とを用いて、セル使用率が所定の値となる併合論理回路を作成する第1のプロセスと、作成された併合論理回路に対するプリミティブセルを配置する第2のプロセスと、作成されたプリミティブセル配置結果より前記セル使用率アップ用論理回路を削除する第3のプロセスと、を有することを特徴とするLSIチップのレイアウト設計方法、が提供される。
【0005】
[作用]
本発明によるLSIチップのレイアウト設計方法においては、プリミティブセル配置手段により、配置対象の論理回路をプリミティブセル配置すると同時に、一時的にセル使用率アップのための論理回路(セル使用率アップ用論理回路)を配置し、プリミティブセル配置後に、セル使用率アップ用論理回路削除手段により、この一時的に加えたセル使用率アップのための論理回路を削除する。
この一時的に加えたセル使用率アップ用論理回路は、他のいずれの論理回路とも論理的な接続関係がないため、プリミティブ配置手段により論理回路が配置される際に、本来配置したい論理回路が互いの接続関係および遅延等の制約を満足させるように配置されるのと対照的に、制約を満足させるためには配置が難しい場所、つまり、配線の混雑度が高い場所、ハードマクロ同士の隙間等に配置される。
【0006】
このようにして、従来、低セル使用率のLSIチップでプリミティブセルがチップ全体に均等に配置されプリミティブセル間の距離が長くなり遅延時間が長くなっていたが、本発明によりプリミティブセル間の接続関係が強いものは密集されて配置されるために、遅延時間が短縮される。また、配線の混雑度が高い場所やハードマクロ間等の配線性が厳しい場所に、本発明による他との接続を必要としないセル使用率アップ用論理回路が一時的に配置されるため、配線性が改善される。
さらに、グループ分けされた論理機能をフロアプランにより配置場所を指定してプリミティブ配置するといった作業を行うことなく、上記の諸問題を解決することができるため、LSIチップの高性能なレイアウト設計を効率よく実行することが可能になる。
【0007】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
〔第1の実施の形態〕
図1(a)は、本発明の第1の実施の形態において用いられるプリミティブセルのレイアウト図である。これは、CMOS回路をレイアウトする際に用いられるものであって、論理回路が他の回路によって構成される場合には他のプリミティブセルが採用される。図1(a)に示されるように、2つの活性領域11を跨ぐように2本のゲート電極12が形成されている。そして、ゲート電極12を挟んで活性領域11には、n型拡散領域13とp型拡散領域14とが形成されている。
図1(b)は、図1(a)にレイアウトされた回路の等価回路図である。図1(b)に示されるように、nチャネル型MOSトランジスタ15とpチャネル型MOSトランジスタ16とがそれぞれ2個ずつ形成されており、nチャネル型MOSトランジスタ15とpチャネル型MOSトランジスタ16とはそれぞれソース・ドレイン領域のいずれか一方が共通に接続され、そのいずれか他方が分離されて形成されている。本実施の形態の論理回路はこのプリミティブセルをレイアウトし配線することによって形成されるものである。
【0008】
図2は、本発明の第1の実施の形態のLSIチップレイアウト設計方法の動作説明図である。本実施の形態のレイアウト設計方法は、プログラム制御により動作するコンピュータ100と磁気ディスク等の記憶装置200とを用いて実行される。本実施の形態においては、発明を限定するものではないが、スタンダードセル方式による設計が想定されている。
【0009】
コンピュータ100には、本発明に従って設けられた論理回路マージ手段110と、プリミティブ配置手段120と、セル使用率アップ用論理回路削除手段130とが備えられている。
また、記憶装置200には、LSIチップ上の論理回路の配置される領域を示すセル配置領域210と、複数のプリミティブセルとその間の接続関係を記述した、本来配置すべき論理回路のネットリストである論理回路220と、一時的に配置される論理回路のネットリストであるセル使用率アップ用論理回路230と、セル配置領域210と論理回路220とセル使用率アップ用論理回路230とから作成された併合論理回路であるマージされた論理回路240と、マージされた論理回路を配置したレイアウトデータであるマージされたプリミティブ配置結果250と、プリミティブ配置結果260とが記憶される。セル使用率アップ用論理回路230は、他の論理回路とは接続関係がなく、接続はその論理回路内に閉じている。
【0010】
図3は、本実施の形態の概略の動作を示すフローチャートである。図2および図3のフローチャートを参照して本実施の形態の全体の動作について詳細に説明する。まず、論理回路マージ手段110は、セル配置領域210と論理回路220と複数のセル使用率アップ用論理回路230とを記憶装置200から読み出し、セル配置領域210に配置可能なセル数に基づいて論理回路220と複数のセル使用率アップ用論理回路230とを一つの論理回路にマージし、マージされた論理回路240を記憶装置200宛出力する(図3のステップA1)。このとき、LSIチップのプリミティブセル配置可能領域(セル配置領域210)に占める論理回路のプリミティブセルの割合であるセル使用率が目的の値になるように、マージするセル使用率アップ用論理回路230の数を調整する(その調整方法については後述する)。
【0011】
次に、プリミティブ配置手段120は、マージされた論理回路240を記憶装置200より入力し、入力された論理回路のプリミティブセルをLSIチップに配置し、マージされた論理回路のプリミティブ配置結果250を記憶装置200宛出力する(ステップA2)。最後に、セル使用率アップ用論理回路削除手段130は、マージされたプリミティブ配置結果250を記憶装置200より入力し、入力されたレイアウトデータから、論理回路マージ手段110によりマージされたセル使用率アップ用論理回路230のプリミティブ配置結果を削除し、論理回路220のプリミティブ配置結果260を記憶装置200宛出力する(ステップA3)。ここで、セル使用率アップ用論理回路230は閉じた回路を形成するものであるため、その除去により、オープン回路が発生したり本来配置されるべき論理回路が何らかの影響を受けたりすることはない。セル使用率アップ用論理回路230が削除された領域は、配線チャネルとして利用することができる。
コンピュータ100のプリミティブ配置手段120は、当業者にとってよく知られている技術であるので、その詳細な説明は省略する。
【0012】
次に、図4を参照して、論理回路マージ手段110の詳細な動作を説明する。まず、記憶装置200よりセル配置領域210を読み込み(図4のステップB1)、その領域に配置可能なセル数を計算する(ステップB2)。ここで、そのセル数をNとする。次に、論理回路220を読み込み(図4のステップB3)、論理回路220のセル数を計算する(ステップB4)。ここで、そのセル数をnとする。さらに、セル使用率アップ用論理回路230を読み込み(ステップB5)、セル使用率アップ用論理論理回路220のセル数を計算する(ステップB6)。ここで、そのセル数をνとする。次に、論理回路220と複数のセル使用率アップ用論理回路230の合計セル数が目的のセル使用率になるように、すなわち、論理回路220と複数のセル使用率アップ用論理回路230との合計セル数の、LSIチップ上の論理回路配置領域に配置可能なセル数Nに対する比が目的の値(例えば60%)になるようにセル使用率アップ用論理回路230の個数を決定し、論理回路220とその個数のセル使用率アップ用論理回路230とをマージする(ステップB7)。いま、目的のセル使用率をcr、使用されるセル使用率アップ用論理回路230の個数をpとするとき、pは、
cr=(n+pν)/N
を満たす値である。最後に、このようにして一つの論理回路データにマージされた論理回路240は、記憶装置200宛に出力される(ステップB8)。
【0013】
図5(b)に、低セル使用率のLSIチップに本発明を適用しレイアウト設計を実施した結果を示す。これは、セル使用率が60%になるようにセル使用率アップ用論理回路をマージしてレイアウト設計を実施したものである。同じ論理回路を従来法によりレイアウトした例を示す図5(a)と比較すると、本発明に従ってレイアウトした結果では、プリミティブセルが接続関係に従って局所的に高密度に配置されていることが分かる。このことは、密接に関連した論理回路同士が近距離に配置されることを意味し、本発明により、配線遅延改善効果が得られることが分かる。また、図6にハードマクロの多いLSIチップに本発明を適用しレイアウト設計を実施した結果を示す。
【0014】
〔第2の実施の形態〕
図7は、本発明の第2の実施の形態のLSIチップレイアウト設計方法の動作説明図である。本実施の形態においては、プリミティブ配置手段においてプリミティブ配置する処理と同時に、冗長性削除などを目的として回路の削除・置換・結合などの論理最適化処理を実施する。図7に示されるように、本実施の形態において、コンピュータ100には、論理回路マージ手段110と、プリミティブ配置手段および論理最適化手段140と、セル使用率アップ用論理回路削除手段130とが備えられている。
また、記憶装置200には、第1の実施の形態において記憶されていたセル配置領域210と、論理回路220と、セル使用率アップ用論理回路230と、マージされた論理回路240と、マージされたプリミティブ配置結果250と、プリミティブ配置結果260とに加え、最適化対象外指定ファイル270が記憶される。最適化対象外指定ファイル270には、セル使用率アップ用論理回路230が指定される。
【0015】
図8は、本実施の形態の概略の操作を示すフローチャートである。図7および図8のフローチャートを参照して本実施の形態の全体の動作について詳細に説明する。まず、論理回路マージ手段110は、セル配置領域210と論理回路220と複数のセル使用率アップ用論理回路230とを記憶装置200から読み出し、セル配置領域210に配置可能なセル数に基づいて論理回路220と複数のセル使用率アップ用論理回路230とを一つの論理回路にマージし、マージされた論理回路240を記憶装置200宛出力する(図8のステップC1)。
【0016】
次に、プリミティブ配置および論理最適化手段140は、マージされた論理回路240および最適化対象外指定ファイル270を記憶装置200より入力し、入力された論理回路のプリミティブセルをLSIチップに配置すると同時に、論理最適化を行う(ステップC2)。このとき、論理回路のうちセル使用率アップ用論理回路230は、入力された最適化対象外指定ファイル270の指定により最適化対象外になる。このプリミティブ配置および論理最適化手段140は、当業者にとってよく知られている技術であるので、その詳細な説明は省略する。最後に、セル使用率アップ用論理回路削除手段130は、マージされたプリミティブ配置結果250を記憶装置200より入力し、入力されたレイアウトデータから、セル使用率アップ用論理回路230のプリミティブ配置結果を削除し、論理回路220のプリミティブ配置結果260を記憶装置200宛出力する(ステップA3)。
【0017】
以上、好ましい実施例について説明したが、本発明はこれら実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内において適宜の変更が可能なものである。例えば、実施の形態では、LSIチップ上の論理回路配置領域を記憶装置から読み出してその領域に敷設可能なセル数を算出していたが、LSIチップ上の論理回路配置領域ないしその領域に敷設可能なセル数はRAM上に保持しておくようにしてもよい。また、本発明は、低セル使用率のLSIチップに有利に適用されるが、そのような場合に限定されるものではない。
【0018】
【発明の効果】
以上説明したように、本発明は、セル使用率アップ用論理回路を含む論理回路をプリミティブ配置した後、セル使用率アップ用論理回路をレイアウトから削除するものであるので、以下の効果を得ることができる。
▲1▼ 密接な接続関係にある論理回路が局所的に高密度に配置され、プリミティブセル間の配線距離が短くなるため、配線遅延を抑えた高性能なLSIがレイアウト設計できる。
▲2▼ 外部に接続されないセル使用率アップのための一時的なプリミティブセルは、ハードマクロ間の隙間など配線の混雑度が高い場所に配置され、その配置領域は削除後配線チャネルとしての利用が可能であるため、配線性が改善され収容性にすぐれたレイアウト設計が可能になる。
▲3▼ 接続関係の多い論理回路が局所的に高密度で配置され、かつ、セル使用率アップのための一時的なプリミティブセルがハードマクロ間の隙間など配線の混雑度が高い場所に配置されるため、フロアプランを行った場合と同様の効果が得られ、多大な工数を要するフロアプラン作業を回避して、効率よくレイアウト設計を行うことができる。
【図面の簡単な説明】
【図1】 本発明の実施の形態においてレイアウトされるプリミティブセルのレイアウト図とその等価回路図。
【図2】 本発明の第1の実施の形態の動作を説明する図。
【図3】 本発明の第1の実施の形態の全体の動作を示すフローチャート。
【図4】 本発明の第1の実施の形態の論理回路マージ手段の動作を示すフローチャート。
【図5】 従来例と本発明によりレイアウトされたLSIチップのレイアウト図。
【図6】 本発明によりレイアウトされたLSIチップの他のレイアウト図。
【図7】 本発明の第2の実施の形態の動作を説明する図。
【図8】 本発明の第2の実施の形態の全体の動作を示すフローチャート。
【符号の説明】
1 セル配置可能領域
2 ハードマクロ
11 活性領域
12 ゲート電極
13 n型拡散領域
14 p型拡散領域
15 nチャネル型MOSトランジスタ
16 pチャネル型MOSトランジスタ
Claims (10)
- 設計対象である論理回路が構成される領域に配置されるプリミティブセル数をその領域に配置可能なプリミティブセル数で除した値をセル使用率とし、設計対象である論理回路とセル使用率を一時的に高めるために使用されるセル使用率アップ用論理回路とを用いて、セル使用率が所定の値となる併合論理回路を作成する第1のプロセスと、作成された併合論理回路に対するプリミティブセルを配置する第2のプロセスと、作成されたプリミティブセル配置結果より前記セル使用率アップ用論理回路を削除する第3のプロセスと、を有することを特徴とするLSIチップのレイアウト設計方法。
- 前記第2のプロセスにおいて、プリミティブセルを配置すると共に論理最適化を行うことを特徴とする請求項1に記載のLSIチップのレイアウト設計方法。
- 前記第2のプロセスにおいて、前記セル使用率アップ用論理回路を論理最適化処理の対象外とすることを特徴とする請求項2に記載のLSIチップのレイアウト設計方法。
- 前記第1のプロセスは、前記設計対象である論理回路のセルの個数を求める過程と、1個の前記セル使用率アップ用論理回路のセルの個数を求める過程と、前記設計対象である論理回路を配置するために使用されるLSIチップ上の領域に敷設可能なセルに対する前記設計対象である論理回路のセルの個数と前記セル使用率アップ用論理回路の合計セル個数との和の割合が、所定の値となるように前記セル使用率アップ用論理回路の使用個数を算出する過程と、を含んでいることを特徴とする請求項1から3のいずれかに記載のLSIチップのレイアウト設計方法。
- 前記第1のプロセスは、前記設計対象である論理回路を記憶装置より読み込む過程と、読み込まれた前記設計対象である論理回路のセルの個数を算出する過程と、前記セル使用率アップ用論理回路を記憶装置より読み込む過程と、読み込まれた前記セル使用率アップ用論理回路のセルの個数を算出する過程と、前記設計対象である論理回路を配置するために使用されるLSIチップ上の領域に敷設可能なセル数に対する前記設計対象である論理回路のセルの個数と前記セル使用率アップ用論理回路の合計セル個数との和の割合が、所定の値となるように前記セル使用率アップ用論理回路の使用個数を算出する過程と、を含んでいることを特徴とする請求項1から3のいずれかに記載のLSIチップのレイアウト設計方法。
- 前記設計対象である論理回路と前記セル使用率アップ用論理回路とは、ネットリストとして記憶装置に格納されていることを特徴とする請求項5に記載のLSIチップのレイアウト設計方法。
- 前記第1のプロセスには、前記設計対象である論理回路を配置するために使用されるLSIチップ上の領域に敷設可能なセル数を求める過程が付加されることを特徴とする請求項4から6のいずれかに記載のLSIチップのレイアウト設計方法。
- 前記設計対象である論理回路を配置するために使用されるLSIチップ上の領域に敷設可能なセル数を求める過程は、前記設計対象である論理回路を配置するために使用されるLSIチップ上の領域を記憶装置より読み込むステップと、該LSIチップ上の領域に敷設可能なセル数を算出するステップと、を含んでいることを特徴とする請求項7に記載のLSIチップのレイアウト設計方法。
- スタンダードセル方式により設計が行われることを特徴とする請求項1から8のいずれかに記載のLSIチップのレイアウト設計方法。
- 請求項1から9のいずれかに記載のLSIチップのレイアウト設計方法をコンピュータに実行させるプログラム。
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