JPH1145942A - Ｌｓｉレイアウト設計方法および装置、セルライブラリ、並びに半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 セル変更に起因する配線遅延時間の変化を抑
えて、短い処理時間で確実に要求仕様を満足させるＬＳ
Ｉレイアウト設計方法を提供する。 【解決手段】 回路設計情報１２に基づいてセルを並列
配置する（配置処理Ｓ２）と共にセル間の配線を行い
（配線処理Ｓ４）複数のセル行からなるブロックレイア
ウトを設計する。このブロックレイアウトから、要求仕
様１１を満たさないセルを変更対象セルとして抽出し
（変更セル抽出処理Ｓ５）要求仕様１１を満たすために
必要な駆動能力を算出する（駆動能力算出処理Ｓ６）。
セル変更処理Ｓ７によって、前記変更対象セルを、スト
レッチャブルセルライブラリ１３に準備された，論理が
等価で必要駆動能力を有しかつセル行におけるセル並び
方向の幅および端子位置が同一のセルに変更する。この
ときデザインルールエラーが生じないよう、予めセル行
間に純配線領域を設けておく（純配線領域設定処理Ｓ
３）。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＬＳＩレイアウト
設計技術に属するものであり、特に、タイミングや消費
電力等の要求仕様を満たすためにセル変更を行うＬＳＩ
のレイアウト設計技術に関する。

【０００２】

【従来の技術】図１６は従来のスタンダードセル方式に
おけるＬＳＩレイアウト設計方法の処理手順を示すフロ
ーチャートである。

【０００３】入力処理Ｓ５１は、タイミングや消費電力
等の要求仕様５１、論理設計により得られた回路設計情
報５２、およびセルライブラリ５３を入力する処理であ
る。

【０００４】図１７は従来のＬＳＩレイアウト設計にお
いて用いられるセルライブラリ５３を概念的に表す模式
図である。セルライブラリ５３には、ＬＳＩの動作の実
現に必要となる論理機能を持つセルが準備され、さらに
論理が等価でありかつトランジスタサイズすなわち駆動
能力の異なるセルが複数準備される。

【０００５】従来のスタンダードセル方式においては、
一般に、セル高さ均一の制約が設けられていた。一方、
セル幅については制約はなく自由であったので、駆動能
力が異なる論理等価セルは、駆動能力が大きいほどセル
幅が大きく設計される傾向にあった。

【０００６】図１７において、６１Ａ，６１Ｂ，６１Ｃ
は駆動能力がこの順に大きい論理等価セル（インバー
タ）である。セル６１Ａ，６１Ｂ，６１Ｃは高さは全て
等しいが、幅はこの順に大きくなっている。また６２
Ａ，６２Ｂ，６２Ｃは駆動能力がこの順に大きい論理等
価セル（２入力ＡＮＤゲート）である。セル６２Ａ，６
２Ｂ，６２Ｃもまた高さは全て等しいが、幅はこの順に
大きくなっている。

【０００７】配置処理Ｓ５２は、回路設計情報５２に基
づいて、セルライブラリ５３の中からセルを選択して平
面上に二次元的に並列配置し、並列状態の複数のセル行
からなるブロックのレイアウトを設計する処理である。
配線処理Ｓ５３は、回路設計情報５２に基づいてセル間
の配線を行う処理である。

【０００８】図１８（ａ）は配置処理Ｓ５２および配線
処理Ｓ５３によって設計されたブロックレイアウトの一
例である。図１８（ａ）において、ブロック７０には複
数のセル７１からなる３つのセル行７３ａ，７３ｂ，７
３ｃが配置されている。また７２はセルの端子、７４は
端子７２同士を結ぶ配線である。配線がセル上領域だけ
で完了しない場合は、セル行間に配線のみの領域である
純配線領域７５ａ，７５ｂを設けて、この純配線領域７
５ａ，７５ｂを利用して配線を完了させる。

【０００９】変更セル抽出処理Ｓ５４は要求仕様を満た
さない部分回路を含むセルを変更対象セルとして抽出す
る処理である。ここで各ネットに遅延制約が与えられて
いるとする。各ネットの遅延時間を、セルライブラリ５
３にある当該ネットを駆動するセルと次段のセルの遅延
パラメータ情報、および配線処理Ｓ５３の配線結果から
計算する。計算した遅延時間が遅延制約を満足していな
いとき、このネットを駆動するセルを変更対象セルとし
て抽出する。図１８（ａ）では変更対象セルに斜線を付
しており、セル７６Ａが変更対象セルとして抽出されて
いることを示している。

【００１０】駆動能力算出処理Ｓ５５は、変更セル抽出
処理Ｓ５４によって抽出された変更対象セルの，要求仕
様を満たすために必要な駆動能力を算出する処理であ
る。

【００１１】ネットの遅延時間Ｔｄは、次のような式で
表される。 Ｔｄ＝Ｔｉｎ＋Ｔｌｄ＋Ｔｗ＋Ｔｐ …（１） Ｔｉｎ： ゲート固有遅延 Ｔｌｄ： 負荷全体（配線容量と次段ゲートの入力端子
容量） Ｔｗ ： 配線遅延 Ｔｐ ： 前段の波形なまりに依存する遅延 セルの駆動能力を変化させるとゲート固有遅延Ｔｉｎと
負荷全体Ｔｌｄは変化するが、配線遅延Ｔｗおよび前段
の波形なまりに依存する遅延Ｔｐは変化しない。配線遅
延Ｔｗは配線処理Ｓ５３により設計された配線結果を元
に計算する。上の式を用いて、ネットの遅延時間Ｔｄが
制約を満足するようなセルの駆動能力を算出する。

【００１２】セル変更処理Ｓ５６は、変更対象セルを、
駆動能力算出処理Ｓ５５によって算出された駆動能力を
持つセルに置き換える処理である。

【００１３】従来のＬＳＩのレイアウト設計では図１７
に示すようなセルライブラリ５３を前提としていたた
め、変更対象セルを駆動能力の大きなセルに変更した場
合はセル幅が大きくなり、隣接するセルとの重なりが生
じる場合があった。逆に、駆動能力の小さなセルに変更
した場合は隣接するセルとの間に隙間が生じることがあ
った。このような重なりや隙間を修正するために、同じ
セル行に属するセルを相対的にセル行方向に移動させる
必要があった。この移動により、端子位置が配置処理Ｓ
５２によって得られた配置状態から変化することにな
る。

【００１４】図１８（ｂ）は図１８（ａ）に示す変更対
象セル７６Ａを、論理が等価でありかつ駆動能力の大き
なセル７６Ｂに置換した結果を示す図である。セル７６
Ｂはセル７６Ａよりも幅が大きいので、セルの重なりを
避けるために、同一セル行７３ｂにあるセル７６Ｂより
も右側のセルをさらに右に移動させる必要がある。この
ため図１８（ｂ）では、図１８（ａ）と比べると、端子
７２の配置位置が相対的に変化している。またセル行７
３ｂは他のセル行７３ａ，７３ｃよりも長くなるので、
ブロック７０の幅が大きくなると共に、セル行７３ａ，
７３ｃの右側の領域においてセルが配置されないデッド
スペースが生じている（変更セル抽出処理Ｓ５４、駆動
能力算出処理Ｓ５５およびセル変更処理Ｓ５６について
は、ShenLin他，"Delay and Area Optimization in Sta
ndard-Cell Design"，1990年，Design Automation Conf
erenceに開示）。

【００１５】再配線処理Ｓ５７は、新たな端子位置に対
して再配線を行う処理である。図１８（ｂ）には再配線
処理Ｓ５７の処理結果も示している。図１８（ａ）と図
１８（ｂ）とを比べると、配線経路が変化していること
がわかる。このとき、ブロック７０の高さも再配線処理
Ｓ５７によって変化する場合がある。

【００１６】また従来のＬＳＩのレイアウト設計では、
論理設計において、駆動能力が大きめのセルを用いてタ
イミングに余裕を持たせた回路設計を行い、レイアウト
設計の配置配線処理後に得られる遅延時間を用いて、タ
イミング制約を満足する範囲で、より駆動能力の小さい
セルに変更する処理を行うことにより低電力化を図るこ
とも行われている。

【００１７】

【発明が解決しようとする課題】ところが、従来のＬＳ
Ｉのレイアウト設計には以下のような問題があった。

【００１８】すでに説明したように、従来の手法によっ
て要求仕様を満たすようにセル変更処理を行うと、セル
の端子位置が初期の配置状態から変化してしまうため再
配線処理を行わなければならず、このためレイアウト設
計の処理時間が長くなるという問題があった。

【００１９】また、再配線処理によって配線経路が大き
く変化してしまうので、初期配置で見積もった配線遅延
時間が実際と大きく異なってしまうという問題もあっ
た。ＬＳＩにおける伝搬遅延時間はゲート遅延時間と配
線遅延時間との和で与えられるが、ＬＳＩの微細化に伴
い、配線遅延時間が伝搬遅延時間全体に対して占める割
合が大きくなるので、このことは今後益々深刻な問題と
なる。

【００２０】配線遅延時間が再配線処理によって変化す
る要因は２つある。１つは配線長が変化すること、そし
てもう１つは配線経路が変わることにより配線相互の位
置関係が変わってしまい、これにより、隣接配線間容量
が変化することである。

【００２１】特に隣接配線間容量の変化に起因する配線
遅延時間の変化は、ＬＳＩの微細化に伴って、より顕著
に現れる。これは、ＬＳＩの微細化に伴い、隣接配線間
容量が配線容量全体に対して占める割合が増加する傾向
にあるからである。このため、配線経路のわずかな変化
が配線遅延時間の大きな変化を招くようになる。

【００２２】隣接配線間容量の変化に起因する配線遅延
時間の変化により、タイミング制約等の要求仕様を一回
のセル変更処理によって保証することが極めて困難にな
る。なぜなら、要求仕様が満たされるように式（１）を
用いてセルの駆動能力を求めたとしても、再配線処理に
よって式（１）の配線遅延Ｔｗが変化してしまうので、
要求仕様を満足する保証が得られないからである。この
ため、再びセル変更処理を繰り返すといった手戻りが生
じ、これにより、ＬＳＩレイアウト設計の処理時間が増
大するという問題を引き起こす。

【００２３】このような問題に鑑み、本発明は、ＬＳＩ
レイアウト設計方法として、セル変更に起因する配線遅
延時間の変化を小さく抑えて、短い処理時間で確実に要
求仕様を満たすことができるようにすることを目的とす
る。

【００２４】

【課題を解決するための手段】前記の課題を解決するた
めに、本発明は、要求仕様を満たすために行うセル変更
処理によって配線経路が大きく変化しないように、変更
対象セルを、セル横幅および端子位置は不変という制約
の下に、論理が等価でありかつ要求仕様を満たす駆動能
力を有するセルに変更するものである。

【００２５】請求項１の発明が講じた解決手段は、ＬＳ
Ｉレイアウト設計方法として、回路設計情報に基づいて
設計された，並列状態の複数のセル行からなるブロック
レイアウトに対して、要求仕様を満たすようセルを変更
するセル変更処理を備え、前記セル変更処理は、配置可
能なセルの集合であるセルライブラリとして、論理が等
価でありかつ駆動能力が異なるセルについて、セル行に
おけるセル並び方向の幅および端子位置が同一のセルレ
イアウトが与えられているストレッチャブルセルライブ
ラリを用いて、セル変更を行うものである。

【００２６】請求項１の発明によると、セル変更処理に
よって、変更対象セルを要求仕様を満たすために必要な
駆動能力を有するセルに変更するとき、セル行における
セル並び方向の幅および端子位置はセル変更の前後で変
化しない。このため、セル変更前のブロックレイアウト
における配線経路はそのままレイアウト設計結果に用い
ることができるので、再配線処理を行う必要がない。ま
た、配線相互の位置関係はセル変更処理によって変わら
ないため、セル変更処理に起因する配線遅延時間の変化
は従来よりも格段に小さくなるので、要求仕様を一回の
セル変更処理によって満たすことが可能になる。したが
って、短い処理時間で確実に要求仕様を満たすことがで
きる。

【００２７】また、請求項２の発明が講じた解決手段
は、ＬＳＩレイアウト設計方法として、回路設計情報に
基づいてセルを並列配置すると共にセル間の配線を行
い、複数のセル行からなるブロックレイアウトを設計す
る配置配線処理と、前記配置配線処理によって設計され
たブロックレイアウトにおいて、要求仕様を満たさない
セルを変更対象セルとして抽出する変更セル抽出処理
と、前記変更セル抽出処理によって抽出された変更対象
セルについて、前記要求仕様を満たすために必要な駆動
能力を算出する駆動能力算出処理と、前記配置配線処理
によって設計されたブロックレイアウトにおいて、前記
変更対象セルを、この変更対象セルと論理が等価である
と共に前記駆動能力算出処理によって算出された駆動能
力を有し、かつ、セル行におけるセル並び方向の幅およ
び端子位置が前記変更対象セルと同一であるセルに変更
するセル変更処理とを備えているものである。

【００２８】請求項２の発明によると、セル変更処理に
よって、変更対象セルを、この変更対象セルと論理が等
価でありかつ駆動能力算出処理によって算出された駆動
能力を有するセルに変更するとき、セル行におけるセル
並び方向の幅および端子位置はセル変更の前後で変化し
ない。このため、配置配線処理によって設計されたブロ
ックレイアウトにおける配線経路はそのままレイアウト
設計結果に用いることができるので、再配線処理を行う
必要がない。また、配線相互の位置関係はセル変更処理
によって変わらないため、セル変更処理に起因する配線
遅延時間の変化は従来よりも格段に小さくなるので、要
求仕様を一回のセル変更処理によって満たすことが可能
になる。したがって、短い処理時間で確実に要求仕様を
満たすことができる。

【００２９】そして、請求項３の発明では、前記請求項
２のＬＳＩレイアウト設計方法において、前記セル変更
処理は、配置可能なセルの集合であるセルライブラリと
して、論理が等価でありかつ駆動能力が異なるセルにつ
いてセル行におけるセル並び方向の幅および端子位置が
同一のセルレイアウトが与えられているストレッチャブ
ルセルライブラリを用いて、セル変更を行うものであ
り、前記配置配線処理は、前記セル変更処理によって、
セルが、前記ストレッチャブルセルライブラリに含まれ
る，論理が等価でありかつ駆動能力が異なるセルに変更
されたときにデザインルールエラーが生じないよう、設
計したブロックレイアウトにおいてセル行間に純配線領
域を設ける純配線領域設定処理を備えているものとす
る。

【００３０】請求項３の発明によると、セル変更処理に
よってデザインルールエラーが生じないよう、純配線領
域設定処理によって、セル行間に純配線領域を設けられ
る。このため、セル変更処理によって配線長も変化しな
いため、セル変更処理に起因する配線遅延時間の変化は
全くないので、要求仕様を一回のセル変更処理によって
満たすことが可能になる。

【００３１】また、請求項４の発明では、前記請求項２
のＬＳＩレイアウト設計方法は、前記セル変更処理によ
るセル変更結果に基づいて、セル行間隔を変更すると共
に、セル行間隔の変更に応じてセル行間の配線をセル行
におけるセル並び方向と垂直な方向に拡縮する配線コン
パクション処理を備えているものとする。

【００３２】請求項４の発明によると、配線コンパクシ
ョン処理によって、セル変更処理によるセル変更結果に
基づいてセル行間隔を変更するので、セル行間隔を必要
最小限のものにすることができる。このため、セル変更
処理によってデザインルールエラーが生じたときはこれ
を解消することができ、またセル変更処理によってセル
行間に余裕ができたときはこれをなくしてブロック面積
を小さくすることができる。しかも、セル行間の配線が
セル行におけるセル並び方向と垂直方向に拡縮するだけ
なので、配線相互の位置関係は変わらず、配線遅延時間
はほとんど変化しない。

【００３３】さらに、請求項５の発明では、前記請求項
２のＬＳＩレイアウト設計方法において、前記変更セル
抽出処理は、前記配置配線処理によって設計されたブロ
ックレイアウトにおいて、要求仕様を満たさないパス上
の複数のセルを変更対象セルとして抽出するものであ
り、前記駆動能力算出処理は、前記変更セル抽出処理に
よって抽出された複数の変更対象セルに対し、前記要求
仕様を満たさないパスが要求仕様を満たし、かつセル行
におけるセル並び方向と垂直な方向のブロック高さが最
小になるよう、駆動能力を割り当てるものとする。

【００３４】そして、請求項６の発明では、前記請求項
２のＬＳＩレイアウト設計方法は、前記セル変更処理の
実行後、電源配線における電圧降下の分布を計算して、
各セルに対する供給電圧を求め、その供給電圧が所定の
範囲内にないセルがあるとき、当該セルが属するセル行
の電源配線の幅を拡げる電源配線幅調整処理を備えてい
るものとする。

【００３５】さらに、請求項７の発明では、前記請求項
６のＬＳＩレイアウト設計方法において、前記配置配線
処理は、配置した各セルの消費電流計算のためのデータ
を記述したデータテーブルを作成するものとし、前記セ
ル変更処理は、セル変更に応じて、前記データテーブル
を更新するものとし、前記電源線幅調整処理は、前記デ
ータテーブルを用いて、電源配線における電圧降下分布
を計算するものとする。

【００３６】また、請求項８の発明では、前記請求項６
のＬＳＩレイアウト設計方法における電源線幅調整処理
は、電源配線の幅を拡げるとき、セルからみて外側にの
み拡げるものとする。

【００３７】また請求項９の発明が講じた解決手段は、
ＬＳＩレイアウト設計装置として、回路設計情報に基づ
いてセルを並列配置すると共にセル間の配線を行い、複
数のセル行からなるブロックレイアウトを設計する配置
配線手段と、前記配置配線手段によって設計されたブロ
ックレイアウトにおいて、要求仕様を満たさないセルを
変更対象セルとして抽出する変更セル抽出手段と、前記
変更セル抽出手段によって抽出された変更対象セルにつ
いて、前記要求仕様を満たすために必要な駆動能力を算
出する駆動能力算出手段と、前記配置配線手段によって
設計されたブロックレイアウトにおいて、前記変更対象
セルを、この変更対象セルと論理が等価であると共に前
記駆動能力算出手段によって算出された駆動能力を有
し、かつ、セル行におけるセル並び方向の幅および端子
位置が前記変更対象セルと同一であるセルに変更するセ
ル変更手段とを備えているものである。

【００３８】請求項９の発明によると、セル変更手段に
よって、変更対象セルを、この変更対象セルと論理が等
価でありかつ駆動能力算出処理によって算出された駆動
能力を有するセルに変更するとき、セル行におけるセル
並び方向の幅および端子位置はセル変更の前後で変化し
ない。このため、配置配線手段によって設計されたブロ
ックレイアウトにおける配線経路はそのままレイアウト
設計結果に用いることができるので、再配線処理を行う
必要がない。また、配線相互の位置関係はセル変更手段
による処理によって変わらないため、セル変更処理に起
因する配線遅延時間の変化は従来よりも格段に小さくな
るので、要求仕様を一回のセル変更処理によって満たす
ことが可能になる。したがって、短い処理時間で確実に
要求仕様を満たすことができる。

【００３９】そして、請求項１０の発明では、前記請求
項９のＬＳＩレイアウト設計装置において、配置可能な
セルの集合であるセルライブラリとして、論理が等価で
ありかつ駆動能力が異なるセルについて、セル行におけ
るセル並び方向の幅および端子位置が同一のセルレイア
ウトが与えられているストレッチャブルセルライブラリ
を入力とし、前記セル変更手段は前記ストレッチャブル
セルライブラリを用いてセル変更を行うものであり、前
記配置配線手段は、設計したブロックレイアウトにおけ
るセルが、前記セル変更手段によって、前記ストレッチ
ャブルライブラリに含まれる，論理が等価でありかつ駆
動能力が異なるセルに変更されたときにセル行間におい
てデザインルールエラーが生じないよう、セル行間に純
配線領域を設ける純配線領域設定手段を備えているもの
とする。

【００４０】また、請求項１１の発明では、前記請求項
９のＬＳＩレイアウト設計装置において、前記セル変更
手段によるセル変更結果に基づいて、セル行間の間隔を
変更すると共に、セル行間の間隔変更に応じてセル行間
の配線をセル行におけるセル並び方向と垂直な方向に拡
縮する配線コンパクション手段を備えているものとす
る。

【００４１】さらに、請求項１２の発明では、前記請求
項９のＬＳＩレイアウト設計装置において、前記変更セ
ル抽出手段は、前記配置配線手段によって設計されたブ
ロックレイアウトにおいて、要求仕様を満たさないパス
上の複数のセルを変更対象セルとして抽出するものであ
り、前記駆動能力算出手段は、前記変更セル抽出手段に
よって抽出された複数の変更対象セルに対し、前記要求
仕様を満たさないパスが要求仕様を満たし、かつセル行
におけるセル並び方向と垂直な方向のブロック高さが最
小になるよう、駆動能力を割り当てるものとする。

【００４２】また、請求項１３の発明が講じた解決手段
は、請求項１の発明を実現するためのものであり、セル
を並列配置してＬＳＩレイアウト設計を行うときに用い
られる，配置可能なセルの集合であるセルライブラリが
記録されたコンピュータ読み取り可能な記録媒体であっ
て、論理が等価でありかつ駆動能力が異なるセルについ
て、並列配置されたセル行におけるセル並び方向の幅お
よび端子位置が同一のセルレイアウトが与えられている
ことを特徴とするストレッチャブルセルライブラリが記
録されたものである。

【００４３】また、請求項１４の発明が講じた解決手段
は、請求項２の発明を実現するためのものであり、コン
ピュータにＬＳＩレイアウト設計を実行させるためのプ
ログラムを記録した記録媒体であって、回路設計情報に
基づいてセルを並列配置すると共にセル間の配線を行
い、複数のセル行からなるブロックレイアウトを設計す
る配置配線手順と、前記配置配線手順によって設計され
たブロックレイアウトにおいて、要求仕様を満たさない
セルを変更対象セルとして抽出する変更セル抽出手順
と、前記変更セル抽出手順によって抽出された変更対象
セルについて、前記要求仕様を満たすために必要な駆動
能力を算出する駆動能力算出手順と、前記配置配線手順
によって設計されたブロックレイアウトにおいて、前記
変更対象セルを、この変更対象セルと論理が等価である
と共に前記駆動能力算出手順によって算出された駆動能
力を有し、かつ、セル行におけるセル並び方向の幅およ
び端子位置が前記変更対象セルと同一であるセルに変更
するセル変更手順とをコンピュータに実行させるもので
ある。

【００４４】また、請求項１５の発明が講じた解決手段
は、一対の電源線に沿って配置された複数のセルを有す
る半導体集積回路装置として、前記複数のセルのうち少
なくとも一部は、電源線間の領域と、電源線間外の領域
とにまたがって構成されており、各セルのセル内配線
は、セル上配線領域のうち電源線間の領域である第１の
セル上配線領域の所定の配線層においてなされており、
かつ、セル上配線領域のうち電源線間外の領域である第
２のセル上配線領域における前記所定の配線層は、セル
間配線に用いられているものである。

【００４５】

【発明の実施の形態】

（第１の実施形態）図１は本発明の第１の実施形態に係
るＬＳＩレイアウト設計方法の処理手順を示すフローチ
ャートである。本実施形態に係るＬＳＩレイアウト設計
方法は、要求仕様を満たすようセル変更を行っても配線
遅延時間が大きく変わらないように、変更対象セルを、
並列配置されたセル行におけるセル並び方向の幅および
端子位置は不変という制約の下に、論理が等価でありか
つ要求仕様を満たす駆動能力を持つセルに変更するもの
である。

【００４６】なお本明細書では、セルおよびブロックに
ついて、並列配置されたセル行におけるセル並び方向の
寸法を幅とし、セル並び方向と垂直な方向の寸法を高さ
とする。

【００４７】まず入力処理Ｓ１によって、設計対象のＬ
ＳＩに対する要求仕様１１、および論理設計により得ら
れたＬＳＩの回路設計情報１２を入力する。要求仕様１
１としてはタイミング要求仕様や消費電力要求仕様があ
るが、タイミング要求仕様は例えば、ネット（一つのセ
ルが駆動すべき配線および次段のセルの集合）やパス
（ある経路上のセルと配線の集合）の遅延時間の制約条
件で表され、消費電力要求仕様は例えば、タイミング要
求仕様を満たした上で可能な限り低電力化を図るという
ようなものである。回路設計情報１２はセル名、端子名
および信号名を記述してセル間の結線情報を表現するネ
ットリストで与えられる。同一信号名が記述されている
端子同士は、レイアウト設計において配線により接続し
なければならない。

【００４８】また入力処理Ｓ１によって、セルライブラ
リ１３を入力する。セルライブラリとは、ＬＳＩ設計に
おいて用いられる論理機能を実現するセルの、トランジ
スタレベルの回路情報（トランジスタサイズや接続情
報）、この回路を実現するトランジスタレベルのレイア
ウト（セルレイアウト）、並びに遅延、消費電力等のパ
ラメータ情報の集合である。

【００４９】本実施形態では、セルライブラリ１３とし
て、論理が等価でありかつ駆動能力が異なるセルについ
て、幅および端子位置が同一のセルレイアウトが与えら
れているものを用いる。本明細書ではこのような特徴を
持つセルライブラリ１３を従来のセルライブラリと区別
するために、ストレッチャブルセルライブラリ１３と呼
ぶことにする。

【００５０】図２はストレッチャブルセルライブラリ１
３を概念的に表す模式図である。図２において、２１
Ａ，２１Ｂ，２１Ｃは論理が等価でありかつ駆動能力が
異なるセル（インバータ）である。セル２１Ａ，２１
Ｂ，２１Ｃは高さはそれぞれ異なり、この順に駆動能力
が大きくなるが、幅は全て等しい（Ｗ1 ）。また２２
Ａ，２２Ｂ，２２Ｃも論理が等価でありかつ駆動能力が
異なるセル（２入力ＡＮＤゲート）である。セル２２
Ａ，２２Ｂ，２２Ｃは高さはそれぞれ異なり、この順に
駆動能力が大きくなるが、幅は全て等しい（Ｗ2 ）。

【００５１】図３はストレッチャブルセルライブラリ１
３に準備されたセルのレイアウトの一例を示す図であ
る。同図中、（ａ）はセル１００Ａのレイアウト、
（ｂ）はセル１００Ａと論理が等価であり、かつ、セル
１００Ａよりも駆動能力が大きく設計されているセル１
００Ｂのレイアウトである。図３において、１０１Ａ，
１０１Ｂ，１０１Ｃは端子、１０２は電源配線、１０３
はグランド配線である。なお本願明細書では、電源配線
とグランド配線とを併せて電源配線と呼ぶ場合もある。

【００５２】図３に示すセルのレイアウトでは、電源配
線１０２およびグランド配線１０３は第１金属配線層１
０５に形成されている。第１金属配線層１０５は、電源
配線１０２やグランド配線１０３以外に、拡散層１０７
上の電極やセル内外の配線にも用いられる。ただし、電
源配線１０２やグランド配線１０３と交差する配線は、
この第１金属配線層１０５に設けることはできない。ま
た、第１金属配線層１０５の下にポリシリコン配線層１
０４が設けられており、ここには主としてトランジスタ
のゲートが形成されている。さらに、第１金属配線層１
０５の上には第２，第３の金属配線層が設けられてい
る。これらの金属配線層には、セル内配線やセル間配線
を自由に形成することができる。

【００５３】ストレッチャブルセルライブラリ１３に準
備されたセルのレイアウトは、次のような２つの特徴を
もつ。

【００５４】（１）論理が等価でありかつ駆動能力の異
なるセルは、幅および端子位置が同一である一方、高さ
は異なる。図３に示すように、セル１００Ａとセル１０
０Ｂとは、横幅は共にＷで等しく、電源配線１０２およ
びグランド配線１０３を基準にした端子１０１Ａ，１０
１Ｂ，１０１Ｃの位置も等しい。一方、セル１００Ａの
高さＨａよりもセル１００Ｂの高さＨｂの方が高い。

【００５５】（２）セル上配線を前提とし、セル高さの
変化が配線に影響を与えないように、セル上における第
１金属配線層１０５の用途について次のような制約を与
える。 （ａ）第１のセル上配線領域Ｒ１（電源配線１０２とグ
ランド配線１０３とに挟まれた領域）においては、第１
金属配線層１０５をセル内配線に用いる。 （ｂ）第２のセル上配線領域Ｒ２（第１のセル上配線領
域Ｒ１以外の領域）においては、第１金属配線層１０５
をセル間配線に用いる。 次に配置配線処理Ｓ１０を行う。本実施形態に係る配置
配線処理Ｓ１０は、配置処理Ｓ２、純配線領域設定処理
Ｓ３および配線処理Ｓ４によって構成されている。

【００５６】まず配置処理Ｓ２によって、回路設計情報
１２に基づいて、ストレッチャブルセルライブラリ１３
の中からセルを選択して平面上に二次元的に並列配置
し、並列状態の複数のセル行からなるブロックレイアウ
トを設計する。図４（ａ）は配置処理Ｓ２によって設計
されたブロックレイアウトの一例であり、ブロック３０
には複数のセル３１からなる３つのセル行３３ａ，３３
ｂ，３３ｃが配置されている。また３２はセルの端子で
ある。

【００５７】次に純配線領域設定処理Ｓ３によって、配
置処理Ｓ２によって設計されたブロックレイアウトにお
いて、ストレッチャブルセルライブラリ１３を参照し
て、セル行間に間隔を設けるための領域である純配線領
域を設ける。

【００５８】純配線領域を設ける理由は、後のセル変更
処理Ｓ７によってセルの高さが増加した場合でも、この
セルが配置されたセル行と上下に隣り合うセル行との間
において、垂直方向のデザインルールエラーが生じない
だけの十分な間隔をセル行間に確保しておくためであ
る。もしこの間隔を設けておかなければ、セル高さの増
加により、セル内のトランジスタレイアウトがセル高さ
方向に高くなり、上下に隣り合うセル行間でトランジス
タが重なり合う等のデザインルールエラーが生じる可能
性がある。

【００５９】図４（ａ）にセル行３３ａ，３３ｂの間に
設けられた純配線領域３４ａ、およびセル行３３ｂ，３
３ｃの間に設けられた純配線領域３４ｂを示している。
図４（ａ）では簡単のため、純配線領域のブロック幅方
向の境界は図示せず、ブロック高さ方向の長さを示す矢
印によって純配線領域を表している（他の図面も同様と
する）。純配線領域３４ａ，３４ｂのブロック幅方向の
長さは上下に隣合うセル行のうち長い方の長さとする。

【００６０】純配線領域のブロック高さ方向の長さは、
以下のようにして求める。

【００６１】まず、各セル行について、配置されたセル
がセル変更処理Ｓ７によって変更されたときにとり得る
高さの最大値を求め（セル行最大高さと定義する）、こ
のセル行高さに基づいて、各セル行の上限・下限を表す
セル行境界線を引く。

【００６２】図４を用いて具体的に説明する。例えば図
４（ａ）に示すセル行３３ｂについてセル行境界線を引
く場合には、セル行３３ｂに配置された各セルについ
て、論理が等価であるセルをストレッチャブルセルライ
ブラリ１３から選択し、セル行３３ｂに配置されたセル
およびストレッチャブルセルライブラリ１３から選択し
たセルの中から、高さが最大のセルを求める。この結
果、セル行３３ｂに配置されたセル３５Ａと論理が等価
であるセル３５Ｂが最大のセル高さを持つものであった
とすると、セル３５Ｂの高さがセル行３３ｂのセル行最
大高さに相当することになる。そして、図４（ｂ）に示
すように、セル行３３ｂに配置したときのセル３５Ｂの
上端および下端の位置に、セル行３３ｂに対するセル行
境界線３６ａ，３６ｂを引く。

【００６３】各セル行についてセル行境界線が定まる
と、セル行間の最小間隔ルールに基づいて、純配線領域
の高さを決定する。

【００６４】なおここで求めた純配線領域は、セル上だ
けでセル間配線が完了しないときに、配線を行う領域と
して有効に利用することができる。

【００６５】次に配線処理Ｓ４によって、回路設計情報
１２に基づいてセル間の配線を行う。３層以上の多層配
線技術を使えばセル上を利用して配線を行うことができ
る。図５（ａ）は図４（ａ）のレイアウトにおいて３層
配線技術を用いた配線処理Ｓ４を行った結果を示す図で
あり、３７は配線である。各セルの第１のセル上配線領
域Ｒ１（図３参照）では、第２および第３金属配線層を
用いてセル間配線を行うことができ、また各セルの第２
のセル上配線領域Ｒ２（図３参照）および純配線領域で
は、第１、第２および第３金属配線層を用いてセル間配
線を行うことができる。このときブロック３０の幅およ
び高さは処理の最後まで変化しない。なお純配線領域処
理Ｓ３によって設けた純配線領域を用いても配線が完了
しない場合は、純配線領域をさらに拡大する。

【００６６】次に変更セル抽出処理Ｓ５によって、配置
配線処理Ｓ１０によって設計されたブロックレイアウト
において、要求仕様１１を満たさない部分回路を含むセ
ルを変更対象セルとして抽出する。この処理は従来技術
と同様に行うことができる。図５（ａ）では変更対象セ
ルに斜線を付しており、セル３５Ａおよび３８Ａが変更
対象セルとして抽出されていることを示している。

【００６７】次に駆動能力算出処理Ｓ６によって、変更
セル抽出処理Ｓ５によって抽出された変更対象セルにつ
いて、要求仕様１１を満たすために必要な駆動能力を算
出する。この処理も従来技術と同様に行うことができ
る。

【００６８】そして最後にセル変更処理Ｓ７によって、
配置配線処理Ｓ１０によって設計されたブロックレイア
ウトにおいて、要求仕様を満たしかつ配線遅延が大きく
変わらないように、変更セル抽出処理Ｓ５によって抽出
された変更対象セルを、ストレッチャブルセルライブラ
リ１３に含まれた、論理が等価であり駆動能力算出処理
Ｓ６で算出された駆動能力を有し、かつ、幅および端子
位置が同一のセルに変更する。

【００６９】図５（ｂ）は図５（ａ）に示すブロックレ
イアウトに対してセル変更処理Ｓ７を実行した結果を示
す図である。図５（ｂ）において、変更対象セル３５
Ａ，３８Ａがそれぞれセル３５Ｂ，３８Ｂに変更されて
いる。このとき、セル変更の前後でセルの幅および端子
位置は変化しないので、図５（ａ）と図５（ｂ）の配線
は全く同一であることがわかる。すなわち、配線長およ
び配線相互の位置関係はセル変更処理Ｓ７によって全く
変わらない。これによりＬＳＩの動作タイミングを完全
に保証することができる。

【００７０】なお、必要な駆動能力をもつセルがストレ
ッチャブルセルライブラリ１３にないときは、セルの幅
および端子位置は同一であるという条件の下に、変更対
象セルと論理が等価でありかつ必要な駆動能力を持つセ
ルのレイアウトを改めて設計し、変更対象セルをこの設
計したセルに置き換えてもよい。

【００７１】以上説明したように、本実施形態に係るＬ
ＳＩレイアウト設計方法によると、要求仕様を満たすよ
うセル変更を行っても配線が全く変わらないので、再配
線処理が不要になり、配線遅延時間も全く変わらない。

【００７２】図６は本実施形態に係るＬＳＩレイアウト
設計方法によって設計された半導体集積回路装置の一例
を示す平面図である。図６では、一のセル行に係る部分
のみを示している。図６に示すように、一対の電源線８
１，８２に沿って複数のセル８０ａ〜８０ｄが配置され
ている。セル８０ｂは、電源線８１，８２間の領域と、
電源線８１，８２間外の領域とにまたがって構成されて
いる。セル８０ｂのセル内配線は、第１のセル上配線領
域Ｒ１の第１金属配線層においてのみなされており、第
２のセル上配線領域Ｒ２の第１金属配線層は、セル間配
線に用いられている。

【００７３】（第２の実施形態）図７は本発明の第２の
実施形態に係るＬＳＩレイアウト設計方法の処理手順を
示すフローチャートである。本実施形態に係るＬＳＩレ
イアウト設計方法は基本的な処理の流れは第１の実施形
態と同様であるが、配置配線処理Ｓ１１において純配線
領域設定処理Ｓ３を行わない点、およびセル変更処理Ｓ
７の後に配線コンパクション処理Ｓ８を行う点が第１の
実施形態と異なる。

【００７４】入力処理Ｓ１は第１の実施形態と同様であ
り、要求仕様１１、回路設計情報１２およびストレッチ
ャブルセルライブラリ１３を入力する。

【００７５】次に配置配線処理Ｓ１１を行うが、本実施
形態に係る配置配線処理Ｓ１１は純配線領域設定処理Ｓ
３を含まず、配置処理Ｓ２および配線処理Ｓ４によって
構成されている。配置処理Ｓ２および配線処理Ｓ４は第
１の実施形態と同様に行われる。本実施形態に係る配置
配線処理Ｓ１１において特徴的なことは、セル上でセル
間配線が完了しないときのみ純配線領域を設けることで
ある。

【００７６】変更セル抽出処理Ｓ５は第１の実施形態と
同様、従来技術と同様に行うことができ、駆動能力算出
処理Ｓ６もまた第１の実施形態と同様、従来技術と同様
に行うことができる。

【００７７】図８（ａ）は本実施形態に係る配置配線処
理Ｓ１１によって設計されたブロックのレイアウトの一
例である。図８（ａ）に示すように、ブロック３０には
複数のセル３１からなる３行のセル行３３ａ，３３ｂ，
３３ｃが配置されており、セル行３３ａ，３３ｂの間に
純配線領域４１ａが、セル行３３ｂ，３３ｃの間に純配
線領域４１ｂが設けられている。また図８（ａ）では変
更対象セルにハッチを付しており、セル３５Ａ，３８Ａ
が変更対象セルとして抽出されていることを示してい
る。

【００７８】セル変更処理Ｓ７は第１の実施形態と同様
であり、変更セル抽出処理Ｓ５によって抽出された変更
対象セルを、論理が等価であり、かつ幅および端子位置
が同一であって、駆動能力算出処理Ｓ６によって算出さ
れた駆動能力を有しているセルに変更する。本実施形態
ではセル変更処理Ｓ７の後に配線コンパクション処理Ｓ
８を行う。配線コンパクション処理Ｓ８とは、セル変更
処理Ｓ７によるセル変更結果に基づいて、セル行間の間
隔を変更すると共に、セル行間の間隔変更に応じてセル
行間の配線を垂直方向に拡縮（コンパクション）する処
理である。

【００７９】配線コンパクションが必要になる場合を図
９を用いて説明する。図９（ａ）は図８（ａ）のブロッ
クレイアウトからセル行３３ａ，３３ｂの周辺部分を抜
き出したものである。図９（ａ）に示すように、セル上
領域だけでは配線が完了せず、純配線領域４１ａを利用
して配線が行われている。この純配線領域４１ａはセル
変更処理Ｓ７によるセル高さの増減に関係なく配線のた
めに必要となる領域である。

【００８０】セル変更処理Ｓ７によってセルの高さが増
加すると、セル内のトランジスタレイアウトがセル高さ
方向に高くなり、上下に隣合うセル行間で、トランジス
タの重なり又は近づきすぎのデザインルールエラーを生
じる場合がある。

【００８１】デザインルールエラーを簡単に管理するた
めに、セル行の上下範囲を表すセル行境界線を利用す
る。図９（ａ）において、４２ａはセル行３３ａの下限
を示すセル行境界線、４２ｂはセル行３３ｂの上限を示
すセル行境界線である。

【００８２】図９（ｂ）に示すように、変更対象セル３
５Ａ，３８Ａがセル変更処理Ｓ７によってそれぞれセル
３５Ｃ，３８Ｃに変更されたとする。この結果、図９
（ｂ）に示すように、セル行３３ａの下限を示すセル行
境界線４２ａとセル行３３ｂの上限を示すセル行境界線
４２ｂとの上下関係が逆転し、セル行３３ａの下限を示
すセル行境界線４２ａがセル行３３ｂの上限を示すセル
行境界線４２ｂよりも下になったとする。このとき、上
下に隣合うセル行３３ａ，３３ｂ間でデザインルールエ
ラーが生じる可能性があると判断する。そして、このと
きのセル行境界線４２ａとセル行境界線４２ｂとの間隔
４３をコンパクション距離と定義する。

【００８３】配線コンパクション処理Ｓ８では、図８
（ａ）に示すように、セル変更前の純配線領域４１ａ，
４１ｂにおいて、セル行と垂直な配線のみと交差するセ
ル行と平行の配線コンパクション領域４４ａ，４４ｂを
予め設けておく。そして、セル変更によってデザインル
ールエラーが生じる可能性があると判断したとき、配線
コンパクション領域４４ａ，４４ｂをブロック高さ方向
にコンパクション距離だけ拡げて、純配線領域４１ａ，
４１ｂをブロック高さ方向にコンパクション距離だけ拡
げると共に配線コンパクション領域４４ａ，４４ｂと交
差するセル行と垂直な配線をコンパクション距離だけ垂
直に伸ばす。

【００８４】図９（ｃ）は図９（ｂ）のレイアウトに対
して前記の処理を行った結果を示す図である。また図８
（ｂ）は図８（ａ）のレイアウトに対して前記の処理を
行った結果を示す図であり、セル行３３ｂ，３３ｃの間
についても同様の処理を行ったものである。図８（ｂ）
に示すように、セル行３３ａ，３３ｂの間隔は配線コン
パクション領域４４ａのブロック高さ方向の拡張によっ
てコンパクション距離だけ拡げられており、セル行３３
ｂ，３３ｃの間隔は配線コンパクション領域４４ｂのブ
ロック高さ方向の拡張によってコンパクション距離だけ
拡げられている。この結果、図８（ｂ）に示すレイアウ
トは図８（ａ）のレイアウトに比べてブロック幅は変化
しないが、ブロック高さは高くなっている。

【００８５】図８から分かるように、本実施形態に係る
配線コンパクション処理Ｓ８の前後で配線形状は保持さ
れる。すなわち本実施形態に係る配線コンパクション処
理Ｓ８によって、配線は垂直方向に多少伸長されるが、
配線相互の位置関係は不変である。

【００８６】なお、配線コンパクション処理Ｓ８の結
果、配線が垂直方向に伸長されることによって、ＬＳＩ
の配線長や配線容量は変化する。この変化は微小であ
り、ＬＳＩの動作に影響を与えることはほとんどない。
ところが場合によっては、この変化によって、ＬＳＩが
要求仕様１１を満足しなくなるおそれがある。ＬＳＩが
要求仕様１１を確実に満足するようにするためには、配
線コンパクション処理Ｓ８の後、変更セル抽出処理Ｓ５
を再び実行すればよい。そして、変更処理抽出処理Ｓ５
において、変更セルが抽出されなかったときは処理を終
了し、変更セルが抽出されたときは、前述したように、
駆動能力算出処理Ｓ６、セル変更処理Ｓ７および配線コ
ンパクション処理Ｓ８を再び実行すればよい。

【００８７】（第２の実施形態の第１の変形例）第２の
実施形態では、配線コンパクション処理Ｓ８によって、
セル変更処理Ｓ７によってセル行高さが高くなりデザイ
ンルールエラーが生じる可能性がある場合にセル行間隔
を拡げる場合について説明したが、従来技術の項で説明
したようにセル変更処理Ｓ７によってセルのトランジス
タサイズを小さくする場合も考えられる。本変形例は、
配線コンパクション処理Ｓ８によって、セル変更処理Ｓ
７によってセル行高さが低くなったときにセル行間隔を
狭めるものである。

【００８８】図１０（ａ）は配置配線処理Ｓ１１によっ
て設計されたブロックレイアウトの一例である。本変形
例では、ＬＳＩの低電力化を図るために、セル変更処理
Ｓ７によってセル行３３ｂの各セルのトランジスタサイ
ズを小さくするものとする。そして、配線コンパクショ
ン処理Ｓ８によって、ブロック面積削減のためにセル間
配線が可能な範囲でセル行間隔を小さくする。

【００８９】図１０（ａ）に示すように、セル行３３
ａ，３３ｂ間およびセル行３３ｂ、３３ｃ間において、
セル行と垂直な配線のみと交差しかつセル行と平行な配
線コンパクション領域４５ａ，４５ｂを予め設ける。そ
してセル行間隔を小さくできるコンパクション距離を第
２の実施形態と同様にセル行境界線を用いて求め、配線
コンパクション領域４５ａ，４５ｂをそれぞれ求めたコ
ンパクション距離だけ垂直に縮めるとともに、各配線コ
ンパクション領域４５ａ，４５ｂと交差するセル行と垂
直な配線をそれぞれのコンパクション距離だけ垂直に縮
める。

【００９０】図１０（ｂ）は図１０（ａ）のブロックレ
イアウトに対して本実施形態に係る配線コンパクション
処理Ｓ８を実行した結果を示す図である。図１０（ｂ）
に示すように、セル行３３ｂのセルがトランジスタサイ
ズの小さなものに変更されたためにセル行３３ｂの高さ
が低くなっており、これと共に、セル行３３ａ，３３ｂ
の間隔が配線コンパクション領域４５ａが縮まったこと
によって狭まっており、セル行３３ｂ，３３ｃの間隔が
配線コンパクション領域４５ｂが縮まったことによって
狭まっている。この結果、図１０（ｂ）に示すレイアウ
トは図１０（ａ）のレイアウトに比べてブロック幅は変
化しないが、ブロック高さは低くなっている。

【００９１】図１０から分かるように、本変形例に係る
配線コンパクション処理Ｓ８の前後で配線形状は保持さ
れる。すなわち本変形例に係る配線コンパクション処理
Ｓ８によって、配線は垂直方向に多少短縮されるが、配
線相互の相対位置関係は不変である。

【００９２】（第２の実施形態の第２の変形例）本変形
例に係るＬＳＩレイアウト設計方法は、要求仕様として
パスに対するタイミング制約を与え、要求仕様を満たさ
ないパス上の複数のセルを変更対象セルとして抽出し
て、各変更対象セルに対して、ブロック高さが最小にな
るように駆動能力を割り当てるものである。基本的な処
理の流れは図７に示す第２の実施形態に係るＬＳＩレイ
アウト設計方法と同様である。

【００９３】まず入力処理Ｓ１によって、要求仕様１
１、回路設計情報１２およびストレッチャブルセルライ
ブラリ１３を入力する。本変形例では、要求仕様１１と
してパスに対するタイミング制約が与えられる。ここ
で、タイミング制約が与えられたパスのことをクリティ
カルパスと呼ぶことにする。

【００９４】配置処理Ｓ２および配線処理Ｓ４は第２の
実施形態と同様に行われる。

【００９５】次に変更セル抽出処理Ｓ５によって、要求
仕様を満たさないパス上の複数のセルを変更対象セルと
して抽出する。ここではタイミングエラーを起こしてい
るクリティカルパスを検出し、そのパス上の複数のセル
を変更対象セルとして抽出する。例えばクリティカルパ
ス上の全セルを抽出してもよい。

【００９６】次に駆動能力算出処理Ｓ６によって、変更
セル抽出処理Ｓ５によって抽出された変更対象セルに対
し、クリティカルパスが要求仕様を満たしかつブロック
高さが最小になるように、最適な駆動能力を割り当て
る。

【００９７】図１１は本変形例に係る駆動能力算出処理
Ｓ６の処理の流れを示すフローチャートである。図１１
に示すように、まずステップＳ６１において繰り返し回
数の初期化および最大繰り返し数の設定を行い、ステッ
プＳ６２においてパスが要求仕様を満たすように各変更
対象セルに駆動能力を割り当てる。そして、ステップＳ
６３においてブロック高さを見積もる。

【００９８】繰り返しの当初は（ステップＳ６４）、ス
テップＳ６５においてブロック高さｈを最小ブロック高
さＨに代入する。繰り返しの２回目以降は（ステップＳ
６４）、ステップＳ６６においてブロック高さｈと前回
までの最小ブロック高さＨのうち小さい方を最小ブロッ
ク高さＨに代入する。ステップＳ６７において繰り返し
数を１増し、繰り返し数が最大繰り返し数を越えると処
理を終了し、そうでないときはステップＳ６２に戻る
（ステップＳ６８）。

【００９９】図１２を用いて具体的に説明する。図１２
（ａ）は本実施形態に係る駆動能力算出処理Ｓ６の実行
前のブロックレイアウトの一例である。図１２（ａ）で
は変更セル抽出処理Ｓ５によって、タイミングエラーを
起こしているクリティカルパス上の３つのセル４６Ａ，
４７Ａ，４８Ａが変更対象セルとして抽出されているも
のとしている。また、４９ａはセル行３３ａの下限を示
すセル行境界線、４９ｂはセル行３３ｂの上限を示すセ
ル行境界線である。

【０１００】ステップＳ６３において、タイミングエラ
ーを起こしているクリティカルパスがタイミング仕様を
満たすよう、３つの変更対象セル４６Ａ，４７Ａ，４８
Ａに駆動能力を割り当てる。

【０１０１】図１２（ｂ）は各変更対象セル４６Ａ，４
７Ａ，４８Ａに駆動能力を割り当てたときのレイアウト
の一例を示す図である。図１２（ｂ）ではセル４６Ａを
元の２倍の大きさを持つセル４６Ｂに変更すると共にセ
ル４７Ａ，４８Ａは元のままにすることによって、クリ
ティカルパスがタイミング仕様を満たすようにしてい
る。このとき、セル行３３ａの下限を示すセル行境界線
４９ａとセル行３３ｂの上限を示すセル行境界線４９ｂ
との上下関係が逆転するので、上下に隣合うセル行３３
ａ，３３ｂ間の純配線領域のセル行と垂直な方向の高さ
を増やさなければ、セル行３３ａ，３３ｂ間でデザイン
ルールエラーを生じる。このことはすなわち、ブロック
高さの増加を招くことになる。

【０１０２】図１２（ｃ）は各変更対象セル４６Ａ，４
７Ａ，４８Ａに駆動能力を割り当てたときのレイアウト
の他の例を示す図である。図１２（ｃ）ではセル４６
Ａ，４７Ａ，４８Ａを全て元の１．３倍の駆動能力を持
つセル４６Ｃ，４７Ｃ，４８Ｃに変更することによっ
て、クリティカルパスがタイミング仕様を満たすように
している。このとき、セル行３３ａの下限を示すセル行
境界線４９ａとセル行３３ｂの上限を示すセル行境界線
４９ｂとの上下関係は図１２（ａ）のままであり、ブロ
ック高さの増加を招くことはない。

【０１０３】したがって、図１２（ｂ）と図１２（ｃ）
とが駆動能力割当の候補としてあるときは、図１２
（ｃ）の方を採用する。

【０１０４】セル変更処理Ｓ７および配線コンパクショ
ン処理Ｓ８は第２の実施形態と同様に行う。

【０１０５】なお、ここでは基本的な処理の流れは第２
の実施形態と同様であるものとして説明したが、本変形
例は、第１の実施形態と組み合わせて実現することも可
能である。

【０１０６】（第２の実施形態の第３の変形例）本変形
例は、セル変更処理Ｓ７の後に、各セルへの供給電圧が
所定範囲内におさまるよう、電源配線の幅を調整する電
源配線幅調整処理Ｓ９を実行するものである。

【０１０７】図１３は本変形例に係る電源配線幅調整処
理Ｓ９の処理の流れを示すフローチャートである。図１
３に示すように、まずステップＳ９ａにおいて、電源線
およびグランド線における電圧降下の分布を計算し、各
セルに対する供給電圧を求める。ステップＳ９ｂにおい
て、各セルの供給電圧が所定範囲内にあるか否かを判断
する。その供給電圧が所定範囲内にないセルがあるとき
は、ステップＳ９ｃにおいて、電源配線幅を拡大する。
各セルへの供給電圧が所定範囲内におさまったとき、ス
テップＳ９ｄにおいて、電源配線幅を拡大した分だけ、
配線領域を拡げる。

【０１０８】まず、配置配線処理Ｓ１１において、ブロ
ックレイアウトに配置した各セルの消費電流計算のため
のデータを記述したデータテーブルを作成する。表１は
データテーブルの例を示す表である。

【０１０９】

【表１】

【０１１０】このテーブルには、表１に示すように、各
セルについて、動作一回当たりの消費電流ｉ０、動作確
率（単位時間当たりの動作回数）ｐ０、各端子の入力ゲ
ート容量Ｃ１、内部容量Ｃ２、および出力ドレイン容量
Ｃ３が記述されている。

【０１１１】セル変更処理Ｓ７では、このデータテーブ
ルのデータを、セル変更に応じて更新する。トランジス
タサイズが変わると、そのセルの入力ゲート容量や出力
ドレイン容量は変化する。このため、セルを変更したと
きは、データテーブルに記述された入力ゲート容量や出
力ドレイン容量の値も、これに応じて更新する。

【０１１２】次に、電源配線幅調整処理Ｓ９を実行す
る。図１４はステップＳ９ａの電圧降下分布計算を説明
するための図であり、同図中、（ａ）はセル変更処理Ｓ
７が実行された後のブロックレイアウトを示す図、
（ｂ）は図１４（ａ）に対応する電圧降下解析用の回路
モデルを示す図である。図１４（ａ）において、９０は
セル、９１ａ，９１ｂ，９１ｃは電源配線、９２ａ，９
２ｂ，９２ｃはグランド配線である。また９０Ａ，９０
Ｂはセル変更処理Ｓ７によって変更されたセルである。
また図１４（ｂ）において、電流源９５はそれぞれ各セ
ル９０に対応しており、例えば電流源９５Ａはセル９０
Ａに、電流源９５Ｂはセル９０Ｂに、それぞれ対応して
いる。９６は電源配線９１ａ，９１ｂ，９１ｃまたはグ
ランド配線９２ａ，９２ｂ，９２ｃにおける抵抗値の分
布を表す抵抗モデルである。

【０１１３】まずステップＳ９ａにおいて、表１に示す
ようなデータテーブルに基づいて、各セルの消費電流Ｐ
を次式に従って計算する。なお、Ｃｓはこのセルの出力
に接続された配線の配線容量と、このセルの出力に接続
された他のセルの入力ゲート容量との和である。 Ｐ＝ｐ０＊（ｉ０＋Ｃｓ） …（２） そして、図１４（ｂ）の回路モデルを用いて、電源配線
における電圧降下の分布を計算する。各抵抗モデル９６
の抵抗値は、電源配線９１ａ，９１ｂ，９１ｃおよびグ
ランド配線９２ａ，９２ｂ，９２ｃの長さおよび幅から
決まる。そして、この計算結果から、各セル９０に対す
る供給電圧を求める。

【０１１４】そしてステップＳ９ｂにおいて、各セルの
供給電圧が所定範囲内にあるか否かを判断する。供給電
圧が所定範囲内にないセルがあるときは、ステップＳ９
ｃにおいて、このセルが属するセル行の電源配線の幅を
拡げる。このとき、セルからみて外側にのみ拡げるもの
とする。これは、電源配線とグランド配線との間の領域
では、電源配線やグランド配線が形成された第１金属配
線層にセル内配線が形成されているので、セル内配線
と、電源配線またはグランド配線が接触しないようにす
るためである。ただし、配線幅を拡げたときに、第１金
属配線層に形成されたセル間配線と、電源配線またはグ
ランド配線とが接触しないように配慮する。

【０１１５】ステップＳ９ｄにおいて、電源配線幅を拡
大した分だけ、配線領域を拡げるとともに、この配線領
域の垂直方向の配線を伸長する。その後、第２の実施形
態と同様に、配線コンパクション処理Ｓ８を実行する。

【０１１６】なお、本発明の各実施形態では、論理が等
価でありかつ駆動能力が異なるセルについて、幅および
端子位置が同一のセルレイアウトが与えられているスト
レッチャブルセルライブラリ１３を予め準備していた
が、セル変更処理Ｓ７において、変更対象セルと論理が
等価であり、幅および端子位置が同一であり、かつ必要
な駆動能力を持つセルを、随時自動合成してもよい。

【０１１７】なお、本発明の第１および第２の実施形態
では、セル行境界線として直線を用いたが、セル行に配
置された各セルの形状に沿う折れ線状のセル行境界線を
用いても、同様の効果が得られる。

【０１１８】なお、本発明の各実施形態に係るＬＳＩレ
イアウト設計方法は、当該方法を実現するためのプログ
ラムを実行するコンピュータを備えた装置によって実現
することができる。また、当該方法を実現するためのプ
ログラムをコンピュータ読み取り可能な記録媒体に記録
して、この記録媒体に記録したプログラムをコンピュー
タに実行させることによって実現することができる。

【０１１９】図１５は本発明に係るＬＳＩレイアウト設
計装置の構成例を示す図である。コンピュータ１は、記
憶装置２のプログラムファイル２ｂに格納された本発明
に係るＬＳＩレイアウト設計方法を実現するためのプロ
グラムを、実行する。本発明に係るＬＳＩレイアウト設
計方法を実現するためのプログラムは、例えばＣＤ−Ｒ
ＯＭ５ａなどのコンピュータ読み取り可能な記録媒体に
記録することができる。記録媒体に記録されたプログラ
ムは、入力装置３を介して記憶装置２に記憶させて、コ
ンピュータ１によって実行すればよい。また、本発明に
係るストレッチャブルセルライブラリも、ＣＤ−ＲＯＭ
５ａなどのコンピュータ読み取り可能な記録媒体に記録
することができる。記録媒体に記録されたストレッチャ
ブルセルライブラリも、本発明に係るプログラムの実行
前に、入力装置３を介して記憶装置２に記憶させればよ
い。

【０１２０】

【発明の効果】以上のように本発明によると、ＬＳＩレ
イアウト設計において要求仕様を満たすようセル変更処
理を行っても、配置配線処理によって設計されたブロッ
クレイアウトの配線経路はそのままレイアウト設計結果
に用いることができるので、再配線処理を行う必要はな
い。またセル変更処理に起因する配線遅延時間の変化は
従来よりも格段に小さくなる。したがって、ＬＳＩレイ
アウト設計において、短い処理時間で確実に要求仕様を
満たすことが可能になる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係るＬＳＩレイアウ
ト設計方法の処理手順を示すフローチャートである。

【図２】本発明の各実施形態で用いるストレッチャブル
セルライブラリを概念的に表す模式図である。

【図３】ストレッチャブルセルライブラリに準備された
セルのレイアウトの一例を示す図であり、（ａ），
（ｂ）は論理が等価でありかつ駆動能力が異なるセルの
レイアウトである。

【図４】本発明の第１の実施形態を説明するための図で
あり、（ａ）は配置処理Ｓ２によって設計されたブロッ
クのレイアウトの一例を示す図、（ｂ）は（ａ）のレイ
アウトに対する純配線領域設定処理Ｓ３の実行過程を示
す図である。

【図５】本発明の第１の実施形態を説明するための図で
あり、（ａ）は図４（ａ）のレイアウトに対する配線処
理Ｓ４の実行結果を示す図であり、（ｂ）は（ａ）のレ
イアウトに対するセル変更処理Ｓ７の実行結果を示す図
である。

【図６】本発明の第１の実施形態に係るＬＳＩレイアウ
ト設計方法によって設計された半導体集積回路装置の一
例を示す平面図である。

【図７】本発明の第２の実施形態に係るＬＳＩレイアウ
ト設計方法の処理手順を示すフローチャートである。

【図８】本発明の第２の実施形態を説明するための図で
あり、（ａ）は配置配線処理によって設計されたブロッ
クレイアウトの一例を示す図、（ｂ）は（ａ）のレイア
ウトに対するセル変更処理Ｓ７および配線コンパクショ
ン処理Ｓ８の実行結果を示す図である。

【図９】本発明の第２の実施形態における配線コンパク
ション処理Ｓ８を説明するための図であり、（ａ）〜
（ｃ）は図７（ａ）のブロックレイアウトのセル行３３
ａ，３３ｂの周辺部分についての配線コンパクションを
示す図である。

【図１０】本発明の第２の実施形態の第１の変形例を説
明するための図であり、（ａ）は配置配線処理によって
設計されたブロックレイアウトの一例を示す図、（ｂ）
は（ａ）のレイアウトに対する配線コンパクション処理
Ｓ８の実行結果を示す図である。

【図１１】本発明の第２の実施形態の第２の変形例に係
る駆動能力算出処理Ｓ６の処理手順を示すフローチャー
トである。

【図１２】本発明の第２の実施形態の第２の変形例に係
る駆動能力算出処理Ｓ６を説明するための図であり、
（ａ）は駆動能力算出処理Ｓ６の実行前のブロックレイ
アウトの一例を示す図であり、（ｂ），（ｃ）は（ａ）
のレイアウトにおいて各変更対象セルに駆動能力を割り
当てたときのレイアウトの例を示す図である。

【図１３】本発明の第２の実施形態の第３の変形例に係
る電源線幅調整処理Ｓ９の処理手順を示すフローチャー
トである。

【図１４】本発明の第２の実施形態の第３の変形例に係
る電源線幅調整処理Ｓ９における電圧降下分布計算を説
明するための図であり、（ａ）はセル変更処理が実行さ
れた後のブロックレイアウトを示す図、（ｂ）は（ａ）
に対応する電圧降下解析用の回路モデルを示す図であ
る。

【図１５】本発明に係るＬＳＩレイアウト設計装置の構
成例を示す図である。

【図１６】従来のＬＳＩレイアウト設計方法の処理の流
れを示すフローチャートである。

【図１７】従来のＬＳＩレイアウト設計方法において用
いられるセルライブラリを概念的に表す模式図である。

【図１８】従来のＬＳＩレイアウト設計方法を説明する
ための図であり、（ａ）はセル変更処理Ｓ５６実行前の
ブロックレイアウトの一例を示す図、（ｂ）は（ａ）の
ブロックレイアウトに対するセル変更処理Ｓ５６実行後
のブロックレイアウトを示す図である。

【符号の説明】

１１ 要求仕様 １２ 回路設計情報 １３ ストレッチャブルセルライブラリ ２１Ａ，２１Ｂ，２１Ｃ インバータ（論理が等価であ
りかつ駆動能力が異なるセル） ２２Ａ，２２Ｂ，２２Ｃ ２入力ＡＮＤゲート（論理が
等価でありかつ駆動能力が異なるセル） ３０ ブロック ３１ セル ３２ 端子 ３３ａ，３３ｂ，３３ｃ セル行 ３４ａ，３４ｂ，４１ａ，４１ｂ 純配線領域 ３５Ａ，３８Ａ，４６Ａ，４７Ａ，４８Ａ 変更対象セ
ル ３７ 配線 １００Ａ，１００Ｂ セル １０１Ａ，１０１Ｂ，１０１Ｃ 端子

Claims (15)

【特許請求の範囲】
1. 【請求項１】 ＬＳＩレイアウト設計方法であって、 回路設計情報に基づいて設計された，並列状態の複数の
   セル行からなるブロックレイアウトに対して、要求仕様
   を満たすようセルを変更するセル変更処理を備え、 前記セル変更処理は、 配置可能なセルの集合であるセルライブラリとして、論
   理が等価でありかつ駆動能力が異なるセルについて、セ
   ル行におけるセル並び方向の幅および端子位置が同一の
   セルレイアウトが与えられているストレッチャブルセル
   ライブラリを用いて、セル変更を行うことを特徴とする
   ＬＳＩレイアウト設計方法。
2. 【請求項２】 ＬＳＩレイアウト設計方法であって、 回路設計情報に基づいてセルを並列配置すると共にセル
   間の配線を行い、複数のセル行からなるブロックレイア
   ウトを設計する配置配線処理と、 前記配置配線処理によって設計されたブロックレイアウ
   トにおいて、要求仕様を満たさないセルを変更対象セル
   として抽出する変更セル抽出処理と、 前記変更セル抽出処理によって抽出された変更対象セル
   について、前記要求仕様を満たすために必要な駆動能力
   を算出する駆動能力算出処理と、 前記配置配線処理によって設計されたブロックレイアウ
   トにおいて、前記変更対象セルを、この変更対象セルと
   論理が等価であると共に前記駆動能力算出処理によって
   算出された駆動能力を有し、かつ、セル行におけるセル
   並び方向の幅および端子位置が前記変更対象セルと同一
   であるセルに変更するセル変更処理とを備えていること
   を特徴とするＬＳＩレイアウト設計方法。
3. 【請求項３】 請求項２記載のＬＳＩレイアウト設計方
   法において、 前記セル変更処理は、 配置可能なセルの集合であるセルライブラリとして、論
   理が等価でありかつ駆動能力が異なるセルについて、セ
   ル行におけるセル並び方向の幅および端子位置が同一の
   セルレイアウトが与えられているストレッチャブルセル
   ライブラリを用いて、セル変更を行うものであり、 前記配置配線処理は、 前記セル変更処理によって、セルが、前記ストレッチャ
   ブルセルライブラリに含まれる，論理が等価でありかつ
   駆動能力が異なるセルに変更されたときにデザインルー
   ルエラーが生じないよう、設計したブロックレイアウト
   においてセル行間に純配線領域を設ける純配線領域設定
   処理を備えていることを特徴とするＬＳＩレイアウト設
   計方法。
4. 【請求項４】 請求項２記載のＬＳＩレイアウト設計方
   法において、 前記セル変更処理によるセル変更結果に基づいて、セル
   行間隔を変更すると共に、セル行間隔の変更に応じてセ
   ル行間の配線をセル行におけるセル並び方向と垂直な方
   向に拡縮する配線コンパクション処理を備えていること
   を特徴とするＬＳＩレイアウト設計方法。
5. 【請求項５】 請求項２記載のＬＳＩレイアウト設計方
   法において、 前記変更セル抽出処理は、前記配置配線処理によって設
   計されたブロックレイアウトにおいて、要求仕様を満た
   さないパス上の複数のセルを変更対象セルとして抽出す
   るものであり、 前記駆動能力算出処理は、前記変更セル抽出処理によっ
   て抽出された複数の変更対象セルに対し、前記要求仕様
   を満たさないパスが要求仕様を満たし、かつセル行にお
   けるセル並び方向と垂直な方向のブロック高さが最小に
   なるよう、駆動能力を割り当てるものであることを特徴
   とするＬＳＩレイアウト設計方法。
6. 【請求項６】 請求項２記載のＬＳＩレイアウト設計方
   法において、 前記セル変更処理の実行後、電源配線における電圧降下
   の分布を計算して、各セルに対する供給電圧を求め、そ
   の供給電圧が所定の範囲内にないセルがあるとき、当該
   セルが属するセル行の電源配線の幅を拡げる電源配線幅
   調整処理を備えていることを特徴とするＬＳＩレイアウ
   ト設計方法。
7. 【請求項７】 請求項６記載のＬＳＩレイアウト設計方
   法において、 前記配置配線処理は、配置した各セルの消費電流計算の
   ためのデータを記述したデータテーブルを作成するもの
   であり、 前記セル変更処理は、セル変更に応じて、前記データテ
   ーブルを更新するものであり、 前記電源線幅調整処理は、前記データテーブルを用い
   て、電源配線における電圧降下分布を計算するものであ
   ることを特徴とするＬＳＩレイアウト設計方法。
8. 【請求項８】 請求項６記載のＬＳＩレイアウト設計方
   法において、 前記電源線幅調整処理は、電源配線の幅を拡げるとき、
   セルからみて外側にのみ拡げるものであることを特徴と
   するＬＳＩレイアウト設計方法。
9. 【請求項９】 ＬＳＩレイアウト設計装置であって、 回路設計情報に基づいてセルを並列配置すると共にセル
   間の配線を行い、複数のセル行からなるブロックレイア
   ウトを設計する配置配線手段と、 前記配置配線手段によって設計されたブロックレイアウ
   トにおいて、要求仕様を満たさないセルを変更対象セル
   として抽出する変更セル抽出手段と、 前記変更セル抽出手段によって抽出された変更対象セル
   について、前記要求仕様を満たすために必要な駆動能力
   を算出する駆動能力算出手段と、 前記配置配線手段によって設計されたブロックレイアウ
   トにおいて、前記変更対象セルを、この変更対象セルと
   論理が等価であると共に前記駆動能力算出手段によって
   算出された駆動能力を有し、かつ、セル行におけるセル
   並び方向の幅および端子位置が前記変更対象セルと同一
   であるセルに変更するセル変更手段とを備えていること
   を特徴とするＬＳＩレイアウト設計装置。
10. 【請求項１０】 請求項９記載のＬＳＩレイアウト設計
    装置において、 配置可能なセルの集合であるセルライブラリとして、論
    理が等価でありかつ駆動能力が異なるセルについて、セ
    ル行におけるセル並び方向の幅および端子位置が同一の
    セルレイアウトが与えられているストレッチャブルセル
    ライブラリを入力とし、 前記セル変更手段は、前記ストレッチャブルセルライブ
    ラリを用いてセル変更を行うものであり、 前記配置配線手段は、 設計したブロックレイアウトにおけるセルが、前記セル
    変更手段によって、前記ストレッチャブルライブラリに
    含まれる，論理が等価でありかつ駆動能力が異なるセル
    に変更されたときにセル行間においてデザインルールエ
    ラーが生じないよう、セル行間に純配線領域を設ける純
    配線領域設定手段を備えていることを特徴とするＬＳＩ
    レイアウト設計装置。
11. 【請求項１１】 請求項９記載のＬＳＩレイアウト設計
    装置において、 前記セル変更手段によるセル変更結果に基づいて、セル
    行間の間隔を変更すると共に、セル行間の間隔変更に応
    じてセル行間の配線をセル行におけるセル並び方向と垂
    直な方向に拡縮する配線コンパクション手段を備えてい
    ることを特徴とするＬＳＩレイアウト設計装置。
12. 【請求項１２】 請求項９記載のＬＳＩレイアウト設計
    装置において、 前記変更セル抽出手段は、前記配置配線手段によって設
    計されたブロックレイアウトにおいて、要求仕様を満た
    さないパス上の複数のセルを変更対象セルとして抽出す
    るものであり、 前記駆動能力算出手段は、前記変更セル抽出手段によっ
    て抽出された複数の変更対象セルに対し、前記要求仕様
    を満たさないパスが要求仕様を満たし、かつセル行にお
    けるセル並び方向と垂直な方向のブロック高さが最小に
    なるよう、駆動能力を割り当てるものであることを特徴
    とするＬＳＩレイアウト設計装置。
13. 【請求項１３】 セルを並列配置してＬＳＩレイアウト
    設計を行うときに用いられる，配置可能なセルの集合で
    あるセルライブラリであって、論理が等価でありかつ駆
    動能力が異なるセルについて、並列配置されたセル行に
    おけるセル並び方向の幅および端子位置が同一のセルレ
    イアウトが与えられていることを特徴とするストレッチ
    ャブルセルライブラリが記録されたコンピュータ読み取
    り可能な記録媒体。
14. 【請求項１４】 コンピュータにＬＳＩレイアウト設計
    を実行させるためのプログラムを記録した記録媒体であ
    って、 回路設計情報に基づいてセルを並列配置すると共にセル
    間の配線を行い、複数のセル行からなるブロックレイア
    ウトを設計する配置配線手順と、 前記配置配線手順によって設計されたブロックレイアウ
    トにおいて、要求仕様を満たさないセルを変更対象セル
    として抽出する変更セル抽出手順と、 前記変更セル抽出手順によって抽出された変更対象セル
    について、前記要求仕様を満たすために必要な駆動能力
    を算出する駆動能力算出手順と、 前記配置配線手順によって設計されたブロックレイアウ
    トにおいて、前記変更対象セルを、この変更対象セルと
    論理が等価であると共に前記駆動能力算出手順によって
    算出された駆動能力を有し、かつ、セル行におけるセル
    並び方向の幅および端子位置が前記変更対象セルと同一
    であるセルに変更するセル変更手順とをコンピュータに
    実行させるためのプログラムを記録した記録媒体。
15. 【請求項１５】 一対の電源線に沿って配置された複
    数のセルを有する半導体集積回路装置であって、 前記複数のセルのうち少なくとも一部は、電源線間の領
    域と、電源線間外の領域とにまたがって構成されてお
    り、 各セルのセル内配線は、セル上配線領域のうち電源線間
    の領域である第１のセル上配線領域の所定の配線層にお
    いてなされており、かつ、セル上配線領域のうち電源線
    間外の領域である第２のセル上配線領域における前記所
    定の配線層は、セル間配線に用いられていることを特徴
    とする半導体集積回路装置。