DE69229889T2

DE69229889T2 - Automatische Logikmodell-Erzeugung aus einer Schaltschema-Datenbank

Info

Publication number: DE69229889T2
Application number: DE69229889T
Authority: DE
Inventors: Owen S. Bair; Chih-Chung Chen; Patrick Yin
Original assignee: LSI Logic Corp
Current assignee: LSI Corp
Priority date: 1991-04-12
Filing date: 1992-02-25
Publication date: 2000-05-11
Anticipated expiration: 2012-02-26
Also published as: JPH05143674A; EP0508075A3; DE69229889D1; EP0508075B1; EP0508075A2; US5278769A; US5463563A

Description

TECHNISCHES GEBIET DER ERFINDUNG

Die vorliegende Erfindung betrifft die automatische Erzeugung von Simulationsmodellen, insbesondere für digitale Logikschaltkreise.

HINTERGRUND DER ERFINDUNG

Beim Entwurf von modernen elektronischen Systemen ist es immer häufiger üblich, daß große Blöcke von Schaltungskomplexen in kundenspezifische integrierte Schaltkreise eingegliedert werden, welche als ASICs oder anwendungsspezifische integrierte Schaltkreise bekannt sind. Diese Schaltkreise werden typischerweise mit Hilfe von computergestützten Ingenieurtechnik- (CAE) Werkzeugen entworfen. Der eigentliche Entwurfsprozeß ist derart, daß der Entwickler einen Arbeitsplatz auf Graphikbasis verwendet, um Schaltpläne eines Schaltkreises auf dem Bildschirm des Arbeitsplatzes zu "zeichnen". Dies wird durch Anordnen und Verbinden einer Anzahl von vordefinierten Schaltkreiselementen durchgeführt. Solche Schaltkreiselemente werden auf dem Bildschirm durch Schaltplansymbole dargestellt, besitzen aber ferner auch zu ihnen gehörende Schaltkreisdarstellungen auf niedrigerer Ebene. Beispielsweise kann ein logisches UND-Gatter auf dem Bildschirm des Entwicklers als Bauelement mit drei Anschlüssen, mit zwei Eingängen und einem Ausgang, dargestellt werden. Auf niedrigerer Ebene gibt es jedoch eine Darstellung dieses UND-Gatters in Form eines Transistorschaltkreises mit Transistoren, Widerständen usw. Genau in dieser Form existiert der Schaltkreis tatsächlich in einem integrierten Schaltkreis, wenn er fertiggestellt ist.
Damit ein Entwickler sicher ist, daß sein Schaltkreis korrekt arbeitet, wenn er in einen ASIC umgesetzt wird, ist es wesentlich, daß während des Entwurfsprozesses eine Fähigkeit zur genauen Schaltkreissimulation verfügbar ist. Solche Simulationen müssen Schaltkreislaufzeiten, Zeitablaufabhängigkeiten, Belastungskennlinien und anordnungsbedingte Auswirkungen, wie z. B. parasitäre Kapazitäten usw., berücksichtigen. Diese Simulationen werden gewöhnlich in Form von Logik- und Zeitablaufmodellen bereitgestellt, welche ermöglichen, daß der Entwickler die Leistung seines Schaltkreises gut annähert, wenn er den Stimuli unterworfen wird, die er festlegt. Je genauer die Simulationsmodelle sind, desto höher ist der Vertrauensgrad des Entwicklers, daß der Schaltkreis wie geplant arbeitet.
Es existiert eine Anzahl von Werkzeugen, die die Aufgabe des ASIC-Entwurfs erleichtern. Unter diesen befindet sich eine Anzahl von verschiedenen Arten von Simulatoren. Jede Art Simulator bearbeitet eine Schaltkreisbeschreibung auf einer anderen Abstraktionsebene.
Der Simulator auf niedrigster Ebene ist ein Schaltkreissimulator. Ein solcher Simulator ist SPICE, der unter mehreren Handelsnamen von einer Anzahl von verschiedenen Lieferanten erhältlich ist. SPICE ist ein "Standard"-Simulator, der sich in einem De-facto- Industriestandard über mehrere Jahre entwickelt hat. Alle SPICE-Simulatoren entwerfen Schaltkreise und ihre Verbindungen in derselben Weise und erzeugen an sich sehr ähnliche Ergebnisse. Ein kommerziell erhältlicher SPICE- Simulator ist HSPICE, der von Meta-Software Incorporated hergestellt wird.
Schaltkreissimulatoren, wie z. B. SPICE und seine vielen Varianten, entwerfen einen Schaltkreis in sehr genauen Einzelheiten. Alle Schaltkreiselemente werden in analoger Weise entworfen, und Transistormodelle sind sehr vollständig und berücksichtigen viele der tatsächlichen physikalischen Eigenschaften des Bauelements. Spannungen und Ströme werden als kontinuierlich veränderliche Einheiten anstatt als das einfache Eins-Null-Modell von digitalen Simulatoren dargestellt. Folglich sind die Ergebnisse von Schaltkreisebenenmodellen äußerst genau und sehr repräsentativ für die Leistung von tatsächlichen Schaltkreisen. Sehr genaue Informationen über die Laufzeitverzögerungen und Auswirkungen der Belastung, parasitären Kapazitäten usw. können von Schaltkreisebenen- Simulatoren hergeleitet werden. Leider erfordert der extreme Detailgrad, der bei der Schaltkreisebenen- Simulation verwendet wird, eine sehr große Anzahl an Berechnungen und beschränkt ihre praktische Verwendung auf kleinere Schaltkreise oder darauf, wo eine äußerst detaillierte und genaue Information erforderlich ist.
Schalterebenen-Simulatoren versuchen, durch Entwerfen aller Transistoren in einem Schaltkreis als Schalter, die entweder geschlossen oder offen sein können, ziemlich detaillierte und genaue Simulationen von digitalen Schaltkreisen vorzusehen. Obwohl diese Art Modell mit den Auswirkungen von Transistorparametern nicht gut fertig wird, sieht es für viele Arten von Digitallogik eine angemessen genaue Näherung mit signifikant weniger erforderlichen Berechnungen als für Schaltkreisebenen- Simulatoren vor. Folglich können ziemlich detaillierte und genaue Simulationsergebnisse in weitaus weniger Zeit erhalten werden, als es für die Schaltkreisebenen- Simulation erforderlich ist. Ein kommerziell erhältlicher Schalterebenen-Simulator ist TIMEMILL, der von EPIC Design Technology, Incorporated, hergestellt wird.
Gatterebenen-Simulatoren sind von den Schaltkreisebenen- Simulatoren eine Abstraktionsebene weiter entfernt als Schalterebenen-Simulatoren. Solche Simulatoren entwerfen einen Schaltkreis als Gruppe von miteinander verbundenen Logikgattern. Die logischen Funktionen sind einfach genug durchzuführen, aber Laufzeitverzögerungen und Zeitablaufbeziehungen werden in Form von konzentrierten Parametern behandelt. Einige solche Simulatoren versuchen, die ungefähren Wirkungen der Belastung durch Anwenden von einfachen Gleichungen für die Laufzeitverzögerung zu berücksichtigen, wobei die Verzögerung eine Funktion der Anzahl von. Verbindungen ist. Ferner können Parameter von detaillierten Simulationen zurückgeführt werden, wobei die Wirkungen von parasitären Kapazitäten wieder in Form eines konzentrierten Parameters angenähert werden können. Gatterebenen-Simulatoren laufen aufgrund der kleineren Anzahl von erforderlichen Berechnungen äußerst schnell im Vergleich zu entweder Schaltkreisebenen- oder Schalterebenen-Simulatoren. Vorausgesetzt, daß die konzentrierten Parameter korrekt berechnet werden, können Gatterebenen-Simulatoren sehr vernünftige Näherungen der tatsächlichen Schaltkreisleistung vorsehen. LSI Logic and Mentor Graphics sind beide kommerzielle Quellen für Gatterebenen-Simulatoren.
Ein weiteres Werkzeug, das gewöhnlich von Lieferanten von CAE-Stationen und Software zur Verfügung gestellt wird, ist die Zeitablaufüberprüfung. Die Zeitablaufüberprüfung wird durch eine Software durchgeführt, die die Zeitablaufbeziehungen zwischen Logikzustandsänderungen innerhalb eines Schaltkreises analysiert und feststellt, ob bestimmte Zeitablaufkriterien, wie z. B. minimale Einstell- und Haltezeiten verletzt wurden. Zeitablaufprüfer versuchen nicht, den Schaltkreis so darzustellen, wie er arbeiten würde, sondern versuchen eher, das Verhalten des Schaltkreises in Form von relativen Laufzeiten zu analysieren, und verursachen und bewirken Beziehungen innerhalb eines Schaltkreises.
Aufgrund der Größe und Komplexität von Schaltkreisen, die gewöhnlich in ASICs eingesetzt werden, ist es für den Entwickler wesentlich, daß Schaltkreissimulationen schnell ablaufen. Aus diesem Grund wird die Logiksimulation von ASICs vom Entwickler fast ausschließlich unter Verwendung von Gatterebenen-Simulatoren durchgeführt. Damit die Gatterebenen-Simulation angemessen genaue Näherungen der tatsächlichen Schaltkreisleistung liefert, ist ein ziemlich umfangreicher Prozeß der Analyse, Simulation und Modellerstellung für den Werkzeuglieferanten erforderlich.
Der Prozeß der Erzeugung von Logik- und Zeitablaufmodellen für ein neues Schaltkreiselement, z. B. Gatter, Flip-Flop, Addierer usw., ist typischerweise ein langatmiger, arbeitsintensiver Prozeß, bei dem Schaltpläne sowohl auf der Logikebene als auch der Schaltkreisebene gezeichnet werden. Ein Schaltkreisebenenmodell wird aus dem Schaltkreisebenen- (Transistorschaltkreis-) Schaltplan durch im Stand der Technik leicht erhältliche Mittel gewöhnlich automatisch erzeugt. Der Logikschaltkreis und die Transistorschaltkreise werden dann analysiert, um festzustellen, welche Stimuli an das Schaltkreisebenenmodell angelegt werden sollten, um zu Simulationsergebnissen zu gelangen, die die beste Anzeige der Laufzeiteigenschaften des Schaltkreises geben. Der Schaltkreis wird entworfen und eine Analyse wird durchgeführt, um die Auswirkung von benachbarten Leiterverbindungen usw. auf die Gesamtleistung des Schaltkreises festzustellen. Die Schaltkreisebenen- Simulation läßt man unter mehreren unterschiedlichen simulierten Bedingungen der Versorgungsspannung und Temperatur ablaufen, um Laufzeiteigenschaften im ungünstigesten und im günstigsten Fall, Aufbau- und Abfallzeiten usw. zu ermitteln.
Die Simulationsergebnisse werden untersucht, um aus dem Zeitunterschied zwischen kritischen Stimuli und Ausgabeübergängen festzustellen, welche Werte der Laufzeitverzögerung usw. für den Zweck der Logikmodelldarstellung verwendet werden sollten. Der Logikschaltplan wird mit diesen Werten in Form von Attributen, die von einem Logiksimulator gelesen und verarbeitet werden können, beschriftet. Anordnungsbedingte Auswirkungen werden berücksichtigt, die Laufzeitwerte werden dementsprechend geändert und das Logikmodell ist fertig.
Zeitablauf-Überprüfungsmodelle werden gewöhnlich auf der Basis von aus dem Simulationsablauf gewonnenen Daten und auch der Kenntnis der Schaltkreisfunktion und -topologie manuell erzeugt. Einige Logiksimulatoren, wie z. B. MDE von LSI Logic Incorporated, kombinieren die Funktionen der Logiksimulation und Zeitablaufüberprüfung in einen Modellgenerator mit mehreren Betriebsarten.
Wenn ein Modell einmal erzeugt wurde, ist es übliche Praxis, die Ergebnisse der Schaltkreisebenen-, der Schalterebenen- und der Gatterebenen-Simulationen zu vergleichen, um zu überprüfen, ob sich die Ergebnisse eng im Gleichlauf befinden. Dieser Prozeß ist als Modellüberprüfung bekannt. Wenn sich die Modelle nicht eng genug im Gleichlauf befinden, bekommt der Benutzer eines Logiksimulators keine genauen Darstellungen der Leistung seines Entwurfs, was das Gesamtvertrauen, daß der Schaltkreis korrekt arbeitet, wenn er in einen ASIC eingegliedert wird, verringert.
Im Stand der Technik werden alle vorstehend erwähnten Operationen der Simulation, Analyse und Parametergewinnung manuell durch menschliche Bedienpersonen ausgeführt. Sehr häufig führen bei dem Prozeß aufgrund der vielen erforderlichen Gruppen von Fachleuten viele verschiedene Personen unterschiedliche Schritte durch.
Aufgrund der arbeitsintensiven Art der Logik/Zeitablauf- Modellerzeugung und aufgrund der schnellen Änderungsgeschwindigkeit auf dem Gebiet der Digitalelektronik ist es äußerst erwünscht, ein Verfahren zur Automatisierung des Prozesses zu haben, so daß genaue Logik- und Zeitablaufmodelle schnell genug erzeugt werden können, um mit den Bedürfnissen der Entwurfsgemeinschaft Schritt zu halten, ohne großes, spezielles, sehr gut ausgebildetes Personal zu benötigen.

OFFENBARUNG DER ERFINDUNG

Es ist daher eine Aufgabe der vorliegenden Erfindung, ein Mittel zur automatischen Erzeugung von Logikmodellen unter Verwendung der Schaltplan-Datenbank eines willkürlich gewählten Schaltplanerstellungssystems bereitzustellen.
Es ist eine weitere Aufgabe der vorliegenden Erfindung, ein Mittel zum Versehen eines willkürlich ausgewählten Schaltkreisebenen- (oder Transistorebenen-) Simulators mit geeigneten. Eingabestimuli bereitzustellen, um durch automatisierte Untersuchung und Analyse der Schaltkreistopologie und -funktion zeitablaufbezogene Parameter festzulegen.
Es ist eine weitere Aufgabe der vorliegenden Erfindung, ein Mittel zur automatischen Gewinnung von zeitablaufbezogenen Parametern aus dem Schaltkreisebenen-Simulationsergebnis bereitzustellen.
Es ist eine weitere Aufgabe der vorliegenden Erfindung, diese automatisch gewonnenen zeitablaufbezogenen Parameter durch ein automatisches Mittel in Logik- und Zeitablaufmodelle einzugliedern.
Es ist eine weitere Aufgabe der vorliegenden Erfindung, ein Mittel zur automatischen Überprüfung der Funktions- und Zeitablaufgenauigkeit der erzeugten Modelle bereitzustellen.
Gemäß der Erfindung gibt es eine bereits vorhandene Entwurfsumgebung für integrierte Schaltkreise mit einer Schaltplanerstellungsstation, einem Logiksimulator, einem Zeitablaufprüfer und einem Schaltkreissimulator. Die Hardware von solchen Entwurfsumgebungen umfaßt im allgemeinen minimal einen Computer, eine Tastatur, ein graphisches Anzeigemittel (wie z. B. ein Farbgraphik-CRT- Anzeigesystem) und ein graphisches Eingabemittel (wie z. B. eine Maus oder ein Digitalisiertablett). Im allgemeinen würde die Hardware auf einem kommerziell erhältlichen Computerarbeitsplatz basieren, wie z. B. jenen, die von Sun Microsystems oder von Apollo Computer Incorporated bereitgestellt werden, und die Software der Entwurfsumgebung würde als integrierter Satz von Werkzeugen von einem Hersteller bereitgestellt werden, wie z. B. die Entwurfsumgebungen, die von LSI Logic Incorporated oder Mentor Graphics Incorporated bereitgestellt werden. Es existiert auch ein Logikschaltplan, der in der Schaltplanerstellungsstation vorbereitet ist, für den eine genaue Logiksimulation erwünscht ist und aus dem eine Netzliste erstellt wurde. Eine Netzliste ist eine Datei mit Beschreibungen der Logikelemente (z. B. UND/ODER-Gatter usw.), die in dem Logikschaltplan verwendet werden, und der Verbindungen zwischen diesen. Dies wird im allgemeinen von dem Schaltplanerstellungssystem nach Fertigstellung des Logikschaltplans automatisch durchgeführt, obwohl einige Systeme einen zusätzlichen Schritt der Logikkompilierung erfordern können, wobei der Benutzer ein Programm aufruft, um den Prozeß der Umwandlung der Daten des graphischen Schaltplans in eine Netzliste durchzuführen. In jedem Fall ist die Fähigkeit der Netzlistenerzeugung weit bekannt und in allen derzeitigen Schaltplan-Entwurfsumgebungen implementiert.
Auf der obersten Ebene gibt es gemäß der Erfindung ein Steuerprogramm, das alle anderen Programme in der zweckmäßigen Reihenfolge abarbeitet und die erforderlichen Dateien und Datenstrukturen zu diesen Programmen leitet. Dieses Programm auf oberster Ebene arbeitet gemäß dem Prozeßablauf in der folgenden Beschreibung.
Bei der vorliegenden Erfindung werden eine Reihe von Programmen abgearbeitet, die die Fähigkeiten einer Anzahl von vorhandenen Entwurfswerkzeugen (Simulatoren, Datenanalyse usw.) aufrufen, deren Daten verarbeiten und diese integrieren. Diese Programme verarbeiten die vom Benutzer erstellte Logikschaltplan-Datenbank, erstellen Eingabedateien für die vorhandenen Werkzeuge, rufen die vorhandenen Werkzeuge auf, analysieren deren Ausgabedateien und kombinieren schließlich die Ausgaben der vorhandenen Werkzeuge zu brauchbaren Logikmodellen. Das Endergebnis ist für den Benutzer die Erscheinung eines automatischen Prozesses einer Logikmodellerzeugung. Dieser Prozeß der Eingabedateierstellung und Ausgabedateianalyse würde gewöhnlich von menschlichen Bedienpersonen, aufgrund der unterschiedlichen Fähigkeitsniveaus, die bei jedem Schritt erforderlich sind, häufig von vielen verschiedenen Personen, durchgeführt werden.
Nachdem die Netzliste erstellt wurde, analysiert ein Programm der vorliegenden Erfindung den Logikschaltplan über die Netzliste für alle möglichen Wege von primären Eingaben zu Ausgaben, was schließlich eine Liste von Eingabe-Ausgabe-Wegen, wo eine Zustandsänderung am Eingang eine Zustandsänderung am Ausgang bewirkt, und der Eingabemuster, unter denen diese Zustandsänderungen bewirkt werden, erzeugt. Solche Muster und Abhängigkeiten umfassen eine Voraussetzungssequenz von Ereignissen im Fall von sequentiellen Schaltkreisen, wohingegen kombinatorische Schaltkreise nur eine statische Beschreibung der Zustände der anderen Eingänge benötigen. Diese Analyse wird durch einen graphisch wandernden Algorithmus durchgeführt, der eine Form von Erreichbarkeitsanalyse ist; ein Verfahren, das im Stand der Technik gut bekannt ist. Die Ausgabe dieses Programms ist so ausgelegt, daß das Format der Ausgangsdaten in Form einer Stimulusdatei für den Schaltkreisebenen-Simulator der Entwurfsumgebung vorliegt. Da die Wahl der Entwurfsumgebung vollständig willkürlich ist und daher die Wahl des Schaltkreissimulators vollständig willkürlich ist, variiert das exakte Format der Ausgabe von Implementierung zu Implementierung. Ebenso ist das Eingabe- (Netzlisten-) Format von der gewählten speziellen. Entwurfsumgebung abhängig. An sich variiert der Prozeß der Netzlisteninterpretation in eine interne Darstellung der Schaltkreis-Anschlußfähigkeit von Implementierung zu Implementierung. In jedem Fall bleibt jedoch der interne Prozeß der Erreichbarkeitsanalyse unverändert.
Um den Prozeß der Eingabe-Ausgabe-Weg-Festlegung zu vereinfachen, werden Verzögerungswege für sequentielle Logikelemente, z. B. Zwischenspeicher und Flip-Flops, gemäß den bekannten Eigenschaften von Schaltkreisen mit ihrer Topologie vordefiniert. Dies verringert stark die Menge an Computeranalyse, die für die Verzögerungswegidentifikation erforderlich ist.
Nachdem die Netzliste des Logikschaltplans (oder Logikebenen-Schaltplans) erstellt, wurde, wird auch ein Transistorebenen-Schaltplan (oder Schaltkreisebenen- Schaltplan) entsprechend dem Logikebenen-Schaltplan erstellt. Dieser Schaltplan stellt denselben Schaltkreis dar, aber auf einer Ebene, auf der alle Schaltkreisblöcke in dem Logikschaltkreis durch ihre tatsächlichen Transistorschaltkreise dargestellt werden. Dieser Transistorebenen-Schaltplan wird unter Verwendung der vorhandenen Werkzeuge in der Entwurfsstation für integrierte Schaltkreise erstellt. In Abhängigkeit von der verwendeten exakten integrierten Schaltkreistechnologie kann die exakte Form dieser Schaltkreisdarstellung des Logikschaltplans stark variieren. Es gibt beispielsweise sehr signifikante Unterschiede zwischen den Transistorebenen-Schaltkreisen desselben Logikschaltkreises in den NMOS- und CMOS-Technologien. Unterschiede existieren auch in den Transistorebenen-Schaltkreisen und Implementierungen desselben Logikschaltkreises, selbst wenn ähnliche CMOS-Technologien durch verschiedene Hersteller implementiert werden.
Im allgemeinen wird der Transistorebenen-Schaltplan von der Software des Entwurfsarbeitsplatzes für integrierte Schaltkreise entweder automatisch oder halbautomatisch erzeugt. In einigen Fällen, in denen sehr optimierte, sehr kundenspezifische Schaltkreise entworfen werden, wird der Transistorebenen-Schaltkreis durch eine Bedienperson oder Bedienpersonen mit Spezialwissen über die Eigenschaften des speziellen verwendeten Prozesses des Herstellers von integrierten Schaltkreisen manuell erzeugt oder von automatisch erzeugten Transistorebenen-Schaltplänen modifiziert. Ebenso kann der Anordnungsprozeß (Prozeß der Umordnung der Transistoren und passiven Bauelemente zur Anordnung auf einem integrierten Schaltkreis) aus ähnlichen Gründen entweder automatisch, halbautomatisch oder manuell erfolgen.
Nach der Anordnung wird ein automatisierter Analyseprozeß durchgeführt, wobei die Anordnung des Schaltkreises auf parasitäre Kapazitäten zwischen benachbarten Signaldurchgängen usw. analysiert wird und eine Liste von mit der Anordnung verbundenen Schaltkreisparametern erzeugt wird. Dieser Satz von mit der Anordnung verbundenen Schaltkreisparametern wird dann verwendet, um den Transistorebenen-Schaltplan so zu modifizieren, daß Schaltkreisäquivalenzen der parasitären Wirkungen in die Schaltkreissimulation eingegliedert werden. Dieser Prozeß wird in der modernen Entwurfssoftware für integrierte Schaltkreise von vielen Herstellern automatisch durchgeführt.
In einer Weise ähnlich jener, die für den Logikebenen- Schaltplan verwendet wird, wird eine Netzliste für den Schaltkreisebenen-Schaltplan erzeugt. Diese Netzliste wird in ein Schaltkreis-Beschreibungsformat umgesetzt, das für den Schaltkreisebenen-Simulator verwendbar ist. Die Schaltkreisbeschreibungen werden für jedes Grundelement (z. B. NICHT-UND, NICHT-ODER, D-FLOP usw.) in dem Schaltkreis separat erzeugt. Automatische Mittel für diese Umsetzung sind als Teil der meisten modernen Entwurfsumgebungen für integrierte Schaltkreise bereitgestellt. Der Umsetzungsprozeß ist ein relativ unkomplizierter Formatierungsprozeß und ist im Stand der Technik gut bekannt. Ein geeigneter derartiger Simulator ist HSPICE, der von Meta Software Incorporated hergestellt wird und für SPICE-Simulatoren, die im Stand der Technik breit verwendet werden, typisch ist. Der Simulator bearbeitet die Transistorebenen-Schaltkreisbeschreibung gemäß den Eingabestimulusdaten, die vorher von der Erreichbarkeitsanalyse des Logikebenen-Schaltkreises erstellt wurden, und erzeugt Ausgaben, die die Transistorebenen-Schaltkreisantwort auf diesen Eingabestimulus darstellen. Die Simulatorausgabe wird an kritischen Übergangspunkten untersucht und Laufzeit- und Zeitablaufparameter werden gewonnen.
Als nächstes wird ein Satz von Simultangleichungen, die die mehreren Beiträge zur Laufzeit für jeden Weg darstellen, erzeugt und gemäß einem vorhandenen mathematischen Verfahren, das auf dem Fachgebiet als "SIMPLEX"-Verfahren bekannt ist, gelöst, wobei optimale Werte ermittelt werden. Für die Zwecke dieser Analyse bedeutet "optimal" eine minimale Fehlergröße im dem zu jedem Grundelement gehörenden. Laufzeitwert.
Der Prozeß des Ablaufs des Simulators und der Gewinnung von Laufzeitparametern wird in der Entwurfsumgebung für integrierte Schaltkreise von LSI Logic Inc. von einem Programm automatisch durchgeführt, das "CHARMS" heißt und das das HSPICE-Programm abarbeitet, wobei es dieses mit den erforderlichen Eingabedateien versorgt, und die Ausgaben auf Eingabe-Ausgabe-Laufzeit- und Zeitablaufparameter analysiert.
Die im "SIMPLEX"-Analyseprozeß erzeugten Laufzeitwerte werden direkt an ein Zeitablaufmodell angelegt, für das die Eingabe- und Ausgabeabhängigkeiten bereits als Teil der Erreichbarkeitsanalyse festgelegt wurden. Der Zeitablaufmodell-Erzeugungsprozeß ist einfach ein Formatumsetzungsproblem und variiert von Implementierung zu Implementierung in Abhängigkeit von dem speziellen Modellformat des Zeitablaufprüfers.
Der letzte Schritt der Modellerzeugung ist die Erzeugung des vollständigen Logikmodells. Funktionale Modelle von kombinatorischen Logikschaltkreisen werden von den derzeitigen Entwurfsumgebungen für integrierte Schaltkreise bereits automatisch erzeugt. Der Modellgenerator der vorliegenden Erfindung verwendet genau diesen Prozeß, wendet aber die Laufzeitinformation, die aus den Schaltkreisebenen-Simulationen und der "SIMPLEX"-Analyse gewonnen wurde, auf die Grundelemente an, so daß sehr genaue Logikmodelle erzeugt werden.
Um die Zeitablaufgenauigkeit des Modells zu überprüfen, wird ein Überprüfungsschritt durchgeführt, bei dem die für die Schaltkreisebenen-Simulation verwendeten Eingabestimuli in ein Format umgewandelt werden, das für den Logikebenen- Simulator verwendbar ist, und an das neu erzeugte Logikmodell angelegt werden. Die resultierenden Ausgaben aus dem Logikebenen-Simulator werden mit den Ausgaben aus dem Schaltkreisebenen-Simulator verglichen, und wenn die Ausgabeübergänge von den zwei Simulationen nicht um mehr als ein gewisses vorbestimmtes Ausmaß voneinander abweichen, dann gilt das Logikmodell als genau und ist fertig zur Verwendung. In dem seltenen Fall einer signifikanten Abweichung ist eine manuelle Veränderung der Logik- und Zeitablaufmodelle erforderlich.
Das Ausmaß der Abweichung, das zwischen den Simulationen zulässig ist (Fehlertoleranz), wird auf der Basis von Implementierung zu Implementierung, auf der Basis der bekannten Gesamtgenauigkeit der Simulatoren und ihrer Berechnungsverfahren festgelegt. Ein weiteres Kriterium bei der Auswahl der Fehlertoleranz ist der Genauigkeitsgrad bei Logiksimulationen, der für das System, die Technologie oder den Benutzer erforderlich ist.
Ein letzter Modellüberprüfungsschritt wird durchgeführt, wobei die Ergebnisse der verschiedenen Simulationsabläufe hinsichtlich der funktionalen Genauigkeit verglichen werden. Dies ist vom Zeitablauf-Überprüfungsschritt, bei dem die Ausgabe des Schaltkreisebenen-Simulators und des Logikebenen-Simulators hinsichtlich der Zeitablauf- Kompatibilität verglichen werden, signifikant verschieden. Der funktionale Überprüfungsschritt gewährleistet, daß sich das Modell auf allen Ebenen in derselben Weise verhält: Logikebene, Schalterebene und Schaltkreisebene.
Weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung werden angesichts der folgenden Beschreibung derselben ersichtlich.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein Prozeßablaufdiagramm, das die am Logikmodell-Erzeugungsprozeß der vorliegenden Erfindung beteiligten Schritte zeigt.
Fig. 2 ist ein Diagramm, das den Datenfluß des Logikmodell-Erzeugungsprozesses der vorliegenden Erfindung zeigt.
Fig. 3 ist ein Ablaufdiagramm, das die im Modellerzeugungsprogramm der vorliegenden Erfindung eingeschlossenen Hauptschritte zeigt.
Fig. 4 ist ein Diagramm, das den Datenfluß bei dem Modellüberprüfungsprozeß der vorliegenden Erfindung zeigt.
Fig. 5 ist ein Diagramm, das den Datenfluß bei der Netzlistenanalyse und der Stimulusdateierzeugung der vorliegenden Erfindung zeigt.
Fig. 6 ist ein Logikebenen-Schaltplan eines Schaltkreises, der zur Probenanalyse bei der Beschreibung der vorliegenden Erfindung verwendet wird.
Fig. 7 ist eine teilweise Transistorebenen-Darstellung des Logikebenen-Schaltplans von Fig. 6, wobei das sequentielle Element durch seine Transistor- und Grundelementkomponenten ersetzt wurde.
Fig. 8 ist eine Auflistung der Ergebnisse der Erreichbarkeitsanalyse für den Schaltkreis von Fig. 6, welche die gefundenen Eingabe-Ausgabe-Abhängigkeiten, ihre Arten und Eingabemuster zeigt.
Fig. 9 ist eine Auflistung der Simulatorstimuli, die aus den Ergebnissen der Erreichbarkeitsanalyse für den Schaltkreis von Fig. 6 gewonnen wurden.
Fig. 10 ist eine Auflistung einer erzeugten Logikmodell- Dateischablone für den Schaltkreis von Fig. 6, wobei mit der Anordnung verbundene Parameter (Kapazitäten) nicht geliefert wurden.
Fig. 11 ist eine Bildschirmdarstellung der Ansicht des Systems für den Benutzer während der Modellerzeugung für die sequentiellen Teile des Schaltkreises.
Fig. 12 ist eine Bildschirmdarstellung der Ansicht des Systems für den Benutzer während der Modellerzeugung für den Gesamtschaltkreis, wobei die sequentiellen Teile eingeschlossen sind.

AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG

Zum Zweck der ausführlichen Beschreibung der Erfindung wird angenommen, daß die Entwurfsumgebung für integrierte Schaltkreise von LSI Logic die Grundlage ist, auf der die automatische Modellerzeugung erstellt wird. Diese Umgebung umfaßt einen Computer, einen Graphikbildschirm, eine graphische Eingabevorrichtung, eine Tastatur, eine Schaltplanerstellungs-Software, eine Netzlistenerzeugungs- Software, eine Logiksimulations-Software, eine Software zur Umsetzung von der Logikebene auf die Transistorebene, eine Schaltkreissimulations-Software, eine Software zur Umwandlung von der Netzliste zur Schaltkreisebenen- Simulationseingabe, die "CHARMS"-Software zum Ablaufenlassen des Schaltkreissimulators und Analysieren der Ergebnisse für Laufzeiteigenschaften zwischen den Anschlußstiften sowie die gesamte Software der vorliegenden Erfindung.
Fig. 1 zeigt ein Prozeßablaufdiagramm 100, das die Schritte des Modellerzeugungsprozesses von Anfang bis Ende ausführlich darstellt. Das Kästchen 102 bezüglich Fig. 1 stellt den Schaltplanerstellungs-Prozeß dar, bei dem der Benutzer seinen Logikschaltplan in die Entwurfsumgebung für integrierte Schaltkreise unter Verwendung der Schaltplanerstellungs-Software eingibt. Das Kästchen 104 bezüglich Fig. 1 stellt einen Schaltkreisebenen- Simulationsprozeß dar, der an einer durch die Software der Entwurfsumgebung für integrierte Schaltkreise erzeugten Transistorebenen-Darstellung des Schaltplans des Benutzers zum Zweck der funktionalen Überprüfung durchgeführt wird.
Das Kästchen 108 bezüglich Fig. 1 stellt einen physikalischen Anordnungsprozeß dar, bei dem der vom Benutzer eingegebene Transistorebenen-Schaltkreis zum Anordnen auf einem integrierten Schaltkreis in Form einer physikalischen Anordnung 106 angeordnet wird. Eine Standardzelle 110, die eine standardisierte Bibliotheksdarstellung der physikalischen Anordnung 106 ist, kann ebenfalls zu diesem Zeitpunkt erzeugt werden.
Das Kästchen 112 bezüglich Fig. 1 stellt einen Parametergewinnungsprozeß dar, bei dem die Anordnung auf ihre Wirkung auf den Schaltkreis analysiert wird und bei dem der Transistorebenen-Schaltplan modifiziert wird, um die Wirkungen der Anordnung zu berücksichtigen.
Das Kästchen 114 bezüglich Fig. 1 stellt eine erneute Simulation des Schaltkreises dar, um nach der Kompensation der Anordnungswirkungen eine korrekte Funktion zu gewährleisten.
Das Kästchen 116 bezüglich Fig. 1 stellt einen Prozeß in der Entwurfsumgebung für integrierte Schaltkreise von LSI Logic Corp. dar, welcher als "Autospice" (oder "CHARMS") bekannt ist, wobei ein SPICE-Simulator aufgerufen wird, wobei eine Transistorebenen-Schaltkreisbeschreibung vom Transistorebenen-Schaltplan abgeleitet wird, gemäß den von der Software der vorliegenden Erfindung erzeugten Eingabestimuli abläuft, und wobei die Ergebnisse von dessen Simulation analysiert werden und Laufzeitparameter gewonnen werden.
Das Kästchen 118 bezüglich Fig. 1 stellt die automatische Modellerzeugungssoftware der vorliegenden Erfindung dar, wobei die in 116 erzeugten Laufzeitdaten mit anderen Logiksimulationsdaten kombiniert werden, um genaue Logik- und Zeitablaufmodelle des Schaltkreises des Benutzers zu erstellen.
Das Kästchen 120 bezüglich Fig. 1 stellt eine weitere Modellerzeugung für einen Simulator mit mehreren Betriebsarten dar, welcher in der Entwurfsumgebung für integrierte Schaltkreise von LSI Logic Corp. erhältlich ist und welcher als "MDE"-Simulator bekannt ist. Dieser Simulator führt sowohl eine Logiksimulation als auch eine Zeitablaufüberprüfung durch. Die Erzeugung eines Modells für dieses Programm ist einfach eine Frage der Umformatierung von separaten Zeitablauf- und Logiksimulationsmodellen in eine Form, die für den Simulator mit mehreren Betriebsarten brauchbar ist.
Das Kästchen 122 bezüglich Fig. 1 stellt den Modellüberprüfungsprozeß der vorliegenden Erfindung dar, wobei man das neu erstellte Logik/Zeitablauf-Modell auf einem Logiksimulator ablaufen läßt und die Ergebnisse mit Ergebnissen verglichen werden, die in einer Schaltkreisebenen- und/oder Schalterebenen-Simulation erhalten werden. Wenn die Simulationen einander genau entsprechen und nicht mehr als um ein gewisses vorbestimmtes tolerierbares Ausmaß voneinander abweichen, gelten die Logik- und Zeitablaufmodelle als korrekt und fertig.
Das Datenflußdiagramm 200 bezüglich Fig. 2 zeigt den Datenfluß durch das System beim Prozeß der automatischen Modellerstellung. Eine Schaltplandatei 202 wird von einem Benutzer erzeugt. Diese Schaltplandatei wird auf drei verschiedene Arten verarbeitet:
Erstens, eine der Softwarekomponenten der vorliegenden Erfindung, ein Umsetzer 218 in der Entwurfsumgebungssoftware für integrierte Schaltkreise verarbeitet gemäß Grundelementerzeugungsregeln 216 die Daten der Schaltplandatei 202, um ein Gatterebenen- (Logikebenen-) Modell des Logikschaltkreises des Benutzers zu erzeugen. In Abhängigkeit von dem speziellen Logiksimulator, der in der Zielumgebung verwendet wird, können die Regeln verändert werden, um Logikrohmodelle für irgendeinen Logiksimulator zu erstellen.
Zweitens, Operationen, die durch CAD-Entwicklungsgruppen 206 entweder automatisch in der Software oder manuell durchgeführt werden, ergeben Unterschaltkreis- Beschreibungen 210 (Transistorebenen-Schaltplan) der Schaltplandatei 202 und Informationen 212, die die Auswirkungen der Anordnung auf die Schaltkreisleistung betreffen.
Drittens, man läßt einen Vorprozessor 204, eine der Softwarekomponenten der vorliegenden Erfindung, laufen. Dieser Vorprozessor führt eine Erreichbarkeitsanalyse von den Eingaben zu den Ausgaben der Schaltplandatei 202 durch und ermittelt ihre Eingabe-Ausgabe- (oder Anschlußstift- Anschlußstift-) Verzögerungswege und die Eingabestimulusmuster, die erforderlich sind, um Übergänge entlang dieser Eingabe-Ausgabe-Verzögerungswege zu bewirken, was Schaltkreisebenen-Stimulusdateien 206 erzeugt.
Ein Prozeß 214, automatische Parametergewinnung (durchgeführt von der "CHARMS"-Software in der Entwurfsumgebung für integrierte Schaltkreise von LSI Logic Corp.) bearbeitet den Schaltkreisebenen-Stimulus 208 und die Schaltkreisebenen-Beschreibung 210, was veranlaßt, daß Schaltkreisebenen-Simulationen ablaufen. Die Ergebnisse dieser Simulationen werden analysiert, was eine Laufzeitinformation 220 erzeugt.
Wenn die Laufzeitinformation 220, die mit der Anordnung verbundene Information 212 und das Logikrohmodell 222 alle verfügbar sind, kombiniert ein automatischer Modellgenerator 226, eine weitere Softwarekomponente der vorliegenden Erfindung, die Daten und die Modellinformation von 220, 212 und 222 und formatiert diese um zu einem Modell 230 mit mehreren Betriebsarten. Im Fall des System von LSI Logic Corp. wird das Modell für den "MDE"-Simulator erstellt. Im Fall von anderen Systemen würde(n) (ein) andere(s) Simulatormodellformat(e) verwendet werden. Wenn die Modellerstellung mit mehreren Betriebsarten im Zielsystem nicht verfügbar ist, würde die Ausgabe des automatischen Modellgenerators 226 in zwei einzelne Teile aufgeteilt werden: ein Zeitablaufmodell und ein Logikmodell. In einem solchen Fall kann das Modell 230 mit mehreren Betriebsarten als die zwei Komponentenmodelle (Zeitablaufmodell und Logikmodell) umfassend betrachtet werden.
Andere Ausgaben der Software des automatischen Modellgenerators sind eine Testmusterdatei 228 und ein Datenblatt 232. Der Prozeß der Erzeugung der Testmusterdatei 228 ist einfach ein Umformatierungsprozeß, bei dem die Schaltkreisebenen-Stimulusdateien 208 für den Ziel-Logiksimulator oder den Simulator mit mehreren Betriebsarten neu erzeugt werden. Die Erzeugung des Datenblatts 232 ist ebenfalls ein Formatierungsprozeß, bei dem die neu festgelegten Zeitablaufparameter für das Logikmodell und dessen graphische Darstellung zu einer für den Menschen lesbaren Form kombiniert werden.
Ein automatisches Überprüfungsprogramm 224, die letzte Softwarekomponente der vorliegenden Erfindung, bearbeitet die Laufzeitinformation 220, die sich aus der Schaltkreisebenen-Simulation ergibt, das neu erstellte Modell 230 und die umgesetzte Testmusterdatei 228, um unter Verwendung des neuen Modells eine Vergleichssimulation ablaufen zu lassen. Die Ergebnisse dieser Simulation werden mit den Ergebnissen der Schaltkreisebenen-Simulation 220 verglichen. Wenn die Ergebnisse nicht um mehr als eine gewisse vorab festgelegte Fehlertoleranz voneinander abweichen, dann ist das Modell fertig.
Der Ablaufplan 300 bezüglich Fig. 3 stellt den Steuerungsablauf dar, der in dem Programm der obersten Ebene der vorliegenden Erfindung implementiert ist. Nachdem die Schaltkreiserstellung und die Netzlistenumwandlung 302 beendet sind, läßt man den auf Regeln basierenden Umsetzer 306 (entsprechend 218 bezüglich Fig. 2) ablaufen, was Gatterebenen-Grundelemente 308 (entsprechend 222 bezüglich Fig. 2) Erzeugt. Als nächstes wird eine Erreichbarkeitsanalyse 310 durchgeführt (entsprechend dem Vorprozessor 204 bezüglich Fig. 2), deren Ausgabe verwendet wird, um durch den Prozeß 314 einen Satz von Simultangleichungen zu erzeugen. Als nächstes löst der Prozeß 316 die Simultangleichungen, um Laufzeitdaten (entsprechend 220 bezüglich Fig. 2) zu erzeugen. Der Prozeß 312 entspricht der Kombination von 214 und 220 bezüglich Fig. 2. Die Prozesse 314 und 316 entsprechen Teilen von 226 bezüglich Fig. 2.
Wieder mit Bezug auf Fig. 3 kombiniert der Prozeß 320 das gesamte erzeugte Modell und die Laufzeitinformation zu einer brauchbaren internen Darstellung und der Prozeß 322 (entsprechend 212 bezüglich Fig. 2) formatiert diese zu den entsprechenden Ausgabedateien. Die Prozesse 314, 316, 320, 322 und 324 in Kombination entsprechen der automatischen Modellerzeugung 226 bezüglich Fig. 2. Unter Verwendung verschiedener Gruppen von Formatierungskriterien können Modelle für Logikmodellbibliotheken von verschiedenen Herstellern erzeugt werden, die durch 326, 328 und 330 bezüglich Fig. 3 dargestellt sind. Durch Erzeugen einer Anzahl von verschiedenen Modellen auf verschiedenen Ebenen (z. B. Schaltkreisebene, Schalterebene und Logikebene) werden mehr Möglichkeiten für die Modellüberprüfung erzeugt. Je größer die Anzahl der durch den automatischen Überprüfungsprozeß durchgeführten Vergleiche ist, und je größer die Übereinstimmung zwischen den entsprechenden Simulationen ist, desto größer ist der Vertrauensgrad, daß die Modelle genau und reproduzierbar arbeiten.
Das Datenflußdiagramm 400 bezüglich Fig. 4 stellt den Prozeß der automatischen Überprüfung dar. Bevor die automatische Überprüfung durchgeführt wird, hat das automatische Modellerstellungsprogramm 402 ein Logikmodell oder Modell 408 für mehrere Betriebsarten erzeugt, und Simulationsmuster 404 und SPICE- (oder andere Schaltkreisebenenmodell-) Unterschaltkreise 406 sind bei dem Prozeß der automatischen Modellerzeugung erzeugt worden.
Ein Modellumsetzungsprozeß 410, der in den Modellüberprüfungsprozeß 400 integriert ist, setzt das Schaltkreisebenenmodell 406 (typischerweise ein SPICE- Modell) und die Schaltkreissimulationsmuster 404 in ein Schalterebenenmodell 414 und Schalterebenen- Simulationsmuster 420, die auf einem Schalterebenen- Simulator 422 ablaufen, um. Ein Schalterebenenmodell erfüllt Funktionen, die ähnlich jenen eines Schaltkreisebenenmodells sind, aber die detaillierten, einzelnen Transistormodelle werden durch Schalter ersetzt, die entweder einen offenen (getrennten oder AUS-) Zustand oder einen geschlossenen (kurzgeschlossenen, verbundenen oder EIN-) Zustand annehmen können. Diese Art Simulator arbeitet aufgrund der signifikant verringerten Anzahl von erforderlichen Berechnungen infolge des vereinfachten Modells viel schneller als ein Schaltkreisebenen-Simulator. Dies macht den Schalterebenen-Simulator ideal für eine Echtzeit-Modellüberprüfung und gut für die funktionale Überprüfung. Sowohl das Logikmodell (oder Modell mit mehreren Betriebsarten) 408 als auch das Schalterebenenmodell 414 läßt man auf dem Logiksimulator (oder Simulator mit mehreren Betriebsarten) 412 bzw. dem Schalterebenen-Simulator 422 ablaufen, was eine Logiksimulationsausgabe (oder Simulationsausgabe für mehrere Betriebsarten) 418 und eine Schalterebenen- Simulationsausgabe 432 erzeugt. Die funktionalen Antworten der Logiksimulation 418 und der Schalterebenen- Simulationsausgabe 432 werden verglichen. Wenn eine funktionale Übereinstimmung (beide Ausgaben machen als Reaktion auf dieselben Stimuli dieselben Dinge) vorliegt, dann sind die Funktionsdurchgangskriterien 430 erfüllt. Die SPICE-Ausgabe 416 (Schaltkreisebenen-Simulator) und die Ausgabe 418 des Logiksimulators (oder Simulators mit mehreren Betriebsarten) werden über ein Laufzeit- Vergleichsprogramm 424 verglichen. Vorausgesetzt, daß die Laufzeitergebnisse angemessen nahe sind, wie durch eine vorbestimmte Fehlertoleranz festgelegt, werden Leistungsdaten 428 zur Begutachtung durch den Benutzer erzeugt.
Das Datenflußdiagramm 500 von Fig. 5 zeigt die Operation des Vorprozessorprogramms (204 bezüglich Fig. 2). Eine Schaltplan-Netzliste 505 wird von einem Netzlisten- Interpretationsprozeß 510 gelesen und interpretiert. Dieser Prozeß erzeugt Anschlußfähigkeitsdaten 515. Die Erreichbarkeitsanalyse 520 wird dann an den Anschlußfähigkeits- und Grundelementdaten von 515 durchgeführt, um festzustellen, welche Kombinationen und Sequenzen von Eingabemustern Übergänge der Schaltkreisausgaben verursachen. Das Ergebnis der Erreichbarkeitsanalyse ist eine Liste von Eingabe-Ausgabe- Abhängigkeiten 525 (oder Verzögerungswegen) und der Eingabesequenzen und -muster 530, die zum Erzeugen von Übergängen gemäß diesen Abhängigkeiten erforderlich sind. Ein Ausgabeformatierungsprozeß 535 bearbeitet die Abhängigkeiten 525 und Muster 530 gemäß den Eingabeanforderungen des Schaltkreisebenen-Simulators in der Entwurfsumgebung für integrierte Schaltkreise und erzeugt eine Schaltkreissimulator-Stimulusdatei 540.
Fig. 6 ist ein Schaltplan eines Logikschaltkreises 600, der durch das Modellerzeugungssystem der vorliegenden Erfindung bearbeitet werden soll. Der Schaltkreis umfaßt kombinatorische Logikelemente 602, 604, 606, 608 und 610 und ein sequentielles Logikelement 612 und Verbindungen zwischen diesen.
Fig. 7 ist ein Schaltplan 700 des Ergebnisses der Verringerung des Logikschaltkreises 600 bezüglich Fig. 6 auf seine Logikelement- und Transistorunterkomponenten. Der Schaltkreis 700 umfaßt Logikelemente 702, 704, 706, 708, 710, 712, 714, 716, 718, 720, 722, 724, 726, 728, 730, 732, 734 und 736 und Transistoren 738, 740, 742, 744, 746, 748, 750, 752, 754, 756, 758, 760, 762, 764, 766, 768, 770, 772, 774 und 776.
Fig. 8 ist eine Auflistung der Ergebnisse der Erreichbarkeitsanalyse (d. h. der Schaltkreissimulator- Stimulusdatei 540 bezüglich Fig. 5) des Schaltplans von Fig. 7, welche die Zellenart (CB = kombinatorisch, SQ = sequentiell), Parameternamen, das Eingabemuster und Eingabe/Ausgabe-Beziehungen zeigt.
Fig. 9 ist eine Auflistung einer Gleichungsdatei (d. h. 314 bezüglich Fig. 3), die durch Umformatieren der Ergebnisse der Erreichbarkeitsanalyse gemäß entsprechenden Simulator- Eingabeanforderungen und Laufzeitinformationen (d. h. Laufzeitinformationen 220 für die automatische Parametergewinnung 214 bezüglich Fig. 2) erzeugt wird.
Fig. 10 ist eine Auflistung einer Logiksimulatormodell- Quellendatei (d. h. 230 bezüglich Fig. 2), die die entsprechenden Laufzeiten, Grundelemente, und Zeitablaufbeziehungen zwischen Anschlußstiften auflistet. Diese Ergebnisse wurden von dem automatischen Modellgenerator (d. h. 226 bezüglich Fig. 2) gewonnen.
Fig. 11 ist eine Bildschirmdarstellung der Ansicht des Systems für den Benutzer während der Modellerzeugung für die sequentiellen Teile des Schaltkreises.
Fig. 12 ist eine Bildschirmdarstellung der Ansicht des Systems für den Benutzer während der Modellerzeugung für den Gesamtschaltkreis, wobei die sequentiellen Teile eingeschlossen sind.
Hieran angehängt sind zwei Dokumente, die einen Teil der Offenbarung der vorliegenden Erfindung bilden.
"Anhang 1" enthält eine Quellenauflistung in der Sprache 'C' von einer Ausführungsform des Prozesses der obersten Ebene der vorliegenden Erfindung, der alle Unterprozesse aufruft und den Gesamtablauf der automatischen Modellerzeugung steuert.
"Anhang 2" ist eine Beschreibung des Benutzerdialogs mit dem automatischen Modellerzeugungssystem der vorliegenden Erfindung in Form eines Benutzerhandbuchs. Anhang 1 Anhang 2

Benutzerhandbuch für das Werkzeug der automatischen Modellerzeugung

0. Einleitung

Das automatische Modellerzeugungsprogramm der LSI Logic Corporation ist ein Werkzeug zur Erzeugung von Zeitablaufeigenschaften von Schaltkreisen. Dieses Werkzeug hat den Vorteil, daß Laufzeitmodelle mit einer Genauigkeit erzeugt werden, die diejenigen Modelle, die von Menschen erstellt werden, hinter sich läßt. Durch Verringern einer Menge an Arbeit bei der Erstellung von Schaltkreismodellen vermeidet es überdies gewisse Fehler, die möglicherweise von Entwicklern gemacht werden. Als Grundlage zum Ablaufenlassen dieses Werkzeugs verwenden wir einige vorab festgelegte Eingaben, die die Abbildung von funktionalen Auflösungen, die durch einen Zprim-Satz für jede Grundzelle in der Bibliothek dargestellt werden, die Gleichungen von verschiedenen Zeitabläufen für Flip-Flops und die Beschreibung der Grundfunktionen für jede verwendete Zprim umfassen.
Zur Verwendung dieses Werkzeugs muß der Benutzer die Eingaben im LSI-Netzlistenformat erstellen. In den meisten Fällen wird dies infolge der Beendung von LSED verfügbar.
Nachdem dies bereit ist, ist der erste Schritt der Ablauf von TSIN, dieses Programm erzeugt eine Datei, die eine detaillierte Beschreibung aller möglichen Wege von primären Eingaben zu Ausgaben zusammen mit den zugehörigen Eingabemustern für Zellen auf diesem Weg zum Bewirken von Ausgabeänderungen enthält. Diese Datei heißt Spice- Stimuluseingabe, da sie später zum Ablauf von HSPICE verwendet wird. Nachdem diese Daten verfügbar sind, muß der Schaltkreisentwickler die Wege auswählen, die er zu seiner Beurteilung durchlaufen will. Danach könnte entweder HSPICE oder PACSIM ablaufen, um die Zeitablaufinformation zu erhalten. Unser zukünftiger Plan besteht darin, diese Information durch Koppeln mit LSI Logic CHARMS direkt zu erhalten, anstatt Schaltkreissimulationen manuell durch Benutzer ablaufen zu lassen. Wenn dies einmal durchgeführt ist, ist der letzte Schritt einfach die Kompilierung aller Muster und der Laufzeit zu einer Tabelle und Ablaufenlassen des letzten Schritts LMODEL, um die Modelle mit Laufzeit- und funktionalen Auflösungen zu erhalten, die leicht vom Benutzer im Standard-LSI-Zellen-Bibliotheksformat angeordnet werden können.
Um dem Benutzer zu helfen, dieses Werkzeug zu verwenden, ohne sich mit vielen Einzelheiten zu befassen, ist für Sun- Benutzer eine graphische Benutzerschnittstelle vorgesehen. Die folgenden Abschnitte beschreiben die Anwendungen und Formate für diese Werkzeuge zur automatischen Modellerzeugung. Wir nehmen an, daß jeder Leser das Grundverständnis für die Konstruktion von Modellen besitzt. Die folgenden zwei Abschnitte umreißen die Verwendung dieses Werkzeugs, das auf zwei verschiedene Arten von Schaltkreisen, d. h. kombinatorische und sequentielle Schaltkreise, anwendbar ist. Wir beginnen mit dem kombinatorischen Teil als Einleitung.

1. Ablauf des automatischen Modellerzeugungsprogramms

Um dieses Programm ablaufen zu lassen, muß der Benutzer zuerst die Benutzerschnittstelle aufrufen. Die Art und Weise, um auf diese zuzugreifen, kann in verschiedenen Systemen unterschiedlich sein. Der Benutzer sollte sich zuerst mit seinen Systemverwaltern beraten, um sicherzustellen, daß die Umgebung korrekt eingestellt ist. Nach Aufrufen der Schnittstelle erscheint ein Fenster mit einer Anzahl von Auswahlschaltflächen auf dem Bildschirm. Der Benutzer kann den Cursor zu den markierten Bildern bewegen und auf die linke Maustaste drücken, um die gewünschte Funktion anzuwählen. Es folgt eine Erläuterung jeder Anwendung.
Schaltkreisart: kann in Abhängigkeit von Ihrem Entwurf entweder kombinatorisch oder sequentiell sein.
Technologie: Wählen Sie die Technologie, die der Schaltkreis verwendet.
Kundenzelle: Der Benutzer sollte den Entwurfsnamen in dieses Feld eingeben. Anmerkung: geben Sie nur den Namen. OHNE Dateikennung ein.
Bei einer Netzliste 'BSCH2_VRL.NET' geben Sie beispielsweise nur 'BSCH2_VRL' anstatt des gesamten Namens ein.
LISTE: Auflistung aller Dateinamen im unteren Bildschirmbereich.
ANSICHT: Verwenden Sie die Maus, um die Datei, die Sie suchen möchten, zu markieren, dann klicken Sie diese Schaltfläche an. Dies erzeugt ein weiteres Fenster, das die Datei zeigt. Das Schließen dieses Fensters wird in derselben Weise wie das Schließen von anderen Sun-Fenstern durchgeführt.
EDITIEREN: Nach dem Markieren des Namens der Datei, die Sie editieren wollen, drücken Sie auf diese Schaltfläche, um die Datei, die Sie auswählen, zu editieren. Dies ruft den 'vi'- Editor mit der zu editierenden Datei auf.
HILFE: Sie bekommen ein Online-Benutzermenü.
ENDE: Stoppen des Programms.
LSED: Rufen Sie lsed auf, um den Schaltplan des Benutzerentwurfs auf der Gatterebene anzuzeigen. Wenn beispielsweise die Datei 'BSCH2_VRL.def' existiert, wird lsed verwendet, um den Schaltplan darzustellen, ansonsten wird eine neue lsed-Sitzung gestartet.
TSED: Rufen Sie tsed auf, um den Schaltplan des Benutzerentwurfs auf der Transistorebene anzuzeigen. Da der 'def'-Dateiname mit dem Schaltplan-Dateinamen auf der Gatterebene in Konflikt stehen kann, muß der Benutzer den Dateinamen, den er anzeigen will, markieren. Wenn beispielsweise die Transistor- Beschreibungsdatei 'bsch2.def' heißt, sollte der Benutzer zuerst bsch2 markieren, bevor TSED abläuft.
TSIN: Erzeugen der SPICE-Stimuluseingabe.
CHARMS: Diese Schaltfläche ist für die zukünftige Kopplung mit CHARMS übrig.
LMODEL: Letzer Schritt, um das Modell zu erhalten.

2. Konstruktion von Modellen für kombinatorische Schaltkreise

Wir verwenden ein einfaches Beispiel, um zu erläutern, wie die Modelle eines kombinatorischen Schaltkreises unter Verwendung dieses Werkzeugs konstruiert werden können.
Wir nehmen an, daß wir eine Netzliste mit dem Namen 'T1.NET' wie folgt haben.
Um dieses Werkzeug ablaufen zu lassen, geben Sie den Dateinamen 'T1' in das Feld Kundenzelle ein. Stellen Sie auch sicher, daß die korrekte Schaltkreisart 'kombinatorisch' ausgewählt ist. Wenn T1.def in Ihrem aktuellen Verzeichnis vorhanden ist, kann der Schaltplan durch Anwählen der Schaltfläche LSED angezeigt werden. Um die Modelle zu erzeugen, ist der erste Schritt der Ablauf von TSIN, dies erzeugt eine Anzahl von Dateien, wir zeigen hier nur die Datei 'T1.path', andere werden hauptsächlich nur zum Austesten verwendet.
Wir fügen hier für eine leichte Erläuterung die Zeilennummern (1) bis (C) hinzu. Jeder Weg in (1) bis (5) entspricht jedem Muster (8) bis (C). Wie das LSIM-Format zeigen die Zeile (6) und (7) die Eingabenamen vertikal an, wobei ihnen die Zeilen als Eingabemuster folgen. Die Zeile (8) zeigt beispielsweise, daß die anfängliche Eingabe '11100' ist, wenn wir die Eingabe 'X1' umschalten (Eingabe wird '11110'), ändert sich die Ausgabe 'OUT', und der Weg, den sie durchläuft, ist die Zeile (1) [U2_ZD] → [U3_ZD] → [U4_ZD], was bedeutet, daß, wenn sich die Eingabe 'X1' ändert, sich die Ausgabeänderungen durch die Zellen U2, U3 und U4 ausbreiten.
Dieses Programm druckt alle möglichen Wege und Muster aus. In den meisten Fällen benötigt der Benutzer nur einen Teil von ihnen anstatt aller Wege. Folglich muß der Benutzer eine weitere Datei bereitstellen, die 'T1.pat' heißt, wobei die ungewollten Zeilen gelöscht werden. Dies kann folgendermaßen aussehen.
Im allgemeinen kann der Benutzer einfach die vorhandene Datei 'T1.path' in seine Datei 'T1.pat' kopieren und diejenigen Muster, die er nicht benötigt, löschen. (Bei diesem Beispiel Zeile (B) und (C)). Dann fügen Sie die Laufzeiten 'T1h' und 'Th1' für die entsprechende Ausgabe hinzu (in diesem Fall ist es OUT). Wie erwähnt, ist eine Funktion 'CHARMS' zur automatischen Kopplung mit LSI CHARMS reserviert, um die Zeitablaufinformation zu gewinnen. Derzeit ist diese Funktion nicht verfügbar und der Benutzer muß immer noch den Zeitablauf manuell gewinnen und eingeben. Wenn dies einmal durchgeführt ist, wählen Sie LMODEL an, um die Modelldatei 'T1.lib' wie folgt zu erhalten.
Dieses Format ist veraltet, aber kann dennoch vom Benutzer leicht in das neueste LSI-Bibliotheksformat umgesetzt werden. Einige Einträge werden für die Benutzereingabe unausgefüllt gelassen.

3. Konstruktion von Modellen für sequentielle Schaltkreise

Für sequentielle Schaltkreise ist es komplizierter, die Modelle zu erhalten, ohne zuerst gewisse Richtlinien zu definieren. Daneben kann die Art und Weise zum Erstellen der Modelle für Flip-Flops bei verschiedenen Entwicklern variieren. Für diese Belange versuchen wir, diese Probleme unter Verwendung von vordefinierten Modellen für Flip-Flops sowie einer Datei, die die vordefinierten Gleichungen für die Einstell-, Haltezeit ... usw. enthält, zu lösen. Das automatische Modellerzeugungsprogramm erzeugt die Modelle und Gleichungen auf der Basis dieser Information. Außerdem muß der Benutzer, damit das Programm TSIN die Schleifen in Schaltkreisen bearbeitet, durch Vorsehen der Unterbrechungspunkte in den Schleifen helfen. Das Programm TSIN behandelt die Unterbrechungspunkte als primäre Eingaben und stellt den Anfangszustand ein.
Wie beim kombinatorischer Teil erzeugt TSIN eine Stimulusdatei, die alle möglichen Muster und Eingabemuster für den Benutzer zur Auswahl enthält. Wie erwähnt, sollen die Unterbrechungspunkte in den Schleifen von den Benutzern gegeben werden. Wir verwenden ein Beispiel, um zu sehen, wie es arbeitet. Wir nehmen an, daß wir wie folgt einen Schaltkreis 'BSCH2_VRL.NET' haben. Der Schaltplan ist auf der letzten Seite dargestellt.
Zuerst lassen Sie TSIN ablaufen, um eine Datei mit dem Namen 'BSCH2_VRL.path' wie diese zu erhalten.
Die Art und Weise, diese Tabelle zu interpretieren, ist ähnlich dem herkömmlichen Teil. Hier nehmen wir an, daß der Benutzer den Inverter U4 als Unterbrechungspunkt auswählt.
So wird eine Pseudoeingabe für den Eingang B des Multiplexers U6 mit einem neuen Namen 'U6_B' erzeugt, wie vorstehend gezeigt. Aus dieser Datei kann der Benutzer alle möglichen Wege von primären Eingaben bis zu Flip-Flop- Eingängen oder primären Ausgaben sowie die erforderlichen Eingabemuster ersehen. Aus dieser Information muß der Benutzer eine weitere Datei mit dem Namen 'BSCH2_VRL.pat' zum Abarbeiten des nächsten Schritts erstellen. Diese Tabelle wird nur zur Erläuterung verwendet und könnte bei der praktischen Verwendung unvollständig sein. Diese Probendatei sieht folgendermaßen aus.
Die erste Zeile gibt die Eingangsstiftreihenfolgen und Namen entsprechend jedem Eingabemuster im unteren Teil an. Alle Schlüsselwörter sind im folgenden aufgelistet.
CB: Abkürzung für KOMBINATORISCH. Dies bedeutet, daß dieser Weg direkt von primären Eingaben zu primären Ausgaben ohne Beteiligung irgendwelcher Flip-Flops geht. In diesem Fall sollte der Benutzer der Spalte 'ffCELL' einen Wert 'nil' geben.
SQ: Abkürzung für SEQUENTIELL. Dies bedeutet, daß dieses Muster speziell für Flip-Flops konstruiert ist. Geben Sie den Beispielnamen des bezeichneten Flip-Flops im nächsten Feld 'ffCELL' an.
CP_Q/CP_QN: Laufzeit von CP zu Q bzw. QN
CD_Q/CD_QN: Laufzeit von CD zu Q bzw. QN
SD_Q/SD_QN: Laufzeit von SD zu Q bzw. QN
D_SETUP: Einstellzeit für den Eingang D
D_HOLD: Haltezeit für den Eingang D
PW0/PW1: Zeitdauer für Takt niedrig/hoch
CD_RCVRY/CD_HOLD: Einstell-/Haltezeit für Rücksetzsignal CD
SD_RCVRY/SD_HOLD: Einstell-/Haltezeit für Einstellsignal SD
Erinnern Sie sich daran, daß dieses Werkzeug einen vordefinierten Gleichungssatz und Zprim-Äquivalenz für jeden Flip-Flop aufweist. Diese Vorgehensweise läßt die Gleichungen, die sie erzeugt, aus diesen anstelle der Benutzereingabe entstehen. Einige Muster beinhalten sowohl Takt- als auch Dateneingabeänderungen wie C_SETUP- und D_HOLD-Zeit. Für diese Fälle sollte die Eingabe, die die Dateneingabeänderung verursacht, in die Spalte INCHG1 gesetzt werden, das Signal, das die Taktänderung verursacht, sollte in die Spalte INCHG2 gesetzt werden. Beispielsweise zeigt die Zeile (9), daß wir diesen Schaltkreis zuerst mit dem Muster 0100000 speisen, dies setzt sowohl den CP- als auch den D-Eingang des Flip-Flops U2 auf einen niedrigen Pegel. Das Umschalten der Eingabe DINPN im Feld INCHG1 von Null auf Eins aktiviert den D- Eingang von U2 von einem niedrigen auf einen hohen Pegel. Ebenso aktiviert das Umschalten der Eingabe ENB in INCHG2 den CP-Eingang von U2. Für andere Fälle, die nur eine Signaländerung beinhalten, wie CP_Q und CP_QN, setzen Sie den Namen der Eingabe, die die Änderung verursacht, in das Feld INCHG1 und füllen das Feld INCHG2 mit einem Symbol 'nil'. Derzeit müssen die Laufzeitwerte immer noch vom Benutzer geliefert werden. Wie beim Gegenstück im kombinatorischen Fall besteht unsere zukünftige Arbeit darin, die letzten zwei Felder in einer Zeile, d. h. D0 und D1, direkt aus der Kopplung mit CHARMS zu erhalten, um dem Benutzer die Mühe zu ersparen.
Nachdem diese Tabelle fertig ist, wählen Sie die Schaltfläche LMODEL an. Dies erzeugt eine Gleichungsdatei 'BSCH2_VRL.eqn', wie folgt.
Diese Datei beschreibt einfach einen Satz von Simultangleichungen für diesen Schaltkreis. Jede Zeile entspricht einem Muster in der Tabelle. Für irgendeine Zeile stellt jedes Zeichen außer jenen in der Spalte rechts außen einen Variablennamen dar. Der Koeffizient 1 ist der Deutlichkeit halber weggelassen, ein führendes Minuszeichen zeigt an, daß die Variable, die ihm folgt, einen Koeffizienten von -1 aufweist. Beispielsweise stellt die letzte Zeile eine Gleichung
U2_CPD:D1 - U2_DND:D1 + U6_SD:D0 + U6_ZD:D1 + U5_ZD:D0 - U3_ZD:D0 - 4.4
dar. Diese Simultangleichungen werden durch das Programm gelöst und das Endergebnis ist in der Datei 'BSCH2_VRL.lib', wie folgt.
Wie beim kombinatorischen Teil muß der Benutzer nach wie vor diese Datei in das neueste LSI-Zellen-Bibliotheksformat umsetzen. Ein erfahrener Benutzer weiß, daß in vielen Fällen die Lösung des Gleichungssatzes nicht problemlos ist. Manchmal kann er keine Lösung oder sogar eine unendliche Anzahl von Lösungen aufweisen. Diese Werkzeug verwendet ein gut bekanntes Verfahren in Operations Research, um dieses Problem zu lösen. Es hat zwei Vorteile. Erstens, die Fehlergröße dieser Lösungen wird auf einem Minimum gehalten. Zweitens, die Lösung, die es herleitet, enthält so viele Nullen wie möglich. Dies bringt den Vorteil, daß die Komplexität der Modelle verringert wird, ohne ihre Genauigkeit zu verschlechtern, da einige Grundelemente, die eine Laufzeit von Null aufweisen, aus den Modellen beseitigt werden können. Beispielsweise kann ein ZAN mit einem einzigen Eingang und einem Laufzeitwert von Null einfach entfernt werden, ohne den Zeitablauf oder die Funktion der Modelle zu beeinflussen.

4. Abschluß

Der Zweck der Implementierung dieses Werkzeugs besteht darin, die Existenz eines brauchbaren Weges zur Automatisierung von einigen der Prozesse bei der Konstruktion der Modelle für Schaltkreise zu zeigen. Dieses Werkzeug ist in der Lage, die Verfahrenszeit beim Entwurfsablauf zu verkürzen und ebenso einige mögliche Fehler, die vom Entwickler gemacht werden, zu verringern. Außerdem übernimmt dieses Werkzeug einen hochentwickelten Algorithmus mit einer Eigenschaft zur Lösung eines Gleichungssatzes mit maximaler Genauigkeit und minimaler Komplexität hinsichtlich der Laufzeit bzw. der Anzahl von Zprims. Mit diesen Vorteilen gibt dieses Werkzeug zur automatischen Modellerzeugung Schaltkreisentwicklern eine Alternative für die Konstruktion ihrer Modelle mit funktionaler Auflösung und Zeitablaufinformation für neue Entwürfe mit größerer Effizienz. Unsere zukünftigen Ziele sind die Durchführung der Verknüpfungen mit CHARMS, um den gesamten Prozeß zu automatisieren, und die Fortsetzung unserer Arbeit an der Überprüfung auf die Richtigkeit von erzeugten Modellen.

Claims

1. Automatisches Modellerzeugungssystem, umfassend:

eine Entwurfsstation für integrierte Schaltkreise mit einem Computer, einer graphischen Anzeigevorrichtung, einer graphischen Eingabevorrichtung, einer Schaltplanerstellungs-Software, einer Logiksimulations- Software und einer Schaltkreisebenen-Simulationssoftware;

ein Mittel (204) zum Umwandeln eines erstellten Schaltplans in eine Netzliste;

ein Mittel (206) zum Umwandeln des erstellten Schaltplans in seinen Ersatzschaltplan oder seine Schaltkreisdarstellung auf Schaltkreisebene entweder direkt oder über eine Netzlistendarstellung des erstellten Schaltplans;

ein Mittel (206) zum Umsetzen des erstellten Schaltplans in sein Schaltkreisebenen-Ersatzmodell;

ein Mittel (218) zum Umsetzen des erstellten Schaltplans in ein entsprechendes Gatterebenen- Simulationsmodell entweder direkt oder über eine Netzlistendarstellung des erstellten Schaltplans;

wobei das System gekennzeichnet ist durch:

ein Mittel (204) zum Analysieren des erstellten Schaltplans auf Eingabe-Ausgabe-Abhängigkeiten entsprechend den logischen Beziehungen zwischen den Eingaben und Ausgaben des erstellten Schaltplans und zum Erzeugen einer Liste davon;

ein Mittel (204) zum Festlegen von Eingabemustern, durch die Ausgabeübergänge gemäß den Eingabe-Ausgabe- Abhängigkeiten bewirkt werden können, und zum Erzeugen einer Liste davon;

ein Mittel (214) zum Durchführen von Schaltkreisebenen-Simulationen gemäß den Listen von Eingabe-Ausgabe-Abhängigkeiten und Eingabemustern und Sequenzen, wobei die Muster an das Schaltkreisebenen- Ersatzmodell des erstellten Schaltplans angelegt werden;

ein Mittel (214) zum Gewinnen von Laufzeit- und Zeitablaufinformationen aus den Ergebnissen der Schaltkreisebenen-Simulation; und

ein Mittel (226) zum Kombinieren der Informationen in dem Gatterebenen-Simulationsmodell und der Laufzeit- und Zeitablaufinformationen und zum Formatieren der kombinierten Informationen zu erzeugten Logik- und Zeitablaufmodellen, die den erstellten Schaltplan darstellen.

2. Automatisches Modellerzeugungssystem nach Anspruch 1, wobei die resultierenden Logik- und Zeitablaufmodelle durch einen automatischen Modellüberprüfungsprozeß weiterverarbeitet werden, umfassend:

ein Mittel (410) zur Umwandlung des Schaltkreisebenenmodells und Eingabestimulus in ein Schalterebenenmodell durch Ersetzen aller Transistordarstellungen durch Schalterdarstellungen und Umwandeln des Formats des Schaltkreisebenenmodells und Eingabestimulus in ein mit einem Schalterebenen-Simulator kompatibles Format;

ein Mittel (422) zum Durchführen einer Schalterebenen- Simulation gemäß dem Schalterebenenmodell und Eingabestimulus;

ein Mittel (412) zum Durchführen einer Logiksimulation gemäß dem automatisch erzeugten Logikmodell;

ein Mittel (426) zum Vergleichen der funktionalen Antworten des Schalterebenenmodells und des Logikmodells, nachdem sie auf ihren jeweiligen Simulatoren mit entsprechenden Eingabestimuli abgelaufen sind, gemäß vorbestimmten Erfolgskriterien;

ein Mittel (424) zum Vergleichen der Zeitablaufmodell- Parameter mit den gewonnen Laufzeit- und Zeitablaufparametern aus dem automatischen Gewinnungsmittel gemäß vorbestimmten Erfolgskriterien; und

ein Mittel (428, 430) zum Anzeigen des Erfolges oder Versagens von einem oder beider der Vergleiche.

3. Automatisches Modellerzeugungssystem nach Anspruch 2, wobei der Schalterebenenmodell-Umwandlungsprozeß und die Schalterebenen-Simulation durch einen Schaltkreisebenenmodell-Umwandlungsprozeß und eine Schaltkreisebenen-Simulation ersetzt sind.

4. Automatisches Modellerzeugungssystem nach einem der Ansprüche 1 bis 3, wobei das Mittel (226) zum Kombinieren der Informationen zu einem Logikmodell auch die Modellinformationen in eine für den Menschen lesbare Form in Form eines Datenblatts (232) formatiert.

5. Automatisches Modellerzeugungssystem nach einem der Ansprüche 1 bis 4, wobei die Logik- und Zeitablaufmodelle zu einem einzigen Logikmodell (230) mit mehreren Betriebsarten gemäß den Eingabeanforderungen eines Logiksimulators mit mehreren Betriebsarten kombiniert sind.

6. Automatisches Modellerzeugungssystem nach einem der Ansprüche 2 bis 5, welches ferner umfaßt:

ein Mittel (226) zum automatischen Erzeugen einer übersetzten Prüfmusterdatei (228);

ein Mittel (226) zum automatischen Erzeugen einer Datei für mehrere Betriebsarten;

ein Mittel (224) zum Ablaufenlassen einer Vergleichssimulation unter Verwendung der Prüfmusterdatei und der Datei für mehrere Betriebsarten; und

ein Mittel (224) zum Vergleichen der Ergebnisse der Schaltkreisebenen-Simulation mit der Vergleichssimulation.