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HINTERGRUND DER ERFINDUNG
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1. GEBIET DER ERFINDUNG
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Die
Erfindung betrifft eine High-Level-Synthesevorrichtung zum automatischen
Erzeugen einer Logikschaltung für
eine integrierte Halbleiterschaltung (LSI), die durch eine Verhaltensbeschreibung (Designdaten)
repräsentiert
ist, in der Verarbeitungsverhaltensweisen der Logikschaltung beschrieben sind.
Die Erfindung betrifft auch ein High-Level-Syntheseverfahren unter
Verwendung der High-Level-Synthesevorrichtung, ein Verfahren zum
Herstellen einer Logikschaltung unter Verwendung des High-Level-Syntheseverfahrens
sowie einen Computer-lesbaren Aufzeichnungsträger, der ein Steuerungsprogramm
zum Ausführen
des High-Level-Syntheseverfahrens speichert.
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2. BESCHREIBUNG DER EINSCHLÄGIGEN TECHNIK
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Jüngere Mikrobearbeitungstechnologien
haben größere System-LSIs
ermöglicht.
Es wird nach einer Entwicklungsumgebung gesucht, in der derartige
System-LSIs effizient konzipiert und getestet werden können.
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In
den 1990-ern wurde ein Logiksynthesewerkzeug bis zur praktischen
Verwendung entwickelt. Darauffolgend wurde ein Verhaltenssynthesewerkzeug
zum Synthetisieren einer Beschreibung auf Registertransferlevel
(nachfolgend als RT-Level bezeichnet)
auf Grundlage einer Verhaltensbeschreibung, gemäß der nur Verhaltensweisen
ausschließlich
Information zu einer Hardwarestruktur beschrieben sind, in Gebrauch
gebracht. Das Verhaltenssynthesewerkzeug erzeugt LSI-Designs, die
manuell erzeugten vergleichbar sind, innerhalb einer kürzeren Zeitspanne.
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Wenn
ein derartiges Verhaltenssynthesewerkzeug verwendet wird, kann ein
Designer seine Anstrengungen auf das Konzipieren eines Algorithmus,
der eine wesentliche Verhaltensweise eines LSI bestimmt, konzentrieren.
Ein derartiges Konzipieren eines Algorithmus stützt sich stark auf manuelle
Arbeit. Im Ergebnis kann die Qualität einer Schaltung verbessert
werden.
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In
frühen
Stadien des Konzipierens eines großen digitalen LSI, wie eines
System-LSI, wird als erstes ein Algorithmus eines Gesamtsystems
untersucht und getestet (dieser Prozess wird als "Algorithmusdesign" bezeichnet). Hierbei
wird eine Softwarebeschreibungssprache, wie eine Programmiersprache
(beispielsweise die "Sprache
C") dazu verwendet,
einen Algorithmus auf einer Workstation oder einem Personal Computer
zu konzipieren und zu testen.
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Anschließend werden
individuelle Prozesse, wie sie innerhalb eines Systems benötigt werden, durch
eine Hardwarebeschreibungssprache mit Verhaltensbeschreibungen,
die zu testen sind, angegeben. Daher wird ein zuvor durch eine Softwarebeschreibungssprache
angegebener Algorithmus erneut durch eine Hardwarebeschreibungssprache
mit einer Verhaltensbeschreibung angegeben.
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Demgemäß ist herkömmlicherweise
ein Verfahren (High-Level-Syntheseverfahren) zum Synthetisieren
einer Schaltung auf Grundlage eines Algorithmus eines Gesamtsystems
oder einer Verhaltensbeschreibung unter Verwendung der Sprache C
vorgeschlagen. Eine derartige herkömmliche Technik ist beispielsweise
in der
japanischen Patentoffenlegungsveröffentlichung
Nr. 10-116802 mit dem Titel "Verfahren zum Konzipieren eines integrierten Schaltkreises
sowie durch das Verfahren konzipierter integrierter Schaltkreis" offenbart.
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Derzeit
wird eine Sprache mit hohem Abstraktionsgrad, wie die "Sprache C" dazu verwendet, das
Verhalten von Hardware, die eine Anwendung, wie eine Audio- oder Videoverarbeitung,
realisiert, zu beschreiben und eine Hardwareschaltung zu synthetisieren
(High-Level-Synthese).
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Als
erstes wird eine Verhaltensbeschreibungssprache beschrieben. Danach
wird die Sprache C in der folgenden Beschreibung für den Zweck einer
Verhaltensbeschreibung erweitert. Genauer gesagt, beinhaltet die
erweiterte Sprache C Parallelsätze
zum expliziten Beschreiben paralleler Operationen, Befehle für Datenkommunikation
zwischen den parallelen Operationen sowie Kommunikationskanäle.
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Ein
Beispiel einer derartigen Sprache ist die in "Bach: Environment for SLI Design with
C Language", The
11th Workshop an Circuits and Systems in Karuisawa, April 20-21,
1998, and "Hardware
Complier Bach",
TECHNICAL REPORT OF IEICE CRSY97-87(1997-10) offenbarte Sprache
Bach C. Die 15 zeigt ein Beispiel der Sprache
C zur Hardwarebeschreibung. Bei diesem Beispiel ist das folgende
Verhalten beschrieben.
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Wie
es in der 15 dargestellt ist, ist die dritte
Zeile der Verhaltensbeschreibung die Deklaration eines synchronen
Kommunikationskanals ch vom Typ int.
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"Par" in der sechsten
Zeile ist ein Parallelsatz, der explizit Paralleloperationen angibt.
Hierbei gibt der Satz an, dass dabei zwei Blöcke parallel einer Operation
unterzogen werden.
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Die
siebte Zeile beschreibt eine erste Threadoperation, die angibt,
dass ein Kommunikationsdatenbefehl "send" dazu
verwendet wird, den Wert 10 an den Kommunikationskanal ch zu senden.
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Die
achte Zeile gibt die nächste
Threadoperation an, die anzeigt, dass ein Kommunikationsdatenbefehl "receive" dazu verwendet wird,
Daten vom Kommunikationskanal ch zu empfangen, wobei die empfangenen
Daten in eine Variable x eingesetzt werden.
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Die
zehnte Zeile zeigt an, dass nach dem Ausführen des Parallelsatzes in
den Zeilen 6 bis 9 der Inhalt der Variablen x als Dezimalzahl im
Integertyp an "stdout" ausgegeben wird.
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Als
nächstes
werden die Prozesse einer High-Level-Synthese auf Grundlage einer
beispielhaften High-Level-Synthese erläutert, wie sie durch die
japanische Patentoffenlegungsveröffentlichung Nr.
10-116302 mit dem Titel "Verfahren zum Konzipieren eines integrierten
Schaltkreises sowie durch das Verfahren konzipierter integrierter
Schaltkreis" vorgeschlagen
ist. Der Ablauf der High-Level-Synthese ist grob in vier Stadien,
nämlich
(N1) bis (N4) unterteilt. Die Erläuterung erfolgt unter Bezugnahme auf
die Funktionsblöcke
in der
16.
- (N1) Es wird eine
Verhaltensbeschreibung analysiert, die einen Algorithmus des Verarbeitungsverhaltens einer
Schaltung beschreibt.
- (N2) Das Verarbeitungsverhalten wird in Threads unterteilt,
die parallel asynchron abgearbeitet werden.
- (N3) Für
jeden Thread werden die folgenden Prozesse (N3a) bis (N3f) ausgeführt.
- (N3a) CDFG-Synthese
ein CDFG (control data flow graph)
ist ein Diagramm, das Abhängigkeitsbeziehungen
zwischen Rechenvorgängen
hinsichtlich der Ausführungsreihenfolge repräsentiert.
In einem CDFG sind Rechenvorgänge, Eingaben
und Ausgaben durch Knoten repräsentiert, und
Datenabhängigkeitsbeziehungen
sind durch direkte Zweige repräsentiert.
- (N3b) Zeitplanung
Eine einem als Schritt bezeichneten Takt
entsprechende Zeit wird sukzessive jedem der Rechenvorgänge, der
Eingaben und Ausgaben im CDFG zugeordnet.
- (N3c) Zuordnung
Es werden Berechnungseinheiten, Register
sowie Eingabe- und Ausgabepins, wie sie zur Ausführung des zeitlich geplanten
CDFG erforderlich sind, erzeugt. Die Berechnungseinheiten werden
den Rechenvorgängen
im CDFG zugeordnet. Die Register werden Datenabhängigkeitszweigen über Taktgrenzen
hinweg zugeordnet. Die Eingabe- und Ausgabepins werden den Eingaben
und Ausgaben zugeordnet.
- (N3d) Erzeugung eines Datenpfads
Es werden Datenpfade erzeugt,
die jeweiligen Datenabhängigkeitsbeziehungszweigen
im CDFG entsprechen.
- (N3e) Erzeugung eines Steuerungsmechanismus
Es wird ein
Steuerungsmechanismus zum Steuern der Berechnungseinheiten, Register
und Multiplexer, wie sie während
der Zuordnung und der Erzeugung der Datenpfade erzeugt werden, erzeugt.
- (N3f) Erzeugung einer Schaltung auf RT-Level
Es wird eine
Schaltungsbeschreibung der durch die oben beschriebenen Prozesse
erzeugten Schaltung unter Verwendung einer Hardwarebeschreibungssprache,
wie VHDL [VHSIC (Very High Speed Integrated Circuit) Hardware Description
Language], und dergleichen, erzeugt.
- (N4) Es werden Schaltungen auf RT-Level, eine jeweilige für die jeweiligen
Threads (Teilschaltkreise) zu einer einzelnen Schaltung auf RT-Level
integriert.
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Als
nächstes
werden die Paralleloperationen und die Kommunikation bei der High-Level-Synthese erläutert.
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Nachfolgend
wird davon ausgegangen, dass bei Kommunikationsvorgängen unter
Verwendung synchroner Kanäle
(nachfolgend als Kommunikation über
synchrone Kanäle
bezeichnet) Daten übertragen
werden, nachdem sowohl ein senderseitiger Thread (nachfolgend als
Sendethread bezeichnet) als auch ein empfängerseitiger Thread (nachfolgend als
Empfangsthread bezeichnet) im Zustand einer Kommunikationsbereitschaft
vorliegen.
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Als
ein Verfahren zum Realisieren einer Kommunikation über synchrone
Kanäle
kann eine Schaltungskonfiguration verwendet werden, wie sie in der 17 dargestellt
ist, die ein Quittierungssteuerungssignal verwendet. Bei einer derartigen
Schaltungskonfiguration verfügt
eine Sendethreadschaltung über
die folgenden Ports. Ein (I) im Namen jedes Ports der Schaltung
zeigt an, dass der Port ein Eingangsport ist, wohingegen (O) anzeigt,
dass der Port ein Ausgangsport ist. "wtx" kennzeichnet
einen Steuerungsleitungsport für
ein Sendeanforderungssignal (oder ein Sendeabschlusssignal) an ein
Empfängerende. "wrx" repräsentiert
einen Steuerleitungspfad für
ein Empfangsanforderungssignal (oder ein Empfangsabschlusssignal)
von einem Empfängerende. "wdata" repräsentiert
einen Datenleitungsport auf einem Senderende.
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Andererseits
verfügt
die Empfangsthreadschaltung über
die folgenden Ports. Ein (I) im Namen jedes Ports der Schaltung
zeigt an, dass der Port ein Eingangsport ist, während (O) anzeigt, dass der
Port ein Ausgangsport ist. "rrx" repräsentiert
einen Steuerleitungsport für
ein Empfangsanforderungssignal (oder ein Empfangsabschlusssignal)
an einem Empfängerende. "rtx" repräsentiert
einen Steuerleitungsport für
ein Sendeanforderungssignal (oder ein Sendeabschlusssignal) von
einem Empfängerende. "rdata" repräsentiert
einen Datenleitungsport auf einem Empfängerende.
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Die 18 zeigt
ein beispielhaftes Timingdiagramm für die Datenübertragung innerhalb dieser Schaltungskonfiguration.
Es sei darauf hingewiesen, dass die Spannung jeder Steuerungsleitung
im Ausgangszustand als Pegel "NIEDRIG" angenommen ist.
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Es
wird davon ausgegangen, dass als erstes ein "Sendebefehl" ausgeführt wird und danach ein "Empfangsbefehl" ausgeführt wird.
Wie es in der 18 dargestellt ist, führt beispielsweise
ein Sendethread (thread 1) einen "Sendebefehl" innerhalb eines Taktzyklus c1 aus,
und ein Empfangsthread (thread 2) führt einen "Empfangsbefehl" innerhalb eines Taktzyklus c3 aus.
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Der
Sendethread gibt Daten d1 im Taktzyklus c1 an den Datenleitungsport "wdata" aus, und er sorgt
dafür,
dass die Spannung am Steuerleitungsport "wtx(O)" der Pegel "HOCH" ist.
Ferner wartet der Sendethread, bis die Spannung am Steuerleitungsport "wrx(I)" auf "HOCH" geht. Wenn die Spannung am
Steuerleitungsport "wrx(I)" auf "HOCH" geht, sorgt der
Sendethread dafür,
dass die Spannung am Steuerleitungsport "wtx(O)" auf "NIEDRIG" geht, und er beendet im nächsten Taktzyklus
(c4) die Datenausgabe an den Datenleitungsport "wdata".
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Andererseits
sorgt der Empfangsthread dafür,
dass die Spannung am Steuerleitungsport "rrx(O)" im Taktzyklus c3 den Pegel "HOCH" einnimmt. Hierbei
nimmt der Empfangsthread, da die Spannung am Steuerleitungsport "rtx(I)" dem Pegel "HOCH" entspricht, auf
die Daten d1 am Datenleitungsport "rdata" Bezug, und er sorgt dafür, dass
die Spannung am Steuerleitungsport "rrx(O)" im nächsten Taktzyklus c4 auf "NIEDRIG" geht. So wird die Datenkommunikation
beendet.
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Als
nächstes
sei davon ausgegangen, dass als erstes ein "Empfangsbefehl" ausgeführt wird und danach ein "Sendebefehl" ausgeführt wird.
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Wie
es in der 18 dargestellt ist, führt beispielsweise
der Empfangsthread den "Empfangsbefehl" in einem Taktzyklus
c7 aus, während
der Sendethread den Steuerleitungsport in einem Taktzyklus c9 ausführt.
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Der
Empfangsthread sorgt dafür,
dass die Spannung am Steuerleitungsport "rrx(O)" im Taktzyklus c7 dem Pegel "HOCH" entspricht. Ferner
wartet der Empfangsthread, bis die Spannung am Steuerleitungsport "rtx(I)" auf "HOCH" geht. Wenn die Spannung
am Steuerleitungsport "rtx(I)" auf "HOCH" geht, nimmt der
Empfangsthread auf die Daten d2 am Datenleitungsport "rdata" Bezug, und er sorgt
in einem Taktzyklus c10 dafür,
dass die Spannung am Steuerleitungsport "rrx(O)" auf "NIEDRIG" geht.
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Von
Chin-tung Chen et al. ist in 'An
architectural power optimization case study using high-level synthesis
COMPUTER DESIGN: VLSI IN COMPUTERS AND PROCESSORS; 1997; ICCD '97: PROCEEDINGS:;
1997 IEEE INTERNATIONAL CONFERENCE ON AUSTIN, TX, USA, 12-15. OKT.
1997, LOS ALAMITOS, CA, USA, IEEE COMPUT. SOC, US, 12. Oktober 1997
(1997-10-12), Seiten 562-570, XP010251787 ISBN: 0-8186-8206-X eine High-Level-Synthese
von Architekturen mit niedrigem Energieverbrauch mit einem Chipdesign
offenbart. Zu einem offenbarten Verfahren zur Leistungsoptimierung gehört eine
Torschaltung für
ein Taktsignal zum Sperren des Taktsignals einer sequenziellen Komponente,
wenn diese im Leerlauf arbeitet.
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ZUSAMMENFASSUNG DER ERFINDUNG
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Gemäß einer
Erscheinungsform der Erfindung eine High-Level-Synthesevorrichtung
zum Synthetisieren einer Logikschaltung auf Registertransferlevel
aus einer eine Verarbeitungsoperation der Schaltung beschreibenden
Verhaltensbeschreibung gemäß dem Anspruch
1.
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Gemäß einer
Ausführungsform
dieser Erfindung erzeugt der Niederer-Energieverbrauch-Schaltung-Erzeugungsabschnitt
die Niederer-Energieverbrauch-Schaltung, die die Taktsignalzufuhr
zu den Teilschaltungen stoppt oder sperrt, wenn sich diese in einem
Wartezustand befinden, auf Grundlage von Information zu synchronen
Verarbeitungsvorgängen, die
aus Verhaltensbeschreibungsinformation entnommen wird, die Information
zu synchroner Kommunikation enthält.
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Gemäß einer
anderen Erscheinungsform der Erfindung ist ein High-Level-Syntheseverfahren
zum Synthetisieren einer Logikschaltung auf Registertransferlevel
aus einer Verhaltensbeschreibung, die eine Verarbeitungsoperation
durch die Logikschaltung beschreibt, um eine gewünschte Logikschaltung aufzubauen,
und zum Erzeugen der synthetisierten Logikschaltung gemäß dem Anspruch
3 geschaffen. Bei einer Ausführungsform
dieser Erfindung stoppt oder sperrt die synthetisierte Niederer-Energieverbrauch-Schaltung
die Operationen von Teilschaltungen durch Stoppen oder Herabsetzen
der Taktsignallieferung an die Teilschaltungen.
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Bei
einer Ausführungsform
dieser Erfindung steuert die synthetisierte Niederer-Energieverbrauch-Schaltung
die Taktsignalversorgung unter Verwendung eines Signals, das den
Wartezustand anzeigt.
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Bei
einer Ausführungsform
dieser Erfindung erzeugt die synthetisierte Niederer-Energieverbrauch-Schaltung
ein den Wartezustand der Teilschaltungen anzeigendes Signal unter
Verwendung des Sendeanforderungssignals und des Empfangsanforderungssignals,
und sie betreibt die Teilschaltungen unter Verwendung eines geschalteten Taktsignals,
wie es unter Verwendung des den Wartezustand der Teilschaltungen
anzeigenden Signals erzeugt wird, um einen niedrigen Energieverbrauch zu
erzielen.
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Bei
einer Ausführungsform
wird der Synthetisierschritt auf Grundlage von Information zu synchroner
Verarbeitung ausgeführt,
die aus Information zu synchroner Kommunikation enthaltender Verhaltensbeschreibungsinformation
entnommen wird, und die synthetisierte Niederer-Energieverbrauch-Schaltung stoppt
oder sperrt die Operationen von Teilschaltungen durch Stoppen oder
Sperren der Taktsignalversorgung an die Teilschaltungen.
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Bei
dieser Ausführungsform
dieser Erfindung verfügt
das High-Level-Syntheseverfahren ferner über die Schritte des Erzeugens
eines Signals für jede
Teilschaltung, das anzeigt, dass sich diese in einem Wartezustand
befindet, auf Grundlage von Information zu synchroner Verarbeitung,
die aus die Information zu synchroner Kommunikation enthaltender Verhaltensbeschreibungsinformation
entnommen wird, und des Erzeugens eines geschalteten Taktsignals
für jede
Teilschaltung unter Verwendung dieses Signals. Die synthetisierte
Niederer-Energieverbrauch-Schaltung
betreibt die Teilschaltung unter Verwendung des erzeugten geschalteten
Taktsignals, und sie stoppt die Ausgabe des an die Teilschaltung
gelieferten geschalteten Taktsignals, wenn sich die Teilschaltung
in einem Wartezustand befindet.
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Gemäß einer
anderen Erscheinungsform der Erfindung ist ein Verfahren zum Herstellen
einer Logikschaltung geschaffen, bei dem das oben beschriebene High-Level-Syntheseverfahren
zum Konzipieren der Logikschaltung verwendet wird.
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Gemäß einer
anderen Erscheinungsform der Erfindung verfügt ein Computerlesbarer Aufzeichnungsträger über ein
Steuerungsprogramm zum Ausführen
des oben beschriebenen High-Level-Syntheseverfahrens.
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So
ermöglicht
es die hier beschriebene Erfindung, die folgenden Vorteile zu erzielen:
Bereitstellen einer High-Level-Synthesevorrichtung, die eine Niederer-Energieverbrauch-Schaltungskonfiguration schaffen
kann, bei der der vergeudete Energieverbrauch, wenn sich ein Thread
in einem Wartezustand befindet, verringert werden kann, eines High-Level-Syntheseverfahrens
unter Verwendung der High-Level-Synthesevorrichtung, eines Verfahrens zum
Herstellen einer Logikschaltung unter Verwendung des High-Level-Syntheseverfahrens,
und eines Computer-lesbaren Aufzeichnungsträgers, auf dem ein Steuerungsprogramm
zum Ausführen
des High-Level-Syntheseverfahrens aufgezeichnet ist.
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Diese
und andere Vorteile der Erfindung werden dem Fachmann beim Lesen
und Verstehen der folgenden detaillierten Beschreibung unter Bezugnahme
auf die beigefügten
Figuren ersichtlich werden.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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1 ist
ein Blockdiagramm einer Konfiguration einer High-Level-Synthesevorrichtung
gemäß einem
Beispiel der Erfindung, wobei Hauptfunktionsabschnitte derselben
dargestellt sind.
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2A ist
ein Diagramm, das eine beispielhafte Verhaltensbeschreibung zeigt.
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2B ist
ein Diagramm, das Information zu synchroner Verarbeitung in synchronen
Kanälen zeigt.
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3 ist
ein schematisches Diagramm, das ein Ergebnis einer CDFG-Erzeugung
durch die High-Level-Synthesevorrichtung der 1 zeigt.
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4 ist
ein schematisches Diagramm, das das Ergebnis einer Zeitplanung durch
die High-Level-Synthesevorrichtung der 1 zeigt.
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5 ist
ein schematisches Diagramm, das ein Ergebnis einer Zuordnung (Berechnungseinheit) durch
die High-Level-Synthesevorrichtung der 1 zeigt.
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6 ist
ein schematisches Diagramm, das ein Ergebnis einer Zuordnung (Register)
durch die High-Level-Synthesevorrichtung der 1 zeigt.
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7 ist
ein schematisches Diagramm, das ein Ergebnis bei der Erzeugung von
Datenpfaden durch die High-Level-Synthesevorrichtung der 1 zeigt.
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8 ist
ein schematisches Diagramm, das ein Ergebnis bei der Erzeugung eines
Steuerungsmechanismus durch die High-Level-Synthesevorrichtung der 1 zeigt.
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9A ist
ein schematisches Diagramm, das ein Ergebnis beim Erzeugen einer
einem Thread 1 entsprechenden Niederer-Energieverbrauch-Schaltung
durch die High-Level-Synthesevorrichtung der 1 zeigt.
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9B ist
ein schematisches Diagramm, das ein Ergebnis beim Erzeugen einer
einem Thread 2 entsprechenden Niederer-Energieverbrauch-Schaltung
durch die High-Level-Synthesevorrichtung der 1 zeigt.
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10 ist
ein schematisches Diagramm, das ein Ergebnis beim Erzeugen einer
Schaltung auf RT-Level durch die High-Level-Synthesevorrichtung der 1 zeigt.
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11 ist
ein Diagramm, das ein beispielhaftes Verfahren mit geschaltetem
Taktsignal zeigt.
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12 ist
ein Schaltbild für
den Fall, dass die Niederer-Energieverbrauch-Schaltung gemäß der Erfindung bei beispielhafter
synchroner Kommunikation, wie sie durch die 17 veranschaulicht
ist, angewandt wird.
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13 ist
ein Timingdiagramm, das ein Beispiel mit der Niederer-Energieverbrauch-Schaltung der 12 zeigt.
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14 ist
ein Timingdiagramm, das eine beispielhafte Operation der Schaltung
auf RT-Level gemäß der 10 zeigt.
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15 ist
ein Diagramm, das eine beispielhafte Verhaltensbeschreibung einschließlich synchroner
Kommunikation zeigt.
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16 ist
ein Blockdiagramm einer Konfiguration einer herkömmlichen High-Level-Synthesevorrichtung,
wobei Hauptfunktionsabschnitte derselben dargestellt sind.
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17 ist
ein schematisches Schaltbild, das ein beispielhaftes Verfahren zum
Realisieren synchroner Kommunikation zeigt.
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18 ist
ein Timingdiagramm, das eine beispielhafte Operation der synchronen
Kommunikation gemäß der 17 zeigt.
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BESCHREIBUNG DER BEVORZUGTEN
AUSFÜHRUNGSFORMEN
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Nachfolgend
werden eine High-Level-Synthesevorrichtung und ein High-Level-Syntheseverfahren
gemäß der Erfindung
unter Bezugnahme auf die beigefügten
Zeichnungen beschrieben.
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Die 1 ist
ein Blockdiagramm einer Konfiguration einer High-Level-Synthesevorrichtung
gemäß einem
Beispiel der Erfindung, wobei Hauptfunktionsabschnitte derselben
dargestellt sind. In der 1 verfügt eine High-Level-Synthesevorrichtung 100 über einen
Verhaltensbeschreibungs-Speicherabschnitt 20, einen Verhaltensbeschreibungs-Analysierabschnitt 3,
einen Threadunterteilungsabschnitt 4, einen Speicherabschnitt 5 für Information
für synchrone
Verarbeitung, einen CDFG(control data flow graph)-Erzeugungsabschnitt 6,
einen Zeitplanungsabschnitt 7, einen Zuordnungsabschnitt 8,
einen Datenpfaderzeugungsabschnitt 9, einen Steuerungsmechanismus-Erzeugungsabschnitt 10,
einen Niederer-Energieverbrauch-Schaltung-Erzeugungsabschnitt 11,
einen Beschreibungserzeugungsabschnitt 12 für eine Schaltung
auf RT-Level sowie einen Speicherabschnitt 13 für eine Schaltung
auf RT-Level.
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Der
Verhaltensbeschreibungs-Speicherabschnitt 20 speichert
eine Verhaltensbeschreibung (beispielsweise die 2A)
einer Logikschaltung (digitaler LSI-Schaltkreis), durch die ein Algorithmus
für ein
Verarbeitungsverfahren entsprechend einer High-Level-Synthese angegeben
ist.
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Der
Verhaltensbeschreibungs-Analysierabschnitt 3 entnimmt und
analysiert eine Verhaltensbeschreibung, wie in der 2A dargestellt,
die einen Algorithmus für
die Verarbeitungsoperation einer Schaltung beschreibt, um in der
Verhaltensbeschreibung enthaltene Information zu synchroner Verarbeitung
zu entnehmen. Die Information zu synchroner Verarbeitung ist Information
zu einem Prozess, der Synchronisation zwischen Threads erfordert.
Beispielsweise betrifft derartige Information einen Kommunikationsvorgang
unter Verwendung eines synchronen Kanals. Genauer gesagt, enthält die Information
zu synchroner Verarbeitung nicht nur Information zu synchroner Verarbeitung
für einen
synchronen Kanal, sondern auch Information zu anderen Prozessen.
Zur Information zu anderen Prozessen gehört beispielsweise Information
zu einem Synchronisationsprozess, gemäß dem mehrere Blöcke in einem
Parallelsatz, der parallel arbeitet, die Verarbeitung gleichzeitig
starten, oder wobei ein nächster Prozess
im Parallelsatz gestartet wird, nachdem alle Blöcke beendet sind.
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Der
Threadunterteilungsabschnitt 4 folgt einem Syntaxbaum,
und er unterteilt diesen in mehrere Threads, die asynchron und parallel
abgearbeitet werden, und er erzeugt eine Liste von Einzelinformationen
zu synchronen Kanälen, über die
die Threads eine Operation "Senden" ausführen, und
eine Liste von Einzelinformationen zu synchronen Kanälen, über die
die Threads eine Operation "Empfangen" ausführen. Es
sei darauf hingewiesen, dass bei der Verhaltensbeschreibung in der 2A die
Zeilen 7-14 einem Thread 1 entsprechen und die Zeilen 15-19 einem
Thread 2 entsprechen.
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Der
Speicherabschnitt 5 für
Information zu synchroner Verarbeitung speichert Information zu
einem synchronen Prozess betreffend einen synchronen Kanal, wie
es in der 2B dargestellt ist, wie für jeden
Thread durch den Threadunterteilungsabschnitt 4 erzeugt,
oder andere Information zu synchroner Verarbeitung.
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Der
CDFG-Erzeugungsabschnitt 6 erzeugt ein CDFG (control data
flow graph), wie es beispielsweise in der 3 dargestellt
ist, auf Grundlage der Ver haltensbeschreibung in der 2A.
Zugehörige Einzelheiten
werden unten beschrieben.
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Der
Zeitplanungsabschnitt 7 erzeugt einen Zeitplan, gemäß dem ein
CDFG in mehrere Schritte unterteilt wird, wie es beispielhaft in
der 4 dargestellt ist.
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Der
Zuordnungsabschnitt 8 ordnet Berechnungseinheiten, wie
es in der 5 dargestellt ist, und Register,
wie es in der 6 dargestellt ist, zu einem
CDFG zu, wie es unten beschrieben ist.
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Der
Datenpfaderzeugungsabschnitt 9 erzeugt (verbindet) Datenbusse
(Datenpfade) zwischen Schaltungselementen, die den Berechnungseinheiten
oder Registern zugeordnet sind, wie es durch dicke Linien in der 7 dargestellt
ist.
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Der
Steuerungsmechanismus-Erzeugungsabschnitt 10 fügt zu einer
Schaltung mit Datenbusverbindungen einen Steuerungsmechanismus hinzu, wie
es in der 8 mit dicken Linien dargestellt
ist. Der Steuerungsmechanismus ist mit Steuerungsleitungen verbunden.
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Der
Niederer-Energieverbrauch-Schaltung-Erzeugungsabschnitt 11 erzeugt
beispielsweise Niederer-Energieverbrauch-Schaltungen 11A und 11B,
wie sie in den 9A und 9B dargestellt sind,
auf Grundlage der Information zu synchroner Verarbeitung betreffend
die synchronen Kanäle,
wie sie im in der 2B dargestellten Speicherabschnitt 5 für Information
zu synchroner Verarbeitung abgespeichert ist. Die Niederer-Energieverbrauch-Schaltungen 11A und 11B stoppen
die Zufuhr eines Taktsignals zu einer Teilschaltung für jeden
Thread, wenn sich dieser in einem Wartezustand befindet.
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Der
Beschreibungserzeugungsabschnitt 12 für einer Schaltung auf RT-Level
(Erzeugungsabschnitt für
eine Schaltung auf RT-Level) verbindet Teilschaltungen (Threads
1 und 2) und die Niederer-Energieverbrauch-Schaltungen 11A und 11B, beispielsweise
gemäß der 10,
um eine Schaltung auf RT-Level zu erzeugen.
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Der
Speicherabschnitt 13 für
eine Schaltung auf RT-Level speichert erzeugte Information zu einer Schaltung
auf RT-Level.
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Nun
wird als beispielhaftes Verfahren zum Steuern der an eine Schaltung
zu liefernden Taktsignale ein Verfahren mit geschaltetem Taktsignal
unter Verwendung von UND-Logikelementen oder ODER-Logikelementen
beschrieben. Bei diesem Verfahren werden, wie es in der 11 dargestellt ist,
durch Ändern
eines Steuerungssignals (Aktivierungssignals) Taktsignalimpulse
mit einem gewünschten
Timing ausgegeben. Das Verfahren mit geschaltetem Taktsignal kann
als beispielhaftes Verfahren zum Stoppen des Betriebs einer Teilschaltung verwendet
werden. Es können
andere Verfahren zum Stoppen des Betriebs einer Teilschaltung verwendet werden.
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Wenn
beispielsweise das Verbindung mit geschaltetem Taktsignal bei der
in der 17 dargestellten Schaltung angewandt
wird, ist diese so konfiguriert, wie es in der 12 dargestellt
ist. Ein Timingdiagramm dieser Schaltung ist dergestalt, wie es
in der 13 dargestellt ist. Wie es im
Timingdiagramm der 13 dargestellt ist, wird das
Taktsignal für
den Thread 1 (Senden) in den Taktzyklen c2 und c3 gestoppt, während ein
Taktsignal für
den Thread 2 (Empfangen) in den Taktzyklen c8 und c9 gestoppt wird.
Daher kann der durch Taktsignale verursachte Energieverbrauch auf
9/11 gesenkt werden.
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Demgemäß wird,
bei der Erfindung, die erzeugte Niederer-Energieverbrauch-Schaltung dazu verwendet,
die Taktsignallieferung an eine Teilschaltung zu stoppen, wenn sich
ein Thread in einem Wartezustand befindet (auf hohem oder niedrigem
Pegel gehalten wird). Im Ergebnis ist die Schaltrate der Teilschaltung
verringert, wodurch ein niedriger Energieverbrauch erzielt wird.
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Nun
wird eine Betriebsweise der oben beschriebenen Konfiguration detailliert
beschrieben.
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Als
erstes sei angenommen, dass eine Verhaltensbeschreibung vorliegt,
bei der ein Algorithmus für
einen Prozess zur High-Level-Synthese so angegeben ist, wie es in
der 2A dargestellt ist. In diesem Fall analysiert
der Verhaltensbeschreibungs-Analyseabschnitt 3 eine vom
Verhaltensbeschreibungs-Speicherabschnitt 20 erhaltene
Verhaltensbeschreibung. Der Threadunterteilungsabschnitt 4 ordnet
dem Thread 1 einen ersten Block im Parallelsatz der Verhaltensbeschreibung
in der 2A zu, und er ordnet dem Thread
2 einen zweiten Block zu. Synchrone Kanäle, auf die die Threads 1 und
2 zugreifen, sind dergestalt, wie es beispielhaft in der 2B (Tabelle
1) dargestellt ist. Information zu den synchronen Kanälen ist
im Speicherabschnitt 5 für Information zu synchroner
Verarbeitung abgespeichert.
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Als
nächstes
erzeugt der CDFG-Erzeugungsabschnitt 6 ein CDFG (control
data flow graph). Beispielsweise wird auf Grundlage der Verhaltensbeschreibung
der 2A ein CDFG (control data flow graph), wie es
in der 3 dargestellt ist, erzeugt, bei dem Eingaben aus
einem Kommunikationskanal oder Ausgaben an diesen, wie "Senden" oder "Empfangen (rcv)" oder dergleichen,
verschiedene Rechenvorgänge,
wie Addition "+", Subtraktion "–", Multiplikation "x" und
dergleichen durch Knoten repräsentiert
sind und Datenabhängigkeitsbeziehungen zwischen
jeweiligen Knoten durch direkte Zweige repräsentiert sind.
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Ferner
führt der
Zeitplanungsabschnitt 7 einen Zeitplanungsprozess aus.
Beispielsweise werden die Knoten im Thread 1 in der 3 Schritten
1 bis 4 zugeordnet, und die Knoten im Thread 2 werden den Schritten
1 und 2 zugeordnet, wodurch ein Zeitplan erhalten wird, wie er in
der 4 dargestellt ist.
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Ferner
ordnet der Zuordnungsabschnitt 8 Schaltungselemente, wie
Berechnungseinheiten und Register, den Knoten zu. Zur Zuordnung
der Berechnungseinheiten wird, wie es in der 5 dargestellt ist, "Senden" oder "Empfangen (rcv)" den "Kommunikationssteuerleitungsports" oder den Datenleitungsports "rtx", "rrx", "wtx" und "wrx" zugeordnet, während Addition "+", Subtraktion "–" und Multiplikation "x" einem Addierer "ADD",
einem Subtrahierer "SUB" und einem Multiplizierer "MULT" zugeordnet werden.
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Zur
Zuordnung der Register werden Zweige über die jeweiligen Schritte
hinweg Registern "regx" bis "regz" und "ragA" zugeordnet, was
zu Zuordnungen führt,
wie sie in der 6 dargestellt sind.
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Ferner
erzeugt der Datenpfaderzeugungsabschnitt 9 Datenbusse (Datenpfade).
Auf Grundlage der in den 5 und 6 dargestellten
Prozesse werden Datenbusse erzeugt, wie sie in der 7 mit dicken
Linien dargestellt sind.
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Ferner
erzeugt der Steuerungsmechanismus-Erzeugungsabschnitt 10 Steuerungsleitungen zum
Steuern eines Steuerungsmechanismus "CTRL1", eines Steuerungsmechanismus "CTRL2", Kommunikation sowie
Registern "regx" bis "regz" und "rage".
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Fernre
erzeugt der Niederer-Energieverbrauch-Schaltung-Erzeugungsabschnitt 11,
der ein charakteristischer Teil der Erfindung ist, die Niederer-Energieverbrauch-Schaltung 11A und 11B,
wie sie in den 9A und 9B dargestellt
sind. Hierbei ist angenommen, dass an die Threads 1 und 2 gelieferte
Taktsignale durch ein Verfahren mit geschaltetem Taktsignal gesteuert
werden, bei dem ein einer ODER-Logik entsprechendes Gatter als Torschaltungselement
für ein
Taktsignal verwendet wird. Auf Grundlage von Kanalinformation, wie
sie durch den Threadunterteilungsabschnitt entnommen wird, auf den
jeder Thread 1 und 2 zugreift, werden die folgenden Prozesse (1)
bis (3) ausgeführt:
- (1) für
einen Lesekanal "rch" wird unter Verwendung
einer Kommunikationssteuerungsleitung "rrx_rch" und einer Steuerungsleitung n"rtx_rch" die folgende Logik wait_rch ≤ rrx_rch
AND(not rtx_rch)erzeugt;
- (2) für
einen Schreibkanal "wch" wird unter Verwendung
einer Kommunikationssteuerungsleitung "wtx_rch" und einer Steuerungsleitung "wrx_rch" die folgende Logik wait_wch ≤ wtx_rch
AND(not wrx_wch)erzeugt;
- (3) aus den erzeugten Logikwerten und dem Taktsignal "clk" wird das geschaltete
Taktsignal "gclk" erzeugt. Hierbei
wird, wenn ein Thread mehrere Lesekanäle und/oder Schreibkanäle enthält, die logische
ODER-Verknüpfung
von "wait_rch" und/oder "wait_wch", entsprechend jedem
Kanal, berechnet. glck ≤ clk OR (wait_rch oder wait_wch);gemäß der 2B (Tabelle
1) werden die in der 9 dargestellten
Schaltungen 11A und 11B zum Erzeugen geschalteter
Taktsignale erzeugt.
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Abschließend verbindet
der Beschreibungserzeugungsabschnitt 12 für eine Schaltung
auf RT-Level Teilschaltungen in den Threads 1 und 2 sowie die Niederer-Energieverbrauch-Schaltungen 11A und 11B miteinander,
was zu einer Schaltung auf RT-Level führt, wie sie in der 10 dargestellt
ist.
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Die 14 zeigt
ein beispielhaftes Timingdiagramm für die Schaltung auf RT-Level gemäß der 10.
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In
diesem Fall ist eine Operation des Threads 1 die folgende.
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Wie
es in der 14 dargestellt ist, versucht der
Thread 1 als erstes, Daten von einem synchronen Kanal I in einem
Taktzyklus c1 zu empfangen (rrx_i ist auf "HOCH" gesetzt),
da jedoch keine Daten nach außen
gesendet werden, wartet der Thread 1 bis zu einem Taktzyklus c6.
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Als
nächstes
empfängt
der Thread 1 im Taktzyklus c6 Daten x1 vom synchronen Kanal i.
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In
einem Taktzyklus c7 empfängt
der Thread 1 Daten y1 vom synchronen Kanal i, um eine Berechnung
auszuführen.
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In
einem Taktzyklus c8 wird das Ergebnis x1 der Berechnung an einen
synchronen Kanal ch geliefert. Diese Daten werden vom Thread 2 empfangen, und
unmittelbar danach wird die Kommunikation beendet.
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Im
Taktzyklus c9 wird erneut eine Empfangsanforderung an den synchronen
Kanal i gesendet.
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In
einem Taktzyklus c11 empfängt
der Thread 1 Daten x2 vom synchronen Kanal i.
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In
einem Taktzyklus c12 empfängt
der Thread 1 Daten y2 vom synchronen Kanal i, um eine Berechnung
auszuführen.
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In
einem Taktzyklus c13 wird das Ergebnis z2 der Berechnung an den
synchronen Kanal ch geliefert und durch den Thread 2 empfangen.
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In
einem Taktzyklus c14 wird eine Empfangsanforderung zur Außenseite
der Schaltung geliefert.
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Eine
Operation des Threads 2 ist die folgende.
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Als
erstes gibt der Thread 2, im Taktzyklus c1, eine Empfangsanforderung
an einen synchronen Kanal ch aus, und er wartet, bis der Thread
1 im Taktzyklus c9 Daten sendet.
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Als
nächstes
empfängt
der Thread 2 im Taktzyklus c9 Daten z1 vom synchronen Kanal ch,
und er liefert die Daten an einen synchronen Kanal 0.
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Im
Taktzyklus c12 wird der Sendevorgang im synchronen Kanal 0 beendet,
und der Thread 2 gibt erneut eine Empfangsanforderung an den synchronen
Kanal ch aus.
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Im
Taktzyklus C14 empfängt
der Thread Daten z1 vom synchronen Kanal ch, und er sendet sie an
den synchronen Kanal 0.
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Wie
es in der 14 dargestellt ist, treten bei einem
Taktsignalverfahren, bei dem dauernd ein Taktsignal geliefert wird,
in jedem der Threads 1 und 2 14 Taktsignaloperationen auf, so dass
die Lastkapazität
innerhalb eines durch ein Taktsignal betriebenen Schaltkreises geladen
oder entladen wird und Energie verbraucht wird.
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Jedoch
sei angenommen, dass dann, wenn sich die Threads 1 und 2 bei synchroner
Kommunikation in einem Wartezustand befinden, die Taktsignalversorgung
gesteuert wird. Gemäß dem Beispiel sind,
wenn das Verfahren mit geschaltetem Taktsignal verwendet wird, die
Anzahlen von Taktsignalen (die Anzahlen der Anstiege der Taktsignale),
wie sie an den Thread 1 und den Thread 2 geliefert werden, acht
bzw. drei.
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Daher
sind die durch die Taktsignale für
die Threads 1 und 2 verursachten Energieverbräuche entsprechend den Faktoren
8/14 bzw. 3/14 im Vergleich zu einem Verfahren verringert, bei dem
dauernd ein Taktsignal geliefert wird. So wird durch das High-Level-Syntheseverfahren
gemäß der Erfindung die
durch Taktsignale verursachte Schaltrate um den Faktor N/T verringert,
wobei T die Anzahl der Taktzyklen beim Betrieb einer Teilschaltung
ist und N die Anzahl der Taktzyklen in einem Wartezustand ist.
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Ein
herkömmliches
Schaltungsdesign auf RT-Level und Gatterpegel benötigt Änderungen
der Designdaten, wie einer HDL-Beschreibung, einer Netzliste oder
dergleichen, um das Verfahren mit geschaltetem Taktsignal zu verwenden.
Demgegenüber ermöglicht es
das Verfahren mit niedrigem Energieverbrauch gemäß der Erfindung, ursprüngliche
Designdaten (eine Verhaltensbeschreibung) ohne jede Änderung
zu verwenden, wodurch eine Periode zum Entwerfen eines niedrigen
Energieverbrauchs beseitigt wird.
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Es
sei darauf hingewiesen, dass es zwar beim oben beschriebenen Beispiel
nicht speziell angegeben ist, dass jedoch anschließend eine
Logikschaltungskonfiguration automatisch als Designdaten durch das
High-Level-Syntheseverfahren unter Verwendung der High-Level-Synthesevorrichtung gemäß der Erfindung
aus einer Verhaltensbeschreibung konstruiert wird. Der Energieverbrauch
der erzeugten Logikschaltung selbst kann durch eine Niederer-Energieverbrauch-Schaltung
gesenkt werden. Dies ist der Effekt der vorliegenden Erfindung.
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Ferner
ist es zwar beim oben beschriebenen Beispiel nicht speziell angegeben,
jedoch verfügt
die Hardwarekonfiguration der High-Level-Synthesevorrichtung 100 mit
dem Verhaltensbeschreibungs-Analysierabschnitt 3, dem Threadunterteilungsabschnitt 4,
dem CDFG-Erzeugungsabschnitt 6, dem Zeitplanungsabschnitt 7,
dem Zuordnungsabschnitt 8, dem Datenpfaderzeugungsabschnitt 9,
dem Steuerungsmechanismus-Erzeugungsabschnitt 10, dem Niederer-Energieverbrauch-Schaltung-Erzeugungsabschnitt 11,
dem Beschreibungserzeugungsabschnitt 12 für eine Schaltung
auf RT-Level und dem Speicherabschnitt 13 für eine Schaltung
auf RT-Level ferner über
folgendes: einen Eingabeabschnitt, der von einem Benutzer dazu verwendet
wird, Bedienungsinhalte einzugeben (eine Tastatur, eine Maus und
dergleichen), einen Speicherabschnitt, der ein Steuerungsprogramm
zum Steuern des High-Level-Syntheseverfahrens gemäß der Erfindung
und die zugehörigen
Daten speichert (einen RAM als Arbeitsspeicher und einen ROM als
lesbares Aufzeichnungsmedium), eine Datenbank (den Verhaltensbeschreibungs-Speicherabschnitt 20 und
den Speicherabschnitt 5 für Information zu synchroner
Verarbeitung oder dergleichen), und einen Steuerungsabschnitt, der
durch eingegebene Operationsbefehle vom Eingabeabschnitt gesteuert
wird und das High-Level-Syntheseverfahren auf Grundlage des Steuerungsprogramms
im ROM ausführt
(CPU; zentrale Verarbeitungseinheit). Ferner verfügt die Hardwarekonfiguration
der High-Level-Synthesevorrichtung 100 über einen Anzeigeabschnitt,
wie ein Flüssigkristalldisplay
und dergleichen, zum Anzeigen eines Anfangsschirms, eines Anleitungsschirms,
eines Ausführungsergebnisses
und dergleichen.
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Ferner
wird, beim oben angegebenen Beispiel, eine Niederer-Energieverbrauch-Schaltung so synthetisiert
und konfiguriert, dass dann, wenn sich eine Teilschaltung (ein Thread)
in einem Wartezustand befindet, der Betrieb der Teilschaltung gestoppt wird,
wodurch im Ergebnis die Schaltrate α abgesenkt wird, um den Energieverbrauch
zu verringern. Die Erfindung ist nicht hierauf eingeschränkt. Der
Energieverbrauch P einer CMOS-Logikschaltung ist proportional zu
ihrer Schaltrate α,
ihrer Lastkapazität C,
ihrer Betriebsspannung V2 und ihrer Betriebsfrequenz
f. Daher kann alternativ, wenn sich eine Teilschaltung (Thread)
in einem Wartezustand befindet, eine Niederer-Energieverbrauch-Schaltung synthetisiert
werden, die die Betriebsspannung der Teilschaltung sperrt. In diesem
Fall kann der Energieverbrauch gesenkt werden. Insbesondere kann
eine Niederer-Energieverbrauch-Schaltung so synthetisiert und konfiguriert
werden, dass dann, wenn sich eine Teilschaltung in einem Wartezustand
befindet, der Spannungspegel eines an die Teilschaltung gelieferten
Taktsignals gesperrt wird. In diesem Fall kann eine Niederer-Energieverbrauch-Schaltung synthetisiert
werden, bei der der durch ein Taktsignal verursachte Energieverbrauch
verringert werden kann.
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Wie
oben beschrieben, wird, gemäß der Erfindung,
wenn sich eine Teilschaltung in einem Wartezustand befindet, der
Betrieb der Teilschaltung gestoppt oder gesperrt. Daher kann die
Schaltrate oder der Betriebsspannungspegel der Teilschaltung verringert
werden. Ferner kann, da der Energieverbrauch einer Logikschaltung
proportional zu ihrer Schaltrate oder ihrem Betriebsspannungspegel
ist, eine Niederer-Energieverbrauch-Schaltung mit verringertem Energieverbrauch
synthetisiert werden.
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Ferner
wird dann, wenn sich eine Teilschaltung in einem Wartezustand befindet,
die Taktsignalzufuhr zur Teilschaltung gestoppt oder gesperrt. Daher
kann eine Niederer-Energieverbrauch-Schaltung synthetisiert werden,
bei der der durch ein Taktsignal verursachte Energieverbrauch, wie
er anfällt,
wenn sich die Teilschaltung in einem Wartezustand befindet, gesenkt
werden kann.
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Ferner
wird dann, wenn sich eine Teilschaltung während eines Datenübertragungsvorgangs
in einem Wartezustand befindet, der Betrieb der Teilschaltung gestoppt
oder gesperrt. Daher kann eine Niederer-Energieverbrauch-Schaltung
synthetisiert werden, bei der ihre Schaltrate oder ihr Betriebsspannungspegel
verringert ist, um den Energieverbrauch zu senken.
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Ferner
kann eine Niederer-Energieverbrauch-Schaltung synthetisiert werden,
bei der dann, wenn sich eine Teilschaltung in einem Wartezustand befindet,
ein geschaltetes Taktsignal, gemäß dem kein
Impuls erzeugt wird, dazu verwendet wird, die Teilschaltung zu betreiben,
so dass der durch das Taktsignal verursachte Energieverbrauch gesenkt werden
kann.
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Ferner
kann die Taktsignalzufuhr gestoppt oder gesperrt werden, wenn sich
eine Teilschaltung in einem Wartezustand befindet. Daher kann eine Niederer-Energieverbrauch-Schaltung
konzipiert werden, bei der der Energieverbrauch, wie er auf Grund
eines Taktsignals im Wartezustand anfällt, gesenkt werden kann.
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Ferner
kann die Taktsignalzufuhr für
jede Teilschaltung gestoppt oder gesperrt werden, wenn sich die
Teilschaltung in einem Wartezustand befindet. Daher kann eine Niederer-Energieverbrauch-Schaltung
synthetisiert werden, bei der der durch ein Taktsignal verursachte
Energieverbrauch, wie er anfällt,
wenn sich jede Teilschaltung in einem Wartezustand befindet.
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Ferner
kann eine Logikschaltung mit einer Niederer-Energieverbrauch-Schaltung
erhalten werden, wenn ein High-Level-Syntheseverfahren zum Erzeugen
einer Niederer-Energieverbrauch-Schaltung, bei der die Energie verringert
ist, wie sie nutzlos verbraucht wird, wenn sich eine Teilschaltung
in einem Wartezustand befindet, zum Konzipieren einer Logikschaltung
verwendet wird und die konzipierte Logikschaltung hergestellt wird.
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Ferner
kann ein auf einem Aufzeichnungsträger gespeichertes Steuerungsprogramm
dazu verwendet werden, das High-Level-Syntheseverfahren für eine Niederer-Energieverbrauch-Schaltung,
bei der nutzlos verbrauchte Energie gesenkt werden kann, zu realisieren.