JP2002366596A - 高位合成装置および高位合成方法、高位合成方法による論理回路の製造方法、記録媒体 - Google Patents

Abstract

(57)【要約】 【課題】無駄に消費される電力を削減する低消費電力回
路を生成する。 【解決手段】高位合成装置１００は、論理回路に、低消
費電力化回路生成手段１１により、論理回路の部分回路
（スレッド）が待機状態のときに部分回路（スレッド）
の動作を止める低消費電力化回路を合成する。これによ
り、その部分回路のスイッチング率を下げることができ
て、その論理回路の消費電力が回路のスイッチング率に
比例することからその消費電力を削減することができる
低消費電力化回路を合成することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、論理回路の製造を
支援するべく、論理回路の処理動作を記述した動作記述
（設計データ）によって表現された半導体集積回路（Ｌ
ＳＩ）の論理回路を自動生成する高位合成装置および、
その高位合成装置を用いた高位合成方法、この高位合成
方法による論理回路の製造方法、その高位合成方法を実
行するための制御プログラムが記録されたコンピュータ
読み取り可能な記録媒体に関する。

【０００２】

【従来の技術】近年の半導体集積回路（ＬＳＩ）の微細
化により大規模なシステムＬＳＩが実現可能になってお
り、このようなシステムＬＳＩを効率的に設計およびそ
の検証を行うことができる環境が求められている。

【０００３】そこで、１９９０年代に入って実用化され
始めた論理合成ツールに続き、ハードウェアの構造に関
する情報は含まず、動作のみを記述した動作記述から、
レジスタトランスファレベル（以下ＲＴレベルという）
の記述を合成する動作合成ツールが実用段階に入り、人
手設計に比べて遜色のないＬＳＩの設計が短期間で行わ
れることが可能になっている。

【０００４】このような動作合成ツールを使用する場合
には、ＬＳＩの本質的な動作を決定するアルゴリズム設
計が人手設計の大部分を占めるため、設計者はアルゴリ
ズム設計に集中することができ、回路の品質をも向上さ
せることができる。

【０００５】システムＬＳＩのような大規模なデジタル
ＬＳＩの上流設計においては、まずシステム全体のアル
ゴリズムを検討し、それの検証を行う「アルゴリズム設
計」が行われる。ここでは、プログラミング言語である
「Ｃ言語」などのソフトウェア記述用語を用い、ワーク
ステーションやパーソナルコンピュータ上で設計、検証
を行い、アルゴリズムの検討が行われる。

【０００６】その後、システムで必要な個々の処理内容
について、ハードウェア記述用言語で動作記述を行い、
検証を行うことになる。このため、始めにソフトウェア
記述用言語を用いて記述したアルゴリズムを、再度、ハ
ードウェア記述言語で回路動作を書き直す必要がある。

【０００７】そこで、従来から「Ｃ言語」をベースにし
たシステム全体のアルゴリズム、または動作記述から回
路を合成する手法（高位合成）が提案されている。この
ような従来技術として、例えば特開平１０−１１６３０
２号公報「集積回路の設計方法及びそれによって設計さ
れた集積回路」が挙げられる。

【０００８】このように、現在、「Ｃ言語」のような抽
象度の高い言語を用いて、音声処理や画像処理などのア
プリケーションを実現するハードウェアの動作を記述
し、回路を合成してハードウェア化する高位合成が行わ
れている。

【０００９】ここで、まず、動作記述用言語について説
明する。以下では、動作記述用Ｃ言語として、Ｃ言語に
以下の拡張を行った言語を用いるものとする。即ち、明
示的な並列動作を記述するためのｐａｒ構文、並列動作
間のデータ通信命令と通信路（チャネル）がある。

【００１０】このような言語の例として、文献［「Bac
h;Ｃ言語を用いたＬＳＩ設計環境」第１１回 回路とシ
ステム（軽井沢）ワークショップ］、および［「ハード
ウェアコンパイラBach,」信学技報Technical Report of
IEICECRSY97-87(1997-10)］に記載されているBachＣ言
語がある。図１５にハードウェア記述用のＣ言語の一例
を示す。この例では、以下の動作が記述されている。

【００１１】図１５に示すように、その動作記述の３行
目は、ｉｎｔ型の同期通信路ｃｈの宣言である。

【００１２】その６行目の「Ｐａｒ」は、並列動作を明
示するｐａｒ構文であって、その構文内の２つのブロッ
クが並列に動作することを示す。

【００１３】７行目は、最初のスレッドの動作が記述さ
れており、データ通信命令「ｓｅｎｄ」を用いて通信路
ｃｈに対して数値１０を送信することを示す。

【００１４】８行目は、次のスレッドの動作が記述され
ており、データ通信命令「ｒｅｃｅｉｖｅ」を用いて通
信路ｃｈから受信し、受信したデータを変数ｘに代入す
ることを示す。

【００１５】１０行目は、６行目〜９行目のｐａｒ構文
の実行が終った後に、変数ｘの内容を整数型１０進数と
して「ｓｔｄｏｕｔ」に出力することを示す。

【００１６】次に、高位合成の処理内容について説明す
る。高位合成の一例として、前述の特開平１０−ｌ１６
３０２号公報「集積回路の設計方法及びそれによって設
計された集積回路」に提案されている高位合成の動作の
概要（Ｎ１）〜（Ｎ４）について、以下に図１６の機能
ブロックを参照しながら説明する。 （Ｎ１）回路の処理動作のアルゴリズムを記述した動作
記述を解析する。 （Ｎ２）処理動作を、非同期で並列に動作するスレッド
に分割する。 （Ｎ３）分割されたスレッド毎に、次の（Ｎ３ａ）〜
（Ｎ３ｆ）の処理を行う。

【００１７】（Ｎ３ａ）ＣＤＦＧ生成 ＣＤＦＧ（コントロールデータフローグラフ）は、演算
や入出力を節点とし、データ依存関係を有向枝とする、
演算間の実行順序の依存関係を表現するグラフである。

【００１８】（Ｎ３ｂ）スケジューリング ＣＤＦＧ中の各演算および入出力を、ステップと呼ばれ
るクロックに対応した時間に順次割り当てる。

【００１９】（Ｎ３ｃ）アロケーション スケジューリングされたＣＤＦＧの実行に必要な演算
器、レジスタおよび入出力ピンを生成し、ＣＤＦＧ中の
演算を演算器に、クロック境界を横切るデータ依存枝を
レジスタに、入出力を入出力ピンに割り当てる。

【００２０】（Ｎ３ｄ）データパス生成 ＣＤＦＧのデータ依存関係枝に対応したデータパスを生
成する。

【００２１】（Ｎ３ｅ）コントローラ生成 アロケーション、データパス生成により生成された演算
器、レジスタ、マルチプレクサを制御するコントローラ
を生成する。

【００２２】（Ｎ３ｆ）ＲＴＬ回路生成 上記の処理によって生成された回路を、例えばＶＨＤＬ
［VHSIC(Very High Speed Integrated Circuit) Hardwa
re Description Language］などのハードウェア記述言
語を用いて回路記述として生成する。（Ｎ４）部分回路
であるスレッド毎のＲＴＬ回路を一つのＲＴＬ回路とし
てまとめる。

【００２３】次に、高位合成における並列動作と通信に
ついて説明する。

【００２４】以下では、同期チャネルを用いた通信（以
下同期チャネル通信）は、送り側スレッド（以下送信ス
レッド）と受け側スレッド（以下受信スレッド）の双方
が通信可能な状態になるまで待ってからデータ転送を行
うものとする。

【００２５】この同期チャネル通信の実現方法の一つと
して、図１７に示すように、ハンドシェーク用制御信号
を用いた回路構成がある。この回路構成において、送信
スレッドの回路は以下のポートを持つ。回路中のポート
名の（Ｉ）は入力ポート、（Ｏ）は出力ポートを示して
いる。「ｗｔｘ」は、相手側への送信要求信号（または
送信完了信号）用の制御線ポートを表す。「ｗｒｘ」は
相手側からの受信要求信号（または受信完了信号）用の
制御線ポートを表す。「ｗｄａｔａ」は送信側のデータ
線ポートを表す。

【００２６】一方、受信スレッドの回路は以下のポート
を持つ。回路中のポート名の（Ｉ）は入力ポート、
（Ｏ）は出力ポートを示している。「ｒｒｘ」は、相手
側への受信要求信号（または受信完了信号）用の制御線
ポートを表す。「ｒｔｘ」は、相手側からの送信要求信
号（または送信完了信号）用の制御線ポートを表す。
「ｒｄａｔａ」は受信側のデータ線ポートを表す。

【００２７】この回路構成におけるデータ転送のタイミ
ングチャートの一例を図１８に示している。なお、各制
御線の初期状態の電圧は「Ｌｏｗ」レベル（ローレベ
ル）とする。

【００２８】まず、「ｓｅｎｄ命令」の実行が行われ、
その後、「ｒｃｃｅｉｖｅ命令」の実行が行なわれる場
合を考える。図１８に示すように、例えば、送信スレッ
ド（スレッド１）はクロックサイクルｃｌにおいて「ｓ
ｅｎｄ命令」を実行し、受信スレッド（スレッド２）は
クロックサイクルｃ３において「ｒｅｃｅｉｖｅ命令」
を実行するものとする。

【００２９】送信スレッドは、クロックサイクルｃｌに
おいて、データｄ１をデータ線ポート「ｗｄａｔａ」に
出力し、制御線ポート「ｗｔｘ（Ｏ）」の電圧を「Ｈｉ
ｇｈ」レベル（ハイレベル）にする。さらに、制御線ポ
ート「ｗｒｘ（Ｉ）」の電圧が「Ｈｉｇｈ」レベルにな
るまで待機し、制御線ポート「ｗｒｘ（Ｉ）」の電圧が
「Ｈｉｇｈ」レベルになると、次のクロックサイクル
（ｃ４）で制御線ポート「ｗｔｘ（Ｏ）」の電圧を「Ｌ
ｏｗ」レベルにし、データ線ポート「ｗｄａｔａ」への
データ出力を終了する。

【００３０】一方、受信スレッドは、クロックサイクル
ｃ３において、制御線ポート「ｒｒｘ（Ｏ）」の電圧を
「Ｈｉｇｈ」レベルにする。ここで、制御線ポート「ｒ
ｔｘ（Ｉ）」の電圧が「Ｈｉｇｈ」レベルなので、次の
クロックサイクルｃ４でデータ線ポート「ｒｄａｔａ」
のデータｄ１を参照し、制御線ポート「ｒｒｘ（Ｏ）」
の電圧を「Ｌｏｗ」レベルにする。これでデータ通信が
終了する。

【００３１】次に、先に「ｒｅｃｃｉｖｅ命令」が実行
され、その後に、「ｓｅｎｄ命令」が実行される場合を
考える。

【００３２】図１８に示すように、例えば、受信スレッ
ドはクロックサイクルｃ７において「ｒｅｃｅｉｖｅ命
令」を実行し、送信スレッドはクロックサイクルｃ９に
おいて「ｓｅｎｄ命令」を実行するものとする。

【００３３】受信スレッドは、クロックサイクルｃ７に
おいて、制御線ポート「ｒｒｘ（Ｏ）」の電圧を「Ｈｉ
ｇｈ」レベルにする。さらに、制御線ポート「ｒｔｘ
（Ｉ）」の電圧が「Ｈｉｇｈ」レベルになるまで待機
し、制御線ポート「ｒｔｘ（Ｉ）」の電圧が「Ｈｉｇ
ｈ」レベルになると、次のクロックサイクルｃ１０でデ
ータ線ポート「ｒｄａｔａ」のデータｄ２を参照し、制
御線ポート「ｒｒｘ（Ｏ）」の電圧を「Ｌｏｗ」レベル
にする。

【００３４】送信スレッドは、クロックサイクルｃ９に
おいて、データｄ２をデータ線ポート「ｗｄａｔａ」に
出力し、制御線ポート「ｗｔｘ（Ｏ）」の電圧を「Ｈｉ
ｇｈ」レベルにする。ここで、制御線ポート「ｒｒｘ
（Ｏ）」の電圧が「Ｈｉｇｈ」レベルなので、次のクロ
ックサイクルｃ１０で制御線ポート「ｗｔｘ（Ｏ）」の
電圧を「Ｌｏｗ」レベルにし、データ線ポート「ｗｄａ
ｔａ」へのデータ出力を終了する。これでデータ通信が
終了する。

【００３５】このように、送信スレッドが制御線ポート
「ｗｔｘ（Ｏ）」の電圧を［Ｈｉｇｈ」レベルにした
後、制御線ポート「ｗｒｘ（Ｉ）」の電圧が［Ｈｉｇ
ｈ」レベルになると、「ｓｅｎｄ命令」の実行が終了
し、受信スレッドが制御線ポート「ｒｒｘ（Ｏ）」の電
圧を「Ｈｉｇｈ」レベルにした後、制御線ポート「ｒｔ
ｘ（Ｉ）」の電圧が「Ｈｉｇｈ」レベルになると、「ｒ
ｅｃｅｉｖｅ命令」が終了する。これらの「ｓｅｎｄ命
令」と「ｒｅｃｅｉｖｅ命令」が同じクロックサイクル
Ｃｎで実行される場合、クロックサイクルＣn+1でデー
タ通信が終了する。

【００３６】

【発明が解決しようとする課題】民生用の携帯機器や通
信機器の分野では、バッテリを長持ちさせること、ＬＳ
Ｉの信頼性を高めること、発熱を下げ、ＬＳＩの冷却コ
ストやパッケージコストを下げること、といった要求か
ら、回路の低消費電力化が必要である。

【００３７】一般に、ＣＭＯＳ論理回路の消費電力Ｐ
は、回路のスイッチング率α、負荷容量Ｃ、動作電圧
Ｖ、動作周波数ｆとすると、以下の式で表される。

【００３８】Ｐ＝α・Ｃ・Ｖ²・ｆ この式から、スイッチング率を小さくすることで消費電
力を削減することができる。

【００３９】一般に、合成されたＲＴレベル回路は非同
期で並列に動作するスレッドに対応する複数の部分回路
で構成され、常時，クロックにより駆動されている。

【００４０】一方、スレッド間で同期チャネル通信を行
う場合、送信スレッドまたは受信スレッドの一方がデー
タ通信を開始しても、他方が準備ができるまで待機状態
になることがある。例えば、図１８のクロックサイクル
ｃ２，ｃ３は送信スレッドが待機状態であり、クロック
サイクルｃ８，ｃ９は受信スレッドが待機状態である。
スレッドが待機状態のときには、その部分回路は動作し
なくても回路の出力に影響を与えない筈である。

【００４１】ところが、上記従来の構成では、あるスレ
ッドが待機状態になっても常にクロックが供給されてお
り、その結果、回路の出力に影響を与えないにも関わら
ず部分回路において、クロック供給によって無駄に電力
が消費されるという問題を有していた。

【００４２】本発明では、上記従来の問題を解決するも
ので、スレッド待機時に無駄に消費される電力を削減す
る低消費電力化回路構成を生成することができる高位合
成装置および、この高位合成装置を用いた高位合成方
法、この高位合成方法による論理回路の製造方法、その
高位合成方法を実行するための制御プログラムが記録さ
れたコンピュータ読み取り可能な記録媒体を提供するこ
とを目的とする。

【００４３】

【課題を解決するための手段】本発明の高位合成装置
は、回路の処理動作を記述した動作記述情報からレジス
タトランスファレベルの論理回路を合成する高位合成装
置において、該論理回路を構成する部分回路が待機状態
のときのみ、低消費電力化を実現するべく該部分回路の
回路動作を止めるかまたは抑制する低消費電力化回路を
生成する低消費電力化回路生成手段を有し、該低消費電
力化回路生成手段を該論理回路と共に合成するものであ
り、そのことにより上記目的が達成される。本発明の高
位合成方法は、所望の論理回路を構築するべく、回路の
処理動作を記述した動作記述情報からレジスタトランス
ファレベルの論理回路を合成し、その合成した論理回路
を製造する高位合成方法による論理回路の製造方法にお
いて、この論理回路を構成する部分回路が待機状態のと
きに低消費電力化を行うべく部分回路の回路動作を止め
るかまたは抑制する低消費電力化回路を論理回路と共に
合成するものであり、そのことにより上記目的が達成さ
れる。

【００４４】上記構成により、部分回路が待機状態のと
きにその部分回路の動作を止めるかまたは抑制するの
で、その部分回路のスイッチング率または動作電圧レベ
ルを下げることが可能となり、その論理回路の消費電力
が回路のスイッチング率や動作電圧レベルに比例するこ
とからその消費電力が削減される。

【００４５】また、好ましくは、本発明の高位合成方法
において、部分回路が待機状態のときに、その部分回路
へのクロックの供給を止めるかまたは抑制する低消費電
力化処理を行う低消費電力化回路を合成する。また、好
ましくは、本発明の高位合成方法において、部分回路が
待機状態のときに、その待機状態を示す信号を用いて部
分回路へのクロック供給を制御する低消費電力化回路を
合成する。ここで、「クロックの供給を止める」とは、
ハイレベルかまたはローレベルの供給電圧とする場合で
ある。

【００４６】上記構成により、部分回路が待機状態のと
きにその部分回路へのクロック供給を止めるかまたは抑
制することができるので、その部分回路が待機状態のと
きに消費されていたクロックに起因する消費電力が削減
される。

【００４７】さらに、好ましくは、本発明の高位合成方
法において、部分回路間のデータ転送において、データ
の送信側回路または受信側回路が待機状態のときに、部
分回路の動作を止めるかまたは抑制する低消費電力化処
理を行う低消費電力化回路を合成する。

【００４８】上記構成により、データ転送時に部分回路
が待機状態になると、その部分回路の動作を止めるかま
たは抑制することができるので、その部分回路のスイッ
チング率を下げることが可能となって、消費電力が削減
される。

【００４９】さらに、好ましくは、本発明の高位合成方
法において、クロックによる同期通信の制御信号を用い
て、前記部分回路が待機状態を表す信号を生成し、その
信号を用いて生成したゲーティッドクロックで該部分回
路を駆動する低消費電力化処理を行う前記低消費電力化
回路を合成する。

【００５０】上記構成により、部分回路が待機状態のと
きにはパルスを発生しないゲーティッドクロックでその
部分回路を駆動することができ、クロックに起因する消
費電力を削減することが可能となる。

【００５１】さらに、好ましくは、本発明の高位合成装
置における低消費電力化回路生成手段は、クロックによ
る同期通信を含む動作記述情報から抽出された同期処理
情報に基づいて、部分回路が待機状態のときに部分回路
へのクロック供給を停止制御するかまたはレベル低下制
御する低消費電力化回路を生成する。また、好ましく
は、本発明の高位合成方法において、同期通信を含む動
作記述情報から抽出された同期処理情報に基づいて低消
費電力化回路を生成する処理を有し、この処理は、低消
費電力化を実現するべく、部分回路が待機状態のときに
部分回路へのクロック供給を制御する前記低消費電力化
回路を合成する。

【００５２】上記構成により、部分回路が待機状態のと
きにクロックの供給を止めるかまたはクロックの電圧レ
ベルの抑制をすることができ、待機状態に消費されてい
たクロックに起因する消費電力を削減することが可能と
なる。

【００５３】さらに、好ましくは、本発明の高位合成方
法において、同期通信を含む動作記述情報から抽出され
た同期処理情報に基づいて部分回路毎に該部分回路が待
機状態であることを示す信号を生成する処理と、その信
号を用いた部分回路毎のゲーティッドクロックを生成す
る処理とを有し、生成された該ゲーティッドクロックで
該部分回路を駆動することにより、部分回路が待機状態
のときに、部分回路に供給されていた該ゲーティッドク
ロック出力を止める低消費電力化回路を生成する。

【００５４】上記構成により、部分回路毎に部分回路が
待機状態のときにクロックの供給を止めるかまたは抑制
することができるので、部分回路毎に待機状態に消費さ
れていたクロックに起因する消費電力が削減される。

【００５５】本発明の高位合成方法による論理回路の製
造方法は、請求項３〜９の何れかに記載の高位合成方法
を回路設計に用いたものである。

【００５６】上記構成により、部分回路の待機時に無駄
に消費される電力を削減する低消費電力化回路を生成す
る高位合成方法を用いて論理回路を設計し、その設計し
た論理回路を製造すると、低消費電力化回路を持った論
理回路が得られる。

【００５７】本発明のコンピュータ読み取り可能な記録
媒体には、上記請求項３〜９の何れかに記載の高位合成
方法を実行するための制御プログラムが記録されてい
る。

【００５８】上記構成により、部分回路の待機時に無駄
に消費される電力を削減する低消費電力化回路を生成す
る高位合成方法を実現することが可能となる。

【００５９】

【発明の実施の形態】以下、本発明の実施形態の高位合
成装置およびそれを用いた高位合成方法について、図面
を参照しながら説明する。

【００６０】図１は、本発明の一実施形態における高位
合成装置の要部機能構成を示すブロック図である。図１
において、高位合成装置１００は、動作記述格納手段２
０と、動作記述解析手段３と、スレッド分割手段４と、
同期処理情報格納手段５と、ＣＤＦＧ（コントロールデ
ータフローグラフ）生成手段６と、スケジューリング手
段７と、アロケーション手段８と、データパス生成手段
９と、コントローラ生成手段１０と、低消費電力化回路
生成手段１１と、ＲＴレベル回路記述生成手段１２と、
ＲＴレベル回路格納手段１３とを備えている。

【００６１】動作記述格納手段２０は、高位合成処理方
法のアルゴリズムが記述された論理回路（ＬＳＩデジタ
ル回路）の動作記述（例えば図２（ａ））を格納するも
のである。

【００６２】動作記述解析手段３は、回路の処理動作の
アルゴリズムを記述した例えば図２（ａ）のような動作
記述を抽出して解析し、その動作記述中の同期処理情報
を抽出するものである。この同期処理情報とは、スレッ
ド間で同期を取る必要がある処理に関する情報で、例え
ば同期チャネルを用いた通信に関する情報がある。つま
り、同期処理情報とは、同期チャネルにおける同期処理
情報だけではなく、その他の処理情報についても対象を
含んでいる。その他の処理情報には、例えば、並列に動
作するＰａｒ構文中の複数のブロックが同時に処理を開
始したり、全てのブロックが終了するのを待ってＰａｒ
構文の次に処理を進めるための同期を取る処理に関する
情報である。

【００６３】スレッド分割手段４は、構文木をたどり、
非同期に並列動作する複数のスレッドに分割し、スレッ
ド毎に、そのスレッドが送信「ｓｅｎｄ」を行う同期チ
ャネル情報のリストと、そのスレッドが受信「ｒｅｃｅ
ｉｖｅ」を行う同期チャネル情報のリストとを生成する
ものである。なお、図２（ａ）の動作記述では、第７行
目〜第１４行目がスレッド１に、第１５行目〜第１９行
目までがスレッド２に割り当てられている。

【００６４】同期処理情報格納手段５は、スレッド分割
手段４でスレッド毎に生成された例えば図２（ｂ）に示
すような同期チャネルに関する同期処理やその他の同期
処理情報を格納するものである。

【００６５】ＣＤＦＧ生成手段６は、詳細には後述する
が、例えば、図２（ａ）の動作記述に基づいて、図３に
示すようなＣＤＦＧ（コントロールデータフローグラ
フ）の生成処理を行う。

【００６６】スケジューリング手段７は、例えばＣＤＦ
Ｇを複数のステップで分割した図４に示すようなスケジ
ューリング結果を生成する。

【００６７】アロケーション手段８は、後述するが、Ｃ
ＤＦＧに対する図５に示すような演算器の割り当てと、
図６に示すようなレジスタの割り当てを行う。

【００６８】データパス生成手段９は、演算器やレジス
タが割り当てられた回路要素に対して図７の太線部分に
示すようなデータバス（データパス）を生成（結線）す
る。

【００６９】コントローラ生成手段１０は、図８の太線
部分に示すように、データバスを結線した回路にコント
ローラが加えられ、各制御線にて結線される。

【００７０】低消費電力化回路生成手段１１は、同期処
理情報格納手段５に格納した例えば図２（ｂ）に示すよ
うな同期チャネル情報に関する同期処理情報に基づい
て、スレッド毎に、そのスレッドが待機状態のときに部
分回路へのクロック供給を停止する例えば図９の低消費
電力化回路１１Ａ，１１Ｂを生成するものである。

【００７１】ＲＴレベル回路記述生成手段（ＲＴＬ回路
生成手段）１２は、例えば図１０の部分回路（スレッド
１，２）と低消費電力化回路１１Ａ，１１Ｂとを接続し
てＲＴレベル回路を生成するものである。

【００７２】ＲＴレベル回路格納手段１３は、生成され
たＲＴレベル回路情報を格納するものである。

【００７３】ここで、回路に供給するクロックの制御方
式の一例として、ＡＮＤ論理素子やＯＲ論理素子を用い
たゲーティッドクロック方式について説明する。これ
は、図１１のように、制御信号（イネーブル信号）を変
化させることにより、所望のタイミングでクロックパル
スを出力するものである。このゲーティッドクロック方
式は、部分回路の動作を止める方式の一例として用いる
ことができるが、その他の方式によって部分回路の動作
を止めるようにしてもよい。

【００７４】例えば、図１７に示した回路に上記ゲーテ
ィッドクロック方式を適用すると、例えば図１２のよう
な回路構成になり、この回路のタイミングチャートは図
１３に示すようになる。図８のタイミングチャートに示
すように、スレッド１（送信）へのクロックはクロック
サイクルｃ２，ｃ３で、また、スレッド２（受信）への
クロックはクロックサイクルｃ８、ｃ９で止まり、クロ
ックに起因する消費電力はそれぞれ９／１１に削減でき
る。

【００７５】このように、本発明では、生成した低消費
電力化回路により、スレッドが待機状態のときに部分回
路へのクロック供給を停止（ハイレベルかローレベルで
変化しない）させ、部分回路のスイッチング率を小さく
して低消費電力化を実現することができるものである。

【００７６】上記構成により、以下、その動作を詳細に
説明する。

【００７７】まず、高位合成処理のアルゴリズムを記述
した動作記述として、図２（ａ）が与えられた場合を考
える。この場合、動作記述解析手段３は、動作記述格納
手段２０から得た所定の動作記述を解析し、スレッド分
割手段４により、図２（ａ）の動作記述のｐａｒ構文に
おける最初のブロックがスレッド１に、２番目のブロッ
クがスレッド２に割り当てられる。各スレッド１，２が
アクセスする同期チャネルは、例えば図２（ｂ）の（表
１）のようになり、この同期チャネルに関する情報が同
期処理情報格納手段５に格納される。

【００７８】次に、ＣＤＦＧ生成手段６によるＣＤＦＧ
（コントロールデータフローグラフ）の生成処理を行
う。例えば、図２（ａ）の動作記述に基づいて、図３に
示すコントロールデータフローグラフのように、「ｓｅ
ｎｄ」や「ｒｅｃｅｉｖｅ（ｒｃｖ）」などの通信路へ
の入出力や、加算「＋」、減算「−」、乗算「×」など
の各種演算を節点とし、各節点のデータ依存関係を有向
枝とするＣＤＦＧ（コントロールデータフローグラフ）
が生成される。

【００７９】さらに、スケジューリング手段７によりス
ケジューリング処理を行う。例えば、図３に示されたＣ
ＤＦＧの各節点を、スレッド１はステップ１〜４に、ス
レッド２はステップ１，２に割り当てると、図４に示す
ようなスケジューリング結果が得られる。

【００８０】さらに、アロケーション手段８によって回
路要素としての演算器とレジスタの割り当てを行う。演
算器の割り当てでは、図５に示すように、「ｓｅｎｄ」
や「ｒｅｃｉｖｅ（ｒｃｖ）」は通信の制御線ポート
「ｒｔｘ」，「ｒｒｘ」，「ｗｔｘ」，「ｗｒｘ」やデ
ータ線ポート「ｒｄａｔａ」，「ｗｄａｔａ」に割り当
てると共に、加算「＋」は加算器「ＡＤＤ」に、減算
「−」は減算器「ＳＵＢ」に、乗算「×」は乗算器「Ｍ
ＵＬＴ」に割り当てる。

【００８１】一方、レジスタの割り当てでは、各ステッ
プを横切る枝をレジスタ「ｒｅｇｘ」〜「ｒｅｇｚ」，
「ｒｅｇＡ」に割り当てて、図６に示すようなアロケー
ション結果が得られる。

【００８２】さらに、データパス生成手段９によりデー
タバス（データパス）を生成する。図５および図６の各
処理に基づいて、図７の太線に示すようなデータバス生
成結果が得られる。

【００８３】さらに、コントローラ生成手段１０によ
り、図８の太線に示すように、コントローラ「ＣＴＲＬ
１」とコントローラ「ＣＴＲＬ２」、通信やレジスタ
「ｒｅｇｘ」〜「ｒｅｇｚ」，「ｒｅｇＡ」を制御する
各制御線が生成される。

【００８４】さらに、本発明の特徴部分である低消費電
力化回路生成手段１１により、図９に示すような低消費
電力化回路１１Ａ，１１Ｂをそれぞれ生成する。ここで
は、クロックのゲーティング素子としてＯＲ論理ゲート
を用いるゲーティッドクロック方式でスレッド１，２に
供給するクロックを制御するものとする。スレッド分割
手段４により抽出された、各スレッド１，２がアクセス
するチャネル情報に基づいて、 （１）読み出しチャネル「ｒｃｈ」に対して、通信の制
御線「ｒｒｘ ｒｃｈ」と制御線「ｒｔｘ ｒｃｈ」を
用いて、ｗａｉｔ ｒｃｈ＜＝ｒｒｘ ｒｃｈ ＡＮＤ
（ｎｏｔ ｒｔｘ ｒｃｈ）；という論理を生成する。 （２）書き込みチャネル「ｗｃｈ」に対して、通信の制
御線「ｗｔｘ ｒｃｈ」と制御線「ｗｒｘ ｒｃｈ」を
用いて、ｗａｉｔ ｗｃｈ＜＝ｗｔｘ ｗｃｈ ＡＮＤ
（ｎｏｔ ｗｒｘ ｗｃｈ）；という論理を生成する。 （３）上記で生成した論理とクロック「ｃｌｋ」から、
ゲーティッドクロック「ｇｃｌｋ」を生成する。ここ
で、スレッドが読み出すチャネルや書き込むチャネルが
複数ある場合、それぞれのチャネルに対応する「ｗａｉ
ｔ ｒｃｈ］や「ｗａｉｔ ｗｃｈ」の論理和（ＯＲ）
を取る。

【００８５】ｇｃｌｋ＜＝ｃｌｋ ＯＲ（ｗａｉｔ ｒ
ｃｈ ＯＲ ｗａｉｔ ｗｃｈ）； 図２（ｂ）の（表１）からは、図９のようなゲーティッ
ドクロック生成回路１１Ａ，１１Ｂが生成される。

【００８６】最後に、ＲＴレベル回路記述生成手段１２
により、スレッド１，２の部分回路や低消費電力化回路
１１Ａ，１１Ｂを相互に接続し、図１０に示すようなＲ
ＴＬ回路が生成される。

【００８７】図１０のＲＴＬ回路のタイミングチャート
の一例を図１４に示している。

【００８８】この場合のスレッド１の動作は以下の通り
である。

【００８９】図１４に示すように、まず、クロックサイ
クルｃｌで同期チャネルｉから受信しようとする（ｒｒ
ｘ ｉを「Ｈｉｇｈ」レベルにする）が、外部からデー
タが送信されていないので、クロックサイクルｃ６まで
待たされる。

【００９０】次に、クロックサイクルｃ６で同期チャネ
ルｉからデータｘ１を受信する。

【００９１】さらに、クロックサイクルｃ７で同期チャ
ネルｉからデータｙ１を受信して演算を行う。

【００９２】さらに、クロックサイクルｃ８で演算結果
ｚ１を同期チャネルｃｈに送信する。このデータはスレ
ッド２に受信され、直ちに通信は終了する。

【００９３】さらに、クロックサイクルｃ９で同期チャ
ネルｉに対して再び受信要求を出す。

【００９４】さらに、クロックサイクルｃｌｌで同期チ
ャネルｉからデータｘ２を受信する。

【００９５】さらに、クロックサイクルｃ１２で同期チ
ャネルｉからデータｙ２を受信して演算を行う。

【００９６】さらに、クロックサイクルｃ１３で演算結
果ｚ２を同期チャネルｃｈに送信し、スレッド２に受信
される。

【００９７】さらに、クロックサイクルｃ１４で回路外
部に対して受信要求を出す。

【００９８】スレッド２の動作は以下の通りである。

【００９９】まず、クロックサイクルｃｌで、同期チャ
ネルｃｈの受信要求を出すが、スレッド１がクロックサ
イクルｃ９でデータを送信するまで待つ。

【０１００】次に、クロックサイクルｃ９で同期チャネ
ルｃｈからデータｚ１を受信し、そのデータを同期チャ
ネルＯへ送信する。

【０１０１】さらに、クロックサイクルｃ１２で同期チ
ャネルＯの送信を終了し、再び同期チャネルｃｈへ受信
要求を出す．さらに、クロックサイクルｃ１４で同期チ
ャネルｃｈからデータｚ１を受信し、そのデータを同期
チャネルＯへ送信する。

【０１０２】図１４に示したように、常時、クロックが
供給されるクロック方式では、スレッド１，２共に１４
回のクロック動作が発生し、クロックが駆動する回路内
の負荷容量が充放電され、電力が消費される。

【０１０３】しかし、本実施形態によれば、スレッド
１，２が同期通信で待機状態になるときにクロック供給
を制御すると、ゲーティッドクロック方式を用いた場
合、スレッド１とスレッド２に供給するクロック（クロ
ックの立ち上がり回数）はそれぞれ８回と３回で済む。

【０１０４】したがって、スレッド１，２のクロックに
起因する消費電力は、常時、クロックを供給する方式に
比べてそれぞれ８／１４、３／１４となる。このよう
に、部分回路が動作するクロックサイクル数をＴ、その
うち待機状態になるクロックサイクル数をＮとすると、
本発明の高位合成方法では、クロックに起因するスイッ
チング率をＮ／Ｔに削減することができるものである。

【０１０５】また、従来のＲＴレベルやゲートレベルで
の回路設計では、ゲーティッドクロック方式を適用する
ためにＨＤＬ記述やネットリストなどの設計データを変
更する必要があったが、本発明による低消費電力化は、
元の設計データ（動作記述）を全く変更することなく適
用できるため、低消費電力化のための設計期間が不要で
ある。

【０１０６】なお、上記実施形態では、特に説明しなか
ったが、本発明の高位合成装置を用いた高位合成方法に
よって、設計データとしての動作記述から自動構築した
論理回路構成は、その後に製造されるが、その製造され
た論理回路自体の消費電力も、低消費電力化回路によっ
て削減することができるという本発明の効果を奏するも
のである。

【０１０７】また、上記実施形態では、上記動作記述解
析手段３と、スレッド分割手段４と、ＣＤＦＧ生成手段
６と、スケジューリング手段７と、アロケーション手段
８と、データパス生成手段９と、コントローラ生成手段
１０と、低消費電力化回路生成手段１１と、ＲＴレベル
回路記述生成手段１２と、ＲＴレベル回路格納手段１３
とを有する高位合成装置１００のハード構成について
は、特に説明しなかったが、ユーザが入力操作を行う入
力手段（キーボードとマウスなど）と、本発明の高位合
成方法を制御する制御プログラムおよびそのデータが格
納された記憶手段（ワークメモリとしてのＲＡＭと、可
読記録媒体としてのＲＯＭ）と、データベース（動作記
述格納手段２０と同期処理情報格納手段５など）と、入
力手段からの入力操作指令によって制御され、ＲＯＭ内
の制御プログラムに基づいて本発明の高位合成方法を実
行する制御手段（ＣＰＵ；中央演算処理装置）とを有す
るものである。更に、高位合成装置１００のハード構成
として、初期画面、案内画面および実行結果などを表示
する液晶表示装置などの表示手段を有する。

【０１０８】さらに、上記実施形態では、スイッチング
率αを低減することにより消費電力を削減するべく、部
分回路（スレッド）が待機状態のときに部分回路の動作
を止める低消費電力化回路を合成するように構成した
が、これに限らず、ＣＭＯＳ論理回路の消費電力Ｐは、
回路のスイッチング率α、負荷容量Ｃ、動作電圧Ｖ²、
動作周波数ｆに比例することから、部分回路（スレッ
ド）が待機状態のときに部分回路の動作電圧を抑制する
低消費電力化回路を合成するように構成してもよく、こ
の場合にも、消費電力を削減することができる。特に、
部分回路が待機状態のときにその部分回路への供給クロ
ックの電圧レベルを抑制する低消費電力化回路を合成す
るように構成してもよい。この場合にも、クロックに起
因する消費電力が削減される低消費電力化回路を合成す
ることができる。

【０１０９】

【発明の効果】以上のように、本発明によれば、部分回
路が待機状態のときに部分回路の動作を止めるかまたは
抑制するため、その部分回路のスイッチング率または動
作電圧レベルを下げることができて、その論理回路の消
費電力が回路のスイッチング率や動作電圧レベルに比例
することからその消費電力を削減することができる低消
費電力化回路を合成することができる。

【０１１０】また、部分回路が待機状態のときにその部
分回路へのクロック供給を止めるかまたは抑制するた
め、その部分回路が待機状態のときに消費されていたク
ロックに起因する消費電力が削減される低消費電力化回
路を合成するすることができる。

【０１１１】さらに、データ転送時に部分回路が待機状
態になると、その部分回路の動作を止めるかまたは抑制
するため、その部分回路のスイッチング率または動作電
圧レベルを下げることで、消費電力が削減される低消費
電力化回路を合成することができる。

【０１１２】さらに、部分回路が待機状態のときにはパ
ルスを発生しないゲーティッドクロックでその部分回路
を駆動して、クロックに起因する消費電力が削減される
低消費電力化回路を合成することができる。

【０１１３】さらに、部分回路が待機状態のときにクロ
ックの供給を止めるまたは抑制することができ、待機状
態に消費されていたクロックに起因する消費電力が削減
される低消費電力化回路を合成することができる。

【０１１４】さらに、部分回路毎に部分回路が待機状態
のときにクロックの供給を止めるまたは抑制するため、
部分回路毎に待機状態に消費されていたクロックに起因
する消費電力が削減される低消費電力化回路を合成する
ことができる。

【０１１５】さらに、部分回路の待機時に無駄に消費さ
れる電力を削減する低消費電力化回路を生成する高位合
成方法を用いて論理回路を設計し、その設計した論理回
路を製造すれば、低消費電力化回路を持った論理回路を
得ることができる。

【０１１６】さらに、記録媒体の制御プログラムによっ
て、無駄に消費される電力を削減する低消費電力回路が
生成される高位合成方法を実現することができる。

【図面の簡単な説明】

【図１】本発明の一実施形態における高位合成装置の要
部機能構成を示すブロック図である。

【図２】（ａ）は動作記述の一例を示す図、（ｂ）は同
期チャネルに関する同期処理情報を示す図ある。

【図３】図１の高位合成装置におけるＣＤＦＧ生成結果
を模式的に示す図である。

【図４】図１の高位合成装置におけるスケジューーリン
グ結果を模式的に示す図である。

【図５】図１の高位合成装置におけるアロケーション
（演算器）結果を模式的に示す図である。

【図６】図１の高位合成装置におけるアロケーション
（レジスタ）結果を模式的に示す図である。

【図７】図１の高位合成装置におけるデータパス生成結
果を模式的に示す回路図である。

【図８】図１の高位合成装置におけるコントローラ生成
結果を模式的に示す回路図である。

【図９】（ａ）は図１の高位合成装置におけるスレッド
１の低消費電力化回路生成結果を模式的に示す回路図、
（ｂ）はスレッド２の低消費電力化回路生成結果を模式
的に示す回路図である。

【図１０】図１の高位合成装置におけるＲＴＬ回路生成
結果を模式的に示す回路図である。

【図１１】ゲーティッドクロック方式の一例を示す図で
ある。

【図１２】本発明の低消費電力化回路を図１７の同期通
信例に適用させた場合の回路図である。

【図１３】図１２の低消費電力化回路を含む場合のタイ
ミングチャート図である

【図１４】図１０のＲＴＬ回路動作の一例を示すタイミ
ングチャート図である。

【図１５】同期通信を含む動作記述の一例を示す図であ
る。

【図１６】従来の高位合成装置の要部機能構成を示すブ
ロック図である。

【図１７】同期通信の実現方法の一例を模式的に示す回
路図である。

【図１８】図１７の同期通信の動作の一例を示すタイミ
ングチャート図である。

【符号の説明】

１００ 高位合成装置 ２０ 動作記述格納手段 ３ 動作記述解析手段 ４ スレッド分割手段 ５ 同期処理情報格納手段 ６ ＣＤＦＧ（コントロールデータフローグラフ）生
成手段 ７ スケジューリング手段 ８ アロケーション手段 ９ データパス生成手段 １０ コントローラ生成手段 １１ 低消費電力化回路生成手段 １２ ＲＴレベル回路記述生成手段 １３ ＲＴレベル回路格納手段

Claims (11)

【特許請求の範囲】
1. 【請求項１】 回路の処理動作を記述した動作記述情報
   からレジスタトランスファレベルの論理回路を合成する
   高位合成装置において、該論理回路を構成する部分回路
   が待機状態のときのみ、低消費電力化を実現するべく該
   部分回路の回路動作を止めるかまたは抑制する低消費電
   力化回路を生成する低消費電力化回路生成手段を有し、
   該低消費電力化回路生成手段を該論理回路と共に合成す
   る高位合成装置。
2. 【請求項２】 前記低消費電力化回路生成手段は、クロ
   ックによる同期通信を含む動作記述情報から抽出された
   同期処理情報に基づいて、前記部分回路が待機状態のと
   きに該部分回路へのクロック供給を停止制御するかまた
   はレベル低下制御する低消費電力化回路を生成する請求
   項１記載の高位合成装置。
3. 【請求項３】 所望の論理回路を構築するべく、回路の
   処理動作を記述した動作記述情報からレジスタトランス
   ファレベルの論理回路を合成し、その合成した論理回路
   を製造する高位合成方法において、該論理回路を構成す
   る部分回路が待機状態のときに低消費電力化を行うべく
   該部分回路の回路動作を止めるかまたは抑制する低消費
   電力化回路を該論理回路と共に合成する高位合成方法。
4. 【請求項４】 前記部分回路が待機状態のときに、その
   部分回路へのクロックの供給を止めるかまたは抑制する
   低消費電力化処理を行う前記低消費電力化回路を合成す
   る請求項３記載の高位合成方法。
5. 【請求項５】 前記部分回路が待機状態のときに、その
   待機状態を示す信号を用いて該部分回路へのクロック供
   給を制御する前記低消費電力化回路を合成する請求項３
   または４記載の高位合成方法。
6. 【請求項６】 前記部分回路間のデータ転送において、
   データの送信側回路または受信側回路が待機状態のとき
   に、該部分回路の動作を止めるかまたは抑制する低消費
   電力化処理を行う前記低消費電力化回路を合成する請求
   項３〜５の何れかに記載の高位合成方法。
7. 【請求項７】 クロックによる同期通信の制御信号を用
   いて、前記部分回路が待機状態を表す信号を生成し、そ
   の信号を用いて生成したゲーティッドクロックで該部分
   回路を駆動する低消費電力化処理を行う前記低消費電力
   化回路を合成する請求項３〜６の何れかに記載の高位合
   成方法。
8. 【請求項８】 同期通信を含む動作記述情報から抽出さ
   れた同期処理情報に基づいて低消費電力化回路を生成す
   る処理を有し、該処理は、低消費電力化を実現するべ
   く、前記部分回路が待機状態のときに該部分回路へのク
   ロック供給を制御する前記低消費電力化回路を合成する
   請求項３〜７の何れかに記載の高位合成方法。
9. 【請求項９】 前記同期通信を含む動作記述情報から抽
   出された同期処理情報に基づいて前記部分回路毎に該部
   分回路が待機状態であることを示す信号を生成する処理
   と、その信号を用いた部分回路毎のゲーティッドクロッ
   クを生成する処理とを有し、生成された該ゲーティッド
   クロックで該部分回路を駆動することにより、該部分回
   路が待機状態のときに、該部分回路に供給されていた該
   ゲーティッドクロック出力を止める前記低消費電力化回
   路を生成する請求項８記載の高位合成方法。
10. 【請求項１０】 請求項３〜９の何れかに記載の高位合
    成方法を回路設計に用いた論理回路の製造方法。
11. 【請求項１１】 請求項３〜９の何れかに記載の高位合
    成方法を実行するための制御プログラムが記録されたコ
    ンピュータ読み取り可能な記録媒体。