DE60220471T2

DE60220471T2 - Einrichtung und Verfahren zum Entwurf von logischen Schaltungen mit reduziertem Leckstrom

Info

Publication number: DE60220471T2
Application number: DE60220471T
Authority: DE
Inventors: Kimiyoshi Minato-ku Usami; Naoyuki Minato-ku Kawabe; Takeshi Minato-ku Kitahara; Masahiro Minato-ku Kanazawa
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-04-02
Filing date: 2002-04-02
Publication date: 2008-02-07
Anticipated expiration: 2022-04-03
Also published as: DE60220471D1; EP1248370A1; JP2002299454A; US20020144223A1; EP1248370B1; US6813750B2

Description

HINTERGRUND DER ERFINDUNG
1. Gebiet der Erfindung
Die vorliegende Erfindung betrifft eine Logikschaltkreis-Entwicklungsausrüstung und ein Verfahren zum Entwerfen eines Logikschaltkreises. Die vorliegende Erfindung betrifft insbesondere eine Technologie zum Reduzieren von Leckstrom.
2. Beschreibung des Standes der Technik
Als die Spannung, die zum Antreiben von Großintegrationsschaltungen (LSI- bzw. Large Scale Integrated Circuits) verwendet wird, in den letzten Jahren reduziert worden ist, sind die Schwellwerte (Vth) von Transistoren herabgesetzt worden. Das Herabsetzen des Schwellwertes erhöht den Sub-Schwellwert-Leckstrom (nachstehend als ein Leckstrom bezeichnet). Dieser Leckstrom fließt während einer aktiven Periode, wenn die Schaltung betrieben wird, sowie während einer Bereitschaftsperiode, wenn der Schaltungsbetrieb gestoppt ist.
Als eine Technik zum Reduzieren solchen Leckstroms ist die Zweischwellwertspannungstechnologie bzw. Dual-Vth-Technologie bekannt gewesen. Die Dual-Vth-Technologie ist eine, bei der durch Nieder-Vth-Transistoren gebildete Nieder-Vth-Zellen sowie durch Hoch-Vth-Transistoren gebildete Hoch-Vth-Zellen in demselben Logikschaltkreis verwendet werden. Gemäß dieser Technologie wird der Leckstrom durch die Verwendung von Hoch-Vth-Zellen mit niedriger Betriebsgeschwindigkeit auf einer Strecke mit einem gewissen Spielraum in Bezug auf die Zeit reduziert. Andererseits kann durch die Verwendung einer Nieder-Vth-Zelle mit Hochgeschwindigkeitsbetrieb die Zeiteinschränkung einer Strecke mit enger Zeitabstimmung vollständig und leicht erfüllt werden, obwohl es eine Zunahme an Leckstrom verursacht.
In dem Dual-Vth-Technologie verwendenden Logikschaltkreis wird der gesamte Ursprungslogikschaltkreis beispielsweise erst durch Nieder-Vth-Zellen gebildet. Dann wird der Logikschaltkreis zum Reduzieren von Leckstrom gebildet durch Einsetzen von Hoch-Vth-Zellen für Nieder-Vth-Zellen auf einer Strecke mit einem Spielraum in Bezug auf die Zeit, solange die Zeitabstimmung dies zulässt. Hier gibt es einen großen Unterschied zwischen Leckströmen selbst innerhalb derselben Zelle abhängig von dem Eingangszustand der Zelle. Im Hinblick auf den Unterschied zwischen den Leckströmen ist in dem konventionellen Verfahren des Entwerfens des Logikschaltkreises das Zellenersetzen unabhängig von dem Eingangszustand der Zelle durchgeführt worden. Demgemäß ist es nicht immer möglich, eine Logikschaltung zu erzeugen, die einen minimalen Leckstrom anzeigt.
Die Zunahme des Leckstroms, die mit der Mikroherstellungsverarbeitung einhergegangen ist, ist in den jüngsten Jahren ein Problem gewesen. In solch einem Logikschaltkreis ist das Abbilden zum Integrieren einer Vielzahl von logischen Gattern in ein logisches Gatter vorgenommen worden, um den Bereich und die Verzögerungszeit zu minimieren, oder um den Leckstrom selbst zu reduzieren. Jedoch ist in einem solchen Fall die Möglichkeit, dass der Unterschied in den Leckströmen in den den Logikschaltkreis bildenden Zellen von dem Eingangszustand abhängen, nicht berücksichtigt worden. Demgemäß gibt es ein Problem, dass das Abbilden zum Bilden eines Logikschaltkreises, der einen minimalen Leckstrom zeigt, nicht immer durchgeführt wird.
Zudem würde es in neueren Geräten wie tragbaren Telefonen und tragbaren Endgeräten, wenn der Leckstrom während der Bereitschaftszeit reduziert würde, möglich sein, die Lebensdauer einer Batterie in hohem Umfang zu verlängern. Folglich gibt es einen Bedarf, einen Logikschaltkreis zu entwickeln, der einen minimal möglichen Leckstrom während der Bereitschaftszeit zeigt.
EP 1 058 386 versucht, eine integrierte Halbleiterschaltungsvorrichtung bereitzustellen, die aus MOSFETs aufgebaut ist, in der eine Harmonie zwischen der Zunahme im Energieverbrauch bedingt durch einen Leckstrom und der Betriebsgeschwindigkeit der MOSFETs in angemessener Weise erzielt wird. Gemäß dieser Offenbarung wird unter einer Vielzahl von Signalpfaden in der integrierten Halbleiterschaltungsvorrichtung ein Pfad, der einen Spielraum in der Verzögerung hat, mit MOSFETs aufgebaut, von denen jeder eine hohe Schwellwertspannung hat, während ein Pfad, der keinen Spielraum in der Verzögerung hat, mit MOSFETs aufgebaut wird, von denen jeder eine niedrige Schwellwertspannung hat, welcher einen großen Leckstrom hat, aber eine hohe Betriebsgeschwindigkeit, im Lichte einer Verzögerung, mit der ein Signal entlang eines Signalpfades übertragen wird.
RESÜMEE DER ERFINDUNG
Gemäß der vorliegenden Erfindung wird eine Logikschaltkreis-Entwicklungsausrüstung bereitgestellt, wie sie im beiliegenden Patentanspruch 1 definiert ist, und ein Verfahren zum Entwerfen eines Logikschaltkreises gemäß dem beiliegenden unabhängigen Patentanspruch 11. Bevorzugte Ausführungsformen sind in den abhängigen Ansprüchen definiert.
KURZBESCHREIBUNG DER ZEICHNUNGEN
Es zeigt:
1 ein Blockdiagramm eines Aufbaus einer Logikschaltkreis-Entwicklungsausrüstung gemäß einem ersten Beispiel;
2A ein Schaltungsdiagramm von Teilen eines Logikschaltkreises;
2B ein Schaltungsdiagramm des Aufbaus des Zwei-Eingangs-NAND- bzw. Zwei-Eingangs-NICHT-UND-Gatters 17, 18;
3 ein Ablaufdiagramm eines Betriebsablaufs einer Logikschaltkreis-Entwicklungsausrüstung gemäß dem ersten Beispiel;
4 eine Tabelle, die eine Größe eines Leckstroms in Übereinstimmung mit einem Einganszustand einer Zelle der Logikschaltkreis-Entwicklungsausrüstung aus dem ersten Beispiel darstellt;
5 ein Ablaufdiagramm eines Betriebsablaufs der Logikschaltkreis-Entwicklungsausrüstung gemäß dem ersten Beispiel;
6 ein Blockdiagramm eines Aufbaus einer Logikschaltkreis-Entwicklungsausrüstung gemäß einem zweiten Beispiel;
7 ein Ablaufdiagramm eines Betriebsablaufs der Logikschaltkreis-Entwicklungsausrüstung gemäß dem zweiten Beispiel;
8A ein Schaltungsdiagramm, das einen Teil eines Logikschaltkreises zeigt, der der Gegenstand einer Technologieabbildung der Logikschaltkreis-Entwicklungsausrüstung gemäß dem zweiten Beispiel ist;
8B ein Schaltungsdiagramm eines Beispiels eines neuen Logikschaltkreises, der erhalten wird durch Neuzusammenstellen des Logikschaltkreises in solcher Weise, dass die Vielzahl von in 8A gezeigten Logikgattern bei einem Logikgatter zusammengelegt werden;
8C ein Schaltungsdiagramm eines Beispiels eines neuen Logikschaltkreises, der erhalten wird durch Neuzusammenstellen des Logikschaltkreises in solcher Weise, dass eine Vielzahl von in 8 gezeigten Logikgattern bei einem Logikgatter zusammengelegt werden;
9 eine Tabelle zum Illustrieren eines Beispiels von durch Auflisten von Leckströmen abhängig von den Eingangszuständen von Zellen erhaltenen Leckstromdaten in Übereinstimmung mit dem zweiten Beispiel;
10A eine Tabelle zum Illustrieren von Leckstromdaten des in 8 gezeigten Logikschaltkreises;
10B eine Tabelle zum Illustrieren von Leckstromdaten des in 8B gezeigten Logikschaltkreises;
10B eine Tabelle zum Illustrieren von Leckstromdaten des in 8C gezeigten Logikschaltkreises;
11 ein Blockdiagramm eines Aufbaus einer Logikschaltkreis-Entwicklungsausrüstung gemäß einer Ausführungsform der vorliegenden Erfindung;
12 ein Ablaufdiagramm eines Betriebsablaufs der Logikschaltkreis-Entwicklungsausrüstung gemäß der Ausführungsform der vorliegenden Erfindung;
13 ein Ablaufdiagramm eines Betriebsablaufs der Logikschaltkreis-Entwicklungsausrüstung gemäß der Ausführungsform der vorliegenden Erfindung; und
14 ein Ablaufdiagramm eines Verfahrens der Logikschaltkreisentwicklung gemäß einem anderen Beispiel.
DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
Die vorliegende Erfindung wird unter Bezugnahme auf die beiliegenden Zeichnungen beschrieben.
Es ist zu bemerken, dass dieselben oder ähnliche Bezugszeichen für dieselben oder ähnlichen Teile und Element quer durch die Zeichnungen verwendet werden und die Beschreibung von denselben oder ähnlichen Teilen und Elementen weggelassen oder vereinfacht wird.
Allgemein, wie es bei der Darstellung von Halbleitervorrichtungen üblich ist, wird eingesehen werden, dass die verschiedenen Zeichnungen nicht maßgeblich von einer Figur zur anderen gezeichnet sind, noch innerhalb einer gegebenen Figur, und insbesondere, dass die Schichtdicken beliebig gezeichnet sind zum Erleichtern des Lesens der Zeichnungen.
In den folgenden Beschreibungen werden spezifische Details wie spezifische Signalwerte etc. dargelegt zum Vermitteln eines vollständigen Verständnisses der vorliegenden Erfindung. Jedoch wird für Fachleute offensichtlich sein, dass die vorliegende Erfindung ohne solche spezifischen Details in die Praxis umgesetzt werden kann. In anderen Beispielen sind wohlbekannte Schaltkreise in Blockdiagrammform gezeigt worden, um die vorliegende Erfindung nicht mit unnötigen Details zu überladen.
Gemäß einem ersten Aspekt hat eine Logikschaltkreis-Entwicklungsausrüstung einen Zustandsanalyseabschnitt, einen Leckstromanalyseabschnitt und einen Zellenersatzabschnitt. Der Zustandsanalyseabschnitt hat eine Funktion des Analysierens der jeweiligen Einganszustände aller ersten Zellen. Der Leckstromanalyseabschnitt hat eine Funktion des Analysierens der Leckströme jeweiliger der ersten Zellen, wobei jede erste Zelle eine Hoch-Vth-Zelle ist, die einen kleinen Leckstrom bei einer niedrigen Betriebsgeschwindigkeit zeigt, oder eine Nieder-Vth-Zelle, die einen großen Leckstrom bei einer hohen Betriebsgeschwindigkeit zeigt. Der Zellenersatzabschnitt hat eine Funktion des Einsetzens erster Zellen anstelle von zweiten Zellen innerhalb eines Bereichs, der eine Zeiteinschränkung erfüllt. Hier unterscheidet sich der Schwellwert zweiter Zellen von dem Schwellwert erster Zellen.
Gemäß einem zweiten Aspekt hat eine Logikschaltkreis-Entwicklungsausrüstung einen Abbildungsabschnitt, einen Zustandsanalyseabschnitt, einen Leckstromanalyseabschnitt und einen Abbildungsauswahlabschnitt. Der Technologieabbildungsabschnitt hat eine Funktion des Erzeugens neuer Logikschaltkreise, die gebildet werden durch Abbilden einer Vielzahl von Logikgattern, welche einen Logikschaltkreis bilden, zu einem Äquivalenzlogikgatter innerhalb eines Bereichs, der eine Zeiteinschränkung erfüllt. Der Zustandsanalyseabschnitt hat eine Funktion des jeweiligen Analysierens der Eingangszustände jeweiliger Logikschaltkreise. Der Leckstromanalyseabschnitt hat eine Funktion des jeweiligen Berechnens der Leckströme jeweiliger der neuen Logikschaltkreise. Der Abbildungsauswahlabschnitt hat eine Funktion des Vergleichens der Leckströme jedes der neuen Logikschaltkreise mit den anderen, um den neuen Logikschaltkreis auszuwählen, in dem der Leckstrom minimiert ist.
Gemäß einem dritten Aspekt schließt ein Verfahren zum Entwickeln eines Logikschaltkreises das jeweilige Analysieren aller Eingangszustände aller ersten Zellen ein, das jeweilige Analysieren der Leckströme aller ersten Zellen, wenn jede der ersten Zellen eine Hoch-Vth-Zelle ist, die einen Leckstrom bei Niedergeschwindigkeitsbetrieb zeigt, oder wenn alle ersten Zellen eine Nieder-Vth-Zelle sind, die einen großen Leckstrom bei Hochgeschwindigkeitsbetrieb zeigen, und jeweiliges Einsetzen zweiter Zellen für erste Zellen innerhalb eines Bereichs, der eine Zeiteinschränkung erfüllt. Hier unterscheidet sich der Schwellwert zweiter Zellen von dem Schwellwert erster Zellen.
Gemäß einem vierten Aspekt schließt ein Verfahren zum Abbilden eines Logikschaltkreises das Erzeugen aller neuen Logikschaltkreise ein, die durch Abbilden einer Vielzahl von Logikgattern, welche einen Logikschaltkreis bilden, zu einem äquivalenten Logikgatter innerhalb eines Bereichs gebildet werden, der eine Zeiteinschränkung erfüllt, das jeweilige Analysieren der Eingangszustände jeweiliger der neuen Logikschaltkreise, das jeweilige Berechnen der Leckströme jeweiliger der neuen Logikschaltkreise, das Vergleichen der Leckströme jedes der neuen Logikschaltkreise miteinander und das Auswählen des neuen Logikschaltkreises, in dem der Leckstrom minimiert ist.
Wie in 1 gezeigt, hat eine Logikschaltkreis-Entwicklungsausrüstung gemäß einem ersten Beispiel eine Verarbeitungssteuereinheit (CPU) 14, eine Temporärspeichereinheit (Hauptspeichereinheit) 13, eine Eingabeeinheit 11, eine Ausgabeeinheit 12, eine Netzlisten-Speichereinheit 15 und eine Zeiteinschränkungs-Speichereinheit 16.
Die CPU 14 steuert die gesamte Logikschaltkreis-Entwicklungsausrüstung gemäß dem ersten Beispiel. Die CPU 14 wird durch einen Zustandsanalyseabschnitt 14a gebildet, einen Leckstromanalyseabschnitt 14b und einen Zellenersatzabschnitt 14c. Eine "Zelle" bezeichnet eine Basiseinheit, die einen Logikschaltkreis bildet, wie zum Beispiel ein Logikgatter, ein Flip-Flop und Ähnliches, welche eine "Instanz" (beispielhafter Vertreter) genannt wird. Beispielsweise sind ein Zwei-Eingangs-NAND- bzw. Zwei-Eingangs-NICHT-UND-Gatter 17 und 18 und ein Zwei-Eingangs-OR- bzw. Zwei-Eingangs-ODER-Gatter 19, die logische Gatter sind, wie in 2 gezeigt, Zellen. Das Zwei-Eingangs-NAND-Gatter 17 und 18 wird jeweils von CMOS-Transistoren Q1 bis Q4 umfasst, wie in 2B gezeigt. In der Zelle gibt es im Hinblick auf einen Schwellwert Hoch-Vth-Zellen, die durch Hoch-Vth-Transistoren mit niedriger Betriebsgeschwindigkeit gebildet werden, welche einen kleinen Leckstrom zeigen, und Nieder-Vth-Zellen, die durch Nieder-Vth-Transistoren mit hoher Betriebsgeschwindigkeit gebildet werden, welche einen größeren Leckstrom zeigen als der der Hoch-Vth-Zelle. Beispielsweise sind alle CMOS-Transistoren Q1 bis Q4 des Zwei-Eingangs-NAND-Gatters 17, wie in 2B gezeigt, jeweils Hoch-Vth-Zellen, wenn das Zwei-Eingangs-NAND-Gatter 17 in 2A gezeigt wird.
Der in 1 gezeigte Zustandsanalyseabschnitt 14a hat eine Funktion des jeweiligen Analysierens der Eingangszustände aller ersten Zellen. In diesem Beispiel ist entweder die erste oder die zweite Zelle eine "Nieder-Vth-Zelle", die bei relativ hoher Geschwindigkeit arbeitet und einen großen Leckstrom zeigt, und die andere ist eine "Hoch-Vth-Zelle", die bei relativ niedriger Geschwindigkeit arbeitet und einen geringen Leckstrom zeigt. Speziell, wenn die erste Zelle eine Nieder-Vth-Zelle ist, ist die zweite Zelle eine Hoch-Vth-Zelle. Alternativ, wenn die erste Zelle eine Hoch-Vth-Zelle ist, ist die zweite Zelle eine Nieder-Vth-Zelle.
Der Leckstromanalyseabschnitt 14b hat eine Funktion des jeweiligen Analysierens des Leckstroms der ersten Zellen, wenn jeweilige der ersten Zellen Hoch-Vth-Zellen sind, oder wenn jeweilige der ersten Zellen Nieder-Vth-Zellen sind. Der Zellenersatzabschnitt 14c hat eine Funktion des Einsetzens von zweiten Zellen anstelle erster Zellen.
In dem Fall, in dem die ersten Zellen Nieder-Vth-Zellen sind, setzt der Zellenersatzabschnitt 14C vorzugsweise die zweiten Zellen (die Hoch-Vth-Zellen) anstelle von Zellen ein, die eine größere Leckstromreduzierung zeigen, durch Ersetzen von denen der Nieder-Vth-Zellen innerhalb eines Bereichs, der eine Zeiteinschränkung erfüllt. Und, in einem Fall, in dem die ersten Zellen Hoch-Vth-Zellen sind, setzt der Zellenersatzabschnitt 14c vorzugsweise die zweiten Zellen (die Nieder-Vth-Zellen) für Zellen ein, die geringere Leckstromerhöhung zeigen durch dieses Ersetzen von den Hoch-Vth-Zellen auf einer Strecke, die die Zeiteinschränkung verletzt hat, um die Zeiteinschränkung zu erfüllen.
Ein ROM, ein RAM und Ähnliches sind in der temporären Speichereinheit 13 enthalten. Das ROM funktioniert als ein Programmspeicher zum Speichern eines in der CPU 14 ausgeführten Programms. Das RAM funktioniert als ein Datenspeicher der Daten, die während des Ausführens des Programms in der CPU verwendet werden, speichert, und wird als ein Arbeitsbereich verwendet. Die Eingabeeinheit 11 wird aus einer Tastatur, einer Maus oder Ähnlichem gebildet. Der Benutzer spezifiziert Information über einen Zustand des Logikschaltkreises, dessen Leckstrom er zu reduzieren versucht, zu der CPU 14 über die Eingabeeinheit 11. Speziell analysiert der Zustandsanalyseabschnitt 14a den Eingans-Zustand jeder Zelle bei einem Zustand der spezifizierten Logikschaltung. Die Ausgabeeinheit 12 wird aus einer Flüssigkristallanzeige (LCD), einer Kathodenstrahlröhren-Anzeige bzw. CRT-Anzeige, einem Drucker oder Ähnlichem gebildet. Eine Netzlisteneinheit 15 speichert eine Netzliste mit Verbindungsbeschreibungsinformation von Logiken wie zum Beispiel Logiksimulationsergebnissen. Die Zeiteinschränkungs-Speichereinheit 16 speichert Zeiteinschränkungen wie zum Beispiel die maximale Verzögerungseinschränkung der Strecke in dem Logikschaltkreis.
Gemäß der Logikschaltkreis-Entwicklungsausrüstung des ersten Beispiels werden die ersten Zellen durch die zweiten Zellen unter Berücksichtigung der Zufuhrstände der Zellen ersetzt, wodurch die Leckströme der Logikschaltkreise einschließlich sowohl Hoch-Vth-Zellen als auch Nieder-Vth-Zellen (nachstehend als ein Dual-Vth-Logikschaltkreis bezeichnet) minimiert werden können.
Bezug nehmend auf 3 werden nachstehend in einem Fall, in dem die ersten Zellen Nieder-Vth-Zellen sind und die zweiten Zellen Hoch-Vth-Zellen sind, mit anderen Worten, einem Fall, in dem die Nieder-Vth-Zellen eines vollständig durch die Nieder-Vth-Zellen gebildeten Logikschaltkreises durch Hoch-Vth-Zellen ersetzt werden, Prozeduren eines Betriebsablaufs (Logikschaltkreisentwicklungsverfahren) der Logikschaltkreis-Entwicklungsausrüstung gemäß dem ersten Beispiel beschrieben.

(a) Im Schritt S101 gibt der Benutzer Information in die CPU 14 ein, spezieller, in den Zustandsanalyseabschnitt 14a. Die Information spezifiziert solche Punkte wie den Zustand der Logikschaltung, deren Leckstromreduzierung gewünscht ist. Im Hinblick auf den Zustand der Logikschaltung gibt es Zustände einschließlich beispielsweise "einen Bereitschaftszustand", "einen aktiven Zustand" und Ähnliches. Spezieller gibt es Zustände, die beispielsweise einschließen "gerade nachdem ein Asynchronrücksetzsignal (RST) 1 wird", "gerade nachdem ein Bestimmtmodulsignal (CE-Signal) 0 wird" und Ähnliches. Zudem ist auch ein Zustand bei einigen Zyklen nach dem Start des Betriebs akzeptierbar. Hier kann durch Spezifizieren von "Bereitschaftszustand" als dem Zustand des Logikschaltkreises, der Logikschaltkreis, in dem der Leckstrom im Bereitschaftszustand minimal ist, gebildet werden, und es ist möglich, die erweiterte Lebensdauer von beispielsweise einer Batterie eines tragbaren Telefons, eines tragbaren Endgerätes oder Ähnlichem zu erreichen. Danach gibt die Eingabeeinheit 11 die Zustandsdaten des spezifizierten Zustandes zu dem Zustandsanalyseabschnitt 14a aus.
(b) Als Nächstes liest in dem Schritt 102 der Zustandsanalyseabschnitt 14a Logiksimulationsergebnisse von der Netzlisten-Speichereinheit 15 aus. Zudem liest der Zustandsanalyseabschnitt 14a die Zustandsdaten von der Eingabeeinheit 11 aus. Dann analysiert der Zustandsanalyseabschnitt 14a jeweils die Eingangszustände aller ersten Zellen in dem Logikschaltkreis Bezug nehmend auf die Logiksimulationsergebnisse. Beispielsweise analysiert der Zustandsanalyseabschnitt 14a in einem über die Eingabeeinheit 11 spezifizierten gewissen Zustand der Logikschaltung die Eingangszustände Zwei-Eingangs-NAND-Gatter 17 und 18, die in 2A gezeigt sind, als "0,0" bzw. "1,1". Der Zustandsanalyseabschnitt 14a analysiert ebenfalls wie oben alle der den Logikschaltkreis bildenden Nieder-Vth-Zellen. Danach gibt der Zustandsanalyseabschnitt 14a die analysierten Eingangszustandsdaten in den Leckstromanalyseabschnitt 14b aus.
(c) Als Nächstes liest im Schritt 103 der Leckstromanalyseabschnitt 14b die Eingangszustandsdaten von dem Zustandsanalyseabschnitt 14a aus. Dann berechnet der Leckstromanalyseabschnitt 14b Ströme aller ersten Zellen, bei denen die erste Zelle eine Hoch-Vth-Zelle ist bzw. bei denen die erste Zelle eine Nieder-Vth-Zelle ist. Wenn beispielsweise die Leckströme der Zwei-Eingangs-NAND-Gatter 17 und 18, die in 2A gezeigt sind und jeweils die Eingangszustände von "0,0" bzw. "1,1" zeigen, analysiert werden, ist der Leckstrom, bei dem das den Eingangszustand von "0,0" zeigende Zwei-Eingangs-NAND-Gatter 17 eine Nieder-Vth-Zelle ist, als Ziffer 1 angenommen als ein Referenzwert, wie in 4 gezeigt. Ein Wert des Leckstroms relativ zu dem Referenzwert, wenn das Zwei-Eingangs-NAND-Gatter 17 Hoch-Vth-Zelle ist, ist 0,1. Darüber hinaus ist der relative Wert des Leckstroms des Zwei-Eingangs-NAND-Gatters 18, das den Eingangszustand von "1,1" zeigt, 10, wenn das Zwei-Eingangs-NAND-Gatter 18 eine Nieder-Vth-Zelle ist, und 1, wenn das Zwei-Eingangs-NAND-Gatter 18 eine Hoch-Vth-Zelle ist. Demgemäss wird ein Reduzierungsumfang des Leckstroms dieses Zwei-Eingangs-NAND-Gatters 17 als 1 – 0,1 = 0,9 berechnet, wenn eine Nieder-Vth-Zelle als Ersatz für eine Hoch-Vth-Zelle verwendet wird. Für das Zwei-Eingangs-NAND-Gatter 18, das die Eingangszustände von "1,1" zeigt, wird deren Beziehungsumfang davon berechnet als 10 – 1 = 9. Der Leckstromanalyseabschnitt 14b analysiert alle Nieder-Vth-Zellen, die die Logikschaltung bildet, wie oben. Daraufhin gibt der Leckstromanalyseabschnitt 14b die berechneten Leckstromdaten zu dem Zellenersatzabschnitt 14c. Obwohl ein Fall, in dem der Leckstromanalyseabschnitt 14b den relativen Wert des Leckstroms berechnet, oben beschrieben worden ist, kann der Leckstromanalyseabschnitt 14b auch einen konkreten Leckstromwert berechnen.
(d) Als Nächstes liest im Schritt S104 der Zellenersatzabschnitt 14c die Leckstromdaten von dem Leckstromanalyseabschnitt 14b aus. Darüber hinaus liest der Zellenersatzabschnitt 14c eine Zeiteinschränkung von der Zeiteinschränkungs-Speichereinheit 16 aus. Dann setzt der Zellenersatzabschnitt 14c unter Bezugnahme auf die Logiksimulationsergebnisse der Netzlisten-Speichereinheit 15 Hoch-Vth-Zellen für Nieder-Vth-Zellen innerhalb eines Bereichs ein, der die Zeiteinschränkung erfüllt. Zu dieser Zeit wählt der Zellenersatzabschnitt 14c die zu ersetzenden Zellen unter Berücksichtigung der Tatsache aus, dass der Leckstrom, der den Logikschaltkreis bildenden Zellen signifikant von dem Eingangszustand abhängt. Speziell gibt es einen Fall, in dem der Leckstrom einer Zelle sich abhängig von dem Eingangszustand im Hinblick auf dieselbe Zelle ändert. Demgemäss vergleicht der Zellenersatzabschnitt 14c den Reduzierungsumfang der Leckströme, wenn Nieder-Vth-Zellen jeweiliger Zellen durch Hoch-Vth-Zellen ersetzt werden in dem Eingangszustand des spezifizierten Logikschaltkreises. Dann wird die Nieder-Vth-Zelle, die den größten Leckstrom zeigt, ausgewählt und dann wird sie durch die Hoch-Vth-Zelle ersetzt. Beispielsweise, wie in 4 gezeigt, ist der Reduzierungsumfang des Leckstroms in dem Zwei-Eingangs-NAND-Gatter 18, das den Eingangszustand von "1,1", wie in 2A gezeigt, zeigt, größer als der des Zwei-Eingangs-NAND-Gatter 17, das den Eingangszustand von "0,0", wie in 2A gezeigt, zeigt. Demgemäss wird vorzugsweise das Zwei-Eingangs-NAND-Gatter 18 (die Nieder-Vth-Zelle) durch Hoch-Vth-Zellen für das Zwei-Eingangs-NAND-Gatter 18 ersetzt, statt dem Zwei-Eingangs-NAND-Gatter 17 innerhalb des die Zeiteinschränkung erfüllenden Bereichs. Die Auswahl und das Ersetzen der Zelle werden einer Iteration unterzogen bis unmittelbar bevor eine Zeiteinschränkungsverletzung verursacht würde. Daraufhin gibt der Zellenersatzabschnitt 14c an die Ausgabeeinheit 12 die Schaltungsdaten der Logikschaltung aus, nachdem sie dem Ersetzungsvorgang unterzogen worden sind. Beachte, dass im Schritt S104 der Zellenersatzabschnitt 14c eine statische Zeitanalyse für das Logiksimulationsergebnis der Netzlisten-Speichereinheit 15 ausgeben kann und einen Pfad mit Spielraum in Bezug auf die Zeitabstimmung finden kann. Alternativ ist es auch möglich, das Ergebnis einer statischen Zeitabstimmungsanalyse unter Verwendung einer externen Einheit über den Zustandsanalyseabschnitt 14a auszulesen.
(e) Als Nächstes gibt im Schritt 105 die Ausgabeeinheit 12 die Schaltkreisdaten, die durch den Zellenersatzabschnitt 14c erzeugt worden sind, als die Netzliste des Dual-Vth-Logikschaltkreises aus, der sowohl Nieder-Vth-Zellen als auch Hoch-Vth-Zellen einschließt.

In Übereinstimmung mit dem Logikschaltkreisentwicklungsverfahren des ersten Beispiels werden die Nieder-Vth-Zellen des Logikschaltkreises, in dem alle Zellen durch Nieder-Vth-Zellen gebildet werden, In Übereinstimmung mit dem Eingangszustand der Zellen durch Hoch-Vth-Zellen ersetzt, wodurch ein Dual-Vth-Logikschaltkreis zum Reduzieren von Leckstrom auf ein Minimum leicht entworfen werden kann.
Als Nächstes wird unter Bezugnahme auf 5 die Prozedur einer Operation des Logikschaltkreis-Entwicklungsverfahrens gemäß dem ersten Beispiel nachstehend beschrieben für einen Fall, in dem die ersten Zellen alle Hoch-Vth-Zellen sind und die zweiten Zellen alle Nieder-Vth-Zellen sind, mit anderen Worten, ein Fall, in dem die Hoch-Vth-Zellen des Logikschaltkreises, in welchem alle Zellen durch Hoch-Vth-Zellen gebildet werden, durch Nieder-Vth-Zellen ersetzt werden.

(a) Im Schritt S110 kann, wenn die Netzliste der Netzlisten-Speichereinheit 15 durch sowohl Nieder-Vth-Zellen als auch Hoch-Vth-Zellen entworfen worden ist, der Zellenersatzabschnitt 14c Hoch-Vth-Zellen durch Nieder-Vth-Zellen ersetzen, die den Logikschaltkreis bilden, zum Erzeugen eines Logikschaltkreises, der vollständig durch diese Hoch-Vth-Zellen gebildet wird und in dem Schritt S100 zu analysieren und zu verarbeiten ist. Durch das Ersetzen der Zellen ist es möglich, unmittelbar den Pfad zu finden, der die Zeiteinschränkungsverletzung verursacht. Demgemäß kann die Verarbeitungszeit weiter abgekürzt werden als in dem Fall des Ersetzens der Zellen für den Logikschaltkreis, in dem Nieder-Vth-Zellen und Hoch-Vth-Zellen nebeneinander vorliegen. Das Ersetzen der Zellen ist speziell wirksam, wenn die Anzahl der die Zeiteinschränkungsverletzung verursachenden Pfade gering ist. Im Schritt S110 geht die Prozedur, wenn alle ersten Zellen Hoch-Vth-Zellen sind, weiter zu Schritt S101.
(b) Da die Prozeduren der Schritte S101 bis S103 und des Schrittes S105 im Wesentlichen dieselben sind wie jene in einem Fall, in dem die Nieder-Vth-Zellen des vollständig durch Nieder-Vth-Zellen gebildeten Logikschaltkreises wie oben beschrieben, durch Hoch-Vth-Zellen ersetzt werden, wird die doppelte Beschreibung weggelassen.
(c) Im Schritt S104 liest der Zellenersatzabschnitt 14c Leckstromdaten aus dem Leckstromanalyseabschnitt 14b aus. Darüber hinaus liest der Zellenersatzabschnitt 14c die Zeiteinschränkung aus der Zeiteinschränkungs-Speichereinheit 16 aus. Dann findet der Zellenersatzabschnitt 14c den die Zeiteinschränkungsverletzung verursachenden Pfad in der vollständig durch Hoch-Vth-Zellen gebildeten Logikschaltung unter Verwendung einer statischen Zeitabstimmungsanalyse und Ähnlichem. Darauf folgend ersetzt der Zellenersatzabschnitt 14c Hoch-Vth-Zellen durch Nieder-Vth-Zellen, um die Zeiteinschränkung zu erfüllen. Diese Hoch-Vth-Zellen sind auf einem Pfad, der die Zeiteinschränkungsverletzung verursacht, und eine Zunahme des Leckstroms der Logikschaltung wird minimiert, wenn Hoch-Vth-Zellen durch Nieder-Vth-Zellen ersetzt werden. Speziell vergleicht der Zellenersatzabschnitt 14c die Zunahme des Leckstroms jeder Zelle, um die Zeit des Ersetzens mit der der anderen. Darüber hinaus ersetzt der Zellenersatzabschnitt 14c die Hoch-Vth-Zelle, in der die Zunahme an Leckstrom minimiert wird, wenn Einsetzen der Nieder-Vth-Zelle für die Hoch-Vth-Zelle vorgenommen wird. Zu diesem Zeitpunkt wird das Einsetzen der Nieder-Vth-Zellen für die Hoch-Vth-Zellen vorzugsweise zu anderen Hoch-Vth-Zellen durchgeführt. Demnach wird die Zeiteinschränkung erfüllt. Der Zellenersatzabschnitt iteriert das Vergleichen und das Ersetzen, bis die Zeiteinschränkung erfüllt wird.

Gemäß dem Logikschaltkreisentwicklungsverfahrens des ersten Beispiels ist es möglich, leicht einen Dual-Vth-Logikschaltkreis zu entwickeln mit einer Logikschaltung, in der alle Zellen durch Hoch-Vth-Zellen gebildet werden, um den Leckstrom in dem Logikschaltkreis zu minimieren.
Die Logikschaltkreis-Entwicklungsausrüstung gemäß dem zweiten Beispiel hat eine Verarbeitungssteuereinheit (CPU) 24, eine Eingabeeinheit 21, eine Ausgabeeinheit 22, eine Temporärspeichereinheit 23, eine RTL- bzw. Widerstandsübertragungspegel-Speichereinheit 25, eine Netzlistenspeichereinheit 26, eine Bibliotheksspeichereinheit 27, eine Zustandsdaten-Speichereinheit 28 und eine Zeiteinschränkungs-Speichereinheit 29, die mit der CPU 24, wie in 6 gezeigt, verbunden sind.
Die CPU 24 steuert die gesamte Logikschaltkreis-Entwicklungsausrüstung gemäß der zweiten Ausführungsform und wird durch einen Logikerzeugungsabschnitt 24a, einen Technologieabbildungsabschnitt 24b, einen Zustandsanalyseabschnitt 24c, einen Leckstromanalyseabschnitt 24b und einen Abbildungsauswahlabschnitt 24e gebildet.
Der Logikerzeugungsabschnitt 24a hat eine Funktion zum Analysieren von Wörtern und Syntax zum Erzeugen von Syntaxdaten. Darüber hinaus hat der Logikerzeugungsabschnitt 24a eine Schrumpffunktion des Analysierens von Syntaxdaten und des Analysierens von Logikdaten.
Der Technologieabbildungsabschnitt 24b hat eine Funktion des Erzeugens neuer Logikschaltkreise durch Abbilden einer Vielzahl von den Logikschaltkreis bildenden bestimmten Logikgattern zu einem äquivalenten Logikgatter innerhalb eines Bereichs, der eine Zeiteinschränkung erfüllt. Wenn es eine Vielzahl möglicher Arten des Abbildens gibt, erzeugt der Logikerzeugungsabschnitt 24a alle möglichen neuen Logikschaltkreise unter Verwendung der jeweiligen Abbildungsverfahren.
Der Zustandsanalyseabschnitt 24c hat eine Funktion des Analysierens der Eingangszustände von jeweiligen neuen Logikschaltkreisen, insbesondere, des Eingangszustands der Logikgatter, die die Logikschaltungen bilden. Die Eingangszustände hängen von den Zuständen der Logikschaltkreise ab. Die Zustände der Logikschaltkreise können über die Eingabeeinheit 21 durch den Benutzer in ähnlicher Weise wie bei dem ersten Beispiel spezifiziert werden. Alternativ können die Zustände der Logikschaltkreise in der Zustandsdaten-Speichereinheit 28 gespeichert sein.
Der Leckstromanalyseabschnitt 24d hat eine Funktion des jeweiligen Berechnens des Leckstroms für jeden der durch jeweilige der Abbildungsverfahren erzeugten neuen Logikschaltkreise in Bezug auf die Eingangszustandsdaten unter Verwendung der Analyse des Zustandsanalyseabschnittes 24c.
Der Abbildungsauswahlabschnitt 24e hat eine Funktion des Auswählens eines neuen Logikschaltkreises mit einem minimalen Leckstrom von allen neuen Logikschaltkreisen.
Die RTL-Speichereinheit 25 speichert "RTL", das heißt, eine Information, die ausgedrückt wird durch eine Sprache, die Logikzusammenhänge anhand von Funktionen ausdrückt. Die Bibliotheks-Speichereinheit 27 hat eine Bibliothek, die Information einschließt in Bezug auf den Bereich jeder Zelle, die Verzögerungszeit und den Leckstrom. Die Zustandsdaten-Speichereinheit 28 hat interne Zustandsdaten, die den internen Zustand angeben wie die Eingangszustände der den Logikschaltkreis bildenden Zellen, welche als Einschränkungen gegeben sind. Da die Strukturen der Eingabeeinheit 21, der Temporär-Speichereinheit (Hauptspeichereinheit) 23, der Ausgabeeinheit 23, der Netzlisten-Speichereinheit 26 und der Zeiteinschränkungs-Speichereinheit 29 im Wesentlichen identisch sind mit jenen der Eingabeeinheit 11, der Temporärspeichereinheit (Hauptspeichereinheit) 13, der Ausgabeeinheit 13, der Netzlisten-Speichereinheit 15 und der Zeiteinschränkungs-Einheit 16, die in dem ersten Beispiel beschrieben worden sind, wird die doppelte Beschreibung weggelassen.
Gemäss der Logikschaltkreis-Entwicklungsausrüstung des zweiten Beispiels wird ein Abbilden, das den Leckstrom des Logikschaltkreises minimiert, möglich gemacht. Demgemäss kann die Zunahme des Leckstroms, die mit der Mikrofabrikations-Verarbeitung einhergegangen ist, unterdrückt werden, und demnach kann der Logikschaltkreis, der imstande ist, Energie zu sparen, synthetisiert werden.
Es wird Bezug genommen auf 7, Prozeduren eines Betriebsablaufs der Logikschaltkreis-Entwicklungsausrüstung (Logikschaltkreisentwicklungsverfahren) gemäß dem zweiten Beispiel wird nachstehend beschrieben.

(a) Zuerst gibt im Schritt S201 der Benutzer Information von Daten, die den Zustand der Logikschaltung spezifizieren, in den Logikerzeugungsabschnitt 24a über die Eingabeeinheit 21 ein, wenn er nach dem Leckstrom in dem Logikschaltkreis sucht.
(b) Als Nächstes liest im Schritt 202 der Logikerzeugungsabschnitt 24a Information über die Logik und die Zelle aus der RTL-Speichereinheit 25 oder aus der Netzlisten-Speichereinheit 26 aus. Zu diesem Zeitpunkt liest der Logikerzeugungsabschnitt 24a, sobald der Bereich der Zelle, die Verzögerungszeit und der Leckstrom in der Stufe, in der die Logiksynthese vorgenommen wird, optimiert sind, das RTL von der RTL-Speichereinheit 25 aus. Alternativ, wenn der Bereich der Zelle und die Verzögerungszeit zuvor optimiert worden sind und der Leckstrom erneut minimiert wird, liest der Logikerzeugungsabschnitt 24a die Netzliste von der Netzlisten-Speichereinheit 26 aus. Darüber hinaus liest der Logikerzeugungsabschnitt 24a die Bibliothek aus der Bibliotheksspeichereinheit 27 aus. Dann analysiert der Logikerzeugungsabschnitt 24a Wörter und Syntaxen basierend auf der diese Logikanordnungen und Zellen betreffenden Informationen und erzeugt Syntaxdaten. Zudem analysiert der Logikerzeugungsabschnitt 24a Syntaxdaten und erzeugt Logikdaten wie BDD (Binärentscheidungsdiagramm bzw. Binary Decision Diagram). Daraufhin gibt der Logikerzeugungsabschnitt 24a die erzeugten Logikdaten zu dem Technologieabbildungsabschnitt 24b aus.
(c) Als Nächstes liest im Schritt S204 der Technologieabbildungsabschnitt 24b die Logikdaten von dem Logikerzeugungsabschnitt 24a aus. Zudem liest der Technologieabbildungsabschnitt 24b die Zeiteinschränkung der Zeiteinschränkungsspeicher 29 aus. Der Technologieabbildungsabschnitt 24b liest die Bibliothek aus der Bibliotheksspeichereinheit 27 aus. Dann bildet der Technologieabbildungsabschnitt 24b eine Vielzahl von Logikgattern, die den Logikschaltkreis bilden, zu einem äquivalenten Logikgatter innerhalb eines die Zeiteinschränkung erfüllenden Bereichs ab. Folglich erzeugt der Technologieabbildungsabschnitt 24b einen neuen Logikschaltkreis (nachstehend als neuer Logikschaltkreis bezeichnet). Wenn es eine Vielzahl von möglichen Abbildungsarten gibt, erzeugt der Technologieabbildungsabschnitt 24b alle der neuen Logikschaltkreise durch jeweiliges Abbilden. Wenn beispielsweise der in 8A gezeigte dreistufige Logikschaltkreis abgebildet wird, bildet der Technologieabbildungsabschnitt 24b die Logikgattergruppe 41 in dem in 8A gezeigten Logikschaltkreis auf das Drei-Eingangs-ODER- bzw. Drei-Eingangs-OR-Gate (OR3) 42 ab und kann einen neuen in 8B gezeigten Logikschaltkreis erzeugen. Alternativ bildet der Technologie-Abbildungsabschnitt 24b die Logikgattergruppe 43 auf das Drei-Eingangs-UND- bzw. Drei-Eingangs-AND-Gatter (AND3) 44 ab und kann den in 8C gezeigten neuen Logikschaltkreis erzeugen. Speziell ist es möglich, die beiden Arten des Abbildens anzuwenden. Da der Technologieabbildungsabschnitt 24b alle neuen Logikschaltkreise erzeugt, die durch das Abbilden erzeugt werden können, erzeugt der Technologieabbildungsabschnitt 24b die Schaltungsdaten der zwei Arten, die in 8B und 8C gezeigten neuen Logikschaltkreise vergleichen. Beachte, dass alle Pfade in den in 8B bis 8C gezeigten Logikschaltkreisen die Zeiteinschränkung erfüllen. Daraufhin gibt der Technologieabbildungsabschnitt 24b die Schaltkreisdaten aller neuen Logikschaltkreise, die in dem Zustandsanalyseabschnitt 24c erzeugt worden sind, aus.
(d) Als Nächstes liest im Schritt S205 der Zustandsanalyseabschnitt 24c die Schaltkreisdaten von dem Technologieabbildungsabschnitt 24b aus. Zudem liest der Zustandsanalyseabschnitt 24c das Logiksimulationsergebnis von entweder der RTL-Speichereinheit 25 oder der Netzlisten-Speichereinheit 26 aus. Zudem liest der Zustandsanalyseabschnitt 24c die internen Zustandsdaten von der Internzustandsdaten-Speichereinheit 28 aus. Dann analysiert der Zustandsanalyseabschnitt 24c die Eingangszustände aller neuen Logikschaltkreise jeweils. Beispielsweise werden die Eingangszustände der in 8A bis 8C gezeigten Logikschaltkreise analysiert als (A, B, C, D) = (1, 0, 0, 0). Daraufhin gibt der Zustandsanalyseabschnitt 24c die analysierten Zustandsdaten zu dem Leckstromanalyseabschnitt 24d aus.
(e) Als Nächstes liest in dem Schritt S206 der Leckstromanalyseabschnitt 24d die Zustandsdaten von dem Zustandsanalyseabschnitt 24c aus. Zudem liest der Leckstromanalyseabschnitt 24d die Bibliothek aus dem Bibliotheksspeichereinheit 27 aus. Dann berechnet der Leckstromanalyseabschnitt 24d jeweils die Leckströme aller neuen Logikschaltkreise. Beispielsweise analysiert der Leckstromanalyseabschnitt 24d die Leckströme der jeweiligen Logikschaltkreise in Bezug auf die in 8A bis 8C gezeigten Logikschaltkreise. Zu diesem Zeitpunkt ist der Wert des Leckstroms in Entsprechung zu jedem der Eingangszustände der Logikschaltung wie in 9 gezeigt, gegeben. In 9 wird der Eingangszustand jeder Logikschaltung dargestellt durch "a", "b" und "c". In dem Fall eines Ein-Eingangs-Logikgatters stellt "a" den Eingangszustand entsprechend dar. Zudem stellt in dem Fall eines Zwei-Eingangs-Logikschaltkreises "a" und "b" den Eingangszustand entsprechend dar. Darüber hinaus stellen in dem Fall eines Drei-Eingangslogikgatter jeder von "a", "b" und "c" den Eingangszustand entsprechend dar. In Bezug auf den Wert des Leckstroms jedes der Gatter des in 8A gezeigten Logikschaltkreises zeigt das Zwei-Eingangs-NOR-Gatter (NOR2) 45 einen Wert von 142 pA; der Invertierer (INV) 46 zeigt 46 pA, das Zwei-Eingangs-NAND-Gatter (NAND2) 47 zeigt 42 pA; der Invertierer (INV) 48 zeigt 46 pA; und das Zwei-Eingangs-NOR-Gatter (NOR2) 49 zeigt 46 pA, wie in 10A gezeigt. Demgemäss ist der in 8 gezeigte Logikschaltkreis gleich der Summe (Gesamtsumme) des Leckstroms jedes Logikgatters und wird analysiert als 142 + 46 + 41 + 46 + 46 = 231 [pA]. In Bezug auf den Wert des Leckstroms jedes Gatters in dem in 8B gezeigten Logikschaltkreises zeigt das Drei-Eingangs-OR-Gatter (OR3) 42 einen Wert von 171 pA, der Invertierer (INV) 48 zeigt 46 pA; und das Zwei-Eingangs-NOR-Gatter (NOR2) 29 zeigt 46 pA, wie in 10B gezeigt. Demgemäss wird der Leckstrom (Gesamtsumme) des in 8B gezeigten Logikschaltkreises analysiert als 171 + 46 + 46 = 263 [pA]. Darüber hinaus zeigt in Bezug auf den Wert des Leckstroms jedes Gatters des in 8C gezeigten Logikschaltkreises das Zwei-Eingangs-NOR-Gatter (NOR2) 45 einen Wert von 142 pA; der Invertierer (INV) 46 zeigt 46 pA; das Drei-Eingangs-AND-Gatter (AND3) 44 zeigt 152 pA, wie in 10C gezeigt. Demgemäss wird der Leckstrom (Gesamtsumme) des in 8C gezeigten Logikschaltkreises analysiert als 142 + 46 + 152 = 340 [Pa]. Daraufhin gibt der Leckstromanalyseabschnitt 24d die analysierten Leckstromdaten zu dem Abbildungsauswahlabschnitt 24c aus.
(f) Als Nächstes liest in Schritt S207 der Abbildungsauswahlabschnitt 24e die Leckstromdaten aus dem Leckstromanalyseabschnitt 24d aus. Dann vergleicht der Abbildungsauswahlabschnitt 24e jeden der neuen Logikschaltkreise miteinander. Zudem wählt der Abbildungsauswahlabschnitt 24e einen neuen Logikschaltkreis aus, in dem der Leckstrom minimiert ist. Beispielsweise vergleicht der Abbildungsauswahlabschnitt 24e jeden der Leckströme der in 8A bis 8C gezeigten äquivalenten Logikschaltkreise miteinander. In diesem Fall, da der in 8C gezeigte Logikschaltkreis den minimalen Leckstrom zeigt, wählt der Abbildungsauswahlabschnitt 24e den in 8C gezeigten neuen Logikschaltkreis aus. Daraufhin gibt der Abbildungsauswahlabschnitt 24e die Schaltkreisdaten des ausgewählten neuen Logikschaltkreises zu der Ausgabeeinheit 22 aus.
(g) Als Nächstes gibt im Schritt S208 die Ausgabeeinheit die durch den Abbildungsauswahlabschnitt 24e ausgewählten Schaltkreisdaten als Netzliste des Logikschaltkreises aus.

Gemäß dem Logikschaltkreisentwicklungsverfahren des zweiten Beispiels kann durch Berücksichtigen des Eingangszustands der Zelle ein Abbilden zum Minimieren des Leckstroms des Logikschaltkreises vorgenommen werden.
In dem Logikschaltkreisentwicklungsverfahren gemäß dem zweiten Beispiel ist, obwohl das Abbilden, bei dem der Eingangszustand festgelegt ist auf einen Zustand {(A, B, C, D) = (1, 0, 0, 0)}, als ein Beispiel angegeben wird, ein Fall, bei dem der Eingangszustand mehrere Zustände annimmt, zulässig. Wo der Eingangszustand eine Vielzahl von Zuständen annimmt, kann ein Logikschaltkreis, in dem der Leckstrom minimiert wird, erhalten werden durch Auswählen der Schaltkreiszusammensetzung mit statistischer Wahrscheinlichkeit reduzierten Leckstroms.
Zudem wird ein Logikschaltkreis (wie der in 8A gezeigte Logikschaltkreis), der noch nicht einer Abbildung unterzogen worden ist, behandelt wie der durch den Leckstromanalyseabschnitt 24d im Schritt S206 zu analysierende Gegenstand und wird ferner behandelt als der Gegenstand, der im Schritt S207 durch den Abbildungsauswahlabschnitt 24e auszuwählen ist. Da jedoch der durch Abbilden erzeugte neue Logikschaltkreis einen in großem Umfang reduzierten Leckstrom hat, ist es möglich, nur den neuen Teil von Logikschaltkreisen, wie die in 8B, 8C gezeigten Schaltkreise als der zu analysierende und auszuwählende Gegenstand zu behandeln.
Die Logikschaltkreis-Entwicklungsausrüstung gemäß einer Ausführungsform der vorliegenden Erfindung hat eine Verarbeitungssteuereinheit (CPU) 34, eine Eingabeeinheit 31, eine Ausgabeeinheit 32, eine Temporärspeichereinheit (Hauptspeichereinheit) 33, eine RTL-Speichereinheit 35, eine Netzlisten-Speichereinheit 36, eine Bibliotheksspeichereinheit 37, eine Zustandsdaten-Speichereinheit 38 und eine Zeiteinschränkungs-Speichereinheit 39 mit der CPU 34 verbunden, wie in 11 gezeigt.
Die CPU 34 hat einen Logikerzeugungsabschnitt 34a, einen Technologieabbildungsabschnitt 34b, einen Zustandsanalyseabschnitt 34c, einen Leckstromanalyseabschnitt 34d, einen Abbildungsauswahlabschnitt 34e und einen Zellenersatzabschnitt 34f.
Da die Strukturen des Zustandsanalyseabschnitts 34c und des Leckstromanalyseabschnitts 34d im Wesentlichen dieselben sind wie jene des Zustandsanalyseabschnitts 24c und des Leckstromanalyseabschnitts 24d, die in dem zweiten Beispiel gezeigt worden sind, wird eine doppelte Beschreibung von ihnen weggelassen. Obwohl die Struktur des Technologieabbildungsabschnitts 34b im Wesentlichen dieselbe ist wie die des Technologieabbildungsabschnitts 24b, der im zweiten Beispiel gezeigt worden ist, unterscheidet sich der Technologieabbildungsabschnitt 34b dieser Ausführungsform von dem Technologieabbildungsabschnitt 24b des zweiten Beispiels dahingehend, dass der Technologieabbildungsabschnitt 34b dieser Ausführungsform ein Abbilden von der Bibliothek der Bibliotheksspeichereinheit 37 unter Verwendung der ersten Zelle vornimmt und neue Logikschaltkreise erzeugt, die vollständig durch die erste Zelle gebildet werden. Darüber hinaus ist der Abbildungsauswahlabschnitt 34e im Wesentlichen derselbe wie der in dem zweiten Beispiel gezeigte Abbildungsauswahlabschnitt 24e. Jedoch unterscheidet sich der Abbildungsauswahlabschnitt 34e dieser Ausführungsform von dem Abbildungsauswahlabschnitt 24e des zweiten Beispiels dahingehend, dass der Abbildungsauswahlabschnitt 34e Schaltkreisdaten eines neuen Logikschaltkreises ausgewählt zu dem Zellenersatz 34f ausgibt. Darüber hinaus ist die Struktur des Zellenersatzabschnittes 34f im Wesentlichen dieselbe wie die des Zellenersatzabschnittes 14e, der in dem ersten Beispiel gezeigt worden ist. Jedoch unterscheidet sich der Zellenersatzabschnitt 34f dieser Ausführungsform von dem Zellenersatzabschnitt 14e des ersten Beispiels dahingehend, dass der Zellenersatzabschnitt 34f die zweite Zelle anstelle der ersten Zelle einsetzt unter Verwendung von Schaltkreisdaten von Abbildungsauswahlabschnitt 34e.
Die Strukturen der Temporärspeichereinheit (Hauptspeichereinheit) 33, der Eingabeeinheit 33, der Ausgabeeinheit 33, der RTL-Speichereinheit 35, der Netzlisten-Speichereinheit 36, der Bibliotheksspeichereinheit 37, der Zustandsdaten-Speichereinheit 35 und der Zeiteinschränkungs-Speichereinheit 39 sind im Wesentlichen dieselben wie jene der Temporärspeichereinheit (Hauptspeichereinheit) 23, der Eingabeeinheit 21, der Ausgabeeinheit 22, der RTL-Speichereinheit 25, der Netzlisten-Speichereinheit 26, der Bibliotheksspeichereinheit 27, der Zustandsdaten-Speichereinheit 28 und der Zeiteinschränkungs-Speichereinheit 39, die in dem zweiten Beispiel gezeigt sind. Daher wird ihre doppelte Beschreibung weggelassen.
Die Logikschaltkreis-Entwicklungsausrüstung gemäß der Ausführungsform der vorliegenden Erfindung hat eine Funktion des Einsetzens der zweiten Zelle und eine Funktion des Durchführens der in dem zweiten Beispiel gezeigten Abbildung für die in dem ersten Beispiel gezeigte erste Zelle.
Gemäß der Logikschaltkreis-Entwicklungsausrüstung der Ausführungsform der vorliegenden Erfindung kann der Leckstrom eines Dual-Vth-Logikschaltkreises minimiert werden durch Durchführen der Analyse und des Prozesses unter Berücksichtigung des Eingangszustandes der Zelle, und Abbilden, was den Leckstrom minimiert, kann durchgeführt werden. Demgemäss kann eine Zunahme des Leckstroms, der mit der Mikrofabrikation der Verarbeitung einhergeht, unterdrückt werden und ein energiesparender Dual-Vth-Logikschaltkreis kann erstellt werden.
Als Nächstes werden Bezug genommen auf 12 in einem Fall, in dem die Nieder-Vth-Zellen eines vollständig durch Nieder-Vth-Zellen gebildeten Logikschaltkreises durch Hoch-Vth-Zellen ersetzt werden, Betriebsablaufprozeduren (Logikschaltungsentwicklungsverfahren) der Logikschaltkreis- Entwicklungsausrüstung gemäß der Ausführungsform der vorliegenden Erfindung nachstehend beschrieben.

(a) Da die Prozeduren der Schritte S301 bis S303 im Wesentlichen dieselben sind wie jene der Schritte S201 bis S203, die in dem zweiten Beispiel gezeigt worden sind, wird die doppelte Beschreibung weggelassen.
(b) Im Schritt S304 erzeugt der Technologieabbildungsabschnitt 34b einen neuen Logikschaltkreis durch Vornehmen des Abbildens einer Vielzahl von Logikgattern, die den Logikschaltkreis bilden, zu einem äquivalenten Logikgatter für den Logikschaltkreis unter Verwendung der Nieder-Vth-Zellen in der Bibliothek der Bibliotheksspeichereinheit 37 innerhalb eines Bereichs, der eine Zeiteinschränkung erfüllt. Wenn es eine Vielzahl möglicher Arten des Abbildens gibt, erzeugt der Technologieabbildungsabschnitt 34b alle möglichen neuen Logikschaltkreise, die durch das Durchführen jeweiliger der Abbildungsarten gebildet werden.
(c) Die Prozeduren der Schritte S305 und S306 sind im Wesentlichen dieselben wie jene der Schritte S205 und S206, die in dem zweiten Beispiel gezeigt sind. Demgemäss wird eine doppelte Beschreibung weggelassen.
(d) Im Schritt S307 vergleicht der Abbildungsauswahlabschnitt 34e jeden der durch den Technologieabbildungsabschnitt 34b erzeugten neuen Logikschaltkreise miteinander und wählt einen neuen Logikschaltkreis aus, in dem der Leckstrom minimiert ist. Der Abbildungsauswahlabschnitt 34e gibt diesen ausgewählten neuen Logikschaltkreis als die Schaltungsdaten zu dem Zellenersatzabschnitt 34f aus.
(e) Im Schritt S308 liest der Zellenersatzabschnitt 34f die Schaltkreisdaten von dem Abbildungsauswahlabschnitt 34e aus. Darüber hinaus liest der Zellenersatzabschnitt 34f die Zeiteinschränkung von der Zeiteinschränkungs-Speichereinheit 39 aus. Dann vergleicht der Zellenersatzabschnitt 34f jeweilige der Nieder-Vth-Zellen miteinander, die den ausgewählten neuen Logikschaltkreis bilden, und setzt Hoch-Vth-Zellen anstelle von Nieder-Vth-Zellen ein. In Nieder-Vth-Zellen wird der Leckstrom minimiert durch das Ersetzen der Nieder-Vth-Zellen mit Hoch-Vth-Zellen innerhalb eines Bereichs, der eine Zeiteinschränkung erfüllt. Der Zellenersatzabschnitt 34f führt wiederholt das Ersetzen der Zellen innerhalb eines eine Zeiteinschränkung erfüllenden Bereichs durch zum Reduzieren des Leckstromlogikschaltkreises. Daraufhin gibt der Zellenersatzabschnitt 34f die Schaltkreisdaten des ersetzen Logikschaltkreises an die Ausgabeeinheit 33 aus.
(f) Als Nächstes gibt in Schritt S309 die Ausgabeeinheit 33 die Schaltkreisdaten, die durch den Zellenersatzabschnitt 34f gebildet werden, als die Netzliste zu dem Dual-Vth-Logikschaltkreis aus.

Gemäss dem Logikschaltkreisentwicklungsverfahren der Ausführungsform der vorliegenden Erfindung können der Dual-Vth-Logikschaltkreisentwurf, in welchem der Leckstrom minimiert ist, und die Logikschaltkreisabbildung leicht realisiert werden für den vollständig durch Nieder-Vth-Zellen gebildeten Logikschaltkreis.
Als Nächstes werden Bezug nehmend auf 13 in einem Fall, in dem die Hoch-Vth-Zellen in dem vollständig durch Hoch-Vth-Zellen gebildeten Logikschaltkreis durch Nieder-Vth-Zellen ersetzt werden, mit anderen Worten, in einem Fall, in dem die ersten Zellen Hoch-Vth-Zellen sind und die zweiten Zellen Nieder-Vth-Zellen sind, Prozeduren des Logikschaltkreisentwicklungsverfahrens gemäß der Ausführungsform der vorliegenden Erfindung nachstehend beschrieben.

(a) Im Schritt S310 werden, wenn die Netzliste der Netzlisten-Speichereinheit 15 entworfen ist durch sowohl Nieder-Vth-Zellen als auch Hoch-Vth-Zellen, alle den Logikschaltkreis bildenden Nieder-Vth-Zellen durch Hoch-Vth-Zellen ersetzt und der vollständig durch Hoch-Vth-Zellen gebildete Logikschaltkreis, der zu analysieren und zu verarbeiten ist, wird durch den Zellenersatzabschnitt 34f in dem Schritt S300 erzeugt. In dem Schritt S310 geht die Prozedur, wenn alle Zellen der Netzliste in der Netzlisten-Speichereinheit 15 in dem Logikschaltkreis durch Hoch-Vth-Zellen gebildet werden, weiter zu Schritt S301.
(b) Die Prozedur der Schritte S301 bis S307 sind im Wesentlichen dieselben wie jene in einem Fall, in dem die Nieder-Vth-Zellen des vollständig durch Nieder-Vth-Zellen gebildeten Logikschaltkreises durch Hoch-Vth-Zellen ersetzt werden. Daher wird die doppelte Beschreibung davon weggelassen.
(c) Im Schritt S308 setzt der Zellenersatzabschnitt 34f, wenn ein Pfad, der eine Zeitabstimmungszelleneinschränkungsverletzung verursacht, in dem Logikschaltkreis existiert, Nieder-Vth-Zellen für Hoch-Vth-Zellen auf diesem Pfad ein, um die Zeiteinschränkung zu erfüllen unter Berücksichtigung der Eingangszustände. Speziell, wenn die Hoch-Vth-Zellen durch Nieder-Vth-Zellen ersetzt werden, nimmt der Leckstrom zu. Der Zellenersatzabschnitt 34f vergleicht den Leckstrom der Zellen und setzt vorzugsweise die Nieder-Vth-Zelle für eine Hoch-Vth-Zelle ein, die die geringste Zunahme im Leckstrom zeigt. Dieses Ersetzen von Zellen wird iterativ durchgeführt, bis alle Pfade die Zeiteinschränkung erfüllen.
(d) Als Nächstes ist die Prozedur des Schrittes S309 im Wesentlichen dieselbe wie jene in einem Fall, in dem die Nieder-Vth-Zellen des vollständig durch Nieder-Vth-Zellen gebildeten Logikschaltkreises durch Hoch-Vth-Zellen ersetzt werden. Daher wird die doppelte Beschreibung davon weggelassen.

Gemäß dem Logikschaltkreisentwicklungsverfahren der Ausführungsform der vorliegenden Erfindung können die Dual-Vth-Logikschaltkreisentwicklung und die Logikschaltkreisabbildung, in denen Leckstrom minimiert wird, leicht realisiert werden, auch in Bezug auf den Logikschaltkreis, in dem alle Zellen durch die Hoch-Vth-Zellen gebildet werden.
Obwohl die Zelle im Schritt S104 des ersten Beispiels ausgetauscht wird, um den Leckstrom zu minimieren, kann die erste Zelle ausgetauscht werden, um den Leckstrom relativ unter Berücksichtigung anderer Faktoren wie der Größe der Streckenverzögerungen sowie der Reduzierung von Leckstrom zu reduzieren. Darüber hinaus kann, obwohl der neue Logikschaltkreis, der den Leckstrom minimiert, in der Prozeduren im Schritt S207 des zweiten Beispiels ausgewählt wird, ein Abbilden ausgeführt werden, um den Leckstrom relativ unter Berücksichtigung andere Faktoren der Auswahl dieses neuen Logikschaltkreises zu reduzieren.
In dem Betrieb der Logikschaltkreis-Entwicklungsausrüstung gemäß dem ersten Beispiel ist die Prozedur des Schrittes S100 nicht darauf beschränkt, vor der Prozedur des Schrittes S101 durchgeführt zu werden. Speziell, wie in 14 gezeigt, kann der Schritt S100 jederzeit zwischen dem Schritt S101 und S104 ausgeführt werden, solange der Schritt S100 vor der Ersetzungsverarbeitung (Schritt S104) des Einsetzens von Hoch-Vth-Zellen anstelle von Nieder-Vth-Zellen durchgeführt wird.

Claims

Logikschaltkreis-Entwicklungsausrüstung, umfassend: einen Technologie-Abbildungsabschnitt, der konfiguriert ist zum Erzeugen neuer Logikschaltkreise, wobei jeder durch Abbilden einer Vielzahl von eine Logikschaltung bildenden logischen Gattern zu einem äquivalenten logischen Gatter implementiert werden, um eine Zeiteinschränkung zu erfüllen; einen Zustandsanalyseabschnitt, konfiguriert zum jeweiligen Analysieren von Eingangszuständen aller neuen Logikschaltkreise; einen Ableitstrom-Analyseabschnitt, konfiguriert zum jeweiligen Berechnen aller der neuen Logikschaltkreise; und einen Abbildungsauswahlabschnitt, konfiguriert zum Vergleichen aller der neuen Logikschaltkreise mit anderen, um die neuen Logikschaltkreise mit einem minimalen Ableitstrom auszuwählen; einen Zellenersatzabschnitt, der konfiguriert ist, um in den ausgewählten neuen Logikschaltkreisen erste Zellen innerhalb eines eine Zeiteinschränkung erfüllenden Bereichs durch zweite Zellen zu ersetzen, wobei ein Schwellwert eines in den zweiten Zellen enthaltenen zweiten Transistors sich von einem Schwellwert eines in den ersten Zellen enthaltenen ersten Transistors unterscheidet; wobei jede erste Zelle eine Hochschwellwert-Zelle ist, die einen geringen Ableitstrom bei Niedergeschwindigkeitsbetrieb zeigt, bzw. eine Niedrigschwellwert-Zelle, die einen großen Ableitstrom bei einem Hochgeschwindigkeitsbetrieb zeigt.
Logikschaltkreis-Entwicklungsausrüstung nach Anspruch 1, wobei der Zellenersatzabschnitt erste Zellen in einem Logikschaltkreis, der gänzlich durch die ersten Zellen gebildet wird, durch zweite Zellen ersetzt.
Logikschaltkreis-Entwicklungsausrüstung nach Anspruch 1, wobei die ersten Zellen die Niedrigschwellwert-Zellen sind und die zweiten Zellen die Hochschwellwert-Zellen.
Logikschaltkreis-Entwicklungsausrüstung nach Anspruch 3, wobei der Zellenersatzabschnitt die Niedrigschwellwert-Zelle auswählt, die als eine Zelle, die die geringste Reduzierung im Ableitstrom liefert, zugeordnet ist, wenn die Niedrigschwellwert-Zelle durch die Hochschwellwert-Zelle ersetzt wird, und zuerst die zweiten Zellen für die ausgewählte Niedrigschwellwert-Zelle ersetzt.
Logikschaltkreis-Entwicklungsausrüstung nach Anspruch 1, wobei die ersten Zellen die Hochschwellwert-Zellen sind und die zweiten Zellen die Niedrigschwellwert-Zellen.
Logikschaltkreis-Entwicklungsausrüstung nach Anspruch 5, wobei der Zellenersatzabschnitt die auf einem eine Zeiteinschränkungsverletzung in einem Logikschaltkreis verursachenden Pfad liegenden Hochschwellwert-Zellen durch die Niedrigschwellwert-Zellen ersetzt.
Logikschaltkreis-Entwicklungsausrüstung nach Anspruch 5, wobei der Ersatzabschnitt die Hochschwellwert-Zelle, die eine minimale Erhöhung in dem Ableitstrom zeigt, auswählt, wenn die Hochschwellwert-Zelle durch die Niedrigschwellwert-Zelle ersetzt wird, und zuerst die ausgewählte Hochschwellwert-Zelle durch die Niedrigschwellwert-Zelle ersetzt.
Logikschaltkreis-Entwicklungsausrüstung nach Anspruch 5, wobei der Zellenersatzabschnitt alle den Ursprungs-Logikschaltkreis sowohl durch die Hochschwellwert-Zellen als auch die Niedrigschwellwert-Zellen bildenden Niedrigschwellwert-Zellen durch Hochschwellwert-Zellen ersetzt, und den als Ganzes durch die Hochschwellwert-Zellen gebildeten Logikschaltkreis erzeugt, vor dem Ersetzen der Hochschwellwert-Zellen durch die Niedrigschwellwert-Zellen.
Logikschaltkreis-Entwicklungsausrüstung nach Anspruch 3, wobei der Zellenersatzabschnitt die Niedrigschwellwert-Zelle, die den höchsten Reduzierungsbetrag des Ableitstroms zeigen, ersetzt, wenn die unter allen der Niedrigschwellwert-Zellen in dem Logikschaltkreis vorzugsweisen Niedrigschwellwert-Zellen durch die Hochschwellwert-Zellen ersetzt werden.
Logikschaltkreis-Entwicklungsausrüstung nach Anspruch 5, wobei der Zellenersatzabschnitt die Hochschwellwert-Zellen ersetzt, die einen minimalen Erhöhungsbetrag des Ableitstroms zeigen, wenn die unter allen Hochschwellwert-Zellen vorzugsweisen Hochschwellwert-Zelle, die auf einer eine Zeiteinschränkungsverletzung in dem ausgewählten neuen Logikschaltkreis verursachenden Strecke liegt, durch die Niedrigschwellwert-Zelle ersetzt wird.
Verfahren zum Entwickeln eines Logikschaltkreises, umfassend: Erzeugen aller neuen Logikschaltkreise, die durch Abbilden einer Vielzahl von einen Logikschaltkreis bildenden logischen Gattern auf ein den logischen Gattern äquivalentes logisches Gatter innerhalb eines Bereichs erzeugt werden, der eine Zeiteinschränkung erfüllt; Analysieren des jeweiligen Eingangszustands aller der neuen Logikschaltkreise; Berechnen von Ableitströmen aller der jeweiligen neuen Logikschaltkreise; und Vergleichen aller der neuen Logikschaltkreise miteinander und Auswählen der neuen Logikschaltkreise mit einem minimalen Ableitstrom; und Ersetzen erster Zellen durch zweite Zellen, um eine Zeiteinschränkung zu erfüllen, wobei ein Schwellwert der zweiten Zelle sich von einem Schwellwert der ersten Zelle unterscheidet; wenn eine jeweilige erste Zelle eine einen Leckstrom bei einer niedrigen Betriebsgeschwindigkeit zeigende Hochschwellwert-Zelle ist, bzw. wenn eine jeweilige erste Zelle eine Niedrigschwellwert-Zelle ist, die einen großen Leckstrom bei einem Hochgeschwindigkeitsbetrieb zeigt.
Verfahren nach Anspruch 11, wobei bei dem Ersetzen der ersten Zellen durch die zweiten Zellen die ersten Zellen in einem Logikschaltkreis sind, der vollständig durch die ersten Zellen gebildet wird.
Verfahren nach Anspruch 11, wobei die ersten Zellen die Niedrigschwellwert-Zellen sind und die zweiten Zellen die Hochschwellwert-Zellen.
Verfahren nach Anspruch 13, wobei das Ersetzen der Niedrigschwellwert-Zellen die Niedrigschwellwert-Zellen auswählt, die die größte Reduzierung im Ableitstrom zeigen, wenn die Niedrigschwellwert-Zellen durch die Hochschwellwert-Zellen ersetzt werden, und zuerst die ausgewählte Niedrigschwellwert-Zelle durch die Hochschwellwert-Zelle ersetzt.
Verfahren nach Anspruch 11, wobei die ersten Zellen die Hochschwellwert-Zellen sind und die zweiten Zellen die Niedrigschwellwert-Zellen.
Verfahren nach Anspruch 15, wobei das Ersetzen der Zellen die Hochschwellwert-Zellen auf einem eine Zeiteinschränkungsverletzung verursachenden Pfad durch die Niedrigschwellwert-Zellen ersetzt, und eine Zeiteinschränkung erfüllt.
Verfahren nach Anspruch 15, wobei das Ersetzen der Hochschwellwert-Zellen die Hochschwellwert-Zellen, die eine minimale Zunahme im Ableitstrom zeigen, wenn die Hochschwellwert-Zellen durch die Niedrigschwellwert-Zellen ersetzt werden, auswählt und vorzugsweise die ausgewählten Hochschwellwert-Zellen durch die Niedrigschwellwert-Zellen ersetzt.
Verfahren nach Anspruch 15, wobei alle der Niedrigschwellwert-Zellen, die durch sowohl die Niedrigschwellwert-Zellen als auch die Hochschwellwert-Zellen den Logikschaltkreis bilden, vorher die Hochschwellwert-Zellen ersetzt haben, und der als Ganzes durch die Hochschwellwert-Zellen gebildete Logikschaltkreis erzeugt wird.