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HINTERGRUND
DER ERFINDUNG
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1. Gebiet
der Erfindung
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Die
vorliegende Erfindung bezieht sich auf eine automatische Schaltkreiserzeugungsvorrichtung
und ein automatisches Schaltkreiserzeugungsverfahren, die automatisch
einen Schaltkreis erzeugen, der zum Eliminieren eines Leckstroms
in einem Zielschaltkreis in einem CMOS logischen hochintegrierten
Schaltkreis fähig
ist, und bezieht sich auf ein Computerprogrammprodukt zum Ausführen des
automatischen Schaltkreiserzeugungsverfahrens.
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2. Beschreibung des verwandten
Fachgebiets
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Gemäß der Miniaturisierung
im Layout-Entwurf von hochintegrierten Schaltkreisen und dem Senken
einer Versorgungsspannung zu dem hochintegrierten Schaltkreis, ist
die Schwellenspannung Vth eines MOS-Transistors kürzlich in
dem hochintegrierten Schaltkreis soweit wie möglich gesenkt worden. Weil
die Absenkung der Schwellenspannung Vth den Anstieg der Menge eines
Sub-Schwellenleckstroms bewirkt, erzeugt das Anheben des Sub-Schwellenleckstroms
in dem MOS-Transistor
ein ernsthaftes Problem in der Herabsetzung der Batterielebensdauer
in Batterietreibern, wie tragbaren Telefonen (oder digitalen Funktelefonen),
persönlichen
digitalen Assistenten, Notebooks, Palm-Top-Computern, mobilen Kommunikationsendgeräten und ähnlichem.
Der Bereitschaftsleckstrom (Engl.: standby leakage current) fließt immer
durch den MOS-Transistor in einem Bereitschaftsmodus (oder einer
Schlafperiode) und in einem aktiven Modus, in dem die MOS-Transistoren umfassende
Schaltkreise in Betrieb sind.
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Die
in 1 gezeigte MTCMOS-(Multi Threshold-Voltage CMOS)-Technologie ist als
ein konventionelles Verfahren zur Reduzierung des Leckstroms vorgeschlagen
worden. In dieser MTCMOS-Technologie werden die ganzen logischen Schaltkreise
(eine Mehrzahl von Zellen, wie NAND-Zellen und Inverterzellen in
diesem Beispiel enthaltend) durch MOS-Transistoren einer niedrigen Schwellenspannung
(L-Vth) gebildet. Zusätzlich
sind logische Schaltkreise an die virtuelle VDD-Leitung 61 und
die virtuelle VSS-Leitung 62 angeschlossen, und die virtuelle
VDD-Leitung 61 und die virtuelle VSS-Leitung 62 sind
an eine VDD-Leitung 65 und eine VSS-Leitung 66 durch
MOS-Transistoren 63 und 64 einer hohen Schwellenspannung
(H-Vth) angeschlossen. Die Spannungen VDD und VSS werden von externen
Geräten
(nicht gezeigt) der VDD-Leitung 65 und der VSS-Leitung 66 zugeführt. Zur
Reduktion der Menge des Leckstroms steuert das MTCMOS-Verfahren,
dass beide MOS-Transistoren 63 und 64 mit der
H-Vth während
des Betriebs AN (der aktive Modus) sind und beide MOS-Transistoren 63 und 64 AUS
sind im Bereitschaftsmodus (der Schlafperiode).
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Jedoch
werden in dem oben beschriebenen, auf der MTCMOS-Technologie basierendem, konventionellen
Verfahren die Menge des Stromes, der von der VDD-Leitung 65 zu
der virtuellen VDD-Leitung 61 geliefert werden soll, und
die Menge des Stromes, die von der virtuellen VSS-Leitung 63 zu der
VSS-Leitung 66 während des
Betriebs fließt,
gemäß den AN-Widerständen der
beiden MOS-Transistoren 63 und 64 einer Hoch-Schwellenwertspannung H-Vth
bestimmt. Um den Hochgeschwindigkeitsbetrieb des hochintegrierten
Schaltkreises zu erreichen, ist es notwendig, den AN-Widerstand von jedem MOS-Transistor
zu reduzieren. Das bedeutet, dass es notwendig ist, eine Breite
(W) eines jeden der MOS-Transistoren 63 und 66 der
Hoch-Schwellenwertspannung H-Vth zu erhöhen. Dies bewirkt einen Anstieg
der Fläche
des hochintegrierten Schaltkreises. Ferner ist es notwendig, die
Breite jedes MOS-Transistors der Hoch-Schwellenwertspannung H-Vth
basierend auf folgenden verschiedenen Bedingungen zu bestimmen,
zum Beispiel:
Erstens, ist die Menge des Leckstroms höchst verändert gemäß einem
zu einem logischen Schaltkreis gelieferten Eingangsmuster; und
zweitens,
für einen
Fall, dass ein Teil der an die virtuelle VDD-Leitung 61 angeschlossenen
MOS-Transistoren eine große
Leistungsmenge verbraucht, ist der Pegel einer Spannung der virtuellen
VDD-Leitung 61 temporär
unten. Diese verminderte Spannung betrifft den Betrieb der anderen,
an die virtuelle VDD-Leitung 61 angeschlossenen MOS-Transistoren.
Zum Beispiel wird die Betriebsgeschwindigkeit der MOS-Transistoren
vermindert. Diese oben beschriebenen Probleme führen zu einem komplizierten Schaltkreisentwurf
nach MTCMOS-Technologie.
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Zusätzlich wird
in 2 die VTCMOS-(Variable Threshold-Voltage CMOS)-Technologie
als eine konventionelle Leckstromminderungstechnologie gezeigt.
In VTCMOS umfasst der gesamte logische Schaltkreis Nieder-Schwellenwertspannungs-MOS-Transistoren 71 und 72.
Ein Substratspannungssteuer-(VT)-Schaltkreis 73 liefert
eine Substratspannung (+DV1 und –DV2) zu beiden MOS-Transistoren 71 und 72 im
Bereitschaftsmodus, um eine effektive Schwellenwertspannung Vth
zu erhöhen
und die Menge des Leckstroms zu mindern.
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Jedoch
erfordert die Verwendung dieser konventionellen VTCMOS-Technologie
die Bildung einer Vorrichtung mit einer Dreifach-Quellstruktur,
um die Verlässlichkeit
der Vorrichtung zu erreichen, und die Bildung der Vorrichtung mit
den Layout-Strukturen, in welchen die Substratspannung unabhängig zu
jedem MOS-Transistor geliefert wird. Diese Anforderung führt auch
zu einem komplizierten Schaltkreisentwurf nach VTCMOS-Technologie.
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Es
gibt ein anderes konventionelles Verfahren zur Reduzierung der Menge
des Bereitschaftsleckstromes, in dem eine Leistung abgeschaltet
wird im Bereitschaftsmodus. Jedoch werden bei diesem konventionellen
Verfahren Datenstücke
gelöscht oder
unterbrochen, die in auf hochintegrierten Schaltkreisen befestigten
Speicherschaltkreisen und Flip-Flops (F/F) gespeichert sind. Um
diesen Nachteil zu vermeiden, obwohl es notwendig sein muss, Sicherheitskopien
von erforderlichen Datenstücken
vor dem Abschalten der Leistung zu kreieren, wird der Systementwurf
kompliziert. Zusätzlich
ist es notwendig, die Zeit einzuhalten zum Wiederherstellen der
Sicherungskopien der entsprechenden Speicherschaltkreise und F/Fs,
wenn der Bereitschaftsmodus zu dem Betriebsmodus umgeschaltet wird,
zusätzlich
zu der Zeit zum Kreieren der Sicherungskopien der Datenstücke. Dies
bewirkt einen Anstieg der Betriebszeitperiode und die Reduktion
der Betriebsgeschwindigkeit (Leistung).
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Die
drei oben beschriebenen konventionellen Verfahren haben ein anderes
ernsthaftes Problem, nämlich
den aktiven Leckstrom während
des aktiven Modus. Gemäß dem Fortschritt
der Miniaturisierung beim Layout-Entwurf von hochintegrierten Schaltkreisen
wird der Leistungsverbrauch des aktiven Leckstroms in dem aktiven
Modus groß,
nämlich nicht
vernachlässigbar,
verglichen mit dem des Schaltbetriebs. Diese drei konventionellen
Verfahren können
den aktiven Leckstrom, der in dem aktiven Modus fließt, nicht
unterdrücken.
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In
JP-A-11-195976 wird ein halbleiterintegriertes Schaltkreisgerät und Verfahren
zum Entwerfen eines solchen halbleiterintegrierten Schaltkreises beschrieben,
wo ein Pfad mit einem Verzögerungsspielraum
(English: delay margin) mit MOSFET-Einheiten jeweils mit einer Hoch-Schwellenwertspannung
konstruiert wird, während
ein Pfad ohne Verzögerungsspielraum
mit MOSFETs, jeder mit einer Nieder-Schwellenwertspannung, konstruiert
wird.
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Ferner
ist aus Mutoh S et al., "1-V
Power Supply High-Speed Digital Circuit Technology with Multithreshold-Voltage
CMOS", IEEE Journal
of Solid State Circuits, Vol. 30, Nr. 8, eine 1V-Stromversorgungshochgeschwindigkeits-Digitalschaltkreistechnologie
mit Mehr-Schwellenwertspannung-CMOS bekannt,
wie schon oben diskutiert.
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Ferner
wird in US-A-5,774,367 ein Verfahren zum Auswählen von Gerät-Schwellenwertspannungen
für hohe
Geschwindigkeit und niedrige Leistung beschrieben. Ferner ist von
Kuroda T, "Low Power CMOS
Digital Design for Multimedia Processors", VLSI and CAD Conference, ICVC '99, ein CMOS-Digital-Entwurf
für niedrige
Leistung für
Multimediaprozessoren bekannt, der auf die Verarbeitung mit niedriger
Leistung und hoher Geschwindigkeit abzielt.
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ZUSAMMENFASSUNG
DER ERFINDUNG
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Demgemäß ist es
ein Gegenstand der vorliegenden Erfindung, mit angemessener Berücksichtigung
der Nachteile der konventionellen Verfahren, ein automatisches Schaltkreiserzeugungsverfahren und
eine automatische Schaltkreiserzeugungsvorrichtung gemäß Anspruch
1 bzw. 5 und ein Computerprogrammprodukt gemäß Anspruch 6 zum Ausführen des
automatischen Schaltkreiserzeugungsverfahrens durch ein Computersystem
bereitzustellen. Die automatische Schaltkreiserzeugungsvorrichtung
und das automatische Schaltkreiserzeugungsverfahren der vorliegenden
Erfindung können
automatisch einen Schaltkreis erzeugen, der einen Bereitschaftsleckstrom
während
sowohl dem Bereitschaftsmodus als auch dem aktiven Modus so niedrig wie
möglich
reduziert unter Beibehaltung einer Schaltkreisleistung, wie Betriebsgeschwindigkeit
und Schaltkreis-Fläche,
um die Effizienz des Schaltkreis-Entwurfs zu erhöhen.
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Gemäß einem
Aspekt der vorliegenden Erfindung haben ein automatisches Schaltkreiserzeugungsverfahren
und eine automatische Schaltkreiserzeugungsvorrichtung grundlegend
eine Funktion, die durch die folgenden Schritte (A) bis (C) definiert
ist: (A) Eingeben von Schaltkreisinformation, die zum Durchführen einer
automatischen logischen Schaltkreiserzeugung verwendet wird, einschließlich einer
Netzliste, die nur aus Hoch-Schwellenwertspannungstransistoren
bestehende Hoch-Schwellenwertzellen
aufweist, und Interpretieren der eingegebenen Schaltkreisinformation;
(B) Identifizieren eines Pfades, dessen Verzögerungszeit größer als eine
Timing-Vorgabe ist,
die im voraus durch Durchführen
einer statischen Timing-Analyse für einen logischen Schaltkreis
in der Netzliste durchgeführt
worden ist, basierend auf dem Ergebnis der Analyse für die eingegebene
Schaltkreisinformation; und (C) Ersetzen von Hoch-Schwellenwertzellen
in wenigstens einem Teil des Pfades, dessen Verzögerungszeit größer als
die Timing-Vorgabe ist, durch MT-Zellen, wobei jede MT-Zelle aus
den Hoch-Schwellenwertspannungstransistoren und Nieder-Schwellenwertspannungstransistoren
besteht.
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KURZE BESCHREIBUNG
DER ZEICHNUNGEN
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Diese
und andere Gegenstände,
Eigenschaften, Aspekte und Vorteile der vorliegenden Erfindung werden
von der folgenden detaillierten Beschreibung der vorliegenden Erfindung
in Verbindung mit den begleitenden Zeichnungen ersichtlich, in denen:
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1 ein
Schaltkreisdiagramm zur Verwendung bei der Erläuterung der konventionellen
MTCMOS-Technologie ist;
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2 ein
Schaltkreisdiagramm zur Verwendung bei der Erläuterung der konventionellen
MTCMOS-Technologie ist;
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3 ein
Blockdiagramm ist, das eine Konfiguration einer automatischen Schaltkreiserzeugungsvorrichtung
gemäß der ersten
Ausführungsform
der vorliegenden Erfindung zeigt;
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4A und 4B Diagramme
sind, die eine Basisoperation zeigen zum Erzeugen eines zur Reduzierung
eines Leckstroms fähigen
Schaltkreises durch die in 3 gezeigte
automatische Schaltkreiserzeugungsvorrichtung;
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5 ein
Schaltkreisdiagramm ist, das eine Konfiguration von H-Vth-Zellen
in einem NAND-Schaltkreis zeigt, der nur mit H-Vth Transistoren
gebildet wird;
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6 ein
Schaltkreisdiagramm ist, das eine Konfiguration einer MT-Zelle in
einem NAND-Schaltkreis zeigt, der mit L-Vth Transistoren und H-Vth Transistoren
gebildet wird;
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7 ein
Schaltkreisdiagramm ist, das ein Beispiel für einen mit H-Vth-Zellen und
MT-Zellen gebildeten logischen Schaltkreis zeigt;
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8 ein
Flussdiagramm ist, das ein Beispiel für den Betrieb des automatischen
Schaltkreiserzeugungsverfahrens gemäß der ersten Ausführungsform
der vorliegenden Erfindung zeigt;
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9 ein
Flussdiagramm ist, das ein Beispiel für den Betrieb des automatischen
Schaltkreiserzeugungsverfahrens gemäß der zweiten Ausführungsform
der vorliegenden Erfindung zeigt; und
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10 ein
Flussdiagramm ist, das ein Beispiel für den Betrieb des automatischen
Schaltkreiserzeugungsverfahrens gemäß der dritten Ausführungsform
der vorliegenden Erfindung zeigt;
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DETAILLIERTE
BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
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Andere
Eigenschaften dieser Erfindung werden durch die folgende Beschreibung
der bevorzugten Ausführungsformen
ersichtlich werden, welche zur Illustrierung der Erfindung gegeben
sind und nicht zu deren Einschränkung
beabsichtigt sind.
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3 ist
ein Blockdiagramm, das eine Konfiguration einer automatischen Schaltkreiserzeugungsvorrichtung
gemäß der ersten
Ausführungsform
der vorliegenden Erfindung zeigt.
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Die
automatische Schaltkreiserzeugungsvorrichtung 1 umfasst
einen Eingangs-Lese/Interndatenbank-(DB)-Erzeugungsprozessabschnitt 11,
einen statischen Timing-Analyse-Prozessabschnitt 12, einen
H-Vth-Zelle/MT-Zelle-Ersetzungsprozessabschnitt 13,
einen Verbindungsprozessabschnitt 14 zum Verbinden eines
MTE-Signals zu einer
höchsten Ebene
im hierarchischen Entwurf, einen Leckstromschätzungsprozessabschnitt 15,
einen Netzlistenausgabeprozessabschnitt 16, einen Timing-Constraint-Ausgabeprozessabschnitt 17 für ein MT-Signal zum
Steuern der Menge eines Leckstroms in einer MT-Zelle, und eine Interndatenbank
(DB) 18.
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Der
Eingang-Lese/Interndatenbank-(DB)-Erzeugungsprozessabschnitt 11 gibt
verschiedene Arten von Information ein, wie eine Netzliste 101,
Timing-Constraint 102, eine Zellbibliothek 103,
und eine Verdrahtungskapazität 104.
Der Leckstromschätzungsprozessabschnitt 15 gibt
einen Testsektor 105 ein. Der Netzlistenausgabeprozessabschnitt 16 gibt
eine Netzliste 201 aus, in der Zellen von Hoch-Schwellenwertspannungstransistoren
und MT-Zellen eingeschlossen sind. Der Timing-Constraint-Ausgabeprozessabschnitt 17 gibt
das Timing-Constraint 202 des MTE-Signals aus. Der Leckstromschätzungsprozessabschnitt 15 gibt
einen Leckstromreport 203 aus.
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4A und 4B sind
Diagramme, die eine Basisoperation zum Erzeugen eines zum Reduzieren
der Menge des Leckstroms fähigen
Schaltkreises durch die in 3 gezeigte
automatische Schaltkreiserzeugungsvorrichtung 1 zeigen.
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4A zeigt
einen logischen Schaltkreis, der nur aus Hoch-Schwellenwertspannungstransistoren (H-Vth-Transistoren)
besteht. Dieser in 4A gezeigte Schaltkreis ist
nicht fähig,
den Leckstrom komplett zu reduzieren.
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4B zeigt
einen zur Reduktion der Menge eines Leckstroms fähigen logischen Schaltkreis,
der automatisch durch die in 3 gezeigte
automatische Schaltkreiserzeugungsvorrichtung erzeugt ist. Der in 4B gezeigte
logische Schaltkreis umfasst sowohl H-Vth-Transistoren, als auch
Nieder-Schwellenwertspannungs-(L-Vth)Transistoren
(im folgenden als MT-Zelle bezeichnet).
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Die
H-Vth-Zelle besteht aus einem oder mehreren H-Vth-Transistoren. In
dem in 4B gezeigten logischen Schaltkreis
werden die H-Vth-Zellen und die MT-Zellen in optimaler Position
in einem Verbindungsnetz von dem logischen Schaltkreis gemischt,
um den Leckstrom sowohl im Bereitschaftszustand, als auch im aktiven
Zustand zu reduzieren.
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5 und 6 zeigen
die Beispiele einer H-Vth-Zelle bzw. einer MT-Zelle. 5 zeigt
einen nur aus H-Vth-Transistoren bestehenden NAND-Schaltkreis und 6 zeigt
die MT-Zelle als einen NAND-Schaltkreis, der aus L-Vth-Transistoren und
H-Vth-Transistoren
besteht.
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Wenn
das Steuersignal MTE des H-Pegels zu der MT-Zelle geliefert wird,
geht der H-Vth-Transistor 41 AN, um die Hochgeschwindigkeitsoperation nur
durch die L-Vth-Transistoren
durchzuführen.
Andererseits, wenn das Steuersignal MTE des L-Pegels zu der MT-Zelle
geliefert wird, geht der H-Vth-Transistor 41 AUS, um die
MT-Zelle in den Bereitschaftszustand gehen zu lassen, in dem kein
Leckstrom von VDD zu GND fließt.
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Beim
Empfangen der nur aus H-Vth-Zellen gebildeten Netzliste 101 ersetzt
die in 5 gezeigte automatische Schaltkreiserzeugungsvorrichtung 1 in einem
Pfad einer Timing-Verletzung eingeschlossene H-Vth-Zellen mit zum
Hochgeschwindigkeitsbetrieb fähigen
MT-Zellen während
der Durchführung der
automatischen Timing-Analyse. In diesem Zellersetzungsprozess muss
die Timing-Verletzung effizient eliminiert werden, weil die Menge
des Leckstroms in der MT-Zelle
größer ist
als in der H-Vth-Zelle in dem aktiven Zustand, während die Erhöhung des Leckstroms,
erzeugt durch die Zellersetzung, so klein wie möglich unterdrückt wird.
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Als
nächstes
erfolgt eine Beschreibung des Betriebs der ersten Ausführungsform
bezüglich
des in 8 gezeigten Flussdiagramms.
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In
Schritt S601 gibt der Eingabe-Lese/Intern-DB-Erzeugungsprozessabschnitt 11 eine
Netzliste 101 eines Gate-Pegels, den Timing-Constraint 102 für diese
Netzliste 101, die Zellbibliothek 103, und die
Verdrahtungskapazität 104 ein.
In Schritt S602 wird die oben beschriebene Information analysiert,
um die Schaltkreisverbindungsinformation und ?eigenschaften zu erhalten,
und die Interndatenbank (DB) wird basierend auf der Information
erzeugt und dann in der Datenbank 18 gespeichert.
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Als
nächstes
berechnet in Schritt S603 der statische Timing-Analyseprozessabschnitt 12 die Verzögerungszeit
in dem Signalpfad und den Timing-Spielraum bezüglich der Schaltkreisverbindungsinformation
und ?eigenschaften.
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In
Schritt S604 identifiziert der H-Vth-Zelle/MT-Zelle-Ersetzungsprozessabschnitt
den Pfad mit einer großen
Verzögerungszeit,
der in Zeitverletzung basierend auf dem Ergebnis des von dem statischen
Timing-Analyseprozessabschnitt 12 durchgeführten statischen
Timing-Analyseprozesses
in Schritt S603 ist, und führt
den Ersetzungsprozess zum Ersetzen von einer H-Vth-Zelle mit einer
MT-Zelle durch und speichert das Ergebnis der Ersetzung in der Interndatenbank 18.
Dieser Prozess wird durchgeführt,
während
die Erhöhung
der Menge des Leckstroms so klein wie möglich erniedrigt wird, um die
Timing-Verletzungen effizient zu eliminieren. Es ist auch akzeptabel,
verschiedene Ersetzungsrichtungen zu verwenden, entlang welcher
der Ersetzungsprozess durchgeführt
wird, zum Beispiel die Ersetzungsrichtung von links nach rechts,
und die Ersetzungsrichtung von rechts nach links in 4A.
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Zusätzlich zu
dem obigen Prozess führt
der Verbindungsprozessabschnitt 14 zum Verbinden des MTE-Signals
zu einer höheren
Ebene im hierarchischen Entwurf den folgenden Prozess in Schritt
S605 durch. Weil die H-Vth-Zelle mit der MT-Zelle in dem Prozess
von S604 ersetzt wird, wird eine Steuerklemme der MTE-Zelle neu
hinzugefügt,
die nicht in der originalen Netzliste 101 war. Die automatische Schaltkreiserzeugungsvorrichtung 1 der
vorliegenden Ausführungsform
kann die Erzeugung von Signalen und Anschlüssen durchführen, die zwischen hierarchischen
Ebenen übertragen
werden, um die MTE-Klemme einer jeden MTE-Zelle zu der höheren Ebene
eines Moduls durch die hierarchische Netzliste zu propagieren und
zu verbinden.
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Als
nächstes
wird eine Beschreibung des Betriebs des Timing-Constraint-Ausgabeprozessabschnitts 17 in
Schritt S606 gegeben. Wie in 7 gezeigt,
kann die MT-Zelle nur korrekt arbeiten, wenn das Timing des MTE-Signals
vor der Flanke des Takts CK zu der Zeit "T MTEsetup" gesetzt ist unter einem Fall, dass
das MTE-Signal durch den Steuerlogikschaltkreis 51 erzeugt
wird. Dies ist die notwendige Bedingung, wenn der Pegel des MTE-Signals von
einem niedrigen Pegel zu einem hohen Pegel geschaltet wird. Die
automatische Schaltkreiserzeugungsvorrichtung wie das Tool der vorliegenden
Erfindung kann das notwendige und ausreichende Timing bezüglich des
T MTEsetup automatisch berechnen und gibt das Berechnungsergebnis
als das Timing-Constraint 202 des MTE-Signals aus. Das
Timing-Constraint 202 kann in der Synthetisierungsoperation
verwendet werden, die von dem das MTE-Signal erzeugenden Steuerlogikschaltkreis 51 durchgeführt wird.
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Zusätzlich schätzt der
Leckstromschätzungsprozessabschnitt 15 die
Menge des Leckstroms durch Analysieren der Änderung des Pegels des MTE-Signals
gegenüber
dem von außerhalb
bereitgestellten Testvektor. Das bedeutet, dass der Leckstrom in
der MT-Zelle ein großer
Leckstrom ist, der durch den Leckstrom des L-Vth-Transistors bestimmt
wird, weil der an GND angeschlossene H-Vth-Transistor AN wird, wenn
das MTE-Signal in einem
hohen Pegel ist. Andererseits, weil der an GND angeschlossene H-Vth-Transistor
AUS wird, wenn das MTE-Signal
in einem niedrigen Pegel ist, wird die Menge des Leckstroms zu einem
geringen Wert, der durch den H-Vth-Transistor bestimmt wird.
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Im
Gegenteil dazu wird die Menge des Leckstroms der H-Vth-Zelle zu einem Wert,
der durch den H-Vth-Transistor bestimmt wird, und keinen Bezug zu dem
Wert des MTE-Signals hat.
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In
dem Schaltkreis mit der in 4B gezeigten
H-Vth-Zelle und der in 7 gemischt gezeigten MT-Zelle,
ist die gesamte Menge des Leckstroms in dem gesamten Schaltkreis
durch den Wert des MTE Signals bestimmt. In der ersten Ausführungsform werden
die Werte des Leckstroms in der MTE-Zelle korrespondierend zu dem jeweiligen
H-Pegel und L-Pegel des MTE-Signals in der Zellbibliothek 103 gespeichert.
Die automatische Schaltkreiserzeugungsvorrichtung 1 der
ersten Ausführungsform
liest die Zellbibliothek 103 und speichert sie dann in
der Interndatenbank 18. Dieselbe Operation wird auch durchgeführt für Werte
des Leckstroms in der H-Vth-Zelle.
Zusätzlich
wird die gesamte Menge des Leckstroms geschätzt mit Bezug zu der Interndatenbank 18 durch
Analysieren der Änderung
des Zustands des MTE-Signals durch Durchführen der logischen Simulation.
Das Schätzungsergebnis
wird als ein Leckstromreport 203 ausgegeben.
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In
Schritt S608 gibt letztlich der Netzlistenausgabeprozessabschnitt 16 die
Netzliste 201 aus, in der sowohl die H-Vth-Zellen, als
auch die MT-Zellen basierend auf der in der Interndatenbank 18 gespeicherten
Information gemischt sind.
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Gemäß der ersten
Ausführungsform,
durch Ersetzen der H-Vth-Zelle
auf dem Pfad mit einer größeren Verzögerungszeit
(in Timing-Verletzung), der außerhalb
des Timing-Constraints des logischen Schaltkreises mit de H-Vth-Zellen
ist, ist es möglich, den
logischen Schaltkreis automatisch zu generieren, in dem die H-Vth-Zellen
und die MT-Zellen beide gemischt sind. Weil die H-Vth-Zellen in
einem Teil (H-Vth-Zelle) des logischen Schaltkreises mit der Timing-Verletzung
ersetzt werden mit MT-Zellen, kann ferner der gesamte Schaltkreis
bei hoher Geschwindigkeit arbeiten, und weil die MT-Zellen nur in
dem Teil des logischen Schaltkreises verwendet werden, ist es möglich, die
Menge des Leckstroms während des
Bereitschaftszustands und des aktiven Zustands zu reduzieren, und
es ist auch möglich,
die besetzte Fläche
des logischen Schaltkreises zu reduzieren.
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Zweite Ausführungsform
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Als
nächstes
wird eine Beschreibung der zweiten Ausführungsform der vorliegenden
Erfindung gegeben.
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9 ist
ein Flussdiagramm, das ein Beispiel für den Betrieb des automatischen
Schaltkreiserzeugungsverfahrens gemäß der zweiten Ausführungsform
der vorliegenden Erfindung zeigt.
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Die
zweite Ausführungsform
behandelt eine Netzliste, in der die H-Vth-Zellen und die MT-Zellen beide
ursprünglich
gemischt sind. Das bedeutet, die automatische Schaltkreiserzeugungsvorrichtung
und das automatische Schaltkreiserzeugungsverfahren der zweiten
Ausführungsform
führen
erneut die Timing-Anpassung für
das Layout-Ergebnis des logischen Schaltkreises durch, der durch
die automatische Schaltkreiserzeugungsvorrichtung und das automatische
Schaltkreiserzeugungsverfahren der ersten Ausführungsform erhalten worden
ist. Das bedeutet, die Vorrichtung und das Verfahren der ersten Ausführungsform
geben die gemischte Netzliste mit H-Vth-Zellen und MT-Zellen aus
und fertigen dann das Layout-Ergebnis des logischen Schaltkreises
an, basierend auf der gemischten Netzliste, und die Vorrichtung
und das Verfahren der zweiten Ausführungsform führen die
Timing-Anpassung des Layout-Ergebnisses erneut durch.
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Die
Prozesse von Schritt S601 bis 603 in der zweiten Ausführungsform
sind dieselben, wie diese in der ersten Ausführungsform. Nach diesen Prozessen,
in Schritt S904, werden die beiden folgenden Prozesse durchgeführt.
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H-Vth-Zelle
wird mit MT-Zelle ersetzt; und MT-Zelle wird mit H-Vth-Zelle ersetzt.
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Das
bedeutet, H-Vth-Zellen in dem Pfad mit der Timing-Verletzung, die durch
den statischen Timing-Analyseprozess im Schritt S603 detektiert
worden ist, werden mit MT-Zellen ersetzt.
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Andererseits
werden MT-Zellen in dem Pfad ohne Timing-Verletzung mit H-Vth-Zellen innerhalb des
Timing-Spielraums ersetzt.
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In
der zweiten Ausführungsform
wird der logische Schaltkreis mit den gemischten H-Vth-Zellen und
den MT-Zellen weiter verbessert, um die Leistung des logischen Schaltkreises
zu erhöhen.
Es ist auch akzeptabel, verschiedene Ersetzungsrichtungen zu verwenden,
entlang welcher der Ersetzungsprozess durchgeführt wird, zum Beispiel die
Ersetzungsrichtung von links nach rechts, und die Ersetzungsrichtung
von rechts nach links in 4A.
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Dritte Ausführungsform
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Als
nächstes
wird eine Beschreibung der dritten Ausführungsform der vorliegenden
Erfindung gegeben.
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10 ist
ein Flussdiagramm, das ein Beispiel für den Betrieb des automatischen
Schaltkreiserzeugungsverfahrens gemäß der dritten Ausführungsform
der vorliegenden Erfindung zeigt.
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Die
dritte Ausführungsform
behandelt eine Netzliste, die nur MT-Zellen beinhaltet. Der Prozess von
Schritt S601 bis 603 in der dritten Ausführungsform sind dieselben,
wie diese der ersten Ausführungsform.
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Nach
diesen Prozessen, im Schritt S1004, werden eine oder mehrere MT-Zellen
mit H-Vth-Zellen ersetzt. Das bedeutet, die MT-Zelle in dem Pfad ohne
Timing-Verletzung wird mit der H-Vth-Zelle
innerhalb des Timing-Spielraums ersetzt. Es ist akzeptabel, verschiedene
Ersetzungsrichtungen zu verwenden, entlang welcher der Ersetzungsprozess durchgeführt wird,
zum Beispiel die Ersetzungsrichtung von links nach rechts und die
Ersetzungsrichtung von rechts nach links in 4A.
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Somit
ist es möglich,
eine gewünschte
Leistung des logischen Schaltkreises zu erreichen und die Menge
des Leckstroms zu reduzieren, der geringer ist als die Menge des
Leckstroms, der in dem auf der originalen Netzliste basierenden
logischen Schaltkreis fließt.
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Das
automatische Schaltkreiserzeugungsverfahren von jedem der ersten
bis zur dritten Ausführungsform,
wie oben beschrieben, kann als ein Computerprogrammprodukt implementiert
werden. Der Benutzer kann jedes Verfahren ausführen durch Lesen des Computerprogrammprodukts
und durch seine Durchführung
durch das Computersystem. In diesem Fall kann das Computerprogrammprodukt
zu einem Computersystem durch verschiedene Medien geliefert werden,
wie einem Platten-Typ-Aufzeichnungsmedium
(zum Beispiel eine Floppy-Diskette, eine Festplatte), ein Speichermedium
(zum Beispiel ein Halbleiterspeichergerät, ein Kartentypspeicher) oder
durch ein Netzwerk.
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Wie
im Detail bekannt gemacht, kann gemäß der vorliegenden Erfindung
eine Entwurfseffizienz erhöht
werden, weil es möglich
ist, einen logischen Schaltkreis automatisch zu erzeugen, der fähig zur Reduktion
der Menge eines Leckstroms ist, der während des Bereitschafts- und
des aktiven Zustands des logischen Schaltkreises fließt, und
diesen soweit wie möglich
zu reduzieren, während
eine erwünschte Schaltkreisleistung
aufrecherhalten wird.
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Weitere
Vorteile und Modifikationen werden ohne weiteres den in diesem Fachgebiet
Geschulten einfallen. Deshalb ist die Erfindung in ihrem weiteren Aspekt
nicht auf hier gezeigte und beschriebene spezifische Details und
repräsentative
Ausführungsformen
beschränkt.
Dementsprechend können
verschiedene Modifikationen ohne Verlassen des Bereichs des allgemeinen
erfinderischen Konzepts, wie durch die beigefügten Ansprüche und deren Äquivalente
definiert, gemacht werden.