DE102006020186A1

DE102006020186A1 - Vorrichtung und Verfahren von Verzögerungsberechnung für strukturierte ASIC

Info

Publication number: DE102006020186A1
Application number: DE102006020186A
Authority: DE
Inventors: Takayuki Kawasaki Ooshima
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2005-05-02
Filing date: 2006-05-02
Publication date: 2006-12-07
Also published as: US7587693B2; JP4540540B2; JP2006309643A; US20060247875A1

Abstract

Eine Verzögerungsberechnungsvorrichtung ist zur Verzögerungsberechnung einer strukturierten ASIC (1) vorgesehen, in die eine Taktschaltung (5) innerhalb eines Master-Slice (2, 3) integriert ist. Die Verzögerungsberechnungsvorrichtung besteht aus einer Speichereinheit, die eine Taktschaltungs-Verzögerungsbibliothek (17) speichert, welche durch Verzögerungsberechnung einer Taktschaltung (5) erhaltene Taktschaltungs-Verzögerungsdaten enthält, und einem Verzögerungsberechnungsmittel (11, 16) zum Ausführen von Verzögerungsberechnung einer strukturierten ASIC (1), das die Taktschaltung (5) enthält, um dadurch Verzögerungsberechnungs-Ergebnisdaten (23) der strukturierten ASIC (1) zu erzeugen. Das Verzögerungsberechnungsmittel (11, 16) ist konfiguriert, um mindestens einen Teil der Taktschaltungs-Verzögerungsdaten aus der Taktschaltungs-Verzögerungsbibliothek (17) zu erhalten und den erhaltenen Teil der Taktschaltungs-Verzögerungsdaten in die Verzögerungsberechnungs-Ergebnisdaten in die Verzögerungsberechnungs-Ergebnisdaten (23) zu mischen.

Description

Hintergrund der Erfindung
1. Gebiet der Erfindung
Die vorliegende Erfindung betrifft allgemein eine Vorrichtung und ein Verfahren von Verzögerungsberechnung für strukturierte ASICs (anwendungsspezifische integrierte Schaltungen). Genauer ausgedrückt, ist die vorliegende Erfindung auf Verzögerungsberechnung für ASICs gerichtet, die Taktschaltungen enthalten, welche zum Verteilen von Taktsignalen verwendet werden.

2. Beschreibung der verwandten Technik

Verzögerungsberechnung ist eine der wichtigsten Techniken beim Entwurf integrierter Schaltungen. Betreiben einer integrierten Schaltung bei gewünschten Zeitabstimmungen erfordert genaues Einschätzen von Verzögerungszeiten jeweiliger Schaltungskomponenten innerhalb der integrierten Schaltung durch Verzögerungsberechnung und Verifizieren von Betriebszeitabstimmungen der integrierten Schaltung aufgrund der geschätzten Verzögerungszeiten. Zum Beispiel muss eine Verzögerungszeit einer in die integrierte Schaltung integrierten Taktschaltung genau geschätzt werden, und dann muss Taktversatz als geeignet aufgrund der geschätzten Verzögerungszeiten verifiziert werden. Zusätzlich müssen Verzögerungszeiten gewünschter Pfade innerhalb der integrierten Schaltung als geeignet verifiziert werden. Vor einem solchen technischen Hinter grund sind verschiedene Arten von Verzögerungsberechnungsverfahren vorgeschlagen worden.

Eines der typischsten Verzögerungsberechnungsverfahren ist ein auf Zellenbibliothek basierendes Verfahren, das eine Zellenverzögerungsbibliothek verwendet, welche Verzögerungszeiten jeweiliger Arten von Zellen beschreibt (es wird zum Beispiel auf JP-A-Heisei 11-259555 verwiesen). Das auf Zellenbibliothek basierende Verfahren ist auf Verzögerungsberechnung von integrierten Schaltungen gerichtet, die eine zellengestützte Entwurfstechnik annehmen. Das auf Zellenbibliothek basierende Verfahren verwendet eine Zellenbibliothek, die Tabellen enthält, welche Verknüpfungen von Eingangsanstiegen und/oder Belastungskapazitäten mit Verzögerungszeiten für jeweilige Zellenarten beschreiben. Verzögerungszeiten jeweiliger in die integrierte Zielschaltung integrierter Zellen werden durch Tabellenlesen aus der Zellenbibliothek bezugnehmend auf eine Netzliste der integrierten Zielschaltung erfasst. Hiernach folgt Verzögerungsberechnung gewünschter Pfade basierend auf den erfassten Verzögerungszeiten der jeweiligen Zellen.

Verzögerungsberechnung von Makroschaltungen enthaltenden integrierten Schaltungen ist im technischen Gebiet auch bekannt, zum Beispiel JP-A-Heisei 10-162040 und JP-A 2001-273338. In den bekannten Techniken wird Verzögerungsberechnung einer Makroschaltungen enthaltenden integrierten Schaltung unter Verwendung einer Makroverzögerungsbibliothek erreicht, die enthält: Tabellen, die Verknüpfungen von Verzögerungszeiten von Randzellen, die mit Eingangsanschlüssen von Makroschaltungen verbunden sind, mit Eingangsanstiegen der Randzellen beschreiben; Tabellen, die Verknüpfungen von Verzögerungszeiten von Randzellen, die mit Ausgangsanschlüssen von Makroschaltungen verbunden sind, mit Eingangslastkapazitäten der Randzellen; und Verzögerungszeiten unter den Randzellen beschreiben. Verzögerungsberechnung für gewünschte Pfade innerhalb der integrierten Schaltung wird unter Verwendung der von der Makroverzögerungsbibliothek erfassten Verzögerungszeiten durchgeführt.

Ein anderes typisches Verzögerungsberechnungsverfahren ist ein analoges Simulationsverfahren. SPICE ist einer der typischsten Simulatoren für Analogsimulation. Bei der Analogsimulation wird eine integrierte Zielschaltung durch ein Schaltungsmodell ausgedrückt, das durch Widerstände, Kondensatoren, Spulen und andere primitive Elemente beschrieben wird, und Verzögerungszeiten werden durch Lösen der Schaltungsgleichung entsprechend dem Schaltungsmodell berechnet. Zum Beispiel offenbart ein Dokument mit dem Titel "A Clock Distribution Circuit Layout Design Tool for Largescale and High-Speed ASICs" [Ein Entwurfs-Tool für Taktverteilungs-Schaltungslayout für hochintegrierte und Hochgeschwindigkeits-ASICs], verfasst durch Masayuki Terai et al., Institute of Japanese Information Processing, Band 43, Nr. 5, Seiten 1294 bis 1303, Mai 2002, dass mit SPICE kompatible Schaltungssimulation zum Analysieren von Taktversatz einer Taktschaltung innerhalb einer ASIC angewendet wird.

Der Erfinder der vorliegenden Erfindung hat die Tatsache entdeckt, dass Verzögerungsberechnungen von Taktschaltungen verschwenderisch wiederholt werden, wenn die konventionellen Verzögerungsberechnungsverfahren auf Verzögerungsberechnungen strukturierter ASICs angewendet werden. Konventionell werden jedes Mal, wenn eine integrierte Schaltung entworfen wird, Verzögerungszeiten einer in die integrierte Schaltung integrierten Taktschaltung geschätzt. Wenn zum Beispiel zwei strukturierte ASICs entworfen werden, werden Verzögerungszeiten von Taktschaltungen innerhalb der jeweiligen ASICs getrennt berechnet. Den Untersuchungen des Erfinders zufolge, verwendet Ausführung von Verzögerungsberechnungen der Taktschaltungen innerhalb der jeweiligen strukturierten ASICs verschwenderisch Entwurfsressourcen, was unerwünscht die TAT beim Entwurf strukturierter ASICs erhöhen kann.

Zusammenfassung der Erfindung

Der Erfinder hat entdeckt, dass Verzögerungsberechnungen strukturierter ASICs wirksam durch Herstellen einer Taktschaltungs-Verzögerungsbibliothek vereinfacht werden kann, die ein Ergebnis von Verzögerungsberechnung einer in strukturierte ASICs integrierten Taktschaltung beschreibt. Eine Taktschaltung kann gewöhnlich in verschiedene strukturierte ASICs integriert werden, indem die Taktschaltung in Master-Slices der strukturierten ASICs eingebaut wird. Wenn eine Taktschaltungs-Verzögerungsbibliothek hergestellt ist, die Verzögerungszeiten der gewöhnlichen integrierten Taktschaltung beschreibt, senkt gewöhnliches Verwenden der Taktschaltungs-Verzögerungsbibliothek für die Verzögerungsberechnungen die Taktschaltung enthaltender strukturierter ASICs effektiv die für die Verzögerungsberechnungen benötigte Zeit.

Soweit es dem Erfinder bekannt ist, ist die Herstellung einer Verzögerungsbibliothek für eine Taktschaltung im technischen Gebiet nicht bekannt. Dies kann darin begründet liegen, dass gewöhnliche integrierte Schaltungen unterschiedliche Layoutmuster von Taktschaltungen aufweisen und es keinen technischen Sinn macht, eine Verzögerungsbibliothek einer Taktschaltung herzustellen. Zwischenverbindungswiderstände und Kapazitäten innerhalb von Taktschaltungen sind abhängig von Layoutmustern der Taktschaltungen verschieden. In dem Fall, dass individuelle integrierte Schaltungen verschiedene Layoutmuster von Taktschaltungen aufweisen, ist Herstellen einer Verzögerungsbibliothek für eine Taktschaltung nicht effektiv; die strukturierte ASIC-Technik ermöglicht jedoch, dass in verschiedenen integrierten Schaltungen zu integrierende Taktschaltungen das gleiche Layoutmuster aufweisen. Hinsichtlich strukturierten ASICs senkt Herstellen einer Verzögerungsbibliothek für eine Taktschaltung effektiv die für Verzögerungsberechnung benötigte Zeit.

In einem Aspekt der vorliegenden Erfindung wird eine Verzögerungsberechnungsvorrichtung für Verzögerungsberechnung einer strukturierten ASIC geschaffen, in der eine Taktschaltung in einen Master-Slice integriert ist. Die Verzögerungsberechnungsvorrichtung besteht aus einer Speichereinheit, die eine Taktschaltungs-Verzögerungsbibliothek speichert, welche durch Verzögerungsberechnung einer Taktschaltung erhaltene Taktschaltungs-Verzögerungsdaten enthält, und einen Verzögerungsberechnungsabschnitt, der Verzögerungsberechnung einer die Taktschaltung enthaltenden strukturierten ASIC ausführt, um dadurch Verzögerungsberechnungs-Ergebnisdaten der strukturierten ASIC zu erhalten. Der Verzögerungsberechnungsabschnitt ist konfiguriert, um wenigstens einen Teil der Taktschaltungs-Verzögerungsdaten von der Taktschaltungs- Verzögerungsbibliothek zu erhalten und um den erhaltenen Teil der Taktschaltungs-Verzögerungsdaten in die Verzögerungsberechnungs-Ergebnisdaten zu mischen.

Die auf diese Weise aufgebaute Verzögerungsberechnungsvorrichtung beseitigt effektiv die Notwendigkeit, die Verzögerungsberechnung der Taktschaltung zu wiederholen, indem die in der Taktschaltungs-Verzögerungsbibliothek archivierten Taktschaltungs-Verzögerungsdaten in die Verzögerungsberechnungs-Ergebnisdaten von verschiedenen strukturierten ASICs eingefügt werden, in die die Taktschaltung gewöhnlich integriert ist. Dies senkt effektiv die für Verzögerungsberechnung der strukturierten ASICs benötigte Zeitdauer und senkt daher Entwurfs-TATs der strukturierten ASICs.

Kurze Beschreibung der Zeichnungen
Die obigen und andere Vorteile und Merkmale der vorliegenden Erfindung werden aus der folgenden Beschreibung betrachtet in Verbindung mit den beigefügten Zeichnungen deutlicher werden, in denen:
1 eine Schnittansicht ist, die eine exemplarische Struktur einer strukturierten ASIC in einer Ausführungsform der vorliegenden Erfindung darstellt;
2 ein Schaltbild ist, das Schaltungstopologie der strukturierten ASIC in einer Ausführungsform der vorliegenden Erfindung darstellt;
3 ein Blockdiagramm ist, das eine Struktur eines Verzögerungsberechnungssystems in einer Ausführungsform der vorliegenden Erfindung darstellt;
4 ein Ablaufdiagramm ist, das eine exemplarische Prozedur zum Erzeugen einer Taktschaltungs-Verzögerungsbibliothek in einer Ausführungsform der vorliegenden Erfindung darstellt;
5 ein Diagramm ist, das Inhalte einer Netzliste in einer Ausführungsform der vorliegenden Erfindung darstellt;
6A ein Konzeptdiagramm ist, das Inhalte einer Taktschaltungs-Verzögerungsbibliothek in einer Ausführungsform der vorliegenden Erfindung darstellt;
6B ein Konzeptdiagramm ist, das Inhalte einer Taktschaltungs-Verzögerungsbibliothek in einer anderen Ausführungsform der vorliegenden Erfindung darstellt;
7 ein Konzeptdiagramm ist, das ein Verfahren zum Berechen eines Zeitspielraums in einer Ausführungsform der vorliegenden Erfindung darstellt;
8 ein Ablaufdiagramm ist, das eine exemplarische Prozedur zum Erzeugen einer Taktschaltungs-Verzögerungsbibliothek in einer alternativen Ausführungsform der vorliegenden Erfindung darstellt;
9 ein Konzeptdiagramm zum Erklären von Signalintegritätsverifizierung in einer Ausführungsform der vorliegenden Erfindung ist; und
10 ein Ablaufdiagramm ist, das eine exemplarische Prozedur zum Berechnen von Gesamtverzögerungen in der strukturierten ASIC in einer Ausführungsform der vorliegenden Erfindung darstellt.
Beschreibung der bevorzugten Ausführungsformen
Die Erfindung soll nun hier unter Bezugnahme auf die darstellenden Ausführungsformen beschrieben werden. Die Fachleute in diesem Gebiet würden erkennen, dass viele alternative Ausführungsformen unter Verwendung der Lehren der vorliegenden Erfindung erhalten werden können, und dass die Erfindung nicht auf die zu Erklärungszwecken dargestellten Ausführungsformen begrenzt ist.
STRUKTUREN STRUKTURIERTER ASIC, UND VERZÖGERUNGSBERECHNUNGSSYSTEM
In einer Ausführungsform, wie in 1 gezeigt ist, ist eine technische Idee zum Berechnen einer Verzögerung einer strukturierten ASIC (anwendungsspezifische integrierte Schaltung) 1 vorgesehen, während die strukturierte ASIC 1 aus einem Halbleitersubstrat 2, in das MOS-Transistoren integriert sind, gewöhnlichen Schichten 3 und kundenspezifischen Schichten 4 besteht. Die gewöhnlichen Schichten 3 sind Zwischenverbindungsschichten, die Zwischenverbindungen enthalten, welche gewöhnlich in ver schiedene Arten von strukturierten ASICs integriert sind, um elektrische Verbindungen zwischen Schaltungen bereitzustellen (zum Beispiel, E/A-Puffer und Stromversorgungsschaltungen). Die kundenspezifischen Schichten 4 sind Zwischenverbindungsschichten, die Zwischenverbindungen enthalten, welche in Übereinstimmung mit verschiedenen Benutzerspezifikationen konfiguriert sind. Das Halbleitersubstrat 2 und die gewöhnlichen Schichten 3 sind Teile, die vorhergehend durch einen Lieferanten hergestellt wurden, und können als ein "Master-Slice" bezeichnet werden. In dieser Ausführungsform wird eine zum Verteilen von Takten verwendete Taktschaltung in das Master-Slice integriert. Dies impliziert, dass die Taktschaltung gewöhnlich in verschiedene strukturierte ASICs 1 integriert wird.
2 ist ein Konzeptdiagramm, das eine exemplarische Schaltungstopologie der strukturierten ASIC 1 in dieser Ausführungsform darstellt. Die strukturierte ASIC 1 ist mit einer Taktschaltung 5, die gewöhnlich verwendet wird, und einer Logikschaltung 5 versehen, die gemäß Benutzeranforderung konfiguriert ist. Zwischenverbindungen der Taktschaltung 5 sind in die gewöhnlichen Schichten 3 integriert, und Zwischenverbindungen der Logikschaltung 6 sind in die kundenspezifischen Schichten 4 integriert.
Die Taktschaltung 5 besteht aus Zellen 7 und Zwischenverbindungen 8, die elektrische Verbindungen zwischen den Zellen 7 bereitstellen. Die Zellen 7 und Zwischenverbindungen 8 sind verbunden, um als ein Taktbaum zu wirken. Eine der Zellen 7, die an einer Wurzel des Taktbaums angeordnet ist, wird als eine "Wurzelzelle 7a" bezeichnet, während eine Zelle 7, die sich an einem Blatt des Taktbaums befindet, als eine "Blattzelle 7b" bezeichnet wird. Die Wurzelzelle 7a empfängt ein zu verteilendes Taktsignal. Die Wurzelzelle 7a kann eine Makroschaltung wie zum Beispiel eine PLL-(Phase Locked-Loop, Phasenregelkreis)-Schaltung und eine DLL-(Digital lock loop, Digitalregelkreis)-Schaltung, eine Zelle, die direkt oder indirekt an einen Ausgang einer solchen Makroschaltung angeschlossen ist, eine E/A-Zelle, die extern ein Taktsignal empfängt, und eine Zelle sein, die direkt oder indirekt an einen Ausgang einer solche E/A-Zelle angeschlossen ist. Andererseits werden die Blattzellen 7b zum Ausgeben von Taktsignalen von der Taktschaltung 5 verwendet. Die Blattzellen 7b können Flip-Flops oder Makroschaltungen, an die Taktsignale verteilt werden, Zellen, die an Eingänge der Flip-Flops oder der Makroschaltungen angeschlossen sind, E/A-Zellen, die Taktsignale ausgeben, oder Zellen sein, die direkt oder indirekt an Eingänge der E/A-Zellen angeschlossen sind.
Andererseits besteht die Logikschaltung 6 aus Schaltungen 9, die als Reaktion auf von den Blattzellen 7b empfangenen Signalen arbeiten. Die Schaltungen 9 können aus Kombinationsschaltungen bestehen.
Es soll nun detailliert die Struktur und Funktion eines Verzögerungsberechnungssystems beschrieben werden, das für Verzögerungsberechnung der wie in den 1 und 2 gezeigt angeordneten strukturierten ASIC 1 verwendet wird.
3 ist ein Blockdiagramm, das eine exemplarische Struktur eines Verzögerungsberechnungssystems 10 in einer Ausführungsform der vorliegenden Erfindung darstellt. In dieser Ausführungsform wird gewöhnlich verwendete Computerarchitektur in dem Verzögerungsberechnungssystem 10 eingesetzt. Genau ausgedrückt, besteht das Verzögerungsberechnungssystem 10 aus einer CPU (Central Processing Unit, Zentrale Verarbeitungseinheit) 11, einer Eingabeeinrichtung 12, wie zum Beispiel einer Tastatur und einer Maus, einer Ausgabeeinrichtung 13, wie zum Beispiel eine Anzeigeeinrichtung und ein Drucker, und einer Speichereinrichtung 14 wie zum Beispiel ein HDD (Hard Disk Drive, Festplattenlaufwerk).
In der Speichereinrichtung 14 sind ein Tool 15 zum Erzeugen einer Taktschaltungs-Verzögerungsbibliothek und ein Verzögerungsberechnungs-Tool 16 gespeichert. Das Tool 15 zum Erzeugen einer Taktschaltungs-Verzögerungsbibliothek ist ein Computerprogramm, das zum Erzeugen einer Taktschaltungs-Verzögerungsbibliothek 17 verwendet wird. Die CPU 11 führt Codemodule aus, die in dem Tool 15 zum Erzeugen einer Taktschaltungs-Verzögerungsbibliothek enthalten sind, um die Taktschaltungs-Verzögerungsbibliothek 17 zu erzeugen. Das Tool 15 zum Erzeugen einer Taktschaltungs-Verzögerungsbibliothek führt Analogsimulation hinsichtlich der Taktschaltung 5 aus, und speichert durch die Analogsimulation erhaltenen Verzögerungsberechnungsergebnisse in der Taktschaltungs-Verzögerungsbibliothek 17. Die Inhalte der Taktschaltungs-Verzögerungsbibliothek 17 sollen später detailliert erklärt werden.
Das Verzögerungsberechnungs-Tool 16 ist ein Computerprogramm, das für Verzögerungsberechnung eines gesamten Schaltungssystems der strukturierten ASIC 1 verwendet wird. Die CPU 11 führt in dem Verzögerungsberechnungs-Tool 16 enthaltene Codemodule aus, um Verzögerungsberechnung der gesamten strukturierten ASIC 1 auszuführen. Das Verzögerungsberechnungs-Tool 16 führt Verzögerungsberechnung der gesamten strukturierten ASIC 1 aufgrund der Taktschaltungs-Verzögerungsbibliothek 17 und einer Zellenverzögerungsbibliothek 18 aus. Die Zellenverzögerungsbibliothek 18 ist eine Bibliothek, die Verzögerungszeiten verschiedener Arten von Zellen beschreibt. Genau ausgedrückt, enthält die Zellenverzögerungsbibliothek 18 zweidimensionale Tabellen, die Verknüpfungen von Eingangsanstiegen (typischerweise als Anstiegsgeschwindigkeiten von Eingangssignalen bezeichnet) und Belastungskapazitäten mit Verzögerungszeiten für jeweilige Zellen beschreiben, und zweidimensionale Tabellen, die Verknüpfungen von Eingangsanstiegen und Belastungskapazitäten mit Ausgangsanstiegen (typischerweise als Anstiegsgeschwindigkeiten von Ausgangssignalen definiert) beschreiben.
Ein Merkmal des Verzögerungsberechnungssystems 10 in dieser Ausführungsform besteht darin, dass die Taktschaltungs-Verzögerungsbibliothek 17 vorhergehend hergestellt wird, um die Ergebnisse der Verzögerungsberechnungen der Taktschaltung 5 zu speichern, und für Verzögerungsberechnungen verschiedener strukturierter ASICs 1 verwendet wird. Dies vermeidet verschwenderisches Wiederholen von Verzögerungsberechnungen der gleichen Taktschaltung 5, die in verschiedene strukturierte ASICs 1 integriert wird. Es sollen nun ausführlich exemplarische Verfahren zum Erzeugen der Taktschaltungs-Verzögerungsbibliothek 17 und zum Ausführen von Verzögerungsberechnung unter Verwendung der Taktschaltungs-Verzögerungsbibliothek 17 erklärt werden.
TAKTSCHALTUNGS-VERZÖGERUNGSBIBLIOTHEK
4 ist ein Ablaufdiagramm, das eine exemplarische Prozedur zum Erzeugen der Taktschaltungs-Verzögerungsbibliothek 17 in einer Ausführungsform darstellt. Wie bereits erklärt, wird die Taktschaltungs-Verzögerungsbibliothek 17 durch das Tool 15 zum Erzeugen einer Taktschaltungs-Verzögerungsbibliothek erzeugt.
Die Prozedur zum Erzeugen der Taktschaltungs-Verzögerungsbibliothek 17 beginnt mit Taktschaltungsextraktion bei Schritt S01. Bei der Taktschaltungsextraktion wird dem Tool 15 zum Erzeugen einer Taktschaltungs-Verzögerungsbibliothek eine Netzliste 19 einer bestimmten strukturierten ASIC 1 gegeben. Die Netzliste 19 beschreibt Verbindungen von in die strukturierte ASIC 1 integrierten Zellen und Kapazitäten von Zwischenverbindungen der Zellen. In einer Ausführungsform wird dem Tool 15 zum Erzeugen einer Taktschaltungs-Verzögerungsbibliothek eine Netzliste einer strukturierten ASIC 1, die keine kundenspezifische Schicht 4 enthält (nämlich eine Netzliste des Master-Slice der strukturierten ASIC 1), als die Zielnetzliste 19 gegeben.
Das Tool 15 zum Erzeugen einer Taktschaltungs-Verzögerungsbibliothek extrahiert eine Taktschaltungsnetzliste 20, die eine Netzliste der Taktschaltungen 5 ist, aus der Netzliste 19.
5 ist eine Konzeptansicht, die Inhalte der Taktschaltungsnetzliste 20 enthält. Die Taktschaltungsnetzliste 20 beschreibt Verbindungen der in die Taktschaltung 5 integrierten Zellen 7 und Kapazitäten der in die Taktschaltung 5 integrierten Zwischenverbindungen. Es sollte festgestellt werden, dass die Logikschaltung 6 aus der Taktschaltungsnetzliste 20 ausgeschlossen ist.
Der Extraktion der Taktschaltungsnetzliste 20 folgt Verzögerungsberechnung der Taktschaltung 5 bei Schritt S02. Die Verzögerungsberechnung der Taktschaltung 5 wird durch Analogsimulation basierend auf der Taktschaltungsnetzliste 20 erreicht. Die Verwendung von Analogsimulation zur Verzögerungsberechnung der Taktschaltung 5 ist vorteilhaft, weil Analogsimulation äußerst genaue Verzögerungsberechnung für die Taktschaltung 5 liefert, welche gewöhnlich in verschiedene strukturierte ASICs 1 integriert sein kann. Die Taktschaltung 5 ist vorzugsweise so konfiguriert, um Taktversatz soweit wie möglich zu reduzieren, da Logikschaltungen 6 innerhalb strukturierter ASICs 1 in verschiedenen Arten anordnet werden können. Zum Sicherstellen, dass die Taktversätze ausreichend reduziert werden, wird Analogsimulation zum Ausführen äußerst genauer Verzögerungsberechnung der Taktschaltung 5 verwendet.
Spezifisch werden die folgenden Daten in der Verzögerungsberechnung im Schritt S02 berechnet:

(1) Verzögerungszeiten der Zellen 7 und der Zwischenverbindungen 8, die in die Taktschaltung 5 integriert sind;
(2) Eingangsanstiege (typischerweise Anstiegsgeschwindigkeiten von Eingangssignalen der Zellen 7) der jeweiligen Zellen 7 außer der Wurzelzelle 7a; und
(3) eine Belastungskapazität eines Ausgangsanschlusses der Wurzelzelle 7a.

Der Verzögerungsberechnung der Taktschaltung 5 folgt Taktschaltungs-Bibliothekarchivierung im Schritt S03. Bei der Taktschaltungs-Bibliothekarchivierung werden die durch Verzögerungsberechnungsoperation der Taktschaltung 5 erhaltenen Daten als Taktschaltungs-Verzögerungsdaten in der Taktschaltungs-Verzögerungsbibliothek 17 archiviert.
Genau ausgedrückt, bestehen die in der Taktschaltungs-Verzögerungsbibliothek 17 archivierten Taktschaltungs-Verzögerungsdaten aus den folgenden Daten:

(1) Verzögerungszeitdaten des Schaltungsteils zwischen dem Ausgangsanschluss der Wurzelzelle 7a und den Eingangsanschlüssen der jeweiligen Blattzellen 7b;
(2) einer Belastungskapazität des Ausgangsanschlusses der Wurzelzelle 7a (nämlich die Summe der Kapazitäten der mit der Wurzelzelle 7a verbundenen Zwischenverbindungen 8, und Eingangskapazitäten der Zellen 7, die mit den relevanten Zwischenverbindungen 8 verbunden sind); und
(3) Eingangsanstiegen der jeweiligen Blattzellen 7b innerhalb der Taktschaltung 5. Das folgende ist eine Beschreibung der jeweiligen in der Taktschaltungs-Verzögerungsbibliothek 17 archivierten Daten.

Die 6A und 6B sind Konzeptdiagramme, die Inhalte von in der Taktschaltungs-Verzögerungsbibliothek 17 gespeicherten Verzögerungszeitdaten darstellen. In einer Ausführungsform, wie in 6A gezeigt ist, schließen die in der Taktschaltungs-Verzögerungsbibliothek 17 archivierten Verzögerungszeitdaten Verzögerungszeiten der jeweiligen Zellen 7 und Zwischenverbindungen 8 ein, die zwischen dem Ausgangsanschluss der Wurzelzelle 7a und den Eingangsanschlüssen der Blattzellen 7b angeordnet sind. In einer anderen Ausführungsform, wie in 6B gezeigt ist, schließen die in der Taktschaltungs-Verzögerungsbibliothek 17 archivierten Verzögerungszeitdaten Verzögerungszeiten jeweiliger Pfade von dem Ausgangsanschluss der Wurzelzelle 7a zu den Eingangsanschlüssen der jeweiligen Blattzellen 7b ein, welche als Pfadverzögerungszeiten bezeichnet werden können. In einer alternativen Ausführungsform können die in der Taktschaltungs-Verzögerungsbibliothek 17 archivierten Verzögerungszeitdaten sowohl die Verzögerungszeiten der jeweiligen Zellen 7 und Zwischenverbindungen 8, als auch die Pfadverzögerungszeiten von dem Ausgangsanschluss der Wurzelzelle 7a bis zu den Eingangsanschlüssen der jeweiligen Blattzellen 7b einschließen. Archivieren der Verzögerungszeiten der jeweiligen Zellen 7 und Zwischenverbindungen 8 in der Taktschaltungs-Verzögerungsbibliothek 17 ist vorteilhaft zum Ausführen von Verifikation abhängig von den Pfaden der Taktschaltung 5. Dies ermöglicht zum Beispiel, eine Verzögerungszeit zwischen zwei gewünschten Punkten innerhalb der Taktschaltung 5 zu berechnen. Andererseits ist Archivieren der Pfadverzögerungszeiten in der Taktschaltungs-Verzögerungsbibliothek 17 vorteilhaft zum Ausführen von Verifikation, die nicht von den Pfaden der Taktschaltung 5 abhängt. In diesem Fall wird jeder der Pfade von dem Ausgangsanschluss der Wurzelzelle 7a der Taktschaltung 5 zu den Eingangsanschlüssen der jeweiligen Blattzellen 7b vollständig als ein Verzögerungselement behandelt.
Es sollte festgestellt werden, dass der Schaltungsteil der Taktschaltung 5, für den die Verzögerungszeiten in der Taktschaltungs-Verzögerungsbibliothek 17 archiviert werden, als der Teil von dem Ausgangsanschluss der Wurzelzelle 7a zu den Eingangsanschlüssen der jeweiligen Blattzellen 7b definiert ist; die Wurzelzelle 7a und die Blattzellen 7b selbst sind nicht in diesem Bereich beteiligt. Mit anderen Worten, die Verzögerungszeiten der Wurzelzelle 7a und der Blattzellen 7b sind nicht in der Taktschaltungs-Verzögerungsbibliothek 17 beschrieben.
Der Grund, warum die Verzögerungszeit der Wurzelzelle 7a aus der Taktschaltungs-Verzögerungsbibliothek 17 ausgeschlossen ist, besteht darin, dass die Verzögerungszeit der Wurzelzelle 7a abhängig von dem Eingangsanstieg der Wurzelzelle 7a variiert. Zum Verbessern der Genauigkeit der Verzögerungsberechnungen der gesamten strukturierten ASIC 1 aufgrund der Verknüpfung der Verzögerungszeit der Wurzelzelle 7a mit dem Eingangsanstieg derselben, ist es zu bevorzugen, den Eingangsanstieg der Wurzelzelle 7a von der Anordnung der Schaltung zu berechnen, die mit dem Eingang der Wurzelzelle 7a verbunden ist, und dann die Verzögerungszeit der Wurzelzelle 7a von dem berechneten Eingangsanstieg zu berechnen.
Andererseits besteht der Grund, warum die Verzögerungszeiten der Blattzellen 7b aus der Taktschaltungs-Verzögerungsbibliothek 17 ausgeschlossen sind, darin, dass die Datenmenge der Taktschaltungs-Verzögerungsbibliothek 17 und der zum Erzeugen der Taktschaltungs-Verzögerungsbibliothek 17 benötigte Rechenumfang reduziert werden. Allgemein enthält eine Verzögerungsbibliothek einer Makroschaltung Verzögerungstabellen, die Verknüpfungen von Verzögerungszeiten jeweiliger Ausgangszellen innerhalb der Makroschaltung (nämlich Zellen, die direkt an jeweiligen Ausgangsanschlüsse der Makroschaltung angeschlossen sind) mit Belastungskapazitäten der jeweiligen Ausgangsanschlüsse beschreiben. Ein solcher Ansatz wird jedoch nicht für die Taktschal tungs-Verzögerungsbibliothek 17 verwendet. Dies liegt darin begründet, dass die Anzahl von Ausgangsanschlüssen der Taktschaltung 5 (nämlich, die Anzahl der Blattzellen 7b) aufgrund der Tatsache extrem groß ist, dass Taktsignale an eine große Anzahl von Schaltungen verteilt werden. Die Anzahl von Blattzellen 7b der Taktschaltung 5 kann bis auf mehrere tausend erhöht werden. Vorsehen der Verzögerungstabellen für die jeweiligen Blattzellen 7b vergrößert unerwünscht die Datenmenge der Taktschaltungs-Verzögerungsbibliothek 17.
In dieser Ausführungsform beschreibt die Taktschaltungs-Verzögerungsbibliothek 17 die Eingangsanstiege der jeweiligen Blattzellen 7b, anstatt Tabellen zu enthalten, die die Verzögerungszeiten der Blattzellen 7b beschreiben. Es sollte auch festgestellt werden, dass die Eingangsanstiege der jeweiligen Blattzellen 7b feststehende Werte sind. Wie später erklärt werden soll, werden die Verzögerungszeiten der jeweiligen Blattzellen 7b getrennt aufgrund der in der Taktschaltungs-Verzögerungsbibliothek 17 beschriebenen Eingangsanstiege der Blattzellen 7b berechnet. Dies reduziert effektiv die Datenmenge der Taktschaltungs-Verzögerungsbibliothek 17 und reduziert dadurch den zum Erzeugen der Taktschaltungs-Verzögerungsbibliothek 17 benötigten Rechenumfang.
Archivieren der Eingangsanstiege der jeweiligen Blattzellen 7b in der Taktschaltungs-Verzögerungsbibliothek 17 ist auch vorteilhaft darin, dass dies die Notwendigkeit beseitigt, die Tabellen zu archivieren, die Verknüpfungen der Ausgangsanstiege der Blattzellen 7b (das heißt, die Anstiegsgeschwindigkeiten der Ausgangssignale der Blattzellen 7b) mit den Belastungskapazitäten derselben in der Taktschaltungs-Verzögerungsbibliothek 17 beschreiben. Allgemein enthält eine Verzögerungsbibliothek einer Makroschaltung Ausgangsanstiegstabellen, die Verknüpfungen von Ausgangsanstiegen jeweiliger Ausgangszellen innerhalb der Makroschaltung mit Belastungskapazitäten der jeweiligen Ausgangsanschlüsse beschreiben. Die Ausgangsanstiegstabellen werden für Verzögerungsberechnungen der Ausgangszellen der Makroschaltung verwendet. Herstellen der Ausgangsanstiegstabellen für die jeweiligen Ausgangszellen erhöht jedoch unerwünscht die Datenmenge der Taktschaltungs-Verzögerungsbibliothek 17. In dieser Ausführungsform werden die Eingangsanstiege in der Taktschaltungs-Verzögerungs bibliothek 17 anstelle der Ausgangsanstiegstabellen archiviert, um dadurch die Datenmenge der Taktschaltungs-Verzögerungsbibliothek 17 zu reduzieren.
Genau ausgedrückt, beeinflusst der Eingangsanstieg der Wurzelzelle 7a, der die Verzögerungszeit der Wurzelzelle 7a beeinflusst, auch geringfügig Verzögerungszeiten der Zellen 7, die an den Ausgangsanschluss der Wurzelzelle 7a angeschlossen sind (welche im Folgenden als die Zellen 7c der nächsten Stufe bezeichnet werden sollen). Dies liegt darin begründet, dass der Eingangsanstieg der Wurzelzelle 7a Eingangsanstiege der Zellen 7c der nächsten Stufe 7c beeinflusst, was die Verzögerungszeiten der Zellen 7 der nächsten Stufe beeinflusst. Die Operationszeitabstimmungen der strukturierten ASIC 1 werden erwünscht aufgrund der Einflüsse des Eingangsanstiegs der Wurzelzelle 7a auf die Verzögerungszeiten der Zellen 7c der nächsten Stufe verifiziert.
Um die Einflüsse des Eingangsanstiegs der Wurzelzelle 7a auf die Verzögerungszeiten der Zellen 7c der nächsten Stufe zu berücksichtigen, ist es erwünscht, dass Zeitspielräume aufgrund der Einflüsse des Eingangsanstiegs der Wurzelzelle 7a auf die Verzögerungszeiten der jeweiligen Zellen 7c der nächsten Stufe bestimmt werden und dann in der Taktschaltungs-Verzögerungsbibliothek 17 archiviert werden. Die Zeitspielräume für eine Zielzelle 7c der nächsten Stufe werden erwünscht wie folgt berechnet:
Nun bezugnehmend auf 7, wird eine Verzögerungszeit "delay1" der Zielzelle 7c der nächsten Stufe zuerst für den Fall berechnet, wenn die Eingangsanstiegsgeschwindigkeit der Wurzelzelle 7a einen vorbestimmten Standardwert darstellt. Genau ausgedrückt, wird die Zeitdauer zwischen dem Heraufziehen des Eingangssignals der Zielzelle 7c der nächsten Stufe auf einen Schwellenwert "Vth" (oder das Herunterziehen des Eingangssignals auf den Schwellenwert "Vth") und dem Heraufziehen des Ausgangssignals der Zielzelle 7c der nächsten Stufe auf den Schwellenwert Vth (oder das Herunterziehen des Ausgangssignals auf den Schwellenwert "Vth") für den Fall berechnet, wenn der Eingangsanstieg der Wurzelzelle 7a der Standardwert ist, und die berechnete Zeitdauer wird als die Verzögerungszeit "delay1" bezeichnet. Es sollte verstanden werden, dass in 7 die durchgezogenen Linien 31 und 32 die Wellenformen der Eingangs- bzw. Ausgangssignale der Zielzelle 7c der nächsten Stufe anzeigen, wobei der Eingangsanstieg der Wurzelzelle 7a der Standardwert ist.
Außerdem wird eine Verzögerungszeit "delay2" der Zelle 7c der nächsten Stufe für den Fall berechnet, wenn die Eingangsanstiegsgeschwindigkeit der Wurzelzelle 7a ein zulässiger Mindestwert ist. Genau ausgedrückt, wird die Zeitdauer zwischen dem Heraufziehen des Eingangssignals der Zielzelle 7c der nächsten Stufe auf einen Schwellenwert "Vth" (oder das Herunterziehen des Eingangssignals auf den Schwellenwert "Vth") und das Heraufziehen des Ausgangssignals der Zielzelle 7c der nächsten Stufe auf den Schwellenwert Vth (oder das Herunterziehen des Ausgangssignals auf den Schwellenwert "Vth") für den Fall berechnet, wenn die Eingangsanstiegsgeschwindigkeit der Wurzelzelle 7a der zulässige Mindestwert ist, und die berechnete Zeitdauer wird als die Verzögerungszeit "delay2" definiert.
Der Zeitspielraum Δdelay für die Zielzelle 7c der nächsten Stufe ist als die Differenz zwischen der Verzögerungszeit "delay2" und der Verzögerungszeit "delay1" definiert, und wird in der Taktschaltungs-Verzögerungsbibliothek 17 archiviert. Bei Zeitabstimmungsverifikation eines bestimmten Pfads innerhalb der Taktschaltung 5 wird die Operationszeitabstimmung als richtig beurteilt, wenn die Summe der Verzögerungszeit des bestimmten Pfads und des zugehörigen Zeitspielraums "Δdelay" in einem vorbestimmten Bereich liegt.
8 ist ein Ablaufdiagramm, das eine exemplarische Prozedur zum Erzeugen der Taktschaltungs-Verzögerungsbibliothek 17 in einer alternativen Ausführungsform der vorliegenden Erfindung darstellt. Die in 8 gezeigte Prozedur ist darauf gerichtet, Einflüsse der in Übereinstimmung mit der Anforderung eines Benutzers konfigurierten Logikschaltung 6 auf die Verzögerungszeiten der Zwischenverbindungen 8 innerhalb der Taktschaltung 5 bei Zeitabstimmungsverifikation der strukturierten ASIC 1 zu berücksichtigen. Genau ausgedrückt, ändern sich die Kapazitäten der Zwischenverbindungen 8 innerhalb der Taktschaltung 5 abhängig von dem Layout der Logikschaltung 6 aufgrund der kapazitiven Kopplung zwischen den Zwischenverbindungen 8 innerhalb der Taktschaltung 5 und den Zwischenverbindungen innerhalb der Logikschaltung 6. Die kapazitive Kopplung kann die Erzeugung der Taktversätze beeinflussen. In dieser Ausführungsform werden Taktversatzspielräume aufgrund der Einflüsse der Änderungen in den Kapazitäten der Zwischenverbindungen 8 bestimmt und in der Taktschaltungs-Verzögerungsbibliothek 17 archiviert. Bei der Zeitabstimmungsverifikation der strukturierten ASIC 1 wird ein Taktversatz der Taktschaltung 5 als richtig beurteilt, wenn die Summe des durch Verzögerungsberechnung berechneten Taktversatzes der Taktschaltung 5 und des zugehörigen Versatzspielraums kleiner als ein vorbestimmter Bezugswert sind.
Genauer ausgedrückt, beginnt die Erzeugung der Taktschaltungs-Verzögerungsbibliothek 17 in dieser Ausführungsform mit Taktschaltungsextraktionen in den Schritten S01A und S01B für eine Benutzerschaltung ausschließende Netzliste 19A bzw. eine Benutzerschaltung einschließende Netzliste 19B. Die Benutzerschaltung ausschließende Netzliste 19A ist eine Netzliste einer strukturierten ASIC 1, die keine Logikschaltung 6 enthält (nämlich eine Netzliste einer strukturierten ASIC 1, in die keine kundenspezifische Schicht 4 integriert ist), während die Benutzerschaltung einschließende Netzliste 19B eine Netzliste einer strukturierten ASIC 1 ist, die eine Logikschaltung 6 enthält (nämlich eine Netzliste einer strukturierten ASIC 1, in die eine oder mehrere kundenspezifische Schichten 4 integriert sind). Die Benutzerschaltung ausschließende Netzliste 19a und die Benutzerschaltung einschließende Netzliste 19B beschreiben Verbindungen der Zellen und Kapazitäten von Zwischenverbindungen, die elektrische Verbindungen zwischen den Zellen bereitstellen. Wie aus der folgenden Beschreibung verstanden werden wird, ist es wichtig, dass die Benutzerschaltung ausschließende Netzliste 19A und die Benutzerschaltung einschließende Netzliste 19B die Kapazitäten der Zwischenverbindungen beschreiben.
In einer bevorzugten Ausführungsform ist die Benutzerschaltung einschließende Netzliste 19B eine Netzliste der strukturierten ASIC 1, die konfiguriert ist, um die stärkste kapazitive Kopplung zu verursachen, nämlich die strukturierten ASIC 1, die eine Logikschaltung 6 mit einer solchen Struktur einschließt, dass die Kopplungskapazitäten zwi schen den Zwischenverbindungen innerhalb der Taktschaltung 5 und der Logikschaltung 6 soweit wie möglich erhöht sind.
Beim Empfang der Benutzerschaltung ausschließenden Netzliste 19A und der Benutzerschaltung einschließenden Netzliste 19B extrahiert das Tool 15 zum Erzeugen einer Taktschaltungs-Verzögerungsbibliothek Taktschaltungsnetzlisten 20A und 20B aus der Benutzerschaltung ausschließenden Netzliste 19A bzw. der Benutzerschaltung einschließenden Netzliste 19B. Die Taktschaltungsnetzliste 20A ist eine Netzliste, die der Taktschaltung 5 extrahiert von der Benutzerschaltung ausschließenden Netzliste 19A entspricht, und die Taktschaltungsnetzliste 20B ist eine Netzliste, die der Taktschaltung 5 extrahiert von der Benutzerschaltung einschließenden Netzliste 19B entspricht. Obwohl die Struktur der Taktschaltung 5 (nämlich die Verbindungen der Zellen innerhalb der Taktschaltung 5) in der gleichen Weise beschrieben wird, beschreiben die Taktschaltungsnetzlisten 20A und 20B die Kapazitäten der Zwischenverbindungen innerhalb der Taktschaltung 5 unterschiedlich. Die Unterschiede in den Zwischenverbindungskapazitäten haben Einfluss auf die Verzögerungszeiten der Taktschaltung 5.
Nach der Extraktion der Taktschaltungsnetzlisten 20A und 20B werden Taktschaltungs-Verzögerungsberechnungen für die Taktschaltungsnetzlisten 20A und 20B in den Schritten S02A und S02B ausgeführt. Spezifisch werden die folgenden Daten in den Taktschaltungs-Verzögerungsberechnungen in den Schritten S02A und S02B für die jeweiligen Taktschaltungsnetzlisten 20A und 20B berechnet:

(1) Verzögerungszeiten der jeweiligen Zellen 7 und Zwischenverbindungen 8 innerhalb der Taktschaltung 5;
(2) Eingangsanstiege der Zellen 7 (typischerweise Anstiegsgeschwindigkeiten von Eingangssignalen derselben) innerhalb der Taktschaltung 5 unter Ausnahme der Wurzelzelle 7a; und
(3) eine Belastungskapazität des Ausgangsanschlusses der Wurzelzelle 7a.

Es sollte festgestellt werden, dass die Taktschaltungsnetzliste 20A mit dem Fall verknüpft ist, in dem keine Logikschaltung 6 in der strukturierten ASIC 1 integriert ist, während die Taktschaltungsnetzliste 20B mit dem Fall verknüpft ist, in dem eine bestimmte Logikschaltung 6 in der strukturierten ASIC 1 integriert ist. Die Verzögerungsberechnungen werden durch Verwendung von Analogsimulation ausgeführt.
Nach den Taktschaltungs-Verzögerungsberechnungen werden Verzögerungszeitdifferenzen im Schritt S04 extrahiert. Genau ausgedrückt, werden Verzögerungszeiten jeweiliger Pfade (das heißt, Pfadverzögerungszeiten) von dem Ausgangsanschluss der Wurzelzelle 7a zu den Eingangsanschlüssen der jeweiligen Blattzellen 7b in Bezug zu beiden der Taktschaltungsnetzlisten 20A und 20B berechnet. Die Differenz der Pfadverzögerungszeiten zwischen dem Fall, in dem die Logikschaltung 6 eingebaut ist, und dem Fall, in dem keine Logikschaltung 6 eingebaut ist, wird für jeden Pfad innerhalb der Taktschaltung 5 von den Taktschaltungsnetzlisten 20A und 20B berechnet.
Diesem folgt Bibliotheksarchivierung im Schritt S03A. Bei der Bibliotheksarchivierung werden die durch die Taktschaltungs-Verzögerungsberechnungen und die Verzögerungszeit-Differenzextraktion erhaltenen Daten in der Taktschaltungs-Verzögerungsbibliothek 17A archiviert. Genauer ausgedrückt, werden die folgenden Daten in der Taktschaltungs-Verzögerungsbibliothek 17A archiviert:

(1) Verzögerungszeitdaten des Schaltungsteils zwischen dem Ausgangsanschluss der Wurzelzelle 7a und den Eingangsanschlüssen der jeweiligen Blattzellen 7b;
(2) eine Belastungskapazität des Ausgangsanschlusses der Wurzelzelle 7a (nämlich die Summe der Kapazitäten der mit der Wurzelzelle 7a verbundenen Zwischenverbindungen 8a und Eingangskapazitäten der mit den Zwischenverbindungen 8a verbundenen Zellen 7); und
(3) Eingangsanstiege der jeweiligen Blattzellen 7b innerhalb der Taktschaltung 5 (typischerweise Anstiegsgeschwindigkeiten von Eingangssignalen der jeweiligen Blattzellen 7b). Zusätzlich werden die Differenzen der im Schritt S04 erhaltenen Pfadverzögerungszeiten in der Taktschaltungs-Verzögerungsbibliothek 17A archiviert.

Bei der Zeitabstimmungsverifikation der strukturierten ASIC 1 wird der Taktversatz der Taktschaltung 5 als richtig beurteilt, wenn die Summe des durch die Verzögerungsberechnung berechneten Taktversatzes der Taktschaltung 5 und der Taktversatzspielraum kleiner als ein vorbestimmter Bezugswert sind.
Wie bereits erklärt, können die in der Taktschaltungs-Verzögerungsbibliothek 17A gespeicherten Verzögerungszeitdaten, die Verzögerungszeiten der jeweiligen Zellen 7 und Zwischenverbindungen 8 (siehe 6A) und die Pfadverzögerungszeiten der jeweiligen Pfade von dem Ausgangsanschluss der Wurzelzelle 7a zu den Eingangsanschlüssen der jeweiligen Blattzellen 7b sein (siehe 6B). Alternativ können sowohl die Verzögerungszeiten der jeweiligen Zellen 7 und Zwischenverbindungen 8, als auch die Pfadverzögerungszeiten der jeweilige Pfade von dem Ausgangsanschluss der Wurzelzelle 7a zu den Eingangsanschlüssen der jeweiligen Blattzellen 7b in der Taktschaltungs-Verzögerungsbibliothek 17A archiviert werden.
In einer bevorzugten Ausführungsform wird die Erzeugung der Taktschaltungs-Verzögerungsbibliothek 17 (oder 17A) durch Ausführung von Signalintegritätsverifikation der Taktschaltung 5 begleitet. Dies beseitigt effektiv die Notwendigkeit, verschwenderisch die Signalintegritätsverifikation der Taktschaltung 5 beim Entwerfen verschiedener strukturierter ASICs zu wiederholen, die gewöhnlich die Taktschaltung 5 enthalten.
Nun bezugnehmend auf 9, wird Signalintegritätsverifikation der Taktschaltung 5 durch Verwendung von Analogsimulation unter einer Bedingung erreicht, dass ein Taktsignal mit einer zulässigen maximalen Frequenz der Wurzelzelle 7a innerhalb der strukturierten ASIC 1 zugeführt wird. Die Verwendung von Analogsimulation für Signalintegritätsverifikation ist zu bevorzugen, um die Genauigkeit der Signalintegritätsve rifikation zu verbessern. Die Signalintegritätsverifikation umfasst vorzugsweise Vollschwingungsverifikation, Elektromigrationverifikation und Heißleiter-Zuverlässigkeitsverifikation.
Die Vollschwingungsverifikation beinhaltet das Berechnen von Signalformen der in die Eingangsanschlüsse der jeweiligen Blattzellen 7b eingegebenen Taktsignale durch die Analogsimulation, und Untersuchen, ob die jeweiligen Taktsignale vollständig zwischen dem Erdepegel "V_SS" und dem Stromversorgungspegel "V_DD" umgeschaltet werden. In dem Fall, dass irgendein Taktsignal nicht vollständig umgeschaltet wird, gibt das Verzögerungsberechnungssystem 10 eine Fehlermeldung von der Ausgabeeinrichtung 13 aus, um dem Entwurfstechniker so auf Auftreten des Fehlers in der Vollschwingungsverifikation mitzuteilen. Dies unterstützt den Entwurfstechniker wirksam, die Spezifikationen und/oder die Konfiguration der strukturierten ASIC zu modifizieren, so dass die zulässige maximale Frequenz gesenkt wird, oder die Taktschaltung 5 neu konfiguriert wird.
Die Elektromigrationverifikation beinhaltet das Berechnen von Stromsignalformen von Ausgangsanschlüssen der jeweiligen Zellen 7 innerhalb der Taktschaltung 5 durch Analogsimulation und Untersuchen, ob die berechneten Stromsignalformen einen vorbestimmten Standard der Elektromigrationverifikation erfüllen oder nicht. Schließlich beinhaltet die Heißleiter-Zuverlässigkeitsverifikation das Untersuchen, ob Stromsignalformen der Ausgangsanschlüsse der jeweiligen Zellen 7 einen vorbestimmten Standard der Heißleiter-Zuverlässigkeitsverifikation erfüllen oder nicht. Wenn die Stromsignalformen des Ausgangsanschlusses einer jeglichen Zelle 7 nicht die vorbestimmten Standards erfüllen, gibt das Verzögerungsberechnungssystem 10 eine Fehlermeldung von der Ausgabeeinrichtung 13 aus, um dem Entwurfstechniker so das Auftreten eines Fehlers in den Elektromigration- und/oder Heißleiter-Zuverlässigkeitsverifikationen mitzuteilen. Dies unterstützt den Entwurfstechniker wirksam, die Spezifikationen und/oder Konfiguration der strukturierten ASIC zu modifizieren, so dass die zulässige maximale Frequenz gesenkt wird, oder die Taktschaltung 5 neu konfiguriert wird.
VERZÖGERUNGSBERECHNUNG UNTER VERWENDUNG VON TAKTSCHALTUNGS-VERZÖGERUNGSBIBLIOTHEK
Wie bereits erklärt, wird die Verzögerungsberechnung der gesamten strukturierten ASIC 1 unter Verwendung der Taktschaltungs-Verzögerungsbibliothek 17 (oder 17A) ausgeführt. 10 ist ein Ablaufdiagramm, das eine beispielhafte Prozedur der Verzögerungsberechnung der gesamten strukturierten ASIC 1 darstellt.
Die Verzögerungsberechnung der gesamten strukturierten ASIC 1 beginnt mit Entfernen der Taktschaltung 5 aus der Netzliste der gesamten strukturierten ASIC 1 bei Schritt S11. Genau ausgedrückt, wird dem Verzögerungsberechnungs-Tool 16 eine Zielnetzliste 21 gegeben, die eine Netzliste der strukturierten Ziel-ASIC 1 darstellt, und der Netzlistenteil, der dem Schaltungsteil der Taktschaltung 5 entspricht, für den die Verzögerungszeitdaten in der Taktschaltungs-Verzögerungsbibliothek 17 archiviert werden, wird durch das Verzögerungsberechnungs-Tool 16 aus der Zielnetzliste 21 entfernt, um dadurch eine Logikschaltungsnetzliste 22 zu erzeugen.
Die Inhalte der Logikschaltungsnetzliste 22 sind in einem unteren rechten Teil von 5 dargestellt. Die Logikschaltungsnetzliste 22 beschreibt Verbindungen der Zellen und Kapazitäten der Zwischenverbindungen, die die Zellen für die strukturierte Ziel-ASIC 1 verbinden, unter Ausnahme des Schaltungsteils zwischen dem Ausgangsanschluss der Wurzelzelle 7a und den Eingangsanschlüssen der Blattzellen 7b. Es sollte auch festgestellt werden, dass die Logikschaltungsnetzliste 22 die Beschreibungen hinsichtlich Wurzelzelle 7a und der Blattzellen 7b einschließt.
Erneut bezugnehmend auf 10, folgt der Entfernung der Taktschaltung 5 aus der Zielnetzliste 21 Verzögerungsberechnung basierend auf der Logikschaltungsnetzliste 22 für den anderen Schaltungsteil als die Taktschaltung 5 in Schritt S12. Die Verzögerungsberechnung wird auf den anderen Schaltungsteil der strukturierten ASIC 1 als den Teil zwischen dem Ausgangsanschluss der Wurzelzelle 7a und den Eingangsanschlüssen der Blattzellen 7b gerichtet. Genau ausgedrückt, werden die Verzögerungszeiten der jeweiligen Zellen und Zwischenverbindungen berechnet, und die Eingangsanstiege der jeweiligen Zellen werden durch Tabellenlesen der Zellenverzögerungsbibliothek 18 in Bezug zu dem anderen Schaltungsteil als dem Teil von dem Ausgangsanschluss der Wurzelzelle 7a zu den Eingangsanschlüssen der Blattzellen 7b berechnet.
Es sollte festgestellt werden, dass die Verzögerungszeiten der Wurzelzelle 7a und der Blattzellen 7b bei der Verzögerungsberechnung im Schritt S12 berechnet werden; die Verzögerungszeiten der Wurzelzelle 7a und der Blattzellen 7b sind nicht in der Taktschaltungs-Verzögerungsbibliothek 17 beschrieben.
Die Berechnung der Verzögerungszeit der Wurzelzelle 7a beginnt mit Berechnen des Eingangsanstiegs der Wurzelzelle 7a aufgrund der in der Logikschaltungsnetzliste 22 und der Zellenverzögerungsbibliothek 18 beschriebenen Daten. Zusätzlich wird die Belastungskapazität des Ausgangsanschlusses der Wurzelzelle 7a von der Taktschaltungs-Verzögerungsbibliothek 17 erhalten. In 10 zeigt die Strichellinie an, dass die Belastungskapazität des Ausgangsanschlusses der Wurzelzelle 7a von der Taktschaltungs-Verzögerungsbibliothek 17 erhalten wird. Die Verzögerungszeit der Wurzelzelle 7a wird aufgrund des somit erhaltenen Eingangsanstiegs und Belastungskapazität der Wurzelzelle 7a durch Tabellenlesen der Zellenverzögerungsbibliothek 18 berechnet.
Andererseits beginnt die Berechnung der Verzögerungszeiten der Blattzellen 7b mit dem Erhalten der Eingangsanstiege der jeweiligen Blattzellen 7b von der Taktschaltungs-Verzögerungsbibliothek 17. In 10 zeigt die Strichellinie an, dass die Eingangsanstiege der jeweiligen Blattzellen 7b von der Taktschaltungs-Verzögerungsbibliothek 17 erhalten werden. Zusätzlich werden die Belastungskapazitäten der Ausgangsanschlüsse der Blattzellen 7b von den Daten berechnet, die in der Logikschaltungsnetzliste 22 und der Zellenverzögerungsbibliothek 18 beschrieben sind. Die Verzögerungszeiten der Blattzellen 7b werden von den somit erhaltenen Eingangsanstiegen und Belastungskapazitäten der jeweiligen Blattzellen 7b durch Tabellenlesen der Zellenverzögerungsbibliothek 18 berechnet.
Anschließend folgt diesem Mischen von Verzögerungsberechnungsergebnissen in Schritt S13. Genau ausgedrückt, wird das in Schritt S12 erhaltene Ergebnis der Verzögerungsberechnung mit den Daten gemischt, die von der Taktschaltungs-Verzögerungsbibliothek 17 erhalten wurden, um Verzögerungsberechnungs-Ergebnisdaten 23 zu erzeugen, die die gesamten Verzögerungsinformationen der strukturierten Ziel-ASIC 1 beschreiben. In dieser Ausführungsform beschreiben die Verzögerungsberechnungs-Ergebnisdaten 23 die folgenden Daten:

(1) Verzögerungszeiten der jeweiligen Zellen und Zwischenverbindungen, die in der strukturierten ASIC 1 integriert sind, einschließlich der Verzögerungszeiten der Zellen 7 und Zwischenverbindungen 8 innerhalb der Taktschaltung 5; und
(2) Eingangsanstiege der jeweiligen Zellen, die in der strukturierten ASIC 1 integriert sind.

Die Verzögerungsberechnungs-Ergebnisdaten 23 können zusätzlich oder alternativ die Pfadverzögerungszeiten der Pfade von dem Ausgangsanschluss der Wurzelzelle 7a zu den Eingangsanschlüssen der jeweiligen Blattzellen 7b einschließen. Die Zeitabstimmungsverifikation der strukturierten ASIC 1 wird aufgrund der Verzögerungszeiten und Eingangsanstiege ausgeführt, die in den Verzögerungsberechnungs-Ergebnisdaten 23 beschrieben sind.
Zusammengefasst beinhalten das System und Verfahren von Verzögerungsberechnung in dieser Ausführungsform Erzeugen der Taktschaltungs-Verzögerungsbibliothek 17, Speichern der Verzögerungsberechnungsergebnisse der Taktschaltung 5 und Ausführen von Verzögerungsberechnung der strukturierten ASIC 1 unter Verwendung der Taktschaltungs-Verzögerungsbibliothek 17. Dies beseitigt die Notwendigkeit, die Verzögerungsberechnung der Taktschaltungen 5 in den Verzögerungsberechnungen verschiedener strukturierter ASICs 1 zu wiederholen. Vermeiden der verschwenderischen Wiederholung der Verzögerungsberechnung der Taktschaltung 5 reduziert wirksam TATs des strukturierten ASIC-Entwurfs.
Es ist offensichtlich, dass die vorliegende Erfindung nicht auf die oben beschriebenen Ausführungsformen begrenzt ist, welche modifiziert und geändert werden können, ohne vom Umfang der Erfindung abzuweichen.

Claims

Verzögerungsberechnungsvorrichtung zur Verzögerungsberechnung einer strukturierten ASIC (1), in die eine Taktschaltung (5) innerhalb eines Master-Slice (2, 3) integriert ist, mit: einer Speichereinrichtung (14), die eine Taktschaltungs-Verzögerungsbibliothek (17) enthält, welche durch Verzögerungsberechnung einer Taktschaltung (5) erhaltene Taktschaltungs-Verzögerungsdaten archiviert; und einem Verzögerungsberechnungsmittel (11, 16) zum Ausführen von Verzögerungsberechnung einer die Taktschaltung (5) einschließenden strukturierten ASIC (1), um Verzögerungsberechnungs-Ergebnisdaten (23) der strukturierten ASIC (1) zu erzeugen, wobei das Verzögerungsberechnungsmittel (11, 16) konfiguriert ist, um mindestens einen Teil der Taktschaltungs-Verzögerungsdaten von der Taktschaltungs-Verzögerungsbibliothek (17) zu erhalten und den erhaltenen Teil mit dem Verzögerungsberechnungs-Ergebnisdaten (23) zusammenzuführen.
Verzögerungsberechnungsvorrichtung nach Anspruch 1, bei der die Taktschaltung (5) Zellen (7) und Zwischenverbindungen (8) einschließt, die zum Bilden eines Taktbaums miteinander verbunden sind, wobei die Zellen (7) eine Mehrzahl von Blattzellen (7b) aufweisen, die Blättern des Taktbaums entsprechen, wobei die Taktschaltungs-Verzögerungsdaten innerhalb der Taktschaltungs-Verzögerungsbibliothek (17) Taktschaltungs-Verzögerungszeitdaten einschließt, die mit einem Schaltungsteil der Taktschaltung (5) von einem vorbestimmten Teil der Taktschaltung (5) zu Eingangsanschlüssen der Blattzellen (7b) verknüpft sind, und wobei Daten von Verzögerungszeiten der Blattzellen (7a) aus der Taktschaltungs-Verzögerungsbibliothek (17) ausgeschlossen sind.
Verzögerungsberechnungsvorrichtung nach Anspruch 2, bei der die Taktschaltungs-Verzögerungszeitdaten Verzögerungszeiten von jeweiligen Zellen (7) und Zwischenverbindungen (8) einschließen, die zwischen der vorbestimmten Position und den Blattzellen (7b) angeordnet sind.
Verzögerungsberechnungsvorrichtung nach Anspruch 2 oder 3, bei der die Taktschaltungs-Verzögerungszeitdaten Verzögerungszeiten jeweiliger Pfade zwischen der vorbestimmten Position der Blattzellen (7b) einschließen.
Verzögerungsberechnungsvorrichtung nach einem der Ansprüche 2 bis 4, bei der die Taktschaltungs-Verzögerungsdaten in der Taktschaltungs-Verzögerungsbibliothek (17) Daten einschließen, die Eingangsanstiege der Blattzellen (7b) anzeigen, und wobei das Verzögerungsberechnungsmittel (11, 16) konfiguriert ist, um die Eingangsanstiege der Blattzellen (7b) von der Taktschaltungs-Verzögerungsbibliothek (17) zu erhalten, die Verzögerungszeiten der Blattzellen (7b) von den erhaltenen Eingangsanstiegen der Blattzellen (7b) zu berechnen und die berechneten Verzögerungszeiten der Blattzellen (7b) in den Verzögerungsberechnungs-Ergebnisdaten (23) zu beschreiben.
Verzögerungsberechnungsvorrichtung nach einem der Ansprüche 2 bis 5, bei der die Zellen (7) eine Wurzelzelle (7a) einschließen, die einer Wurzel des Taktbaums entspricht, wobei die vorbestimmte Position an einem Ausgangsanschluss der Wurzelzelle (7a) angeordnet ist und wobei Daten einer Verzögerungszeit der Wurzelzelle (7a) aus der Taktschaltungs-Verzögerungsbibliothek (17) ausgeschlossen sind.
Verzögerungsberechnungsvorrichtung nach Anspruch 6, bei der die Taktschaltungs-Verzögerungsdaten innerhalb der Taktschaltungs-Verzögerungsbibliothek (17) eine Belastungskapazität des Ausgangsanschlusses der Wurzelzelle (7a) enthalten, und wobei das Verzögerungsberechnungsmittel (11, 16) konfiguriert ist, um die Belastungskapazität des Ausgangsanschlusses der Wurzelzelle (7a) von der Taktschaltungs-Verzögerungsbibliothek (17) zu erhalten, um eine Verzögerungszeit der Wurzel zelle (7a) von der erhaltenen Belastungskapazität des Ausgangsanschlusses der Wurzelzelle (7a) zu erhalten und die berechnete Verzögerungszeit der Wurzelzelle (7a) in den Verzögerungsberechnungs-Ergebnisdaten (23) zu beschreiben.
Verzögerungsberechnungsvorrichtung nach Anspruch 1, bei der die Taktschaltung (5) Zellen (7) und Zwischenverbindungen (8) einschließt, die zum Bilden eines Taktbaums miteinander verbunden sind, wobei die Zellen (7) eine Wurzelzelle (7a), die einer Wurzel des Taktbaums entspricht, und eine Mehrzahl von Blattzellen (7b) einschließen, die Blättern des Taktbaums entsprechen, wobei das Verzögerungsberechnungsmittel (11, 16) konfiguriert ist: um eine Logikschaltungsnetzliste (22) durch Entfernen eines mit einem Schaltungsteil verknüpften Teils von einem Ausgangsanschluss der Wurzelzelle (7a) zu Eingangsanschlüssen der Blattzellen (7b) aus einer Netzliste (21) der strukturierten ASIC (1) zu erzeugen, um Logikschaltungs-Verzögerungsberechnungsdaten durch Verzögerungsberechnung eines anderen Teils der strukturierten ASIC (1) als dem Schaltungsteil von dem Ausgangsanschluss der Wurzelzelle (7a) zu Eingangsanschlüssen der Blattzellen (7b) zu erzeugen, und die Logikschaltungs-Verzögerungsberechnungsdaten und den mindestens einen Teil der Taktschaltungs-Verzögerungsdaten zusammenzuführen, um dadurch die Verzögerungsberechnungs-Ergebnisdaten (23) der strukturierten ASIC (1) zu erhalten.
Erzeugungsvorrichtung für eine Taktschaltungs-Verzögerungsbibliothek zum Erzeugen einer Taktschaltungs-Verzögerungsbibliothek (17), die zur Verzögerungsberechnung einer strukturierten ASIC (1) verwendet wird, in die eine Taktschaltung (5) innerhalb eines Master-Slice (2, 3) integriert ist, mit: einem Extraktionsmittel (11, 15) zum Extrahieren einer Taktschaltungsnetzliste (20), die eine Netzliste einer Taktschaltung (5) innerhalb einer strukturierten ASIC (1) ist, aus einer Netzliste der strukturierten ASIC (1); einem Verzögerungsberechnungsmittel (11, 15) zum Ausführen von Verzögerungsberechnung der Taktschaltung (5) basierend auf der Taktschaltungsnetzliste (20); und einem Bibliotheksarchivierungsmittel (11, 15) zum Archivieren von Taktschaltungs-Verzögerungsdaten, die durch die Verzögerungsberechnung der Taktschaltung (5) erhalten werden, in einer Taktschaltungs-Verzögerungsbibliothek (17).
Erzeugungsvorrichtung für eine Taktschaltungs-Verzögerungsbibliothek nach Anspruch 9, wobei die Taktschaltung (5) Zellen (7) und Zwischenverbindungen (8) einschließt, die zum Bilden eines Taktbaums miteinander verbunden sind, und die Zellen (7) eine Mehrzahl von Blattzellen (7b) einschließen, die Blättern des Taktbaums entsprechen, wobei die Taktschaltungs-Verzögerungsdaten innerhalb der Taktschaltungs-Verzögerungsbibliothek (17) Taktschaltungs-Verzögerungszeitdaten einschließen, die mit einem Schaltungsteil der Taktschaltung (5) von einem vorbestimmten Teil der Taktschaltung (5) zu Eingangsanschlüssen der Blattzellen (7b) verknüpft sind, und wobei Daten von Verzögerungszeiten der Blattzellen (7b) aus der Taktschaltungs-Verzögerungsbibliothek (17) ausgeschlossen sind.
Erzeugungsvorrichtung für eine Taktschaltungs-Verzögerungsbibliothek nach Anspruch 10, bei der die Taktschaltungs-Verzögerungsdaten innerhalb der Taktschaltungs-Verzögerungsbibliothek (17) Daten einschließen, die Eingangsanstiege der Blattzellen (7b) anzeigen.
Erzeugungsvorrichtung für eine Schaltungs-Verzögerungsbibliothek nach Anspruch 10, bei der die Zellen (7) eine Wurzelzelle (7a) einschließen, die einer Wurzel des Taktbaums entspricht, wobei die vorbestimmte Position an einem Ausgangsanschluss der Wurzelzelle (7a) angeordnet ist und wobei Daten einer Verzögerungszeit der Wurzelzelle (7a) aus der Taktschaltungs-Verzögerungsbibliothek (17) ausgeschlossen sind.
Erzeugungsvorrichtung für eine Schaltungs-Verzögerungsbibliothek nach Anspruch 12, bei der die Taktschaltungs-Verzögerungsdaten innerhalb der Taktschaltungs-Verzögerungsbibliothek (17) Daten einschließen, die einen Ausgangsanschluss der Wurzelzelle (7a) anzeigen.
Erzeugungsvorrichtung für eine Schaltungs-Verzögerungsbibliothek nach Anspruch 13, die weiter ein Zeitspielraum-Berechnungsmittel zum Berechnen eines Zeitspielraums aufweist, welcher mit dem Einfluss eines Eingangsanstiegs der Wurzelzelle (7a) auf eine Verzögerungszeit einer mit dem Ausgangsanschluss der Wurzelzelle (7a) verbundenen Zelle verknüpft ist, und wobei das Bibliotheksarchivierungsmittel Daten archiviert, die den Zeitspielraum in der Taktschaltungs-Verzögerungsbibliothek (17) archivieren.
Erzeugungsvorrichtung für eine Taktschaltungs-Verzögerungsbibliothek nach Anspruch 9, bei der das Verzögerungsberechnungsmittel (11, 15) Analogsimulation zum Ausführen der Verzögerungsberechnung verwendet.
Erzeugungsvorrichtung für eine Taktschaltungs-Verzögerungsbibliothek nach Anspruch 15, bei der das Verzögerungsberechnungsmittel (11, 15) Signalintegritätsverifikation der Taktschaltung (5) durch Analogsimulation basierend auf der Taktschaltungsnetzliste (20) ausführt.
Erzeugungsvorrichtung für eine Taktschaltungs-Verzögerungsbibliothek nach Anspruch 16, bei der die Taktschaltung (5) Zellen (7) und Zwischenverbindungen (8) einschließt, die zum Bilden eines Taktbaums miteinander verbunden sind, wobei die Zellen (7) eine Wurzelzelle (7a), die einer Wurzel des Taktbaums entspricht, und Blattzellen (7b) einschließen, die Blättern des Taktbaums entsprechen, wobei die Signalintegritätsverifikation das Prüfen beinhaltet, ob den Eingangsanschlüssen der Blattzellen (7b) zugeführte Taktsignale vollständig zwischen einem Erdepegel und einem Stromversorgungspegel unter einer Bedingung umgeschaltet wer den, dass ein Taktsignal einer zulässigen maximalen Frequenz in einen Eingangsanschluss der Wurzelzelle (7a) eingegeben wird.
Erzeugungsvorrichtung für eine Taktschaltungs-Verzögerungsbibliothek nach Anspruch 16, bei der die Taktschaltung (5) Zellen und Zwischenverbindungen (8) einschließt, die miteinander zum Bilden eines Taktbaums verbunden sind, und wobei die Signalintegritätsverifikation beinhaltet, Elektromigrationverifikation basierend auf Stromsignalformen an Ausgangsanschlüssen der Zellen (7) auszuführen.
Erzeugungsvorrichtung für eine Taktschaltungs-Verzögerungsbibliothek nach Anspruch 16, bei der die Taktschaltung (5) Zellen (7) und Zwischenverbindungen (8) einschließt, die zum Bilden eines Taktbaums miteinander verbunden sind, und wobei die Signalintegritätsverifikation beinhaltet, Heißleiter-Zuverlässigkeitsverifikation basierend auf Stromsignalformen an Ausgangsanschlüssen der Zellen (7) auszuführen.
Erzeugungsvorrichtung für eine Taktschaltungs-Verzögerungsbibliothek, umfassend: eine erstes Extraktionsmittel (11, 15) zum Extrahieren einer ersten Taktschaltungsnetzliste (20A), die eine Netzliste einer Taktschaltung (5) ist, aus einer Netzliste (19A) einer ersten strukturierten ASIC (1), in die die Taktschaltung (5) innerhalb eines Master-Slice (2, 3) integriert ist, und keine kundenspezifische Schicht, die Zwischenverbindung (8) enthält, integriert ist; ein zweites Extraktionsmittel (11, 15) zum Extrahieren einer zweiten Taktschaltungsnetzliste (20B), die eine Netzliste der Taktschaltung (5) aus einer Netzliste (19B) einer zweiten strukturierten ASIC (1) ist, in die die Taktschaltung (5) innerhalb eines Master-Slice (2, 3) integriert ist, und eine Zwischenverbindungen (8) enthaltene, kundenspezifische Schicht integriert ist; ein Verzögerungsberechnungsmittel (11, 15) zum Ausführen von Verzögerungsberechnung für die erste und zweite Taktschaltungsnetzliste (20A und 20B), um da durch Pfadverzögerungszeiten von Pfaden innerhalb der Taktschaltung (5) zu berechnen; ein Differenzberechnungsmittel (11, 15) zum Berechnen von Differenzen der Pfadverzögerungszeiten zwischen der ersten und zweiten strukturierten ASIC (1); ein Bibliotheksarchivierungsmittel (11, 15) zum Archivieren von Taktschaltungs-Verzögerungsdaten, die durch Verzögerungsberechnung der ersten Taktschaltungsnetzliste (20) erhalten werden, und der Differenzen der Pfadverzögerungszeiten in einer Taktschaltungs-Verzögerungsbibliothek (17A).
Verfahren zur Verzögerungsberechnung einer strukturierten ASIC (1), in die eine Taktschaltung (5) innerhalb eines Master-Slice (2, 3) integriert ist, umfassend: Herstellen einer Taktschaltungs-Verzögerungsbibliothek (17), die durch Verzögerungsberechnung einer Taktschaltung (5) erhaltene Taktschaltungs-Verzögerungsdaten archiviert; und Ausführen von Verzögerungsberechnung einer die Taktschaltung (5) enthaltenden strukturierten ASIC (1), um Verzögerungsberechnungs-Ergebnisdaten (23) der strukturierten ASIC (1) zu erzeugen, wobei die Erzeugung der Verzögerungsberechnungs-Ergebnisdaten (23) durch Erhalten mindestens eines Teils der Taktschaltungs-Verzögerungsdaten aus der Taktverzögerungsbibliothek, und Mischen des erhaltenen Teils in die Verzögerungsberechnungs-Ergebnisdaten (23) erreicht wird.
Verfahren zum Erzeugen einer Taktschaltungs-Verzögerungsbibliothek (17), die zur Verzögerungsberechnung einer strukturierten ASIC (1) verwendet wird, in die eine Taktschaltung (5) innerhalb eines Master-Slice (2, 3) integriert ist, umfassend: Extrahieren einer Taktschaltungsnetzliste (20), die eine Netzliste einer Taktschaltung (5) innerhalb einer strukturierten ASIC (1) ist, aus einer Netzliste der strukturierten ASIC (1); Ausführen von Verzögerungsberechnung der Taktschaltung (5) basierend auf der Taktschaltungsnetzliste (20); und Archivieren von Taktschaltungs-Verzögerungsdaten, die durch die Verzögerungsberechnung der Taktschaltung (5) erhalten wurden, in einer Taktschaltungs-Verzögerungsbibliothek (17).
Computerlesbares Medium, das ein Programm zum Ausführen eines Verfahrens von Verzögerungsberechnung einer strukturierten ASIC (1) speichert, in die eine Taktschaltung (5) innerhalb eines Master-Slice (2, 3) integriert ist, wobei das Programm aufweist: ein Codemodul zum Herstellen einer Taktschaltungs-Verzögerungsbibliothek (17), die durch Verzögerungsberechnung einer Taktschaltung (5) erhaltene Taktschaltungs-Verzögerungsdaten archiviert; und ein Codemodul zum Ausführen von Verzögerungsberechnung einer die Taktschaltung (5) enthaltenden strukturierten ASIC (1) zum Erzeugen von Verzögerungsberechnungs-Ergebnisdaten (23) der strukturierten ASIC (1), wobei Erzeugung der Verzögerungsberechnungs-Ergebnisdaten (23) durch Erhalten mindestens eines Teils der Taktschaltungs-Verzögerungsdaten aus der Taktverzögerungsbibliothek und Mischen des erhaltenen Teils in die Verzögerungsberechnungs-Ergebnisdaten (23) erreicht wird.
Computerlesbares Medium, das ein Programm zum Realisieren eines Verfahrens zum Erzeugen einer Taktschaltungs-Verzögerungsbibliothek (17) speichert, welche zur Verzögerungsberechnung einer strukturierten ASIC (1) verwendet wird, in die eine Taktschaltung (5) innerhalb eines Master-Slice (2, 3) integriert ist, wobei das Programm aufweist: ein Codemodul zum Extrahieren einer Taktschaltungsnetzliste (20), die eine Netzliste einer Taktschaltung (5) in einer strukturierten ASIC (1) darstellt, aus einer Netzliste der strukturierten ASIC (1); ein Codemodul zum Ausführen von Verzögerungsberechnung der Taktschaltung (5) basierend auf der Taktschaltungsnetzliste (20); und ein Codemodul zum Archivieren von Taktschaltungs-Verzögerungsdaten, die durch die Verzögerungsberechnung der Taktschaltung (5) erhalten wurden, in der Taktschaltungs-Verzögerungsbibliothek (17).