JP2004295330A - タイミング制約生成装置 - Google Patents
タイミング制約生成装置 Download PDFInfo
- Publication number
- JP2004295330A JP2004295330A JP2003084909A JP2003084909A JP2004295330A JP 2004295330 A JP2004295330 A JP 2004295330A JP 2003084909 A JP2003084909 A JP 2003084909A JP 2003084909 A JP2003084909 A JP 2003084909A JP 2004295330 A JP2004295330 A JP 2004295330A
- Authority
- JP
- Japan
- Prior art keywords
- timing
- target path
- path
- target
- data transfer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
- G06F30/3308—Design verification, e.g. functional simulation or model checking using simulation
- G06F30/3312—Timing analysis
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
【課題】タイミング制約を漏れなく、かつ早期に完成すること。
【解決手段】対象パス抽出部101はタイミング制約とネットリストとライブラリとからタイミング検証の対象となるデータ転送パスのうち上位階層ブロックに含まれる少なくとも2つの下位階層ブロック間に形成されるデータ転送パスの全てを対象パスとして抽出する。対象パス出力部103はタイミング例外の指定が行えるようにした対象パス一覧109をユーザに対して提示する。タイミング制約修正部104はユーザが指定したタイミング例外に応じて前記タイミング制約に修正を施し新たなタイミング制約を生成する。
【選択図】 図1
【解決手段】対象パス抽出部101はタイミング制約とネットリストとライブラリとからタイミング検証の対象となるデータ転送パスのうち上位階層ブロックに含まれる少なくとも2つの下位階層ブロック間に形成されるデータ転送パスの全てを対象パスとして抽出する。対象パス出力部103はタイミング例外の指定が行えるようにした対象パス一覧109をユーザに対して提示する。タイミング制約修正部104はユーザが指定したタイミング例外に応じて前記タイミング制約に修正を施し新たなタイミング制約を生成する。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
この発明は、半導体集積回路の設計に用いるタイミング制約生成装置に関するものである。
【0002】
【従来の技術】
半導体集積回路の設計では、回路全体を幾つかのブロックに分割し、各ブロックの面積や形状を決定し、ネットリストに基づき各ブロックの詳細設計を行い、下位階層ブロックから上位階層ブロックへと個々のブロックを接続して組み上げるボトムアップ階層設計が採用されている。
【0003】
このボトムアップ階層設計において、個々のブロックを接続して組み上げる過程では、各下位階層ブロックのタイミング制約をそれぞれ作成し、その作成した下位階層ブロックのタイミング制約を組み合わせて上位階層ブロックのタイミング制約を作成している。この場合、通常、下位階層ブロック間のデータ転送に関しては、タイミングを顧慮しないで良いパスなどタイミング検証対象外となるデータ転送パスが存在しているので、上位階層ブロックでのタイミング最適化実行前にそのタイミング検証対象外となるデータ転送パスの指定が必要である。
【0004】
【発明が解決しようとする課題】
しかしながら、従来では、下位階層間のデータ転送に関するタイミング検証対象外となるデータ転送パスの指定は、設計者が手作業で行っているので、指定漏れが起こることがある。そのような指定漏れが存在すると、上位階層ブロックでのタイミング最適化時に不要なパスを最適化しようするので、実行時間が増大し、また真に最適化が必要なパスの最適化が行われないことが起こるという問題がある。
【0005】
また、修正したタイミング制約を使用してレイアウトを作成した場合に、それ以前には見つからなかった別のエラーが発生すると、設計者が再度手作業でその発生したエラーがタイミング検証対象外のパスであるか否かの確認を行うが、この確認作業が繰り返し発生することがあり、改善が望まれている。
【0006】
この発明は、上記に鑑みてなされたもので、半導体集積回路の設計において、タイミング制約を漏れなく、かつ早期に完成することができるタイミング制約生成装置を得ることを目的とする。
【0007】
【課題を解決するための手段】
上記目的を達成するため、この発明にかかるタイミング制約生成装置は、対象とする半導体集積回路の動作速度を定義するタイミング制約と論理接続情報を記述したネットリストとセル自体の論理情報およびタイミング情報を含むライブラリとからタイミング検証の対象となるデータ転送パスのうち上位階層ブロックに含まれる少なくとも2つの下位階層ブロック間に形成されるデータ転送パスの全てを対象パスとして抽出する対象パス抽出手段と、抽出された前記対象パスの全てにタイミング例外の指定をユーザが選択可能に付加した対象パス一覧を生成し、ユーザに提示する対象パス出力手段と、ユーザが提示された前記対象パス一覧にて指定したタイミング例外に応じて前記タイミング制約に修正を施し新たなタイミング制約を生成するタイミング制約修正手段とを備えたことを特徴とする。
【0008】
この発明によれば、タイミング制約とネットリストとライブラリとからタイミング検証の対象となるデータ転送パスのうち上位階層ブロックに含まれる少なくとも2つの下位階層ブロック間に形成されるデータ転送パスの全てを対象パスとして抽出し、それにタイミング例外の指定が行えるようにした対象パス一覧をユーザに対して提示し、ユーザが指定したタイミング例外に応じて前記タイミング制約に修正を施し新たなタイミング制約を生成するようにしたので、タイミング制約を漏れなく、かつ早期に完成することができる。
【0009】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかるタイミング制約生成装置の好適な実施の形態を詳細に説明する。
【0010】
図1は、この発明の一実施の形態であるタイミング制約生成装置の構成を示すブロック図である。図1に示すタイミング制約生成装置100は、対象パス抽出部101と対象パス出力部102とユーザ入力検出部103とタイミング制約修正部104とを備えている。また、周辺装置として、データベースであるネットリストファイル105、タイミング制約ファイル106およびライブラリファイル107と、出力装置であるタイミング制約ファイル108とを備えている。
【0011】
ネットリストファイル105には、対象とする半導体集積回路の論理接続情報を記述したネットリストが格納されている。タイミング制約ファイル106には、セットアップおよびホールドの解析を行う回路の動作速度を定義したタイミング制約が格納されている。ライブラリファイル107には、各セル自体の論理積およびタイミング情報を含むライブラリが格納されている。
【0012】
対象パス抽出部101は、ネットリスト、タイミング制約およびライブラリの情報からタイミング検証の対象となるデータ転送パスのうち上位階層ブロックに含まれる下位階層ブロック間に形成されるデータ転送パスを対象パスとして抽出する。
【0013】
対象パス出力部102は、抽出された対象パスに少なくともタイミング例外の項目を付加した対象パス一覧109を生成し、ユーザが認識できる装置(表示装置や、印刷装置、さらにはファイル)に出力する。ここで、タイミング例外は、データ転送パスをタイミング検証対象外とする方法であり、例えば、フォールスパス(false path)、マルチサイクルパス(multi cyclepath)、ディスエイブルパス(disable path)としている。
【0014】
ユーザ入力検出部103は、ユーザが対象パス一覧109において対象外指定を行った指定入力110から、指定されたタイミング検証対象外となるデータ転送パスを検出し、タイミング制約修正部104に与える。
【0015】
タイミング制約修正部104は、ユーザが指定したタイミング検証対象外となるデータ転送パスの情報に基づき、タイミング制約ファイル106に格納されるタイミング制約に修正(追加と削除の一方または双方)を施して新たなタイミング制約を生成し、タイミング制約ファイル108に格納する。
【0016】
[動作例1]
図1〜図4を参照して、以上のように構成されるタイミング制約生成装置100の動作(動作例1)について説明する。なお、図2は、上位階層ブロックに含まれる下位階層ブロック間でのデータ転送関係を説明する図である(その1)。図3は、図2に示すデータ転送関係において図1に示す対象パス出力部102がユーザにタイミング検証対象外とするデータ転送パスの指定を求めるために提示する対象パス一覧109の例(その1)を示す図である。図4は、図3に示す対象パス一覧においてユーザが行った指定例を示す図である。
【0017】
上位階層ブロックに含まれる下位階層ブロックは、3以上の場合もあるが、図2では、説明の便宜から、上位階層ブロック112には、下位階層ブロックA113と下位階層ブロックB114との2つが含まれるとしている。
【0018】
下位階層ブロックA113と下位階層ブロックB114とは、それぞれ複数の順序回路とその組み合わせ回路によって構成されるが、それらは、その下位階層ブロック内だけでデータ転送を行うものと、隣の下位階層ブロックとデータ転送を行うものとに分けることができる。図2では、隣の下位階層ブロックとデータ転送を行う順序回路が例示されている。
【0019】
すなわち、下位階層ブロックA113では、順序回路(#1)115,順序回路(#2)116,順序回路(#3)117,順序回路(#4)118が示されている。下位階層ブロックB114では、順序回路(#5)119,順序回路(#6)120,順序回路(#7)121,順序回路(#8)122が示されている。
【0020】
そして、順序回路(#1)115と順序回路(#2)116とから順序回路(#5)119と順序回路(#6)120とに向かうデータ転送パスが形成され、順序回路(#7)121と順序回路(#8)122とから順序回路(#3)117と順序回路(#4)118とに向かうデータ転送パスが形成される場合が示されている。
【0021】
対象パス抽出部101は、ネットリストファイル105とタイミング制約ファイル106とライブラリファイル107とに格納される情報に基づき、下位階層ブロックA113と下位階層ブロックB114との間に形成される上記したデータ転送パスを対象パスとして抽出する。抽出方法は、タイミング検証にて行われる方法と同じである。
【0022】
対象パス出力部102は、対象パス抽出部101の抽出結果を受けて、ユーザに提示する対象パス一覧109を例えば図3に示す形式で生成する。図3に示すように、対象パスの欄には、下位階層ブロックA113と下位階層ブロックB114との間に形成されるデータ転送パス「#1−#5」「#1−#6」「#2−#5」「#2−#6」「#7−#3」「#7−#4」「#8−#3」「#8−#4」の全てが掲載されている。
【0023】
そして、タイミング例外として、「フォールス(false)」「マルチサイクル(multi cycle)」「ディスエイブル(disable)」がパス毎に選択可能に掲載されている。
【0024】
図4において、順序回路115から順序回路119へのパス「#1−#5」では、「フォールス(false)」がチェックされている。これは、ユーザがパス「#1−#5」をタイミング検証完全対象外(false path)にすると指定したことを示している。
【0025】
また、順序回路116から順序回路120へのパス「#2−#6」では、「マルチサイクル(multi cycle)」がチェックされ、“2”が記入されている。これは、ユーザがパス「#2−#6」では、2サイクルのクロック周期でデータ転送を行うべきと指定したことを示している。
【0026】
タイミング制約修正部104では、ユーザが指定した、パス「#1−#5」をフォールスパス(false path)にし、パス「#1−#5」を2サイクルのマルチサイクルパス(multi cycle path)にするという情報をタイミング制約ファイル106に存在するタイミング制約に追加する。
【0027】
そして、図4では図示省略したが、ユーザが「ディスエイブル(disable)」を選択したときは、該当するデータ転送パスは削除することになる。このように修正されたタイミング制約は、タイミング制約ファイル108のフォーマットに合わせた形式で作成され、格納される。
【0028】
これによって、タイミング制約が漏れなく、かつ早期に完成できる。その結果、設計者はタイミング検証対象外の指定という煩雑な手作業から解放されるので、設計時間が短縮されることになる。
【0029】
[動作例2]
図1〜図3、図5を参照して、以上のように構成されるタイミング制約生成装置100の動作例2について説明する。なお、図5は、図2に示すデータ転送関係において図1に示す対象パス出力部がユーザにタイミング検証対象外とするデータ転送パスの指定を求めるために提示する対象パス一覧の例(その2)を示す図である。
【0030】
対象パス出力部102は、図3に示したように全てのデータ転送パスについての対象パス一覧109を生成する際に、図5に示すように、各パスのタイミング検証の結果得られたタイミング情報「スラック(slack)」を併せて対象パス一覧109に加えることを行う。
【0031】
なお、図5に示す追加したタイミング情報「スラック(slack)」は、セットアップ情報を示すが、これ1つのみではなく、ホールド情報や駆動するクロックを追加掲載してもよい。
【0032】
これによって、効率よくタイミング制約が発見できるので、一層、タイミング制約が漏れなく、かつ早期に完成できる。その結果、設計時間が短縮されることになる。
【0033】
[動作例3]
図1〜図3、図5を参照して、以上のように構成されるタイミング制約生成装置100の動作(動作例3)について説明する。動作例1,2では、対象パス出力部102は、図3に示したように全てのデータ転送パスについての対象パス一覧109を生成するとしたが、動作例3では、対象パス出力部102は、タイミング検証の結果、タイミングエラーが発生しているデータ転送パスのみについての対象パス一覧109を生成するようにしている。
【0034】
図5に示した例で言えば、「#1−#5」「#1−#6」「#2−#6」の3つのデータ転送パスのみでタイミングエラーが発生しているとすれば、対象パス出力部102は、この「#1−#5」「#1−#6」「#2−#6」の3つのデータ転送パスのみを掲載した対象パス一覧109を生成することになる。
【0035】
これによって、効率よくタイミング制約が発見できるので、一層、タイミング制約が漏れなく、かつ早期に完成できる。その結果、設計時間が短縮されることになる。
【0036】
[動作例4]
図1〜図3、図5を参照して、以上のように構成されるタイミング制約生成装置100の動作(動作例4)について説明する。動作例2では、対象パス出力部102は、図5に示したように全てのデータ転送パスについてタイミング情報を追加するとしたが、動作例3では、対象パス出力部102は、タイミング検証の結果、タイミングが一定範囲内に入っているデータ転送パスのみについての対象パス一覧109を生成する。なお、この一定範囲は、予め定められている。
【0037】
図5に示した例で言えば、一定範囲が「−2ns以下」であるとすれば、対象パス出力部102は、「#1−#5」と「#2−#6」の2つのデータ転送パスのみを掲載した対象パス一覧109を生成することになる。
【0038】
これによって、効率よくタイミング制約が発見できるので、一層、タイミング制約が漏れなく、かつ早期に完成できる。その結果、設計時間が短縮されることになる。
【0039】
[動作例5]
図1、図3、図6、図7を参照して、以上のように構成されるタイミング制約生成装置100の動作(動作例5)について説明する。なお、図6は、上位階層ブロックに含まれる下位階層ブロック間でのデータ転送関係を説明する図である(その2)。図7は、図6に示すデータ転送関係において図1に示す対象パス出力部がユーザにタイミング検証対象外とするデータ転送パスの指定を求めるために提示する対象パス一覧の例(その1)を示す図である。
【0040】
図6では、説明の便宜から図2と同一の符号が用いられ、転送関係も同様であるとし、新たにクロックCLKとクロックCLK0とが追加されている。
【0041】
すなわち、下位階層ブロックA113では、順序回路(#1)115,順序回路(#2)116,順序回路(#3)117がクロックCLKにて駆動され、順序回路(#4)118がクロックCLK0にて駆動されるとしている。
【0042】
また、下位階層ブロックB114では、順序回路(#5)119,順序回路(#6)120,順序回路(#7)121がクロックCLKにて駆動され、順序回路(#8)122がクロックCLK0にて駆動されるとしている。
【0043】
この場合、対象パス出力部102は、図3に示したように全てのデータ転送パスについての対象パス一覧109を生成する際に、図7に示すように、順序回路が駆動されるクロック関係「clk−clk」「clk−clk0」「clk0−clk」「clk0−clk0」を追加し、クロック関係においてもタイミング例外の指定が行えるようになっている。
【0044】
これによって、効率よくタイミング制約が発見できるので、一層、タイミング制約が漏れなく、かつ早期に完成できる。その結果、設計時間が短縮されることになる。
【0045】
[動作例6]
図1、図3、図6〜図8を参照して、以上のように構成されるタイミング制約生成装置100の動作(動作例6)について説明する。なお、図8は、図6に示すデータ転送関係において図1に示す対象パス出力部がユーザにタイミング検証対象外とするデータ転送パスの指定を求めるために提示する対象パス一覧の例(その2)を示す図である。
【0046】
対象パス出力部102は、図3に示したように全てのデータ転送パスについての対象パス一覧109に、図7に示すように、順序回路が駆動されるクロック関係「clk−clk」「clk−clk0」「clk0−clk」「clk0−clk0」を追加する際に、下位階層ブロック(A)113と下位階層ブロック(B)114とのブロック関係「A−B」も追加し、ブロック関係「A−B」においてもタイミング例外の指定が行えるようになっている。
【0047】
これによって、効率よくタイミング制約が発見できるので、一層、タイミング制約が漏れなく、かつ早期に完成できる。その結果、設計時間が短縮されることになる。
【0048】
[動作例7]
この動作例7では、以上説明した各種の動作例に対する変形例(その1)を説明する。すなわち、図1では、図示省略したが、この発明では、ユーザが対象パス出力部102が生成する対象パス一覧109の内容について指定できるようになっている。その結果、(1)〜(3)の処理が行えるようになる。
【0049】
(1)動作例1〜3,5,6では、ユーザがタイミング例外の指定を検討する必要のあるデータ転送パスの指定を行うと、対象パス出力部102は、対象パス抽出部101が抽出したデータ転送パスのうちユーザが指定したデータ転送パスの全てについて対象パス一覧109を生成することになる。
【0050】
(2)動作例4では、タイミングの範囲(一定範囲)を指定すると、対象パス出力部102は、対象パス抽出部101が抽出したデータ転送パスのうちユーザが指定した一定範囲内にタイミングが入っているデータ転送パスのみについて対象パス一覧109を生成することになる。
【0051】
(3)動作例1〜6において、ユーザは、▲1▼隣の下位階層ブロックとの間でデータの入出力がある1以上の下位階層ブロックにおける入出力パス、▲2▼隣の下位階層ブロックにデータ出力を行う1以上の下位階層ブロックにおける出力パス、▲3▼隣の下位階層ブロックからデータの入力がある1以上の下位階層ブロックにおける入力パス、のいずれか一つを指定することができる。
【0052】
この場合には、対象パス出力部102は、対象パス一覧109として、ユーザが指定した下位階層ブロックについてデータが出入りするデータ転送パスを掲載した対象パス一覧109を生成することになる。この方法は、下位階層ブロックが多数存在する場合に有効である。
【0053】
これによっても、効率よくタイミング制約が発見できるので、一層、タイミング制約が漏れなく、かつ早期に完成できる。その結果、設計時間が短縮されることになる。
【0054】
[動作例8]
この動作例8では、以上説明した各種の動作例に対する変形例(その2)を説明する。すなわち、この発明では、対象パス抽出部101は、次の(1)〜(3)の動作が行えるようになっている。
【0055】
(1)動作例1〜6では、ユーザがタイミング例外の指定を検討する必要のあるデータ転送パスの指定を行うと、対象パス抽出部101は、2つの下位階層ブロックA113,B114間に形成されるデータ転送パスのうちユーザが指定したデータ転送パスを対象パスとして抽出するようになっている。
【0056】
(2)動作例2では、対象パス抽出部101は、2つの下位階層ブロックA113,B114間に形成されるデータ転送パスのうちタイミングエラーが存在するデータ転送パスを対象パスとして抽出するようになっている。
【0057】
(3)動作例4では、対象パス抽出部101は、2つの下位階層ブロックA113,B114間に形成されるデータ転送パスのうちタイミング検証結果のタイミングが一定範囲内にあるデータ転送パスを対象パスとして抽出するようになっている。
【0058】
これによっても、効率よくタイミング制約が発見できるので、一層、タイミング制約が漏れなく、かつ早期に完成できる。その結果、設計時間が短縮されることになる。
【0059】
【発明の効果】
以上説明したように、この発明によれば、半導体集積回路の設計において、タイミング制約とネットリストとライブラリとからタイミング検証の対象となるデータ転送パスのうち上位階層ブロックに含まれる少なくとも2つの下位階層ブロック間に形成されるデータ転送パスの全てを対象パスとして抽出し、それにタイミング例外の指定が行えるようにした対象パス一覧をユーザに対して提示し、ユーザが指定したタイミング例外に応じて前記タイミング制約に修正を施し新たなタイミング制約を生成するようにしたので、タイミング制約を漏れなく、かつ早期に完成することができる。したがって、設計時間の短縮が可能となる。
【図面の簡単な説明】
【図1】この発明の一実施の形態であるタイミング制約生成装置の構成を示すブロック図である。
【図2】上位階層ブロックに含まれる下位階層ブロック間でのデータ転送関係を説明する図である(その1)。
【図3】図2に示すデータ転送関係において図1に示す対象パス出力部がユーザにタイミング検証対象外とするデータ転送パスの指定を求めるために提示する対象パス一覧の例(その1)を示す図である。
【図4】図3に示す対象パス一覧においてユーザが行った指定例を示す図である。
【図5】図2に示すデータ転送関係において図1に示す対象パス出力部がユーザにタイミング検証対象外とするデータ転送パスの指定を求めるために提示する対象パス一覧の例(その2)を示す図である。
【図6】上位階層ブロックに含まれる下位階層ブロック間でのデータ転送関係を説明する図である(その2)。
【図7】図6に示すデータ転送関係において図1に示す対象パス出力部がユーザにタイミング検証対象外とするデータ転送パスの指定を求めるために提示する対象パス一覧の例(その1)を示す図である。
【図8】図6に示すデータ転送関係において図1に示す対象パス出力部がユーザにタイミング検証対象外とするデータ転送パスの指定を求めるために提示する対象パス一覧の例(その2)を示す図である。
【符号の説明】
100 タイミング制約生成装置、101 対象パス抽出部、102 対象パス出力部、103 ユーザ入力検出部、104 タイミング制約修正部、105ネットリストファイル、106 タイミング制約ファイル、107 ライブラリファイル、108 タイミング制約ファイル、109 対象パス一覧、110ユーザの指定入力。
【発明の属する技術分野】
この発明は、半導体集積回路の設計に用いるタイミング制約生成装置に関するものである。
【0002】
【従来の技術】
半導体集積回路の設計では、回路全体を幾つかのブロックに分割し、各ブロックの面積や形状を決定し、ネットリストに基づき各ブロックの詳細設計を行い、下位階層ブロックから上位階層ブロックへと個々のブロックを接続して組み上げるボトムアップ階層設計が採用されている。
【0003】
このボトムアップ階層設計において、個々のブロックを接続して組み上げる過程では、各下位階層ブロックのタイミング制約をそれぞれ作成し、その作成した下位階層ブロックのタイミング制約を組み合わせて上位階層ブロックのタイミング制約を作成している。この場合、通常、下位階層ブロック間のデータ転送に関しては、タイミングを顧慮しないで良いパスなどタイミング検証対象外となるデータ転送パスが存在しているので、上位階層ブロックでのタイミング最適化実行前にそのタイミング検証対象外となるデータ転送パスの指定が必要である。
【0004】
【発明が解決しようとする課題】
しかしながら、従来では、下位階層間のデータ転送に関するタイミング検証対象外となるデータ転送パスの指定は、設計者が手作業で行っているので、指定漏れが起こることがある。そのような指定漏れが存在すると、上位階層ブロックでのタイミング最適化時に不要なパスを最適化しようするので、実行時間が増大し、また真に最適化が必要なパスの最適化が行われないことが起こるという問題がある。
【0005】
また、修正したタイミング制約を使用してレイアウトを作成した場合に、それ以前には見つからなかった別のエラーが発生すると、設計者が再度手作業でその発生したエラーがタイミング検証対象外のパスであるか否かの確認を行うが、この確認作業が繰り返し発生することがあり、改善が望まれている。
【0006】
この発明は、上記に鑑みてなされたもので、半導体集積回路の設計において、タイミング制約を漏れなく、かつ早期に完成することができるタイミング制約生成装置を得ることを目的とする。
【0007】
【課題を解決するための手段】
上記目的を達成するため、この発明にかかるタイミング制約生成装置は、対象とする半導体集積回路の動作速度を定義するタイミング制約と論理接続情報を記述したネットリストとセル自体の論理情報およびタイミング情報を含むライブラリとからタイミング検証の対象となるデータ転送パスのうち上位階層ブロックに含まれる少なくとも2つの下位階層ブロック間に形成されるデータ転送パスの全てを対象パスとして抽出する対象パス抽出手段と、抽出された前記対象パスの全てにタイミング例外の指定をユーザが選択可能に付加した対象パス一覧を生成し、ユーザに提示する対象パス出力手段と、ユーザが提示された前記対象パス一覧にて指定したタイミング例外に応じて前記タイミング制約に修正を施し新たなタイミング制約を生成するタイミング制約修正手段とを備えたことを特徴とする。
【0008】
この発明によれば、タイミング制約とネットリストとライブラリとからタイミング検証の対象となるデータ転送パスのうち上位階層ブロックに含まれる少なくとも2つの下位階層ブロック間に形成されるデータ転送パスの全てを対象パスとして抽出し、それにタイミング例外の指定が行えるようにした対象パス一覧をユーザに対して提示し、ユーザが指定したタイミング例外に応じて前記タイミング制約に修正を施し新たなタイミング制約を生成するようにしたので、タイミング制約を漏れなく、かつ早期に完成することができる。
【0009】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかるタイミング制約生成装置の好適な実施の形態を詳細に説明する。
【0010】
図1は、この発明の一実施の形態であるタイミング制約生成装置の構成を示すブロック図である。図1に示すタイミング制約生成装置100は、対象パス抽出部101と対象パス出力部102とユーザ入力検出部103とタイミング制約修正部104とを備えている。また、周辺装置として、データベースであるネットリストファイル105、タイミング制約ファイル106およびライブラリファイル107と、出力装置であるタイミング制約ファイル108とを備えている。
【0011】
ネットリストファイル105には、対象とする半導体集積回路の論理接続情報を記述したネットリストが格納されている。タイミング制約ファイル106には、セットアップおよびホールドの解析を行う回路の動作速度を定義したタイミング制約が格納されている。ライブラリファイル107には、各セル自体の論理積およびタイミング情報を含むライブラリが格納されている。
【0012】
対象パス抽出部101は、ネットリスト、タイミング制約およびライブラリの情報からタイミング検証の対象となるデータ転送パスのうち上位階層ブロックに含まれる下位階層ブロック間に形成されるデータ転送パスを対象パスとして抽出する。
【0013】
対象パス出力部102は、抽出された対象パスに少なくともタイミング例外の項目を付加した対象パス一覧109を生成し、ユーザが認識できる装置(表示装置や、印刷装置、さらにはファイル)に出力する。ここで、タイミング例外は、データ転送パスをタイミング検証対象外とする方法であり、例えば、フォールスパス(false path)、マルチサイクルパス(multi cyclepath)、ディスエイブルパス(disable path)としている。
【0014】
ユーザ入力検出部103は、ユーザが対象パス一覧109において対象外指定を行った指定入力110から、指定されたタイミング検証対象外となるデータ転送パスを検出し、タイミング制約修正部104に与える。
【0015】
タイミング制約修正部104は、ユーザが指定したタイミング検証対象外となるデータ転送パスの情報に基づき、タイミング制約ファイル106に格納されるタイミング制約に修正(追加と削除の一方または双方)を施して新たなタイミング制約を生成し、タイミング制約ファイル108に格納する。
【0016】
[動作例1]
図1〜図4を参照して、以上のように構成されるタイミング制約生成装置100の動作(動作例1)について説明する。なお、図2は、上位階層ブロックに含まれる下位階層ブロック間でのデータ転送関係を説明する図である(その1)。図3は、図2に示すデータ転送関係において図1に示す対象パス出力部102がユーザにタイミング検証対象外とするデータ転送パスの指定を求めるために提示する対象パス一覧109の例(その1)を示す図である。図4は、図3に示す対象パス一覧においてユーザが行った指定例を示す図である。
【0017】
上位階層ブロックに含まれる下位階層ブロックは、3以上の場合もあるが、図2では、説明の便宜から、上位階層ブロック112には、下位階層ブロックA113と下位階層ブロックB114との2つが含まれるとしている。
【0018】
下位階層ブロックA113と下位階層ブロックB114とは、それぞれ複数の順序回路とその組み合わせ回路によって構成されるが、それらは、その下位階層ブロック内だけでデータ転送を行うものと、隣の下位階層ブロックとデータ転送を行うものとに分けることができる。図2では、隣の下位階層ブロックとデータ転送を行う順序回路が例示されている。
【0019】
すなわち、下位階層ブロックA113では、順序回路(#1)115,順序回路(#2)116,順序回路(#3)117,順序回路(#4)118が示されている。下位階層ブロックB114では、順序回路(#5)119,順序回路(#6)120,順序回路(#7)121,順序回路(#8)122が示されている。
【0020】
そして、順序回路(#1)115と順序回路(#2)116とから順序回路(#5)119と順序回路(#6)120とに向かうデータ転送パスが形成され、順序回路(#7)121と順序回路(#8)122とから順序回路(#3)117と順序回路(#4)118とに向かうデータ転送パスが形成される場合が示されている。
【0021】
対象パス抽出部101は、ネットリストファイル105とタイミング制約ファイル106とライブラリファイル107とに格納される情報に基づき、下位階層ブロックA113と下位階層ブロックB114との間に形成される上記したデータ転送パスを対象パスとして抽出する。抽出方法は、タイミング検証にて行われる方法と同じである。
【0022】
対象パス出力部102は、対象パス抽出部101の抽出結果を受けて、ユーザに提示する対象パス一覧109を例えば図3に示す形式で生成する。図3に示すように、対象パスの欄には、下位階層ブロックA113と下位階層ブロックB114との間に形成されるデータ転送パス「#1−#5」「#1−#6」「#2−#5」「#2−#6」「#7−#3」「#7−#4」「#8−#3」「#8−#4」の全てが掲載されている。
【0023】
そして、タイミング例外として、「フォールス(false)」「マルチサイクル(multi cycle)」「ディスエイブル(disable)」がパス毎に選択可能に掲載されている。
【0024】
図4において、順序回路115から順序回路119へのパス「#1−#5」では、「フォールス(false)」がチェックされている。これは、ユーザがパス「#1−#5」をタイミング検証完全対象外(false path)にすると指定したことを示している。
【0025】
また、順序回路116から順序回路120へのパス「#2−#6」では、「マルチサイクル(multi cycle)」がチェックされ、“2”が記入されている。これは、ユーザがパス「#2−#6」では、2サイクルのクロック周期でデータ転送を行うべきと指定したことを示している。
【0026】
タイミング制約修正部104では、ユーザが指定した、パス「#1−#5」をフォールスパス(false path)にし、パス「#1−#5」を2サイクルのマルチサイクルパス(multi cycle path)にするという情報をタイミング制約ファイル106に存在するタイミング制約に追加する。
【0027】
そして、図4では図示省略したが、ユーザが「ディスエイブル(disable)」を選択したときは、該当するデータ転送パスは削除することになる。このように修正されたタイミング制約は、タイミング制約ファイル108のフォーマットに合わせた形式で作成され、格納される。
【0028】
これによって、タイミング制約が漏れなく、かつ早期に完成できる。その結果、設計者はタイミング検証対象外の指定という煩雑な手作業から解放されるので、設計時間が短縮されることになる。
【0029】
[動作例2]
図1〜図3、図5を参照して、以上のように構成されるタイミング制約生成装置100の動作例2について説明する。なお、図5は、図2に示すデータ転送関係において図1に示す対象パス出力部がユーザにタイミング検証対象外とするデータ転送パスの指定を求めるために提示する対象パス一覧の例(その2)を示す図である。
【0030】
対象パス出力部102は、図3に示したように全てのデータ転送パスについての対象パス一覧109を生成する際に、図5に示すように、各パスのタイミング検証の結果得られたタイミング情報「スラック(slack)」を併せて対象パス一覧109に加えることを行う。
【0031】
なお、図5に示す追加したタイミング情報「スラック(slack)」は、セットアップ情報を示すが、これ1つのみではなく、ホールド情報や駆動するクロックを追加掲載してもよい。
【0032】
これによって、効率よくタイミング制約が発見できるので、一層、タイミング制約が漏れなく、かつ早期に完成できる。その結果、設計時間が短縮されることになる。
【0033】
[動作例3]
図1〜図3、図5を参照して、以上のように構成されるタイミング制約生成装置100の動作(動作例3)について説明する。動作例1,2では、対象パス出力部102は、図3に示したように全てのデータ転送パスについての対象パス一覧109を生成するとしたが、動作例3では、対象パス出力部102は、タイミング検証の結果、タイミングエラーが発生しているデータ転送パスのみについての対象パス一覧109を生成するようにしている。
【0034】
図5に示した例で言えば、「#1−#5」「#1−#6」「#2−#6」の3つのデータ転送パスのみでタイミングエラーが発生しているとすれば、対象パス出力部102は、この「#1−#5」「#1−#6」「#2−#6」の3つのデータ転送パスのみを掲載した対象パス一覧109を生成することになる。
【0035】
これによって、効率よくタイミング制約が発見できるので、一層、タイミング制約が漏れなく、かつ早期に完成できる。その結果、設計時間が短縮されることになる。
【0036】
[動作例4]
図1〜図3、図5を参照して、以上のように構成されるタイミング制約生成装置100の動作(動作例4)について説明する。動作例2では、対象パス出力部102は、図5に示したように全てのデータ転送パスについてタイミング情報を追加するとしたが、動作例3では、対象パス出力部102は、タイミング検証の結果、タイミングが一定範囲内に入っているデータ転送パスのみについての対象パス一覧109を生成する。なお、この一定範囲は、予め定められている。
【0037】
図5に示した例で言えば、一定範囲が「−2ns以下」であるとすれば、対象パス出力部102は、「#1−#5」と「#2−#6」の2つのデータ転送パスのみを掲載した対象パス一覧109を生成することになる。
【0038】
これによって、効率よくタイミング制約が発見できるので、一層、タイミング制約が漏れなく、かつ早期に完成できる。その結果、設計時間が短縮されることになる。
【0039】
[動作例5]
図1、図3、図6、図7を参照して、以上のように構成されるタイミング制約生成装置100の動作(動作例5)について説明する。なお、図6は、上位階層ブロックに含まれる下位階層ブロック間でのデータ転送関係を説明する図である(その2)。図7は、図6に示すデータ転送関係において図1に示す対象パス出力部がユーザにタイミング検証対象外とするデータ転送パスの指定を求めるために提示する対象パス一覧の例(その1)を示す図である。
【0040】
図6では、説明の便宜から図2と同一の符号が用いられ、転送関係も同様であるとし、新たにクロックCLKとクロックCLK0とが追加されている。
【0041】
すなわち、下位階層ブロックA113では、順序回路(#1)115,順序回路(#2)116,順序回路(#3)117がクロックCLKにて駆動され、順序回路(#4)118がクロックCLK0にて駆動されるとしている。
【0042】
また、下位階層ブロックB114では、順序回路(#5)119,順序回路(#6)120,順序回路(#7)121がクロックCLKにて駆動され、順序回路(#8)122がクロックCLK0にて駆動されるとしている。
【0043】
この場合、対象パス出力部102は、図3に示したように全てのデータ転送パスについての対象パス一覧109を生成する際に、図7に示すように、順序回路が駆動されるクロック関係「clk−clk」「clk−clk0」「clk0−clk」「clk0−clk0」を追加し、クロック関係においてもタイミング例外の指定が行えるようになっている。
【0044】
これによって、効率よくタイミング制約が発見できるので、一層、タイミング制約が漏れなく、かつ早期に完成できる。その結果、設計時間が短縮されることになる。
【0045】
[動作例6]
図1、図3、図6〜図8を参照して、以上のように構成されるタイミング制約生成装置100の動作(動作例6)について説明する。なお、図8は、図6に示すデータ転送関係において図1に示す対象パス出力部がユーザにタイミング検証対象外とするデータ転送パスの指定を求めるために提示する対象パス一覧の例(その2)を示す図である。
【0046】
対象パス出力部102は、図3に示したように全てのデータ転送パスについての対象パス一覧109に、図7に示すように、順序回路が駆動されるクロック関係「clk−clk」「clk−clk0」「clk0−clk」「clk0−clk0」を追加する際に、下位階層ブロック(A)113と下位階層ブロック(B)114とのブロック関係「A−B」も追加し、ブロック関係「A−B」においてもタイミング例外の指定が行えるようになっている。
【0047】
これによって、効率よくタイミング制約が発見できるので、一層、タイミング制約が漏れなく、かつ早期に完成できる。その結果、設計時間が短縮されることになる。
【0048】
[動作例7]
この動作例7では、以上説明した各種の動作例に対する変形例(その1)を説明する。すなわち、図1では、図示省略したが、この発明では、ユーザが対象パス出力部102が生成する対象パス一覧109の内容について指定できるようになっている。その結果、(1)〜(3)の処理が行えるようになる。
【0049】
(1)動作例1〜3,5,6では、ユーザがタイミング例外の指定を検討する必要のあるデータ転送パスの指定を行うと、対象パス出力部102は、対象パス抽出部101が抽出したデータ転送パスのうちユーザが指定したデータ転送パスの全てについて対象パス一覧109を生成することになる。
【0050】
(2)動作例4では、タイミングの範囲(一定範囲)を指定すると、対象パス出力部102は、対象パス抽出部101が抽出したデータ転送パスのうちユーザが指定した一定範囲内にタイミングが入っているデータ転送パスのみについて対象パス一覧109を生成することになる。
【0051】
(3)動作例1〜6において、ユーザは、▲1▼隣の下位階層ブロックとの間でデータの入出力がある1以上の下位階層ブロックにおける入出力パス、▲2▼隣の下位階層ブロックにデータ出力を行う1以上の下位階層ブロックにおける出力パス、▲3▼隣の下位階層ブロックからデータの入力がある1以上の下位階層ブロックにおける入力パス、のいずれか一つを指定することができる。
【0052】
この場合には、対象パス出力部102は、対象パス一覧109として、ユーザが指定した下位階層ブロックについてデータが出入りするデータ転送パスを掲載した対象パス一覧109を生成することになる。この方法は、下位階層ブロックが多数存在する場合に有効である。
【0053】
これによっても、効率よくタイミング制約が発見できるので、一層、タイミング制約が漏れなく、かつ早期に完成できる。その結果、設計時間が短縮されることになる。
【0054】
[動作例8]
この動作例8では、以上説明した各種の動作例に対する変形例(その2)を説明する。すなわち、この発明では、対象パス抽出部101は、次の(1)〜(3)の動作が行えるようになっている。
【0055】
(1)動作例1〜6では、ユーザがタイミング例外の指定を検討する必要のあるデータ転送パスの指定を行うと、対象パス抽出部101は、2つの下位階層ブロックA113,B114間に形成されるデータ転送パスのうちユーザが指定したデータ転送パスを対象パスとして抽出するようになっている。
【0056】
(2)動作例2では、対象パス抽出部101は、2つの下位階層ブロックA113,B114間に形成されるデータ転送パスのうちタイミングエラーが存在するデータ転送パスを対象パスとして抽出するようになっている。
【0057】
(3)動作例4では、対象パス抽出部101は、2つの下位階層ブロックA113,B114間に形成されるデータ転送パスのうちタイミング検証結果のタイミングが一定範囲内にあるデータ転送パスを対象パスとして抽出するようになっている。
【0058】
これによっても、効率よくタイミング制約が発見できるので、一層、タイミング制約が漏れなく、かつ早期に完成できる。その結果、設計時間が短縮されることになる。
【0059】
【発明の効果】
以上説明したように、この発明によれば、半導体集積回路の設計において、タイミング制約とネットリストとライブラリとからタイミング検証の対象となるデータ転送パスのうち上位階層ブロックに含まれる少なくとも2つの下位階層ブロック間に形成されるデータ転送パスの全てを対象パスとして抽出し、それにタイミング例外の指定が行えるようにした対象パス一覧をユーザに対して提示し、ユーザが指定したタイミング例外に応じて前記タイミング制約に修正を施し新たなタイミング制約を生成するようにしたので、タイミング制約を漏れなく、かつ早期に完成することができる。したがって、設計時間の短縮が可能となる。
【図面の簡単な説明】
【図1】この発明の一実施の形態であるタイミング制約生成装置の構成を示すブロック図である。
【図2】上位階層ブロックに含まれる下位階層ブロック間でのデータ転送関係を説明する図である(その1)。
【図3】図2に示すデータ転送関係において図1に示す対象パス出力部がユーザにタイミング検証対象外とするデータ転送パスの指定を求めるために提示する対象パス一覧の例(その1)を示す図である。
【図4】図3に示す対象パス一覧においてユーザが行った指定例を示す図である。
【図5】図2に示すデータ転送関係において図1に示す対象パス出力部がユーザにタイミング検証対象外とするデータ転送パスの指定を求めるために提示する対象パス一覧の例(その2)を示す図である。
【図6】上位階層ブロックに含まれる下位階層ブロック間でのデータ転送関係を説明する図である(その2)。
【図7】図6に示すデータ転送関係において図1に示す対象パス出力部がユーザにタイミング検証対象外とするデータ転送パスの指定を求めるために提示する対象パス一覧の例(その1)を示す図である。
【図8】図6に示すデータ転送関係において図1に示す対象パス出力部がユーザにタイミング検証対象外とするデータ転送パスの指定を求めるために提示する対象パス一覧の例(その2)を示す図である。
【符号の説明】
100 タイミング制約生成装置、101 対象パス抽出部、102 対象パス出力部、103 ユーザ入力検出部、104 タイミング制約修正部、105ネットリストファイル、106 タイミング制約ファイル、107 ライブラリファイル、108 タイミング制約ファイル、109 対象パス一覧、110ユーザの指定入力。
Claims (13)
- 対象とする半導体集積回路の動作速度を定義するタイミング制約と論理接続情報を記述したネットリストとセル自体の論理情報およびタイミング情報を含むライブラリとからタイミング検証の対象となるデータ転送パスのうち上位階層ブロックに含まれる少なくとも2つの下位階層ブロック間に形成されるデータ転送パスの全てを対象パスとして抽出する対象パス抽出手段と、
抽出された前記対象パスの全てにタイミング例外の指定をユーザが選択可能に付加した対象パス一覧を生成し、ユーザに提示する対象パス出力手段と、
ユーザが提示された前記対象パス一覧にて指定したタイミング例外に応じて前記タイミング制約に修正を施し新たなタイミング制約を生成するタイミング制約修正手段と、
を備えたことを特徴とするタイミング制約生成装置。 - 対象パス抽出手段は、
前記少なくとも2つの下位階層ブロック間に形成されるデータ転送パスのうちユーザが指定したデータ転送パスを対象パスとして抽出する、
ことを特徴とする請求項1に記載のタイミング制約生成装置。 - 前記対象パス出力手段は、
抽出された前記対象パスのうちユーザが指定したデータ転送パスにタイミング例外の指定をユーザが選択可能に付加した対象パス一覧を生成する、
ことを特徴とする請求項1に記載のタイミング制約生成装置。 - 前記対象パス出力手段は、
前記対象パス一覧のパス毎にタイミング検証結果を付加する、
ことを特徴とする請求項1〜3のいずれか一つに記載のタイミング制約生成装置。 - 前記対象パス抽出手段は、
前記少なくとも2つの下位階層ブロック間に形成されるデータ転送パスのうちタイミングエラーが存在するデータ転送パスを対象パスとして抽出する、
ことを特徴とする請求項4に記載のタイミング制約生成装置。 - 前記対象パス出力手段は、
抽出された前記対象パスのうちタイミングエラーが存在する対象パスにタイミング例外の指定をユーザが選択可能に付加した対象パス一覧を生成する、
ことを特徴とする請求項1〜3のいずれか一つに記載のタイミング制約生成装置。 - 前記対象パス出力手段は、
抽出された前記対象パスのうちタイミング検証結果のタイミングが一定範囲内にあるデータ転送パスにタイミング例外の指定をユーザが選択可能に付加した対象パス一覧を生成する、
ことを特徴とする請求項1〜3のいずれか一つに記載のタイミング制約生成装置。 - 前記対象パス抽出手段は、
前記少なくとも2つの下位階層ブロック間に形成されるデータ転送パスのうちタイミング検証結果のタイミングが一定範囲内にあるデータ転送パスを対象パスとして抽出する、
ことを特徴とする請求項1に記載のタイミング制約生成装置。 - 前記対象パス出力手段は、
前記対象パス一覧にタイミング例外の指定を行うクロック関係を付加する、
ことを特徴とする請求項1〜8のいずれか一つに記載のタイミング制約生成装置。 - 前記対象パス出力手段は、
前記対象パス一覧にタイミング例外の指定を行う下位階層ブロックの関係を付加する、
ことを特徴とする請求項1〜9のいずれか一つに記載のタイミング制約生成装置。 - 前記ユーザが指定した対象パスは、
隣の下位階層ブロックとの間でデータの入出力がある1以上の下位階層ブロックにおける入出力パスである、
ことを特徴とする請求項2または3に記載のタイミング制約生成装置。 - 前記ユーザが指定した対象パスは、
隣の下位階層ブロックにデータ出力を行う1以上の下位階層ブロックにおける出力パスである、
ことを特徴とする請求項2または3に記載のタイミング制約生成装置。 - 前記ユーザが指定した対象パスは、
隣の下位階層ブロックからデータの入力がある1以上の下位階層ブロックにおける入力パスである、
ことを特徴とする請求項2または3に記載のタイミング制約生成装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003084909A JP2004295330A (ja) | 2003-03-26 | 2003-03-26 | タイミング制約生成装置 |
US10/617,076 US7127693B2 (en) | 2003-03-26 | 2003-07-11 | Device for creating timing constraints |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003084909A JP2004295330A (ja) | 2003-03-26 | 2003-03-26 | タイミング制約生成装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004295330A true JP2004295330A (ja) | 2004-10-21 |
Family
ID=32985095
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003084909A Pending JP2004295330A (ja) | 2003-03-26 | 2003-03-26 | タイミング制約生成装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7127693B2 (ja) |
JP (1) | JP2004295330A (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7155692B2 (en) * | 2004-09-01 | 2006-12-26 | Hewlett-Packard Development Company, L.P. | Method and system for performing timing analysis on a circuit |
US7526745B2 (en) * | 2004-12-08 | 2009-04-28 | Telefonaktiebolaget L M Ericsson (Publ) | Method for specification and integration of reusable IP constraints |
JP4540540B2 (ja) * | 2005-05-02 | 2010-09-08 | ルネサスエレクトロニクス株式会社 | 遅延計算装置 |
US8560988B2 (en) | 2010-08-13 | 2013-10-15 | Atrenta, Inc. | Apparatus and method thereof for hybrid timing exception verification of an integrated circuit design |
US9542524B2 (en) | 2015-01-27 | 2017-01-10 | International Business Machines Corporation | Static timing analysis (STA) using derived boundary timing constraints for out-of-context (OOC) hierarchical entity analysis and abstraction |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6487705B1 (en) * | 2001-09-05 | 2002-11-26 | Nec Electronics, Inc. | Timing optimization and timing closure for integrated circuit models |
US7149991B2 (en) * | 2002-05-30 | 2006-12-12 | Nec Electronics America, Inc. | Calibrating a wire load model for an integrated circuit |
-
2003
- 2003-03-26 JP JP2003084909A patent/JP2004295330A/ja active Pending
- 2003-07-11 US US10/617,076 patent/US7127693B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20040194044A1 (en) | 2004-09-30 |
US7127693B2 (en) | 2006-10-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20140165022A1 (en) | Relative timing architecture | |
US9953120B2 (en) | Relative timing characterization | |
Parsan et al. | Gate mapping automation for asynchronous NULL convention logic circuits | |
US6360352B2 (en) | Digital circuit layout techniques | |
Sharma et al. | PipeRoute: a pipelining-aware router for FPGAs | |
US9305125B2 (en) | Integrated circuit design timing path verification tool | |
US6834379B2 (en) | Timing path detailer | |
WO2023015649A1 (zh) | 集成电路的后仿真方法和装置 | |
JP2004295330A (ja) | タイミング制約生成装置 | |
Chupilko et al. | Survey of Open-source Flows for Digital Hardware Design | |
Cong et al. | Simultaneous resource binding and interconnection optimization based on a distributed register-file microarchitecture | |
Ienne et al. | Practical experiences with standard-cell based datapath design tools: Do we really need regular layouts? | |
JP2008234080A (ja) | 半導体集積回路設計支援装置、半導体集積回路設計支援方法、半導体集積回路設計支援プログラム、半導体集積回路、半導体集積回路の製造方法 | |
Lucas et al. | Variation-aware placement for FPGAs with multi-cycle statistical timing analysis | |
JP5110206B2 (ja) | 動作合成装置、動作合成方法、ならびに、プログラム | |
Tan et al. | Recent research development in metal-only ECO | |
Dai et al. | Sequential equivalence checking of clock-gated circuits | |
JP2010257003A (ja) | 論理等価性検証システム、論理等価性検証方法、半導体集積回路の製造方法、制御プログラムおよび可読記憶媒体 | |
US12014127B2 (en) | Transforming a logical netlist into a hierarchical parasitic netlist | |
JP2008171399A (ja) | 半導体装置の設計方法、半導体装置設計システム及びコンピュータプログラム | |
Reyes | Refinement and reuse of TLM 2.0 models: The key for ESL success | |
Law et al. | Asynchronous control network optimization using fast minimum-cycle-time analysis | |
Buzdar et al. | Comparative analysis of ALU implementation with RCA and sklansky adders in ASIC design flow | |
WO2014015185A1 (en) | Relative timing characterization | |
Chen et al. | 4: Physical synthesis |