JPH05152438A - 半導体集積回路装置の形成方法 - Google Patents
半導体集積回路装置の形成方法Info
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- JPH05152438A JPH05152438A JP3336346A JP33634691A JPH05152438A JP H05152438 A JPH05152438 A JP H05152438A JP 3336346 A JP3336346 A JP 3336346A JP 33634691 A JP33634691 A JP 33634691A JP H05152438 A JPH05152438 A JP H05152438A
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- clock tree
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- Design And Manufacture Of Integrated Circuits (AREA)
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Abstract
(57)【要約】
【目的】 クロックスキューが小さいクロック同期回路
を実現する。 【構成】 複数のバッファ３〜９が１又は複数段のクロ
ックツリー構造に構成され、スキューを考慮してバッフ
ァ間の配線をバランス配線としたものをクロックツリー
ブロック２とし、ＡＳＩＣ方式にしたがってブロック２
を選択し、それぞれを半導体チップ上に配置してＡＳＩ
Ｃによる半導体集積回路を組立てる。これにより、ＡＳ
ＩＣによる高い汎用性を生かしたまま、クロックスキュ
ーの小さいクロック同期回路を容易に構成できる。
を実現する。 【構成】 複数のバッファ３〜９が１又は複数段のクロ
ックツリー構造に構成され、スキューを考慮してバッフ
ァ間の配線をバランス配線としたものをクロックツリー
ブロック２とし、ＡＳＩＣ方式にしたがってブロック２
を選択し、それぞれを半導体チップ上に配置してＡＳＩ
Ｃによる半導体集積回路を組立てる。これにより、ＡＳ
ＩＣによる高い汎用性を生かしたまま、クロックスキュ
ーの小さいクロック同期回路を容易に構成できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置の
形成方法、特にクロック同期回路実現方式による半導体
集積回路装置の形成方法に関する。
形成方法、特にクロック同期回路実現方式による半導体
集積回路装置の形成方法に関する。
【０００２】
【従来の技術】半導体集積回路装置のクロック同期回路
はツリー構造をしており、従来のチップレイアウト上
は、図３に示すように、親クロックドライバー２０，子
クロックドライバー２１，孫クロックドライバー２２，
フリップフロップ２３，クロック配線２４等が専用の領
域に配置されていた。
はツリー構造をしており、従来のチップレイアウト上
は、図３に示すように、親クロックドライバー２０，子
クロックドライバー２１，孫クロックドライバー２２，
フリップフロップ２３，クロック配線２４等が専用の領
域に配置されていた。
【０００３】したがって、拡散工程パタンが固定された
下地上で配線工程パタンのみの変更で種々の機能を持つ
回路を実現するマスタースライス方式による半導体集積
回路装置や、標準機能回路が、拡散工程パタンを含めて
ライブラリとして登録されており、組み合わせの選定に
より所望の回路を実現するスタンダードセル方式による
半導体集積回路装置は、前記専用の領域を、クロックド
ライバー，フリップフロップ配線として使用することに
よりクロック同期回路のツリー構造を実現していた。
下地上で配線工程パタンのみの変更で種々の機能を持つ
回路を実現するマスタースライス方式による半導体集積
回路装置や、標準機能回路が、拡散工程パタンを含めて
ライブラリとして登録されており、組み合わせの選定に
より所望の回路を実現するスタンダードセル方式による
半導体集積回路装置は、前記専用の領域を、クロックド
ライバー，フリップフロップ配線として使用することに
よりクロック同期回路のツリー構造を実現していた。
【０００４】また、前記専用の領域を持たないマスター
スライス方式やスタンダードセル方式の半導体集積回路
装置のクロック同期回路は、図５のように通常ＣＡＤシ
ステムにより自動配置された親クロックドライバー２
５，子クロックドライバー２６，孫クロックドライバー
２７，フリップフロップ２８及びそれらを相互接続する
通常ＣＡＤシステムにより自動配線される配線２９を有
していた。
スライス方式やスタンダードセル方式の半導体集積回路
装置のクロック同期回路は、図５のように通常ＣＡＤシ
ステムにより自動配置された親クロックドライバー２
５，子クロックドライバー２６，孫クロックドライバー
２７，フリップフロップ２８及びそれらを相互接続する
通常ＣＡＤシステムにより自動配線される配線２９を有
していた。
【０００５】
【発明が解決しようとする課題】このような従来の半導
体集積回路について、まず、クロックバッファ，フリッ
プフロップ等を前記専用の領域で実現する方式において
は、クロックツリー構造を最適化できるため、クロック
スキューを最小にできる等の利点があるが、専用領域が
決まっているため、汎用性に欠けるという欠点があり、
次に、前記専用の領域を持たないマスタースライス方式
やスタンダードセル方式で実現する方式においては、汎
用性があるかわりに、クロックスキューを小さくするの
が難しいという欠点があった。
体集積回路について、まず、クロックバッファ，フリッ
プフロップ等を前記専用の領域で実現する方式において
は、クロックツリー構造を最適化できるため、クロック
スキューを最小にできる等の利点があるが、専用領域が
決まっているため、汎用性に欠けるという欠点があり、
次に、前記専用の領域を持たないマスタースライス方式
やスタンダードセル方式で実現する方式においては、汎
用性があるかわりに、クロックスキューを小さくするの
が難しいという欠点があった。
【０００６】本発明の目的は、クロックスキューが小さ
いクロック同期回路を実現した半導体集積回路装置の形
成方法を提供することにある。
いクロック同期回路を実現した半導体集積回路装置の形
成方法を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明による半導体集積回路装置の組立て方法にお
いては、クロックツリーブロックを有する特定顧客向け
半導体集積回路装置の組立て方法であって、クロックツ
リーブロックは、親バッファと、親バッファから順に分
岐した複数段のバッファの組合せによるクロックツリー
構造からなり、内部セルアレイ領域中に配置された素子
セルを用いて形成され、電気的及び幾何学的に統一され
たものであり、親バッファから見た各段の終段バッファ
までの配線距離は、等しく設定され、ＡＳＩＣ（Ａｐｐ
ｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｌｅｇｒａ
ｌＣｕｒｃｕｉｔ）方式にしたがって、クロックツリー
ブロックの組合せを選択してチップ上に配置し、あるい
は、必要に応じ非選択として所要の論理機能を実行する
半導体集積回路を形成するものである。
め、本発明による半導体集積回路装置の組立て方法にお
いては、クロックツリーブロックを有する特定顧客向け
半導体集積回路装置の組立て方法であって、クロックツ
リーブロックは、親バッファと、親バッファから順に分
岐した複数段のバッファの組合せによるクロックツリー
構造からなり、内部セルアレイ領域中に配置された素子
セルを用いて形成され、電気的及び幾何学的に統一され
たものであり、親バッファから見た各段の終段バッファ
までの配線距離は、等しく設定され、ＡＳＩＣ（Ａｐｐ
ｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｌｅｇｒａ
ｌＣｕｒｃｕｉｔ）方式にしたがって、クロックツリー
ブロックの組合せを選択してチップ上に配置し、あるい
は、必要に応じ非選択として所要の論理機能を実行する
半導体集積回路を形成するものである。
【０００８】また、ＡＳＩＣの設計方式は、マスタース
ライス方式である。
ライス方式である。
【０００９】また、ＡＳＩＣの設計方式は、スタンダー
ドセル方式である。
ドセル方式である。
【００１０】
【作用】ＡＳＩＣは、基本回路ブロックを統一された方
式によって電気的及び幾何学的データとして登録したラ
イブラリから、所望の機能を実現するために必要な１〜
複数の前記基本回路ブロックを選択し、これらを半導体
チップ上に配置し、相互間を配線するという手順で形成
された半導体集積回路装置である。
式によって電気的及び幾何学的データとして登録したラ
イブラリから、所望の機能を実現するために必要な１〜
複数の前記基本回路ブロックを選択し、これらを半導体
チップ上に配置し、相互間を配線するという手順で形成
された半導体集積回路装置である。
【００１１】本発明では、この手順を用いてＡＳＩＣを
形成する手法をＡＳＩＣ方式と定義している。
形成する手法をＡＳＩＣ方式と定義している。
【００１２】本発明においては、クロックツリーブロッ
クを、他に組合せて使用すべき基本回路ブロックととも
に、例えば、電気的入出力レベル、ブロックを構成する
単位要素セル、入出力端子位置、ブロック内配線構造な
どを統一した方式でライブラリに登録し、ライブラリに
登録された１または複数のクロックツリーブロックを選
択し、必要により他に選択した１または複数のクロック
ツリーブロック以外の基本回路ブロックと共に、これら
を半導体チップ上に配置し、相互間を配線して所望の論
理機能を有するＡＳＩＣを形成するものである。
クを、他に組合せて使用すべき基本回路ブロックととも
に、例えば、電気的入出力レベル、ブロックを構成する
単位要素セル、入出力端子位置、ブロック内配線構造な
どを統一した方式でライブラリに登録し、ライブラリに
登録された１または複数のクロックツリーブロックを選
択し、必要により他に選択した１または複数のクロック
ツリーブロック以外の基本回路ブロックと共に、これら
を半導体チップ上に配置し、相互間を配線して所望の論
理機能を有するＡＳＩＣを形成するものである。
【００１３】クロックスキューが小さいクロック同期回
路用クロックツリー構造をＡＳＩＣとよばれる半導体集
積回路の高い汎用性を生かしたまま実現できる。
路用クロックツリー構造をＡＳＩＣとよばれる半導体集
積回路の高い汎用性を生かしたまま実現できる。
【００１４】ＡＳＩＣは、マスタースライス方式，スタ
ンダードセル方式に代表される半導体集積回路装置であ
る。
ンダードセル方式に代表される半導体集積回路装置であ
る。
【００１５】マスタースライス方式によれば、共通の拡
散工程を経て製作された半導体チップ上に配線工程のみ
の変更で所望の論理機能を実現でき、スタンダードセル
方式によれば、予め用意された機能ブロックの組合せに
より論理機能を実現できる。
散工程を経て製作された半導体チップ上に配線工程のみ
の変更で所望の論理機能を実現でき、スタンダードセル
方式によれば、予め用意された機能ブロックの組合せに
より論理機能を実現できる。
【００１６】
【実施例】次に本発明について図面を参照して説明す
る。図１は、本発明の一実施例の平面図である。
る。図１は、本発明の一実施例の平面図である。
【００１７】図１において、内部セルアレイ領域１中に
クロックツリーブロック２を配置している。クロックツ
リーブロック２は、１〜複数段のバッファ３〜９を有
し、各バッファ３〜９は、内部セルアレイ領域１中にア
レイ状に配置された素子セル１０を用いて形成される。
ここで、バッファ３は、親ドライバーであり、バッファ
４，５は、親ドライバーから分岐した子ドライバーであ
り、バッファ６，７とバッファ８，９は、それぞれ子ド
ライバーから分岐した孫ドライバーである。以下の説明
では、各バッファを、親，子，孫に区別して説明する。
クロックツリーブロック２を配置している。クロックツ
リーブロック２は、１〜複数段のバッファ３〜９を有
し、各バッファ３〜９は、内部セルアレイ領域１中にア
レイ状に配置された素子セル１０を用いて形成される。
ここで、バッファ３は、親ドライバーであり、バッファ
４，５は、親ドライバーから分岐した子ドライバーであ
り、バッファ６，７とバッファ８，９は、それぞれ子ド
ライバーから分岐した孫ドライバーである。以下の説明
では、各バッファを、親，子，孫に区別して説明する。
【００１８】親バッファ３から見たときの各孫バッファ
６〜８までの配線距離を等しくし、バッファ３からバッ
ファ６〜１０までの信号伝達時間が等しくなるような位
置に決定され、配線１１で配線されている。クロックツ
リーブロックの出力端子には、フリップフロップブロッ
クが接続され、各フリップフロップは、単相信号又は相
補信号をクロック信号としてバッファ６〜９によって駆
動される。
６〜８までの配線距離を等しくし、バッファ３からバッ
ファ６〜１０までの信号伝達時間が等しくなるような位
置に決定され、配線１１で配線されている。クロックツ
リーブロックの出力端子には、フリップフロップブロッ
クが接続され、各フリップフロップは、単相信号又は相
補信号をクロック信号としてバッファ６〜９によって駆
動される。
【００１９】本発明においては、マスタースライス方
式，スタンダードセル方式に代表されるＡＳＩＣ方式に
したがい、必要に応じて適当なクロックツリーブロック
２を選択してその組合せを半導体チップ上に設置し、あ
るいは必要に応じてチップ上のクロックツリーブロック
２を非選択として所要の論理機能を有するＡＳＩＣ半導
体集積回路を形成する。個々のブロックに対しては、大
別して電気特性を記載したデータベースと、幾何学的特
性を記載したデータベースとの２種類のデータベースが
用意され、電気的，幾何学的に統一されて相互間の接続
が可能となっている。
式，スタンダードセル方式に代表されるＡＳＩＣ方式に
したがい、必要に応じて適当なクロックツリーブロック
２を選択してその組合せを半導体チップ上に設置し、あ
るいは必要に応じてチップ上のクロックツリーブロック
２を非選択として所要の論理機能を有するＡＳＩＣ半導
体集積回路を形成する。個々のブロックに対しては、大
別して電気特性を記載したデータベースと、幾何学的特
性を記載したデータベースとの２種類のデータベースが
用意され、電気的，幾何学的に統一されて相互間の接続
が可能となっている。
【００２０】電気特性データベースには、主に入出力端
子間の遅延時間及び、機能動作が記述されており、全体
回路の動作をシミュレーションするのに用いられ、幾何
学的特性データベースには、主に入出力端子位置、ブロ
ック内既配線位置情報が記述されており、ＣＡＤシステ
ムによる自動配置配線時に参照される。
子間の遅延時間及び、機能動作が記述されており、全体
回路の動作をシミュレーションするのに用いられ、幾何
学的特性データベースには、主に入出力端子位置、ブロ
ック内既配線位置情報が記述されており、ＣＡＤシステ
ムによる自動配置配線時に参照される。
【００２１】本実施例のクロックツリーブロックにおい
ても、電気特性データベースには、親バッファ入力端子
から、各孫バッファの出力端子までの信号伝達時間及び
機能動作を記述し、幾何学的特性データベースには、ク
ロックツリーブロックを構成するクロックバッファ，配
線情報を展開して定義することができるから、既存のＣ
ＡＤシステムとの整合性もよい。また、用途に応じてク
ロックツリーブロックを使わないことや、変更が容易に
できる。
ても、電気特性データベースには、親バッファ入力端子
から、各孫バッファの出力端子までの信号伝達時間及び
機能動作を記述し、幾何学的特性データベースには、ク
ロックツリーブロックを構成するクロックバッファ，配
線情報を展開して定義することができるから、既存のＣ
ＡＤシステムとの整合性もよい。また、用途に応じてク
ロックツリーブロックを使わないことや、変更が容易に
できる。
【００２２】次に第２の実施例について説明する。図２
は、第２の実施例を示す回路図である。相補バッファ１
２〜１８について、バッファ１２を親ドライバとし、バ
ッファ１３，１４を子ドライバ、バッファ１５〜１８を
孫ドライバとして順次相補信号配線１９によって接続す
ることにより、第１の実施例に比べより耐ノイズ性に優
れ、よりクロックスキューの小さなクロックツリーブロ
ックが実現できる。
は、第２の実施例を示す回路図である。相補バッファ１
２〜１８について、バッファ１２を親ドライバとし、バ
ッファ１３，１４を子ドライバ、バッファ１５〜１８を
孫ドライバとして順次相補信号配線１９によって接続す
ることにより、第１の実施例に比べより耐ノイズ性に優
れ、よりクロックスキューの小さなクロックツリーブロ
ックが実現できる。
【００２３】
【発明の効果】以上のように本発明は、複数のバッファ
を含み、１または複数段で構成されるクロックツリー構
造をクロックツリーブロックとして電気的及び幾何学的
に定義し、ＡＳＩＣ方式にしたがって必要に応じて適当
なクロックツリーブロックを選択して半導体チップ上に
配置するか、または非選択としてＡＳＩＣ半導体集積回
路を組立てるものであるために、ＡＳＩＣの特長を生か
してクロックスキューの小さなクロック同期回路を容易
に実現でき、また用途によってクロックツリー構造を変
更すること、使わないことの設計も容易に実現できるの
で、回路性能を維持したまま、汎用性の高い半導体集積
回路装置を実現できるという効果を有する。
を含み、１または複数段で構成されるクロックツリー構
造をクロックツリーブロックとして電気的及び幾何学的
に定義し、ＡＳＩＣ方式にしたがって必要に応じて適当
なクロックツリーブロックを選択して半導体チップ上に
配置するか、または非選択としてＡＳＩＣ半導体集積回
路を組立てるものであるために、ＡＳＩＣの特長を生か
してクロックスキューの小さなクロック同期回路を容易
に実現でき、また用途によってクロックツリー構造を変
更すること、使わないことの設計も容易に実現できるの
で、回路性能を維持したまま、汎用性の高い半導体集積
回路装置を実現できるという効果を有する。
【図１】本発明の一実施例の平面図である。
【図２】本発明の第２の実施例の回路図である。
【図３】従来技術を示す回路図である。
【図４】従来技術の第１例の平面図である。
【図５】従来技術の第２例の平面図である。
１ 内部セルアレイ領域 ２ クロックツリーブロック ３〜９ バッファ １０ 素子セル １１，２８ 配線 １２〜１８ 相補バッファ １９ 相補信号配線
Claims (3)
- 【請求項１】 クロックツリーブロックを有する特定顧
客向け半導体集積回路装置の形成方法であって、 クロックツリーブロックは、親バッファと、親バッファ
から順に分岐した複数段のバッファの組合せによるクロ
ックツリー構造からなり、内部セルアレイ領域中に配置
された素子セルを用いて形成され、電気的及び幾何学的
に統一されたものであり、 親バッファから見た各段の終段バッファまでの配線距離
は、等しく設定され、 ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ
ＩｎｌｅｇｒａｌＣｕｒｃｕｉｔ）方式にしたがっ
て、クロックツリーブロックの組合せを選択してチップ
上に配置し、あるいは、必要に応じ非選択として所要の
論理機能を実行する半導体集積回路を形成することを特
徴とする半導体集積回路装置の形成方法。 - 【請求項２】 ＡＳＩＣの設計方式は、マスタースライ
ス方式である請求項１に記載の半導体集積回路装置の形
成方法。 - 【請求項３】 ＡＳＩＣの設計方式は、スタンダードセ
ル方式である請求項１に記載の半導体集積回路装置の形
成方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3336346A JPH05152438A (ja) | 1991-11-26 | 1991-11-26 | 半導体集積回路装置の形成方法 |
| EP92119462A EP0544164A1 (en) | 1991-11-26 | 1992-11-13 | Semi custom-made integrated circuit having clock synchronous circuit improved in clock skew |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3336346A JPH05152438A (ja) | 1991-11-26 | 1991-11-26 | 半導体集積回路装置の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05152438A true JPH05152438A (ja) | 1993-06-18 |
Family
ID=18298177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3336346A Pending JPH05152438A (ja) | 1991-11-26 | 1991-11-26 | 半導体集積回路装置の形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0544164A1 (ja) |
| JP (1) | JPH05152438A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09258840A (ja) * | 1996-03-21 | 1997-10-03 | Nec Corp | クロック分配回路 |
| US6006023A (en) * | 1996-05-21 | 1999-12-21 | Mitsubishi Denki Kabushiki Kaisha | Method of optimizing a logic circuit |
| US6278309B1 (en) | 1998-02-27 | 2001-08-21 | Nec Corporation | Method of controlling a clock signal and circuit for controlling a clock signal |
| CN102751973A (zh) * | 2012-07-27 | 2012-10-24 | 湘潭大学 | 一种同步单元电路及由其构成的多相时钟同步电路 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2281421B (en) * | 1993-08-23 | 1998-04-01 | Advanced Risc Mach Ltd | Integrated circuit |
| GB2335097B (en) | 1998-03-04 | 2002-02-13 | Fujitsu Ltd | Mixed-signal circuitry and integrated circuit devices |
| FR2781065B1 (fr) * | 1998-07-10 | 2000-08-25 | St Microelectronics Sa | Procede de placement-routage d'un circuit d'horloge globale sur un circuit integre, et dispositifs associes |
| JP4540540B2 (ja) | 2005-05-02 | 2010-09-08 | ルネサスエレクトロニクス株式会社 | 遅延計算装置 |
-
1991
- 1991-11-26 JP JP3336346A patent/JPH05152438A/ja active Pending
-
1992
- 1992-11-13 EP EP92119462A patent/EP0544164A1/en not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09258840A (ja) * | 1996-03-21 | 1997-10-03 | Nec Corp | クロック分配回路 |
| US6006023A (en) * | 1996-05-21 | 1999-12-21 | Mitsubishi Denki Kabushiki Kaisha | Method of optimizing a logic circuit |
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| CN102751973A (zh) * | 2012-07-27 | 2012-10-24 | 湘潭大学 | 一种同步单元电路及由其构成的多相时钟同步电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0544164A1 (en) | 1993-06-02 |
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