JP2002015017A - 回路自動生成装置、回路自動生成方法及び回路自動生成プログラムを記載した記録媒体 - Google Patents
回路自動生成装置、回路自動生成方法及び回路自動生成プログラムを記載した記録媒体Info
- Publication number
- JP2002015017A JP2002015017A JP2000197270A JP2000197270A JP2002015017A JP 2002015017 A JP2002015017 A JP 2002015017A JP 2000197270 A JP2000197270 A JP 2000197270A JP 2000197270 A JP2000197270 A JP 2000197270A JP 2002015017 A JP2002015017 A JP 2002015017A
- Authority
- JP
- Japan
- Prior art keywords
- cell
- path
- threshold
- circuit
- netlist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/327—Logic synthesis; Behaviour synthesis, e.g. mapping logic, HDL to netlist, high-level language to RTL or netlist
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 動作速度や回路面積などについての所望の回
路性能を達成しつつ、スタンバイ時及びアクティブ時の
リーク電流を最小化する回路を自動生成することがで
き、それによって設計効率の向上を図ること。 【解決手段】 高閾値トランジスタだけから成る高閾値
セルのネットリストを解釈するステップ（１１）と、ス
タティックタイミング解析を行って、予め制定された制
約条件よりも遅延時間の大きいパスを固定するステップ
（１２）と、固定されたパス上の一部の高閾値セルを高
閾値トランジスタと低閾値トランジスタの両方から成る
ＭＴセルに置換するステップ（１３）とから成る。ＭＴ
セルは、リーク電流を制御するための入力端子を有す
る。外部からのテストベクタに対する制御信号の変化を
解析して、リーク電流を見積もる。
路性能を達成しつつ、スタンバイ時及びアクティブ時の
リーク電流を最小化する回路を自動生成することがで
き、それによって設計効率の向上を図ること。 【解決手段】 高閾値トランジスタだけから成る高閾値
セルのネットリストを解釈するステップ（１１）と、ス
タティックタイミング解析を行って、予め制定された制
約条件よりも遅延時間の大きいパスを固定するステップ
（１２）と、固定されたパス上の一部の高閾値セルを高
閾値トランジスタと低閾値トランジスタの両方から成る
ＭＴセルに置換するステップ（１３）とから成る。ＭＴ
セルは、リーク電流を制御するための入力端子を有す
る。外部からのテストベクタに対する制御信号の変化を
解析して、リーク電流を見積もる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳ論理ＬＳ
Ｉのリーク電流を削減する回路を自動的に生成する回路
自動生成装置に係り、特に、与えられた回路に対してリ
ーク電流を削減する回路を自動生成する回路自動生成方
法及びこの方法を実現するプログラムを記載した記録媒
体に関する。
Ｉのリーク電流を削減する回路を自動的に生成する回路
自動生成装置に係り、特に、与えられた回路に対してリ
ーク電流を削減する回路を自動生成する回路自動生成方
法及びこの方法を実現するプログラムを記載した記録媒
体に関する。
【０００２】
【従来の技術】近年のＬＳＩの微細化と低電圧化に伴
い、トランジスタの閾値（Ｖｔｈ）は低下の一途を辿つ
ている。この低Ｖｔｈ化によって、トランジスタのサブ
スレショルド・リーク電流が増大するため、携帯電話や
携帯端末等の機器では、バッテリー寿命を短くする要因
として大きな問題となっている。リーク電流は、回路が
停止しているスタンバイ時、及び回路が動作しているア
クティブ時のいずれの状態でも流れる。
い、トランジスタの閾値（Ｖｔｈ）は低下の一途を辿つ
ている。この低Ｖｔｈ化によって、トランジスタのサブ
スレショルド・リーク電流が増大するため、携帯電話や
携帯端末等の機器では、バッテリー寿命を短くする要因
として大きな問題となっている。リーク電流は、回路が
停止しているスタンバイ時、及び回路が動作しているア
クティブ時のいずれの状態でも流れる。
【０００３】従来、リーク電流を削減する手法として、
図７に示すＭＴＣＭＯＳ技術が提案されている。このＭ
ＴＣＭＯＳでは、論理回路全体（この例ではＮＡＮＤセ
ルとインバータセル他複数のセルを含む）をＬｏｗ−Ｖ
ｔｈのトランジスタで構成し、それらの論理回路は仮想
ＶＤＤ線６１と仮想ＶＳＳ線６２につながる一方、該仮
想ＶＤＤ線６１と仮想ＶＳＳ線６２はそれぞれ、Ｈｉｇ
ｈ−Ｖｔｈのトランジスタ６３、６４を挟んで、外部か
ら供給されるＶＤＤ線６５及びＶＳＳ線６６に接続され
る。動作時にはＨｉｇｈ−Ｖｔｈのトランジスタ６３、
６４をオンさせ、スタンバイ時にはこれらトランジスタ
６３、６４をオフさせることにより、リーク電流を削減
していた。
図７に示すＭＴＣＭＯＳ技術が提案されている。このＭ
ＴＣＭＯＳでは、論理回路全体（この例ではＮＡＮＤセ
ルとインバータセル他複数のセルを含む）をＬｏｗ−Ｖ
ｔｈのトランジスタで構成し、それらの論理回路は仮想
ＶＤＤ線６１と仮想ＶＳＳ線６２につながる一方、該仮
想ＶＤＤ線６１と仮想ＶＳＳ線６２はそれぞれ、Ｈｉｇ
ｈ−Ｖｔｈのトランジスタ６３、６４を挟んで、外部か
ら供給されるＶＤＤ線６５及びＶＳＳ線６６に接続され
る。動作時にはＨｉｇｈ−Ｖｔｈのトランジスタ６３、
６４をオンさせ、スタンバイ時にはこれらトランジスタ
６３、６４をオフさせることにより、リーク電流を削減
していた。
【０００４】
【発明が解決しようとする課題】しかしながら、上記の
方法では、動作時にＶＤＤ線６５から仮想ＶＤＤ線６１
に供給する電流量や、仮想ＶＳＳ線６２からＶＳＳ線６
６へ流し出す電流量が、Ｈｉｇｈ−Ｖｔｈのトランジス
タ６３、６４のオン抵抗で決まってしまう。そのため、
高速動作を達成するには上記オン抵抗を低くしなければ
ならないが、そのためにはＨｉｇｈ−Ｖｔｈのトランジ
スタ６３、６６の幅（Ｗ）をかなり大きくする必要があ
り、面積増大を引き起こしていた。更に、Ｈｉｇｈ−Ｖ
ｔｈのトランジスタ幅の決定にあたっては、多くの条件
を同時に考え合わさなければならない。
方法では、動作時にＶＤＤ線６５から仮想ＶＤＤ線６１
に供給する電流量や、仮想ＶＳＳ線６２からＶＳＳ線６
６へ流し出す電流量が、Ｈｉｇｈ−Ｖｔｈのトランジス
タ６３、６４のオン抵抗で決まってしまう。そのため、
高速動作を達成するには上記オン抵抗を低くしなければ
ならないが、そのためにはＨｉｇｈ−Ｖｔｈのトランジ
スタ６３、６６の幅（Ｗ）をかなり大きくする必要があ
り、面積増大を引き起こしていた。更に、Ｈｉｇｈ−Ｖ
ｔｈのトランジスタ幅の決定にあたっては、多くの条件
を同時に考え合わさなければならない。
【０００５】即ち、第一に、上述の電流量は論理回路の
入力パターンによって大きく変化する。第二に、仮想Ｖ
ＤＤ６１につながる一部のトランジスタで多くの電流を
消費する場合、仮想ＶＤＤ６１の電圧が一時的に下が
り、それによって仮想ＶＤＤ６１につながる他の部分の
トランジスタの動作に影響が出てしまう（例えば動作速
度が遅くなる等）。こういつた問題点が、ＭＴＣＭＯＳ
での回路設計を著しく複雑化させていた。
入力パターンによって大きく変化する。第二に、仮想Ｖ
ＤＤ６１につながる一部のトランジスタで多くの電流を
消費する場合、仮想ＶＤＤ６１の電圧が一時的に下が
り、それによって仮想ＶＤＤ６１につながる他の部分の
トランジスタの動作に影響が出てしまう（例えば動作速
度が遅くなる等）。こういつた問題点が、ＭＴＣＭＯＳ
での回路設計を著しく複雑化させていた。
【０００６】また、従来のリーク電流削減技術として、
図８に示すＶＴＣＭＯＳ技術がある。このＶＴＣＭＯＳ
では、論理回路全体をＬｏｗ−Ｖｔｈのトランジスタ７
１、７２で構成し、スタンバイ時にはトランジスタ７
１、７２に基板電位制御（ＶＴ）回路７３によって基板
電圧（＋ΔＶ１、−ΔＶ２）を印加することにより、ト
ランジスタ７１、７２の実効Ｖｔｈを高めてリーク電流
を低減する。
図８に示すＶＴＣＭＯＳ技術がある。このＶＴＣＭＯＳ
では、論理回路全体をＬｏｗ−Ｖｔｈのトランジスタ７
１、７２で構成し、スタンバイ時にはトランジスタ７
１、７２に基板電位制御（ＶＴ）回路７３によって基板
電圧（＋ΔＶ１、−ΔＶ２）を印加することにより、ト
ランジスタ７１、７２の実効Ｖｔｈを高めてリーク電流
を低減する。
【０００７】ところが、この方法では、デバイスの信頼
性等を勘案した場合、３重ウェル構造が必要なこと、更
に、全てのトランジスタで基板電位を独立に印加できる
ようなレイアウト構造が必要なことが挙げられ、設計／
デバイスの複雑化を招いていた。
性等を勘案した場合、３重ウェル構造が必要なこと、更
に、全てのトランジスタで基板電位を独立に印加できる
ようなレイアウト構造が必要なことが挙げられ、設計／
デバイスの複雑化を招いていた。
【０００８】従来のリーク電流削減技術としては、この
他に、スタンバイ時に電源をシャットダウンする手法が
ある。ところが、電源をシャットダウンすると、ＬＳＩ
上に搭載されるメモリ回路やフリップフロップ（Ｆ／
Ｆ）において、記憶データが損なわれてしまう。これを
防ぐには、シャットダウンする前に、必要な記憶データ
のバックアップを取っておく必要があり、システム設計
が複雑になる。更に、バックアップを取るのに要する時
間はもとより、スタンバイ・モードから動作モードへの
復帰時にデータをリストアする時間が必要となる。これ
らは、動作時間の長大化を引き起こし、速度（性能）の
低下につながる。
他に、スタンバイ時に電源をシャットダウンする手法が
ある。ところが、電源をシャットダウンすると、ＬＳＩ
上に搭載されるメモリ回路やフリップフロップ（Ｆ／
Ｆ）において、記憶データが損なわれてしまう。これを
防ぐには、シャットダウンする前に、必要な記憶データ
のバックアップを取っておく必要があり、システム設計
が複雑になる。更に、バックアップを取るのに要する時
間はもとより、スタンバイ・モードから動作モードへの
復帰時にデータをリストアする時間が必要となる。これ
らは、動作時間の長大化を引き起こし、速度（性能）の
低下につながる。
【０００９】上述した３つの従来技術におけるもうーつ
の大きな問題点は、アクティブ時のリーク電流である。
プロセスの微細化が進むにつれ、アクティブ時に、リー
ク電流による消費電力がスイッチングによる電力に比べ
て無視できないほど大きくなる。上述の従来手法ではい
ずれも、アクティブ時のリーク電流が削減できないとい
う問題があった。
の大きな問題点は、アクティブ時のリーク電流である。
プロセスの微細化が進むにつれ、アクティブ時に、リー
ク電流による消費電力がスイッチングによる電力に比べ
て無視できないほど大きくなる。上述の従来手法ではい
ずれも、アクティブ時のリーク電流が削減できないとい
う問題があった。
【００１０】本発明は、上述の如き従来の課題を解決す
るためになされたもので、その目的は、動作速度及び回
路面積などについての所望の回路性能を達成しつつ、ス
タンバイ時及びアクティブ時のリーク電流を最小化する
回路を自動生成することができ、それによって設計効率
の向上を図ることができる回路自動生成装置及び回路自
動生成方法及びこの方法を実現するプログラムを記載し
た記録媒体を提供することである。
るためになされたもので、その目的は、動作速度及び回
路面積などについての所望の回路性能を達成しつつ、ス
タンバイ時及びアクティブ時のリーク電流を最小化する
回路を自動生成することができ、それによって設計効率
の向上を図ることができる回路自動生成装置及び回路自
動生成方法及びこの方法を実現するプログラムを記載し
た記録媒体を提供することである。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明の特徴は、高閾値トランジスタだけから成る
高閾値セルのネットリストを含む回路自動生成のための
諸情報を入力して解釈するステップと、前記入力情報の
解釈結果に基づいて、前記論理回路のスタティックタイ
ミング解析を行って、予め設定された制約条件よりも遅
延時間の大きいパスを同定するステップと、前記制約条
件よりも遅延時間の大きいパス上の少なくとも一部の前
記高閾値セルを、高閾値トランジスタと低閾値トランジ
スタの両方から成るＭＴセルに置換するステップとを具
備することにある。
に、本発明の特徴は、高閾値トランジスタだけから成る
高閾値セルのネットリストを含む回路自動生成のための
諸情報を入力して解釈するステップと、前記入力情報の
解釈結果に基づいて、前記論理回路のスタティックタイ
ミング解析を行って、予め設定された制約条件よりも遅
延時間の大きいパスを同定するステップと、前記制約条
件よりも遅延時間の大きいパス上の少なくとも一部の前
記高閾値セルを、高閾値トランジスタと低閾値トランジ
スタの両方から成るＭＴセルに置換するステップとを具
備することにある。
【００１２】本発明の他の特徴は、前記ＭＴセルが、セ
ル内部リーク電流の多寡を制御するための入力端子を有
することにある。
ル内部リーク電流の多寡を制御するための入力端子を有
することにある。
【００１３】本発明の他の特徴は、前記高閾値セル及び
前記ＭＴセル混在ネットリストを出力するステップを具
備することにある。
前記ＭＴセル混在ネットリストを出力するステップを具
備することにある。
【００１４】本発明の他の特徴は、前記各ＭＴセルの入
力端子が、階層ネットリストの階層を伝って最上位モジ
ュールまで電気的に接続されるように階層間を渡る信号
やポートの生成を行うステップを具備することにある。
力端子が、階層ネットリストの階層を伝って最上位モジ
ュールまで電気的に接続されるように階層間を渡る信号
やポートの生成を行うステップを具備することにある。
【００１５】本発明の他の特徴は、前記各ＭＴセルの入
力端子に供給されてＭＴセルのリーク電流の多寡を制御
する制御信号のセットアップタイムに関するタイミング
制約を生成して出力するステップを具備することにあ
る。
力端子に供給されてＭＴセルのリーク電流の多寡を制御
する制御信号のセットアップタイムに関するタイミング
制約を生成して出力するステップを具備することにあ
る。
【００１６】本発明の他の特徴は、外部からのテストベ
クタに対して前記ＭＴセルのリーク電流の多寡を制御す
る制御信号の変化を解析して前記論理回路のリーク電流
を見積もるステップを具備することにある。
クタに対して前記ＭＴセルのリーク電流の多寡を制御す
る制御信号の変化を解析して前記論理回路のリーク電流
を見積もるステップを具備することにある。
【００１７】本発明の他の特徴は、前記入力情報とし
て、高閾値セル及びＭＴセル混在ネットリストが与えら
れた場合、前記セルの置換ステップは、タイミング違反
が発見されたパスについては高閾値セルからＭＴセルへ
の置換を行う一方、タイミング的に余裕のあるパスの中
でＭＴセルが使われているものに対しては、タイミング
違反を新たに生じない範囲で、高閾値セルへの置換を行
うことにある。
て、高閾値セル及びＭＴセル混在ネットリストが与えら
れた場合、前記セルの置換ステップは、タイミング違反
が発見されたパスについては高閾値セルからＭＴセルへ
の置換を行う一方、タイミング的に余裕のあるパスの中
でＭＴセルが使われているものに対しては、タイミング
違反を新たに生じない範囲で、高閾値セルへの置換を行
うことにある。
【００１８】本発明の他の特徴は、前記入力情報とし
て、ＭＴセルだけのネットリストが与えられた場合、前
記セルの置換ステップは、タイミング余裕のあるパスに
対して、該パスに含まれるＭＴセルを高閾値セルに置き
換えることにある。
て、ＭＴセルだけのネットリストが与えられた場合、前
記セルの置換ステップは、タイミング余裕のあるパスに
対して、該パスに含まれるＭＴセルを高閾値セルに置き
換えることにある。
【００１９】本発明の他の特徴は、高閾値トランジスタ
だけから成る高閾値セル及び高閾値トランジスタと低閾
値トランジスタの両方から成るＭＴセル混在ネットリス
トを含む回路自動生成のための諸情報を入力して解釈す
るステップと、前記入力情報の解釈結果に基づいて、前
記論理回路のスタティックタイミング解析を行って、予
め設定された制約条件よりも遅延時間の大きいパス及び
前記制約条件に対して遅延時間に余裕のあるパスを同定
するステップと、前記制約条件よりも遅延時間の大きい
パスについては高閾値セルからＭＴセルへの置換を行う
一方、前記制約条件に対して遅延時間に余裕のあるパス
の中でＭＴセルが使われているものに対しては、タイミ
ング違反を新たに生じない範囲で、高閾値セルへの置換
を行うステップとを具備することにある。
だけから成る高閾値セル及び高閾値トランジスタと低閾
値トランジスタの両方から成るＭＴセル混在ネットリス
トを含む回路自動生成のための諸情報を入力して解釈す
るステップと、前記入力情報の解釈結果に基づいて、前
記論理回路のスタティックタイミング解析を行って、予
め設定された制約条件よりも遅延時間の大きいパス及び
前記制約条件に対して遅延時間に余裕のあるパスを同定
するステップと、前記制約条件よりも遅延時間の大きい
パスについては高閾値セルからＭＴセルへの置換を行う
一方、前記制約条件に対して遅延時間に余裕のあるパス
の中でＭＴセルが使われているものに対しては、タイミ
ング違反を新たに生じない範囲で、高閾値セルへの置換
を行うステップとを具備することにある。
【００２０】本発明の他の特徴は、高閾値トランジスタ
と低閾値トランジスタの両方から成るＭＴセル混在ネッ
トリストを含む回路自動生成のための諸情報を入力して
解釈するステップと、前記入力情報の解釈結果に基づい
て、前記論理回路のスタティックタイミング解析を行っ
て、予め設定された制約条件に対して遅延時間に余裕の
あるパスを同定するステップと、前記制約条件に対して
遅延時間に余裕のあるパスに対して、該パスに含まれる
ＭＴセルを高閾値セルに置き換えるステップとを具備す
ることにある。
と低閾値トランジスタの両方から成るＭＴセル混在ネッ
トリストを含む回路自動生成のための諸情報を入力して
解釈するステップと、前記入力情報の解釈結果に基づい
て、前記論理回路のスタティックタイミング解析を行っ
て、予め設定された制約条件に対して遅延時間に余裕の
あるパスを同定するステップと、前記制約条件に対して
遅延時間に余裕のあるパスに対して、該パスに含まれる
ＭＴセルを高閾値セルに置き換えるステップとを具備す
ることにある。
【００２１】本発明の他の特徴は、論理回路を構成する
セルのネットリストを含む回路自動生成のための諸情報
を入力して解釈する入力手段と、前記入力手段の解釈結
果に基づいて、前記論理回路のスタティックタイミング
解析を行って、予め設定された制約条件に違反する遅延
時間を有するパスを同定するタイミング解析手段と、前
記タイミング解析手段によって判明した前記制約条件に
違反するパス上の一部または全ての高閾値セルを、ＭＴ
セルに置換えたり、又はタイミング的に余裕のあるパス
上のＭＴセルを高閾値セルに置き換えるセル置換手段と
を具備することにある。
セルのネットリストを含む回路自動生成のための諸情報
を入力して解釈する入力手段と、前記入力手段の解釈結
果に基づいて、前記論理回路のスタティックタイミング
解析を行って、予め設定された制約条件に違反する遅延
時間を有するパスを同定するタイミング解析手段と、前
記タイミング解析手段によって判明した前記制約条件に
違反するパス上の一部または全ての高閾値セルを、ＭＴ
セルに置換えたり、又はタイミング的に余裕のあるパス
上のＭＴセルを高閾値セルに置き換えるセル置換手段と
を具備することにある。
【００２２】本発明の他の特徴は、論理回路を構成する
セルのネットリストを含む回路自動生成のための諸情報
を入力して解釈する過程と、前記入力情報の解釈結果に
基づいて、前記論理回路のスタティックタイミング解析
を行って、予め設定された制約条件に違反した遅延時間
を有するパスを同定する過程と、前記制約条件に違反す
るパス上の一部または全ての高閾値セルを、ＭＴセルに
置換えたり、又はＭＴセルを高閾値セルに置き換える過
程と、をコンピュータに実行させるための機械読取可能
なコンピュータプログラムを担持することにある。
セルのネットリストを含む回路自動生成のための諸情報
を入力して解釈する過程と、前記入力情報の解釈結果に
基づいて、前記論理回路のスタティックタイミング解析
を行って、予め設定された制約条件に違反した遅延時間
を有するパスを同定する過程と、前記制約条件に違反す
るパス上の一部または全ての高閾値セルを、ＭＴセルに
置換えたり、又はＭＴセルを高閾値セルに置き換える過
程と、をコンピュータに実行させるための機械読取可能
なコンピュータプログラムを担持することにある。
【００２３】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は、本発明の回路自動生成装
置の第１の実施形態の構成を示したブロック図である。
回路自動生成装置１は、入力読込み／内部データベース
（ＤＢ）生成処理部１１、スタティックタイミング解析
処理部１２、Ｈｉｇｈ−Ｖｔセル／ＭＴセル置換部１
３、ＭＴＥ信号の最上位階層への接続処理部１４、リー
ク電流見積り処理部１５、ネットリスト出力処理部１
６、ＭＴセルのリーク電流を制御するＭＴＥ信号のタイ
ミング制約出力処理部１７及び内部データベース（Ｄ
Ｂ）１８を有している。
に基づいて説明する。図１は、本発明の回路自動生成装
置の第１の実施形態の構成を示したブロック図である。
回路自動生成装置１は、入力読込み／内部データベース
（ＤＢ）生成処理部１１、スタティックタイミング解析
処理部１２、Ｈｉｇｈ−Ｖｔセル／ＭＴセル置換部１
３、ＭＴＥ信号の最上位階層への接続処理部１４、リー
ク電流見積り処理部１５、ネットリスト出力処理部１
６、ＭＴセルのリーク電流を制御するＭＴＥ信号のタイ
ミング制約出力処理部１７及び内部データベース（Ｄ
Ｂ）１８を有している。
【００２４】入力読込み／内部ＤＢ生成処理部１１には
ネットリスト１０１、タイミング制約１０２、セルライ
ブラリ１０３、配線容量１０４の諸情報が入力され、リ
ーク電流見積り処理部１５にはテストベクタ１０５が入
力される。ネットリスト出力処理部１６からはＨｉｇｈ
−ＶｔセルとＭＴセル混在ネットリスト２０１が出力さ
れ、ＭＴＥ信号のタイミング制約出力処理部１７からは
ＭＴＥ信号のタイミング制約２０２が出力され、リーク
電流見積り処理部１５からはリーク電流レポート２０３
が出力される。
ネットリスト１０１、タイミング制約１０２、セルライ
ブラリ１０３、配線容量１０４の諸情報が入力され、リ
ーク電流見積り処理部１５にはテストベクタ１０５が入
力される。ネットリスト出力処理部１６からはＨｉｇｈ
−ＶｔセルとＭＴセル混在ネットリスト２０１が出力さ
れ、ＭＴＥ信号のタイミング制約出力処理部１７からは
ＭＴＥ信号のタイミング制約２０２が出力され、リーク
電流見積り処理部１５からはリーク電流レポート２０３
が出力される。
【００２５】図２は図１に示した回路自動生成装置１を
用いてリーク電流を削減する回路を生成する際の基本動
作を示した説明図である。図２（Ａ）はリーク電流を削
減する前の高Ｖｔｈトランジスタだけから成るセル（以
下、Ｈｉｇｈ−Ｖｔセルと称する）（白抜き）だけで構
成される論理回路である。
用いてリーク電流を削減する回路を生成する際の基本動
作を示した説明図である。図２（Ａ）はリーク電流を削
減する前の高Ｖｔｈトランジスタだけから成るセル（以
下、Ｈｉｇｈ−Ｖｔセルと称する）（白抜き）だけで構
成される論理回路である。
【００２６】図２（Ｂ）は図１の回路自動生成装置１を
用いて、リーク電流を削減した回路を自動生成して得ら
れた論理回路である。この回路は、高Ｖｔｈトランジス
タと低Ｖｔｈトランジスタの両方から成るセル（以下、
ＭＴセルと称する）とが混在して構成され、Ｈｉｇｈ−
ＶｔセルとＭＴセルの両者を論理回路網の内部で最適に
混在させることによって、所望の回路性能を達成しつ
つ、スタンバイ時及びアクテイブ時のリーク電流を低減
化するように自動生成されている。
用いて、リーク電流を削減した回路を自動生成して得ら
れた論理回路である。この回路は、高Ｖｔｈトランジス
タと低Ｖｔｈトランジスタの両方から成るセル（以下、
ＭＴセルと称する）とが混在して構成され、Ｈｉｇｈ−
ＶｔセルとＭＴセルの両者を論理回路網の内部で最適に
混在させることによって、所望の回路性能を達成しつ
つ、スタンバイ時及びアクテイブ時のリーク電流を低減
化するように自動生成されている。
【００２７】ここで、Ｈｉｇｈ−ＶｔセルとＭＴセルの
一例を、それぞれ図３、図４に示す。図３はＨｉｇｈ−
Ｖｔトランジスタのみで構成されたＮＡＮＤ回路のＨｉ
ｇｈ−Ｖｔセルである。図４は低Ｖｔｈトランジスタと
Ｈｉｇｈ−Ｖｔトランジスタで構成されたＮＡＮＤ回路
のＭＴセルである。ＭＴセルでは、制御信号ＭＴＥが
“Ｈ”の時に、Ｈｉｇｈ−Ｖｔトランジスタ４１がオン
に成って、低Ｖｔｈのトランジスタで高速動作を行い、
一方、ＭＴＥが“Ｌ”の時は、Ｈｉｇｈ−Ｖｔトランジ
スタ４１がオフに成って、ＶＤＤからＧＮＤへのリーク
パスが切れたスタンバイ状態となる。
一例を、それぞれ図３、図４に示す。図３はＨｉｇｈ−
Ｖｔトランジスタのみで構成されたＮＡＮＤ回路のＨｉ
ｇｈ−Ｖｔセルである。図４は低Ｖｔｈトランジスタと
Ｈｉｇｈ−Ｖｔトランジスタで構成されたＮＡＮＤ回路
のＭＴセルである。ＭＴセルでは、制御信号ＭＴＥが
“Ｈ”の時に、Ｈｉｇｈ−Ｖｔトランジスタ４１がオン
に成って、低Ｖｔｈのトランジスタで高速動作を行い、
一方、ＭＴＥが“Ｌ”の時は、Ｈｉｇｈ−Ｖｔトランジ
スタ４１がオフに成って、ＶＤＤからＧＮＤへのリーク
パスが切れたスタンバイ状態となる。
【００２８】図１に示した回路自動生成装置１では、Ｈ
ｉｇｈ−Ｖｔセルだけから成るネットリスト１０１が入
力されると、自動でタイミング解析を行いながら、タイ
ミング違反パスに含まれるＨｉｇｈ−Ｖｔセルを高速動
作可能なＭＴセルと置き換えることにより、タイミング
違反を解消する。ここで、アクティブ時のリーク電流は
Ｈｉｇｈ−ＶｔセルよりもＭＴセルの方が大きいため、
置換によるリーク電流の増加を最小に抑えつつ、効率良
くタイミング違反を解消する。
ｉｇｈ−Ｖｔセルだけから成るネットリスト１０１が入
力されると、自動でタイミング解析を行いながら、タイ
ミング違反パスに含まれるＨｉｇｈ−Ｖｔセルを高速動
作可能なＭＴセルと置き換えることにより、タイミング
違反を解消する。ここで、アクティブ時のリーク電流は
Ｈｉｇｈ−ＶｔセルよりもＭＴセルの方が大きいため、
置換によるリーク電流の増加を最小に抑えつつ、効率良
くタイミング違反を解消する。
【００２９】次に本実施形態の動作について図６のフロ
ーチャートを参照して説明する。入力読込み内部ＤＢ生
成処理部１１はステップ６０１で、ゲートレベル・ネッ
トリスト１０１、該ネットリスト１０１に対するタイミ
ング制約１０２、セルライブラリ１０３及び配線容量１
０４の諸情報を読み込み、ステップ６０２でこれら情報
を解釈して回路接続情報や属性等を得、得られた回路接
続情報や属性等の内部データベース（ＤＢ）を生成して
データベース１８に登録する。
ーチャートを参照して説明する。入力読込み内部ＤＢ生
成処理部１１はステップ６０１で、ゲートレベル・ネッ
トリスト１０１、該ネットリスト１０１に対するタイミ
ング制約１０２、セルライブラリ１０３及び配線容量１
０４の諸情報を読み込み、ステップ６０２でこれら情報
を解釈して回路接続情報や属性等を得、得られた回路接
続情報や属性等の内部データベース（ＤＢ）を生成して
データベース１８に登録する。
【００３０】次に、スタティックタイミング解析処理部
１２はステップ６０３にて、内部ＤＢ１８に格納されて
いる回路接続情報や属性を参照しながら、信号経路（パ
ス）の遅延時間やタイミング余裕を計算し、その結果を
内部ＤＢ１８に格納する。
１２はステップ６０３にて、内部ＤＢ１８に格納されて
いる回路接続情報や属性を参照しながら、信号経路（パ
ス）の遅延時間やタイミング余裕を計算し、その結果を
内部ＤＢ１８に格納する。
【００３１】Ｈｉｇｈ−Ｖｔセル／ＭＴセル置換処理部
１３はステップ６０４にて、スタティックタイミング解
析処理で得られた結果に基づき、タイミング制約に違反
して大きな遅延時間を有しているパスを同定し、該パス
上に存在するＨｉｇｈ−ＶｔセルをＭＴセルヘ置換する
処理を行い、置換処理を行った結果を内部ＤＢ１８に格
納する。この時、Ｈｉｇｈ−ＶｔセルからＭＴセルへの
置換に伴うリーク電流の増加を、最小に抑えつつ、効率
良くタイミング違反を解消する。
１３はステップ６０４にて、スタティックタイミング解
析処理で得られた結果に基づき、タイミング制約に違反
して大きな遅延時間を有しているパスを同定し、該パス
上に存在するＨｉｇｈ−ＶｔセルをＭＴセルヘ置換する
処理を行い、置換処理を行った結果を内部ＤＢ１８に格
納する。この時、Ｈｉｇｈ−ＶｔセルからＭＴセルへの
置換に伴うリーク電流の増加を、最小に抑えつつ、効率
良くタイミング違反を解消する。
【００３２】加えて、ＭＴＥ信号の最上位階層への接続
処理部１４はステップ６０５にて、以下の処理を行う。
即ち、上記ステップ６０４の処理によって、Ｈｉｇｈ−
ＶｔセルからＭＴセルヘ置換した結果、元のネットリス
ト１０１中に存在しなかった制御端子ＭＴＥが新たに発
生する。本例の装置は、各ＭＴセルのＭＴＥ端子が、階
層ネットリストの階層を伝つて最上位モジュールまで伝
搬、接続されるよう、階層間を渡る信号やポートの生成
を自動で行う。
処理部１４はステップ６０５にて、以下の処理を行う。
即ち、上記ステップ６０４の処理によって、Ｈｉｇｈ−
ＶｔセルからＭＴセルヘ置換した結果、元のネットリス
ト１０１中に存在しなかった制御端子ＭＴＥが新たに発
生する。本例の装置は、各ＭＴセルのＭＴＥ端子が、階
層ネットリストの階層を伝つて最上位モジュールまで伝
搬、接続されるよう、階層間を渡る信号やポートの生成
を自動で行う。
【００３３】次にＭＴＥ信号のタイミング制約出力処理
部１７のステップ６０６における処理について説明す
る。図５に示すように、ＭＴＥ信号が他の制御論理回路
５１で作られるような場合には、ＭＴＥ信号がクロック
ＣＬＫのエッジより、時間的にＴ−ＭＴＥｓｅｔｕｐだ
け前に定まっていないと、ＭＴセルは正しく動作しな
い。これは特に、ＭＴＥ信号の“Ｌ”から“Ｈ”への切
換え時に必要な条件である。本発明のツールは、必要に
して十分なＴ−ＭＴＥｓｅｔｕｐの値を自動で計算し、
ＭＴＥ信号のタイミング制約２０２として出力する。こ
のタイミング制約２０２は、ＭＴＥ信号を作る制御論理
回路５１の論理合成で使用することができる。
部１７のステップ６０６における処理について説明す
る。図５に示すように、ＭＴＥ信号が他の制御論理回路
５１で作られるような場合には、ＭＴＥ信号がクロック
ＣＬＫのエッジより、時間的にＴ−ＭＴＥｓｅｔｕｐだ
け前に定まっていないと、ＭＴセルは正しく動作しな
い。これは特に、ＭＴＥ信号の“Ｌ”から“Ｈ”への切
換え時に必要な条件である。本発明のツールは、必要に
して十分なＴ−ＭＴＥｓｅｔｕｐの値を自動で計算し、
ＭＴＥ信号のタイミング制約２０２として出力する。こ
のタイミング制約２０２は、ＭＴＥ信号を作る制御論理
回路５１の論理合成で使用することができる。
【００３４】更に、リーク電流見積り処理部１５はステ
ップ６０７にて、外部からのテストベクタに対して、Ｍ
ＴＥ信号の変化を解析してリーク電流を見積る。即ち、
ＭＴセルにおけるリーク電流は、ＭＴＥ信号が“Ｈｉｇ
ｈ”の時には、ＧＮＤにつながる高Ｖｔｈトランジスタ
がオン状態にあるため、低Ｖｔｈトランジスタのリーク
電流で決定される大きなリーク電流が流れる。一方、Ｍ
ＴＥ信号が“Ｌｏｗ”の時には、ＧＮＤにつながる高Ｖ
ｔｈトランジスタがオフ状態となるため、リーク電流は
該トランジスタ（高Ｖｔｈトランジスタ）で決定される
小さな値となる。これに対し、Ｈｉｇｈ−Ｖｔセルのリ
ーク電流は、ＭＴＥ信号の値と関係なく常時、高Ｖｔｈ
トランジスタで決定される値となる。
ップ６０７にて、外部からのテストベクタに対して、Ｍ
ＴＥ信号の変化を解析してリーク電流を見積る。即ち、
ＭＴセルにおけるリーク電流は、ＭＴＥ信号が“Ｈｉｇ
ｈ”の時には、ＧＮＤにつながる高Ｖｔｈトランジスタ
がオン状態にあるため、低Ｖｔｈトランジスタのリーク
電流で決定される大きなリーク電流が流れる。一方、Ｍ
ＴＥ信号が“Ｌｏｗ”の時には、ＧＮＤにつながる高Ｖ
ｔｈトランジスタがオフ状態となるため、リーク電流は
該トランジスタ（高Ｖｔｈトランジスタ）で決定される
小さな値となる。これに対し、Ｈｉｇｈ−Ｖｔセルのリ
ーク電流は、ＭＴＥ信号の値と関係なく常時、高Ｖｔｈ
トランジスタで決定される値となる。
【００３５】このように、図２（Ｂ）及び図５に示すよ
うなＨｉｇｈ−ＶｔセルとＭＴセルが混在する回路で
は、ＭＴＥ信号の値によって回路全体のリーク電流が変
化する。本実施形態では、ＭＴセルについては、ＭＴＥ
信号の“Ｈｉｇｈ”状態及び“Ｌｏｗ”状態に対するリ
ーク電流の値を、それぞれセルライブラリ１０３に予め
登録しておき、これを本例の回路自動生成装置１に読込
んだ後、内部ＤＢ１８に格納する。Ｈｉｇｈ−Ｖｔセル
のリーク電流についても、同様である。更に、外部から
のテストベクタ１０５に対して、例えば論理シミュレー
ションを行ってＭＴＥ信号の状態変化を解析することに
より、内部ＤＢ１８を参照しつつ、回路全体のリーク電
流を見積もる。結果は、リーク電流レポート２０３とし
て出力する。
うなＨｉｇｈ−ＶｔセルとＭＴセルが混在する回路で
は、ＭＴＥ信号の値によって回路全体のリーク電流が変
化する。本実施形態では、ＭＴセルについては、ＭＴＥ
信号の“Ｈｉｇｈ”状態及び“Ｌｏｗ”状態に対するリ
ーク電流の値を、それぞれセルライブラリ１０３に予め
登録しておき、これを本例の回路自動生成装置１に読込
んだ後、内部ＤＢ１８に格納する。Ｈｉｇｈ−Ｖｔセル
のリーク電流についても、同様である。更に、外部から
のテストベクタ１０５に対して、例えば論理シミュレー
ションを行ってＭＴＥ信号の状態変化を解析することに
より、内部ＤＢ１８を参照しつつ、回路全体のリーク電
流を見積もる。結果は、リーク電流レポート２０３とし
て出力する。
【００３６】最後に、ネットリスト出力処理部１６はス
テップ６０８にて、内部ＤＢ１８に格納された情報に基
づいて、Ｈｉｇｈ−ＶｔセルとＭＴセルの混在ネットリ
スト２０１を出力する。
テップ６０８にて、内部ＤＢ１８に格納された情報に基
づいて、Ｈｉｇｈ−ＶｔセルとＭＴセルの混在ネットリ
スト２０１を出力する。
【００３７】本実施形態によれば、Ｈｉｇｈ−Ｖｔセル
で構成された論理回路のタイミング制約に違反して大き
な遅延時間を有しているパス上に存在するＨｉｇｈ−Ｖ
ｔセルをＭＴセルヘ置換することにより、Ｈｉｇｈ−Ｖ
ｔセルとＭＴセルの混在の論理回路を自動生成すること
ができる。しかも、タイミング制約に違反している部分
はＭＴセルに置換するため、論理回路全体として高速動
作を確保することができると共に、ＭＴセルを使用する
部分は全体の一部分であるため、論理回路全体としてス
タンバイ時及びアクティブ時のリーク電流を低減化する
ことができ、且つ回路の占有面積も小さくすることがで
きる。
で構成された論理回路のタイミング制約に違反して大き
な遅延時間を有しているパス上に存在するＨｉｇｈ−Ｖ
ｔセルをＭＴセルヘ置換することにより、Ｈｉｇｈ−Ｖ
ｔセルとＭＴセルの混在の論理回路を自動生成すること
ができる。しかも、タイミング制約に違反している部分
はＭＴセルに置換するため、論理回路全体として高速動
作を確保することができると共に、ＭＴセルを使用する
部分は全体の一部分であるため、論理回路全体としてス
タンバイ時及びアクティブ時のリーク電流を低減化する
ことができ、且つ回路の占有面積も小さくすることがで
きる。
【００３８】次に本発明の第２の実施形態について説明
する。この第２の実施形態は、本発明の回路自動生成装
置１の入力として、初めからＨｉｇｈ−Ｖｔセル／ＭＴ
セル混在のネットリストが与えられる場合に対応した例
である。これは、第１の実施形態で示した本発明の回路
自動生成装置１で混在ネットリストを出力し、それを元
にレイアウトした後、レイアウト結果（実配線容量）が
本回路自動生成装置１に返され、再度タイミング調整を
行う場合に対応する。
する。この第２の実施形態は、本発明の回路自動生成装
置１の入力として、初めからＨｉｇｈ−Ｖｔセル／ＭＴ
セル混在のネットリストが与えられる場合に対応した例
である。これは、第１の実施形態で示した本発明の回路
自動生成装置１で混在ネットリストを出力し、それを元
にレイアウトした後、レイアウト結果（実配線容量）が
本回路自動生成装置１に返され、再度タイミング調整を
行う場合に対応する。
【００３９】この第２の実施形態では、第１の実施形態
の図６に示したステップ６０１〜６０３の処理を第１の
実施形態と同様に行った後、ステップ６０４のＨｉｇｈ
−ＶｔセルからＭＴセル置換処理において、「Ｈｉｇｈ
−ＶｔセルからＭＴセルへの置換」または、「ＭＴセル
からＨｉｇｈ−Ｖｔセルへの置換」を行う。即ち、ステ
ップ６０３のスタティックタイミング解析処理によっ
て、タイミング違反が発見されたパスについては、Ｈｉ
ｇｈ−ＶｔセルからＭＴセルへの置換を行って、タイミ
ング違反を解消する。一方、タイミング的に余裕のある
パスの中で、ＭＴセルが使われているパスに対しては、
タイミング違反を新たに生じない範囲で、ＭＴセルから
Ｈｉｇｈ−Ｖｔセルへの置換を行う。
の図６に示したステップ６０１〜６０３の処理を第１の
実施形態と同様に行った後、ステップ６０４のＨｉｇｈ
−ＶｔセルからＭＴセル置換処理において、「Ｈｉｇｈ
−ＶｔセルからＭＴセルへの置換」または、「ＭＴセル
からＨｉｇｈ−Ｖｔセルへの置換」を行う。即ち、ステ
ップ６０３のスタティックタイミング解析処理によっ
て、タイミング違反が発見されたパスについては、Ｈｉ
ｇｈ−ＶｔセルからＭＴセルへの置換を行って、タイミ
ング違反を解消する。一方、タイミング的に余裕のある
パスの中で、ＭＴセルが使われているパスに対しては、
タイミング違反を新たに生じない範囲で、ＭＴセルから
Ｈｉｇｈ−Ｖｔセルへの置換を行う。
【００４０】本実施形態では、Ｈｉｇｈ−Ｖｔセル／Ｍ
Ｔセル混在の論理回路を更にリファインし、無駄を無く
してその性能を向上させることができる。
Ｔセル混在の論理回路を更にリファインし、無駄を無く
してその性能を向上させることができる。
【００４１】最後に本発明の第３の実施形態について説
明する。この第３の実施形態は、本発明の回路自動生成
装置１への入力として、ＭＴセルだけから成るネットリ
ストが与えられる場合に対応した例である。本例も、第
１の実施形態の図６に示すようにステップ６０１〜６０
３の処理を第１の実施形態と同様に行った後、ステップ
６０４のＨｉｇｈ−ＶｔセルからＭＴセル置換処理にお
いて、タイミング余裕のあるパスに対して、該パスに含
まれるＭＴセルをＨｉｇｈ−Ｖｔセルに置き換える。こ
れによって、本実施形態では、所望の回路性能を達成し
つつ、入力ネットリストよりもリーク電流の小さい回路
を生成して出力することができる。
明する。この第３の実施形態は、本発明の回路自動生成
装置１への入力として、ＭＴセルだけから成るネットリ
ストが与えられる場合に対応した例である。本例も、第
１の実施形態の図６に示すようにステップ６０１〜６０
３の処理を第１の実施形態と同様に行った後、ステップ
６０４のＨｉｇｈ−ＶｔセルからＭＴセル置換処理にお
いて、タイミング余裕のあるパスに対して、該パスに含
まれるＭＴセルをＨｉｇｈ−Ｖｔセルに置き換える。こ
れによって、本実施形態では、所望の回路性能を達成し
つつ、入力ネットリストよりもリーク電流の小さい回路
を生成して出力することができる。
【００４２】尚、上記したＨｉｇｈ−ＶｔセルとＭＴセ
ル混在の論理回路を自動生成する回路自動生成方法は、
プログラム化してコンピュータに実行させることにより
実施でき、同様の効果を得ることができる。その際、コ
ンピュータプログラムは、フロッピー（登録商標）ディ
スクやハードディスク等のディスク型記録媒体、半導体
メモリやカード型メモリ等の各種メモリ、或いは通信ネ
ットワーク等の各種のプログラム記録媒体を通じてコン
ピュータに供給することができる。
ル混在の論理回路を自動生成する回路自動生成方法は、
プログラム化してコンピュータに実行させることにより
実施でき、同様の効果を得ることができる。その際、コ
ンピュータプログラムは、フロッピー（登録商標）ディ
スクやハードディスク等のディスク型記録媒体、半導体
メモリやカード型メモリ等の各種メモリ、或いは通信ネ
ットワーク等の各種のプログラム記録媒体を通じてコン
ピュータに供給することができる。
【００４３】また、本発明は上記実施形態に限定される
ことなく、その要旨を逸脱しない範囲において、具体的
な構成、機能、作用、効果において、他の種々の形態に
よっても実施することができる。
ことなく、その要旨を逸脱しない範囲において、具体的
な構成、機能、作用、効果において、他の種々の形態に
よっても実施することができる。
【００４４】
【発明の効果】以上詳細に説明したように、本発明によ
れば、所望の回路性能を達成しつつ、スタンバイ時及び
アクティブ時のリーク電流を最小化する回路が自動で生
成されるため、設計効率の向上を図ることができる。
れば、所望の回路性能を達成しつつ、スタンバイ時及び
アクティブ時のリーク電流を最小化する回路が自動で生
成されるため、設計効率の向上を図ることができる。
【図１】本発明の回路自動生成装置の第１の実施形態の
構成を示したブロック図である。
構成を示したブロック図である。
【図２】図１に示した回路自動生成装置を用いてリーク
電流を削減する回路を生成する際の基本動作を示した説
明図である。
電流を削減する回路を生成する際の基本動作を示した説
明図である。
【図３】Ｈｉｇｈ−Ｖｔトランジスタのみで構成された
ＮＡＮＤ回路のＨｉｇｈ−Ｖｔセルの構成を示した回路
図である。
ＮＡＮＤ回路のＨｉｇｈ−Ｖｔセルの構成を示した回路
図である。
【図４】低ＶｔｈトランジスタとＨｉｇｈ−Ｖｔトラン
ジスタで構成されたＮＡＮＤ回路のＭＴセルの構成を示
した回路図である。
ジスタで構成されたＮＡＮＤ回路のＭＴセルの構成を示
した回路図である。
【図５】Ｈｉｇｈ−ＶｔセルとＭＴセルで構成された論
理回路例を示した回路図である。
理回路例を示した回路図である。
【図６】本発明の回路自動生成方法の一実施例を示した
フローチャートである。
フローチャートである。
【図７】従来のＭＴＣＭＯＳ技術を説明する回路図であ
る。
る。
【図８】従来のＶＴＣＭＯＳ技術を説明する回路図であ
る。
る。
【符号の説明】 １ 回路自動生成装置 １１ 入力読込み／内部ＤＢ生成処理部 １２ スタティックタイミング解析処理部 １３ Ｈｉｇｈ−Ｖｔセル／ＭＴセル置換部 １４ ＭＴＥ信号の最上位階層への接続処理部 １５ リーク電流見積り処理部 １６ ネットリスト出力処理部 １７ ＭＴＥ信号のタイミング制約出力処理部 １８ 内部データベース（ＤＢ） ５１ 制御論理回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 河邉 直之 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 金沢 正博 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 小泉 正幸 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 座間 英匡 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 古澤 敏行 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 Ｆターム(参考） 5B046 AA08 BA03 JA07 5F064 BB05 CC12 DD02 DD14 EE02 EE43 EE47 HH06 HH09 HH10 HH12
Claims (12)
- 【請求項１】 高閾値トランジスタだけから成る高閾値
セルのネットリストを含む回路自動生成のための諸情報
を入力して解釈するステップと、 前記入力情報の解釈結果に基づいて、前記論理回路のス
タティックタイミング解析を行って、予め設定された制
約条件よりも遅延時間の大きいパスを同定するステップ
と、 前記制約条件よりも遅延時間の大きいパス上の少なくと
も一部の前記高閾値セルを、高閾値トランジスタと低閾
値トランジスタの両方から成るＭＴセルに置換するステ
ップと、 を具備することを特徴とする回路自動生成方法。 - 【請求項２】 前記ＭＴセルが、セル内部リーク電流の
多寡を制御するための入力端子を有することを特徴とす
る請求項１記載の回路自動生成方法。 - 【請求項３】 前記高閾値セル及び前記ＭＴセル混在ネ
ットリストを出力するステップを具備することを特徴と
する請求項１又は２記載の回路自動生成方法。 - 【請求項４】 前記各ＭＴセルの入力端子が、階層ネッ
トリストの階層を伝って最上位モジュールまで電気的に
接続されるように階層間を渡る信号やポートの生成を行
うステップを具備することを特徴とする請求項１乃至３
いずれかに記載の回路自動生成方法。 - 【請求項５】 前記各ＭＴセルの入力端子に供給されて
ＭＴセルのリーク電流の多寡を制御する制御信号のセッ
トアップタイムに関するタイミング制約を生成して出力
するステップを具備することを特徴とする請求項１乃至
４いずれかに記載の回路自動生成方法。 - 【請求項６】 外部からのテストベクタに対して前記Ｍ
Ｔセルのリーク電流の多寡を制御する制御信号の変化を
解析して前記論理回路のリーク電流を見積もるステップ
を具備することを特徴とする請求項１乃至５いずれかに
記載の回路自動生成方法。 - 【請求項７】 高閾値セル及びＭＴセル混在ネットリス
トを入力するステップと、タイミング違反が発見された
パスについては高閾値セルからＭＴセルへの置換を行う
一方、タイミング的に余裕のあるパスの中でＭＴセルが
使われているものに対しては、タイミング違反を新たに
生じない範囲で、高閾値セルへの置換を行うステップを
更に具備することを特徴とする請求項１乃至６いずれか
に記載の回路自動生成方法。 - 【請求項８】 ＭＴセルだけのネットリストを入力する
ステップと、タイミング余裕のあるパスに対して、該パ
スに含まれるＭＴセルを高閾値セルに置き換えるステッ
プを更に具備することを特徴とする請求項１乃至６いず
れかに記載の回路自動生成方法。 - 【請求項９】 高閾値トランジスタだけから成る高閾値
セル及び高閾値トランジスタと低閾値トランジスタの両
方から成るＭＴセル混在ネットリストを含む回路自動生
成のための諸情報を入力して解釈するステップと、 前記入力情報の解釈結果に基づいて、前記論理回路のス
タティックタイミング解析を行って、予め設定された制
約条件よりも遅延時間の大きいパス及び前記制約条件に
対して遅延時間に余裕のあるパスを同定するステップ
と、 前記制約条件よりも遅延時間の大きいパスについては高
閾値セルからＭＴセルへの置換を行う一方、前記制約条
件に対して遅延時間に余裕のあるパスの中でＭＴセルが
使われているものに対しては、タイミング違反を新たに
生じない範囲で、高閾値セルへの置換を行うステップ
と、 を具備することを特徴とする回路自動生成方法。 - 【請求項１０】 高閾値トランジスタと低閾値トランジ
スタの両方から成るＭＴセル混在ネットリストを含む回
路自動生成のための諸情報を入力して解釈するステップ
と、 前記入力情報の解釈結果に基づいて、前記論理回路のス
タティックタイミング解析を行って、予め設定された制
約条件に対して遅延時間に余裕のあるパスを同定するス
テップと、 前記制約条件に対して遅延時間に余裕のあるパスに対し
て、該パスに含まれるＭＴセルを高閾値セルに置き換え
るステップと、 を具備することを特徴とする回路自動生成方法。 - 【請求項１１】 論理回路を構成するセルのネットリス
トを含む回路自動生成のための諸情報を入力して解釈す
る入力手段と、 前記入力手段の解釈結果に基づいて、前記論理回路のス
タティックタイミング解析を行って、予め設定された制
約条件に違反する遅延時間を有するパスを同定するタイ
ミング解析手段と、 前記タイミング解析手段によって判明した前記制約条件
に違反するパス上の一部または全ての高閾値セルを、Ｍ
Ｔセルに置換える、又はタイミング的に余裕のあるパス
上のＭＴセルを高閾値セルに置き換えるセル置換手段
と、 を具備することを特徴とする回路自動生成装置。 - 【請求項１２】 論理回路を構成するセルのネットリス
トを含む回路自動生成のための諸情報を入力して解釈す
るステップと、 前記入力情報の解釈結果に基づいて、前記論理回路のス
タティックタイミング解析を行って、予め設定された制
約条件に違反した遅延時間を有するパスを同定するステ
ップと、 前記制約条件に違反するパス上の少なくとも一部の高閾
値セルを、ＭＴセルに置換える、又はＭＴセルを高閾値
セルに置き換えるステップと、 をコンピュータに実行させるためのプログラムを有する
ことを特徴とする回路自動生成プログラムを記載した記
録媒体。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000197270A JP3853576B2 (ja) | 2000-06-29 | 2000-06-29 | 回路自動生成装置、回路自動生成方法及び回路自動生成プログラムを記載した記録媒体 |
| EP01114893A EP1168205B1 (en) | 2000-06-29 | 2001-06-29 | Automatic circuit generation apparatus and method, and computer program product for executing the method |
| DE60107904T DE60107904T2 (de) | 2000-06-29 | 2001-06-29 | Gerät und Verfahren zur automatischen Erzeugung von Schaltungen, und Rechnerprogrammprodukt zur Ausführung des Verfahrens |
| US09/895,376 US6493856B2 (en) | 2000-06-29 | 2001-06-29 | Automatic circuit generation apparatus and method, and computer program product for executing the method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000197270A JP3853576B2 (ja) | 2000-06-29 | 2000-06-29 | 回路自動生成装置、回路自動生成方法及び回路自動生成プログラムを記載した記録媒体 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002015017A true JP2002015017A (ja) | 2002-01-18 |
| JP3853576B2 JP3853576B2 (ja) | 2006-12-06 |
Family
ID=18695616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000197270A Expired - Fee Related JP3853576B2 (ja) | 2000-06-29 | 2000-06-29 | 回路自動生成装置、回路自動生成方法及び回路自動生成プログラムを記載した記録媒体 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6493856B2 (ja) |
| EP (1) | EP1168205B1 (ja) |
| JP (1) | JP3853576B2 (ja) |
| DE (1) | DE60107904T2 (ja) |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6591407B1 (en) * | 2000-03-01 | 2003-07-08 | Sequence Design, Inc. | Method and apparatus for interconnect-driven optimization of integrated circuit design |
| JP2002215705A (ja) * | 2001-01-23 | 2002-08-02 | Toshiba Corp | 回路自動生成装置、回路自動生成方法及び回路自動生成プログラムを記録した記録媒体 |
| JP2002299454A (ja) | 2001-04-02 | 2002-10-11 | Toshiba Corp | 論理回路設計方法、論理回路設計装置及び論理回路マッピング方法 |
| US6718524B1 (en) * | 2001-09-17 | 2004-04-06 | Lsi Logic Corporation | Method and apparatus for estimating state-dependent gate leakage in an integrated circuit |
| US6981231B2 (en) * | 2002-02-22 | 2005-12-27 | Hewlett-Packard Development Company, L.P. | System and method to reduce leakage power in an electronic device |
| US6771118B2 (en) * | 2002-10-30 | 2004-08-03 | Texas Instruments Incorporated | System and method for reducing a leakage current associated with an integrated circuit |
| US7302652B2 (en) * | 2003-03-31 | 2007-11-27 | Intel Corporation | Leakage control in integrated circuits |
| US6910197B2 (en) * | 2003-06-20 | 2005-06-21 | Sun Microsystems, Inc. | System for optimizing buffers in integrated circuit design timing fixes |
| US7017131B2 (en) * | 2003-07-07 | 2006-03-21 | Stmicroelectronics Limited | Cell replacement algorithm |
| US7032206B2 (en) | 2003-08-25 | 2006-04-18 | Hewlett-Packard Development Company, L.P. | System and method for iteratively traversing a hierarchical circuit design |
| US7062727B2 (en) | 2003-08-25 | 2006-06-13 | Hewlett-Packard Development Company, L.P. | Computer aided design systems and methods with reduced memory utilization |
| US7076752B2 (en) * | 2003-08-25 | 2006-07-11 | Hewlett-Packard Development Company, L.P. | System and method for determining unmatched design elements in a computer-automated design |
| US7058908B2 (en) * | 2003-08-25 | 2006-06-06 | Hewlett-Packard Development Company, L.P. | Systems and methods utilizing fast analysis information during detailed analysis of a circuit design |
| US20050050503A1 (en) * | 2003-08-25 | 2005-03-03 | Keller S. Brandon | Systems and methods for establishing data model consistency of computer aided design tools |
| US7086019B2 (en) | 2003-08-25 | 2006-08-01 | Hewlett-Packard Development Company, L.P. | Systems and methods for determining activity factors of a circuit design |
| US20050050506A1 (en) * | 2003-08-25 | 2005-03-03 | Keller S. Brandon | System and method for determining connectivity of nets in a hierarchical circuit design |
| US20050050485A1 (en) * | 2003-08-25 | 2005-03-03 | Keller S. Brandon | Systems and methods for identifying data sources associated with a circuit design |
| US7047507B2 (en) * | 2003-08-25 | 2006-05-16 | Hewlett-Packard Development Company, L.P. | System and method for determining wire capacitance for a VLSI circuit |
| JP3990339B2 (ja) * | 2003-10-30 | 2007-10-10 | 株式会社東芝 | 回路自動設計装置、回路自動設計方法及び回路自動設計プログラム |
| JP4267476B2 (ja) * | 2004-02-16 | 2009-05-27 | 株式会社東芝 | 半導体集積回路の設計方法、設計装置および検査装置 |
| US7188325B1 (en) * | 2004-10-04 | 2007-03-06 | Advanced Micro Devices, Inc. | Method for selecting transistor threshold voltages in an integrated circuit |
| US7281230B2 (en) * | 2005-04-20 | 2007-10-09 | Taiwan Semiconductor Manufacturing Company | Method of using mixed multi-Vt devices in a cell-based design |
| US7370294B1 (en) * | 2005-04-21 | 2008-05-06 | Xilinx, Inc. | Design techniques for low leakage circuits based on delay statistics |
| US7397271B2 (en) * | 2005-08-19 | 2008-07-08 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device |
| US20080061848A1 (en) * | 2006-09-08 | 2008-03-13 | Arm Limited | Output driver circuit having a clamped mode and an operating mode |
| WO2008153667A2 (en) * | 2007-05-22 | 2008-12-18 | Guy Maor | Method and system for high speed and low memory footprint static timing analysis |
| US9411390B2 (en) | 2008-02-11 | 2016-08-09 | Nvidia Corporation | Integrated circuit device having power domains and partitions based on use case power optimization |
| US9423846B2 (en) | 2008-04-10 | 2016-08-23 | Nvidia Corporation | Powered ring to maintain IO state independent of the core of an integrated circuit device |
| US8607177B2 (en) * | 2008-04-10 | 2013-12-10 | Nvidia Corporation | Netlist cell identification and classification to reduce power consumption |
| US20100107130A1 (en) * | 2008-10-23 | 2010-04-29 | International Business Machines Corporation | 1xn block builder for 1xn vlsi design |
| KR101020291B1 (ko) * | 2009-02-03 | 2011-03-07 | 주식회사 하이닉스반도체 | 프리드라이버 및 이를 이용한 출력드라이버회로 |
| US8626480B2 (en) * | 2009-10-06 | 2014-01-07 | International Business Machines Corporation | Compact model for device/circuit/chip leakage current (IDDQ) calculation including process induced uplift factors |
| US9471395B2 (en) | 2012-08-23 | 2016-10-18 | Nvidia Corporation | Processor cluster migration techniques |
| US8947137B2 (en) | 2012-09-05 | 2015-02-03 | Nvidia Corporation | Core voltage reset systems and methods with wide noise margin |
| CN108957246A (zh) * | 2018-09-27 | 2018-12-07 | 广东电网有限责任公司 | 一种基于粒子群的配电网故障定位方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5329470A (en) * | 1988-12-02 | 1994-07-12 | Quickturn Systems, Inc. | Reconfigurable hardware emulation system |
| US5774367A (en) | 1995-07-24 | 1998-06-30 | Motorola, Inc. | Method of selecting device threshold voltages for high speed and low power |
| US5903577A (en) * | 1997-09-30 | 1999-05-11 | Lsi Logic Corporation | Method and apparatus for analyzing digital circuits |
| JP3777768B2 (ja) * | 1997-12-26 | 2006-05-24 | 株式会社日立製作所 | 半導体集積回路装置およびセルライブラリを記憶した記憶媒体および半導体集積回路の設計方法 |
| JPH11195973A (ja) | 1998-01-07 | 1999-07-21 | Oki Electric Ind Co Ltd | 半導体装置及びそれを用いた双方向光ｍｏｓリレー |
-
2000
- 2000-06-29 JP JP2000197270A patent/JP3853576B2/ja not_active Expired - Fee Related
-
2001
- 2001-06-29 US US09/895,376 patent/US6493856B2/en not_active Expired - Fee Related
- 2001-06-29 DE DE60107904T patent/DE60107904T2/de not_active Expired - Lifetime
- 2001-06-29 EP EP01114893A patent/EP1168205B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE60107904D1 (de) | 2005-01-27 |
| JP3853576B2 (ja) | 2006-12-06 |
| US6493856B2 (en) | 2002-12-10 |
| DE60107904T2 (de) | 2005-12-08 |
| EP1168205A2 (en) | 2002-01-02 |
| US20020002701A1 (en) | 2002-01-03 |
| EP1168205B1 (en) | 2004-12-22 |
| EP1168205A3 (en) | 2002-06-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2002015017A (ja) | 回路自動生成装置、回路自動生成方法及び回路自動生成プログラムを記載した記録媒体 | |
| US6883152B2 (en) | Voltage island chip implementation | |
| Lackey et al. | Managing power and performance for system-on-chip designs using voltage islands | |
| US6779163B2 (en) | Voltage island design planning | |
| Calhoun et al. | A leakage reduction methodology for distributed MTCMOS | |
| US8099691B1 (en) | Disabling unused/inactive resources in an integrated circuit for static power reduction | |
| KR100201398B1 (ko) | 전하 재활용 미분논리 회로 및 그 회로를 이용하는 장치 | |
| US7675317B2 (en) | Integrated circuits with adjustable body bias and power supply circuitry | |
| US7714610B2 (en) | Low-power FPGA circuits and methods | |
| US9025404B1 (en) | Semiconductor device with reduced leakage current and method for manufacture of the same | |
| US6169419B1 (en) | Method and apparatus for reducing standby leakage current using a transistor stack effect | |
| EP2171848B1 (en) | Circuit having a local power block for leakage reduction | |
| US6191606B1 (en) | Method and apparatus for reducing standby leakage current using input vector activation | |
| Li et al. | Field programmability of supply voltages for FPGA power reduction | |
| Cheng et al. | Device and architecture co-optimization for FPGA power reduction | |
| KR100559738B1 (ko) | 멀티-쓰래쉬홀드 시모스 제어 장치, 멀티-쓰래쉬홀드 시모스 집적 회로 및 멀티-쓰래쉬홀드 시모스 제어 방법 | |
| WO2014158200A1 (en) | Semiconductor device with reduced leakage current and method for manufacture the same | |
| Sharroush et al. | Optimum sizing of the sleep transistor in MTCMOS technology | |
| JPH1092942A (ja) | 半導体集積回路の最適化装置とその最適化方法 | |
| US8099704B1 (en) | Performance improvements in an integrated circuit by selectively applying forward bias voltages | |
| JP3895994B2 (ja) | 半導体集積回路 | |
| Heywood et al. | Architecture independent analysis of sorting and list ranking on the hierarchical PRAM model | |
| 이동윤 | Power Optimization Techniques Applicable in Pre/Post Placement Stages for Modern System-on-Chips | |
| Raghavan et al. | Leakage Control in SoCs | |
| Lang | Case Study: Power-aware IP and Mixed-Signal Verification |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060216 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060221 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060424 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060523 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060724 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20060802 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060829 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060906 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090915 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100915 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110915 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |