KR101048751B1 - 누설 전력 추정 장치, 방법 및 컴퓨팅 시스템 - Google Patents

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Abstract

누설 전력 소모를 제공하는 방법 및 장치가 기술된다. 일 실시예에서, 집적 회로(IC) 구성요소의 누설 전력을 결정하도록 하나 이상의 감지된 온도 값(108) 및 하나 이상의 전압 값(110)이 이용된다. 다른 실시예가 또한 기술된다.

Description

누설 전력 추정 장치, 방법 및 컴퓨팅 시스템{LEAKAGE POWER ESTIMATION}
본 발명은 전반적으로 전자 장치의 분야에 관한 것이다. 보다 구체적으로, 본 발명의 실시예는 집적 회로(IC) 디바이스에서의 누설 전력 추정에 관한 것이다.
동적 및 누설 전력 소모는 IC 설계에 있어 주요한 관심사 중 하나이다. 특히, 서브-임계값 누설(또는 누설 전력)은 각각의 연속적인 설계 생성과 함께 증가할 수 있다. 예를 들어, 공급 전압이 (예를 들어, 동적 전력 소모를 감소시키도록) 낮아짐에 따라, 임계 전압이 (예를 들어, 낮은 게이트 지연 또는 높은 주파수를 유지하도록) 또한 낮아질 수 있다. 그러나, 임계 전압을 낮추는 것은 누설 전력에 비선형적으로 영향을 줄 수 있다.
몇몇 구현예에서, 누설 전력은 런 타임(run-time) 동안 일정한 값을 갖는다고 추정될 수 있다. 그러나, 누설 전력은, 예를 들어, 온도, 공급 전압, 또는 임계 전압의 변화로 인해, 런 타임 동안 가변할 수 있다. 따라서, 전력 관리 기법은 누설 전력의 지식이 없으면 덜 정확할 수도 있다.
도면의 간단한 설명
상세한 설명은 첨부 도면을 참조하여 제공되어 있다. 도면에서, 참조 번호의 가장 좌측 숫자(들)는 참조 번호가 처음 나타나는 도면을 식별한다. 상이한 도면에서 동일한 참조 번호의 사용은 유사하거나 또는 동일한 항목을 표시한다.
도 1, 도 5 및 도 6은 본 발명의 각종 실시예에 따른 컴퓨팅 시스템의 블록도를 도시하고,
도 2(a) 및 도 2(b)는 각종 실시예에 따른 누설 전력 추정 시스템의 일부분의 블록도를 도시하며,
도 3은 실시예에 따른 프로세서 코어의 블록도를 도시하고,
도 4는 실시예에 따른 방법의 흐름도를 도시한다.
후술하는 설명에서, 본 발명의 각종 측면의 완전한 이해를 제공하기 위해 다양한 특정의 세부 사항이 개시된다. 그러나, 본 발명의 각종 실시예가 특정의 세부 사항 없이 실시될 수 있다. 다른 사례에서, 본 발명의 실시예를 불명료하게 하지 않도록 잘 알려진 방법, 프로시쥬어, 구성요소 및 회로는 기술되어 있지 않다. 본 발명의 실시예의 각종 측면은 집적 반도체 회로("하드웨어"), 하나 이상의 프로그램으로 구성된 컴퓨터 판독 가능한 인스트럭션("소프트웨어"), 하드웨어와 소프트웨어의 일정 결합과 같은 각종 수단을 이용하여 수행될 수 있다. 본 개시 내용을 위해, "로직"에 대한 참조는 하드웨어, 소프트웨어, 또는 그들의 특정 결합을 의미한다.
본 명세서에서 기술된 실시예의 일부는 누설 전력(예를 들어, IC 디바이스의 하나 이상의 구성요소에 의해 생성된 정적 또는 서브임계 누설 전력)을 추정하는 효율적인 기법을 제공할 수 있다. 일 실시예에서, 누설 전력 소모는 온도 및/또는 전압(예컨대, 임계치 및/또는 공급 전압)의 편차와 같은 하나 이상의 편차로 인한 것일 수 있다. 또한, 본 명세서에서 기술된 실시예의 일부는 도 1, 도 5 및 도 6을 참조하여 기술된 컴퓨팅 시스템과 같은 각종 컴퓨팅 시스템에서 적용될 수 있다. 보다 구체적으로, 도 1은 일 실시예에 따른 컴퓨팅 시스템(100)의 블록도를 도시한다. 시스템(100)은 하나 이상의 도메인(102-1 내지 102-M)(본 명세서에서 통합적으로 "도메인들(102)" 또는 "도메인(102)"으로서 지칭됨)을 포함할 수 있다. 도메인(102-1 내지 102-M) 각각은 각종 구성요소를 포함할 수 있으나, 명확성을 위해, 샘플 구성요소는 단지 도메인(102-1 및 102-2)을 참조하여 도시되어 있다. 또한, 도메인(102) 각각은 (도 5 및 도 6을 참조하여 기술된 구성요소와 같은) 컴퓨팅 시스템의 일부분(또는 보다 일반적으로 IC 디바이스의 하나 이상의 트랜지스터)에 대응할 수 있다. 일 실시예에서, 도메인(102)의 각각은 다른 도메인에서 사용된 클록 신호와 상이할 수 있는 클록 신호에 의해 클로킹되는 각종 회로 (또는 로직)를 포함할 수 있다. 일 실시예에서, 이들 클록 신호 중 하나 이상은 중간 동기적(mesosynchronous)일 수 있거나, 아니면 (예를 들어, 시간이 지나면서 자체 반복되거나 반복될 수 없는 관계에 의해) 관련될 수 있다.
도 1에 도시된 바와 같이, 각각의 도메인은 하나 이상의 버퍼(104)를 통해 다른 도메인과 데이터를 통신할 수 있다. 일 실시예에서, 버퍼(104)는 FIFO(first-in, first-out) 버퍼일 수 있다. 각각의 도메인은 (각각 도메인(102-1 및 102-2)을 참조하여 도시되고 본 명세서에서 일반적으로 "로직(106)" 또는 "로직들(106)"로 지칭된 로직(106-1 및 106-2)과 같은) 대응하는 도메인 내의 하나 이상의 구성요소의 누설 전력을 추정하는 로직, (각각 도메인(102-1 및 102-2)을 참조하여 도시된 센서(들)(108-1 및 108-2)과 같은) 하나 이상의 온도 센서, 주파수 및/또는 전압 레벨을 제어하고/하거나 현재의 임계 전압 및/또는 공급 전압 값을 제공하는 로직(예를 들어, 각각 도메인(102-1 및 102-2)을 참조하여 도시된 로직(110-1 및 110-2)), (각각 도메인(102-1 및 102-2)을 참조하여 도시되고 본 명세서에서 일반적으로 "로직(112)" 또는 "로직들(112)"로 지칭된 로직(112-1 및 112-2)과 같은) 대응하는 도메인의 하나 이상의 구성요소의 전력 소모를 관리하는 로직을 포함할 수 있다. 일 실시예에서, 트랜지스터의 임계 전압은 트랜지스터의 바디 (또는 기판)에 전류를 인가함으로써 조정될 수 있다.
각종 실시예에서, 전력 관리 로직(112)은 대응하는 도메인의 하나 이상의 구성요소의 전력 소모를 조정할 수 있다. 예를 들어, 로직(112)은 대응하는 도메인의 하나 이상의 구성요소의 공급 전압 및/또는 임계 전압을 조정하도록 (예를 들어, 대응하는 로직(106)에 의해 제공된) 누설 전력 추정 값, 동적 전력 추정 및/또는 다른 정보(예를 들어, 사이클 당 수행된 인스트럭션, 캐쉬 실패 등)와 같은 정보를 이용할 수 있다. 또한, 로직(112)은 클록 신호(예를 들어, 대응하는 도메인의 적어도 일부분 내에서 사용되는 클록 신호)의 주파수를 조정할 수 있다. 일 실시예에서, 로직(112)은 하나 이상의 프로세서 코어 또는 프로세서 코어의 일부분 (예를 들어, 상이한 파이프라인 등) 및/또는 데이터 캐쉬(예를 들어, 레벨 1(L1), 레벨 2(L2), 또는 다른 레벨과 같은 각종 캐쉬 레벨을 포함함) 또는 데이터 캐쉬의 일부분(예를 들어, 상이한 캐쉬 뱅크)과 같은 하나 이상의 구성요소를 턴 오프할 수 있다.
도 2(a) 및 도 2(b)는 각종 실시예에 따른 누설 전력 추정 시스템(200 및 250)의 일부분의 블록도를 도시한다. 일 실시예에서, 시스템(200 및 250)은 도 1을 참조하여 기술된 로직(106)과 동일하거나 유사할 수 있다. 일 실시예에서, 도 2(a) 및 도 2(b)를 참조하여 기술된 저장 유닛은 도 5 및/또는 도 6를 참조하여 기술된 메모리 구성요소와 동일하거나 또는 유사할 수 있다.
도 2(a) 및 도 2(b)에 도시된 바와 같이, 시스템(200 및 250)은 (예를 들어, 다수의 온도 스케일링 인자 값을 저장하는) 온도 스케일링 인자 저장 유닛(202)을 포함할 수 있다. 저장 유닛(들)(202)은 도 1, 도 5 및 도 6를 참조하여 기술된 것과 같은 하나 이상의 구성요소에 대응하는 센서(108)로부터 감지된 온도 값을 수신할 수 있다. 시스템(200)은 (예를 들어, 다수의 전압 인자 값을 저장하는) 전압 스케일링 인자 저장 유닛(204) 및 (예를 들어, 레퍼런스 또는 베이스 누설 전력 값을 저장하는) 레퍼런스 누설 저장 유닛(206)을 또한 포함할 수 있다. 저장 유닛(206)에 저장된 베이스 누설 값은 (시뮬레이션 또는 회로 측정을 통해) 설계 시간에서 또는 테스트 시간에 결정될 수 있다. 예를 들어, (베이스 값은 각각의 회로의 특정 사항에 대해 추정치를 적응시키는 것을 감안하도록 각각의 칩 및/또는 클록에 대해 독립적으로 계산될 수 있으므로) 베이스 누설 값은 상대적으로 높은 가변성이 존재하는 설계에 대하여 테스트시에 결정될 수 있다.
일 실시예에서, 시스템(200)은 (예를 들어, 감지된 값이 저장 유닛(202)에 저장된 가장 근접한 값으로 라운딩(rounding)될 수 있도록) 센서(108)로부터 수신된 온도 값을 라운딩하는 라운딩 로직(210)을 또한 포함할 수 있다. 보간 로직(212)은 저장 유닛(202)에 의해 출력된 값을 센서(108)에 의해 제공된 실질적인 온도 측정으로 보간할 수 있다. 마찬가지로, 시스템(200)은 (예를 들어, 현재의 임계 및/또는 공급 전압 값을 저장 유닛(204)에 저장된 가장 근접한 값으로 라운딩하는) 전압 라운딩 로직(214) 및 (예를 들어, 저장 유닛(204)에 의해 출력된 값을 제어 로직(110)에 의해 제공된 실질적인 전압 값으로 보간하는) 전압 보간 로직(218)을 포함할 수 있다. 승산기(208)는 (예를 들어, 센서(들)(108)로부터 감지된 온도 값에 근거하여 저장 유닛(202)으로부터 룩업된) 결정된 온도 스케일링 인자, (예를 들어, 로직(110)에 의해 제공된 현재의 전압 값에 근거하여 저장 유닛(204)으로부터 룩업된) 결정된 전압 스케일링 인자, 및 (저장 유닛(206)으로부터의) 레퍼런스 누설 값을 승산할 수 있다. 승산 값은 도 1을 참조하여 기술된 것과 같은 (예를 들어, 전력 관리 로직(112)에 의하여) 전력 설정을 관리하도록 이용할 수 있다.
도 2(b)를 참조하면, 시스템(250)은 대응하는 전압 세트에 대해 베이스 누설 값을 저장하는 레퍼런스 누설 저장 유닛(252)을 포함할 수 있다. 따라서, 일 실시예에서, 단일의 저장 유닛(252)은 도 2(a)의 레퍼런스 누설 저장 유닛(206)에 저장된 값 및 도 2(a)의 전압 스케일링 인자 저장 유닛(204)에 저장된 대응하는 값의 결합에 대응하는 값을 저장할 수 있다. 예를 들어, 다수의 누설 전력 값은 (예를 들어, 센서(들)(108)에 의해 제공된) 온도 인자 및 (예를 들어, 로직(110)에 의해 제공된 임계 전압 값 및/또는 공급 전압 값에 대응하는) 전압 인자에 의해 인덱싱될 수 있다. 이러한 실시예는 (예를 들어, 로직(110)으로부터의 현재의 임계 및/또는 공급 전압 값에 근거한) 단일의 룩업이 승산기(254)를 통해 (예를 들어, 센서(108)에 의해 제공된 감지된 온도 값(들)에 근거하여) 저장 유닛(202)으로부터 룩업된 온도 스케일링 인자에 의해 스케일링될 수 있는 레퍼런스 누설 값을 제공하도록 할 수 있다. 대안적으로, 저장 유닛(202, 204, 206 및/또는 252)에 저장된 값은 단일의 룩업이 센서(108)에 의해 제공되는 감지된 온도 값(들) 및/또는 로직(110)으로부터의 현재의 임계 및/또는 공급 전압 값에 대응하는 누설 값을 제공할 수 있도록 단일의 저장 유닛(도시되지 않음)으로 결합될 수 있다. 또한, 시스템(250)은 일부 실시예에 따라 (예를 들어, 로직(210, 212, 214 및/또는 218)과 동일하거나 또는 유사할 수 있는) 라운딩 및/또는 보간 로직을 포함할 수 있다
도 3은 일 실시예에 따른 프로세서 코어(300)의 블록도를 도시한다. 일 실시예에서, 코어(300)는 (도 5 및 도 6을 참조하여 기술된 것과 같은) 프로세서 또는 다수의 프로세서에 존재할 수 있는 각종 구성요소를 나타낼 수 있다. 프로세서 코어(300)는 제 2 레벨 캐쉬 도메인(302), 프론트엔드 도메인(304), 하나 이상의 백엔드 도메인(306)과 같은 하나 이상의 도메인을 포함할 수 있다. 도메인(302, 304 및 306)의 각각 내에서의 구성요소는 도 1을 참조하여 기술된 것과 같은 상이한 클록 신호에 의해 클로킹될 수 있다. 또한, 도메인(예를 들어, 302, 304 및 306) 각각은 각종 실시예에서 도 3에 도시된 것보다 많거나 적은 구성요소를 포함할 수 있다.
제 2 레벨(L2) 캐쉬 도메인(302)은 (예를 들어, 인스트럭션을 포함하는 데이 터를 저장하는) L2 캐쉬(308), 센서(들)(108) 및 로직(106, 110 및 112)을 포함할 수 있다. 일 실시예에서, L2 캐쉬(308)는 도 5 및 도 6을 참조하여 기술된 것과 같은 멀티 코어 프로세서 내의 다수의 코어에서 공유될 수 있다. 또한, L2 캐쉬(308)는 프로세서 코어와 동일한 다이로부터 오프될 수 있다. 따라서, 본 발명의 각종 실시예에서, 프로세서는 도메인(304 및 306)을 포함할 수 있고, L2 캐쉬(308)를 포함하거나 포함하지 않을 수 있다.
도 3에 도시된 바와 같이, 프론트엔드 도메인(304)은 센서(들)(108), 로직(106, 110 및 112), 리오더(reorder) 버퍼(318), 재명명(rename) 및 스티어(steer) 유닛(320), 인스트럭션 캐쉬(322), 디코드 유닛(324), 시퀀서(326) 및/또는 브랜치 예측 유닛(328) 중 하나 이상을 포함할 수 있다. 일 실시예에서, 프론트엔드 도메인(304)은 인스트럭션 페치 유닛과 같은 다른 구성요소를 포함할 수 있다.
백엔드 도메인(306)은 하나 이상의 제 1 레벨(L1) 캐쉬 도메인(328) 및 하나 이상의 실행 도메인(330-1 내지 330-N)을 포함할 수 있다. 제 1 레벨(L1) 캐쉬 도메인(328)은 (예를 들어, 인스트럭션을 포함하는 데이터를 저장하는) L1 캐쉬(332), 센서(들)(108) 및 로직(106, 110 및 112)을 포함할 수 있다. 또한, 실행 도메인(330-1 내지 330-N)은 하나 이상의 정수 실행 유닛 및/또는 부동점 실행 유닛을 포함할 수 있다. 실행 도메인(330-1 내지 330-N)은 송출 큐(338-1 내지 338-N 각각), 레지스터 파일(340-1 내지 340-N 각각), 센서(들)(108), 로직(106, 110 및 112), 및/또는 실행 유닛(346-1 내지 346-N 각각)을 각각 포함할 수 있다.
일 실시예에서, 도메인(302, 304 및 306) 각각은 각종 클록 도메인 사이에서 (예를 들어, 도메인(302, 304 및/또는 306) 사이에서) 통신을 동기화하는 하나 이상의 FIFO 버퍼(들)(348)을 포함할 수 있다
추가적으로, 프로세서 코어(300) (및, 도 3에 도시된 것과 같은 실시예에서, 백엔드 도메인(306))은 프로세서 코어(300)의 각종 구성요소 간의 통신을 촉진하는 상호 접속부 또는 버스(350)를 포함할 수 있다. (예를 들어, 실행 도메인(330-1 내지 330-N)에 의해) 인스트럭션이 성공적으로 실행된 후에, 인스트럭션 커미트(commit)는 해당 인스트럭션을 철회하도록 (예를 들어, 상호 접속부(350)를 통해) ROB(318)에 전해질 수 있다. 추가적으로, 백엔드 내의 도메인(예를 들어, 도메인(328 및 330-1 내지 330-N))은 상호 접속부(350)를 통해 통신할 수 있다. 예를 들어, 실행 유닛(330-1 내지 330-N) 간의 통신은 유형 변환 인스트럭션에 대해 발생할 수 있다. 도 1 내지 도 3의 구성요소의 다른 동작은 도 4의 방법(400)을 참조하여 기술될 것이다.
또한, 도 3은 도메인(302, 304 및 306) 각각이 센서(들)(108) 및 로직(106, 110 및 112)을 포함할 수 있다는 것을 도시하지만, 각종 도메인이 동일한 센서(들)(108) 및 로직(106, 110 및 112)을 공유할 수 있다. 예를 들어, 프로세서 코어(300)의 모든 도메인에 대해 단일 세트의 센서(들)(108) 및 로직(106, 110 및 112)이 이용될 수 있다.
도 4는 일 실시예에 따른 추정 누설 전력을 제공하는 방법(400)의 흐름도를 도시한다. 일 실시예에서, 방법(400)의 동작은 도 1 내지 도 3, 도 5 및 도 6을 참조하여 기술된 구성요소와 같은 하나 이상의 구성요소에 의해 수행될 수 있다.
도 1 내지 도 4를 참조하면, 동작(402)에서, 센서(들)(108)는 IC 디바이스에 대응하는 하나 이상의 온도 값을 감지할 수 있다. 동작(404)에서 (예를 들어, 저장 유닛(202)로부터의) 온도 스케일링 인자를 결정하도록 감지된 온도 값(들)이 사용될 수 있다. 동작(404)에서, 전압 스케일링 인자가 도 2(a) 및 도 2(b)를 참조하여 기술된 것과 같이 (예를 들어 저장 유닛(204 및/또는 252)으로부터) 또한 결정될 수 있다. 동작(406)에서, 도 2(a) 및 도 2(b)를 참조하여 기술된 것과 같이 (예를 들어, 유닛(206 및/또는 252)에 저장된) 베이스 누설 값을 스케일링하도록 동작(404)의 결정된 스케일링 인자가 사용될 수 있다. 동작(408)에서, IC 디바이스의 추정된 누설 전력에 대응하는 신호가 (예를 들어, 승산기(205 및 254)에 의해) 생성될 수 있다. 도 1을 참조하여 기술된 바와 같이, 추정된 누설 전력(408)은 컴퓨팅 시스템(예를 들어, 도 1, 도 5 및/또는 도 6을 참조하여 기술된 시스템)의 하나 이상의 구성요소의 전력 소모를 조정하도록 사용될 수 있다.
일 실시예에서, 동작(408)에서 추정 누설 전력을 제공하도록 다음과 같은 수학식이 사용될 수 있다. 즉,
Figure 112008089740741-pct00001
상기 수학식에서, P는 추정 누설 전력에 대응하고, P0은 (예를 들어, 유닛(206 및/또는 252)에 저장될 수 있는) 베이스 누설 전력에 대응하며, Vdd는 (로직(110)에 의해 제공될 수 있는) 공급 전압에 대응하고, Vth는 (로직(110)에 의해 제공될 수 있는) 임계 전압에 대응하며, Vdd0은 베이스 누설이 측정되는 Vdd에 대응하고, Vth0은 베이스 누설이 측정되는 Vth에 대응하며, T는 센서(들)(108)에 의해 감지된 현재의 온도 값(들)에 대응하고, T0은 베이스 누설이 측정되는 온도에 대응하며, δ, β 및 γ는 설계자에 의해 설정된 회로 의존 상수이다. 각종 실시예에서,
Figure 112010083059808-pct00002
항에 대응하는 값은 저장 유닛(202)에 저장될 수 있고
Figure 112010083059808-pct00003
항에 대응하는 값은 저장 유닛(204)에 저장될 수 있다. 따라서, 승산기(208, 254)는 P의 값을 제공하기 위해 항 T(T) 및 V(Vdd,Vth)를 승산하도록 사용될 수 있다.
또한, 일 실시예에서, IC 구성요소의 동적인 교정(calibration)은 (예를 들어, 동적 전력 소모가 존재하지 않는) 유휴 모드에서 수행될 수 있다. 이러한 상황에서, IC 구성요소의 각각의 부분(예를 들어, 블록)에서의 (제어된 주변 온도에 따른) 온도 증가는 누설 전력에 의존할 수 있다. 블록 내에 위치할 수 있는 열 센서(108)는 (예를 들어, 상대적으로 긴 시간 구간 이후에) 안정한 온도를 보고할 수 있다. 온도 맵에 의해, (PC 구성요소에 대해 외부의 컴퓨팅 디바이스와 같은) 툴은, 예를 들어, 리버스 엔지니어링(reverse-engineering)을 통해 시나리오를 야기하는 전력 맵을 도출할 수 있다. 누설 값은 (공급 전압, 임계 전압 및 주변 온도와 같은 다른 상수가 알려져 있으므로) 그 부분의 정적 온도에 근거하여 연산될 수 있다. 일단 전력 맵이 연산되면 레퍼런스 누설 저장 유닛(206)에 저장될 수 있다. 일 실시예에서, 교정되는 IC 구성요소 및 테스트 설비 사이에서의 통신을 위해 (예를 들어, 온도 판독을 보고하고 베이스 누설 업데이트를 수행하도록) 특수한 전용 마이크로코드가 사용될 수 있다.
도 5는 본 발명의 일 실시예에 따른 컴퓨팅 시스템(500)의 블록도를 도시한다. 컴퓨팅 시스템(500)은 상호 접속 네트워크 (또는 버스)(504)를 통해 통신하는 하나 이상의 CPU(cntral processin unit(s))(502) 또는 프로세서를 포함할 수 있다. 프로세서(502)는 범용 프로세서, (컴퓨터 네트워크(503) 상에서 전달된 데이터를 프로세스하는) 네트워크 프로세서와 같은 임의의 유형의 프로세서, 또는 (RISC(reduced instruction set computer) 프로세서 또는 CISC(complex instruction set computer) 프로세서를 포함하는) 다른 유형의 프로세서일 수 있다. 또한, 프로세서(502)는 단일의 또는 다수의 코어 설계를 가질 수 있다. 다수의 코어 설계를 갖는 프로세서(502)는 동일한 집적 회로(IC) 다이 상에서 상이한 유형의 프로세서 코어를 일체화할 수 있다. 또한, 다수의 코어 설계를 갖는 프로세서(502)는 대칭적인 또는 비대칭적인 멀티프로세서로서 구현될 수 있다. 일 실시예에서, 하나 이상의 프로세서(502)는 도 1 내지 도 4를 참조하여 기술된 실시예를 이용할 수 있다. 예를 들어, 하나 이상의 프로세서(502)는 하나 이상의 프로세서 코어(300)를 포함할 수 있다. 또한, 도 1 내지 도 4를 참조하여 기술된 동작은 시스템(500)의 하나 이상의 구성요소에 의해 수행될 수 있다.
칩셋(506)은 상호 접속 네트워크(504)와 또한 통신할 수 있다. 칩셋(506)은 메모리 제어 허브(memory control hub : MCH)(508)를 포함할 수 있다. MCH(508)는 메모리(512)와 통신하는 메모리 콘트롤러(510)를 포함할 수 있다. 메모리(512)는 CPU(502), 또는 컴퓨텅 시스템(500)에 포함된 임의의 다른 디바이스에 의해 실행되는 인스트럭션의 시퀀스 및 데이터를 저장할 수 있다. 본 발명의 일 실시예에서, 메모리(512)는 RAM(random access memory), DRAM(dynamic RAM), SDRAM(synchronous DRAM), SRAM(static RAM) 등과 같은 하나 이상의 휘발성 저장(또는 메모리) 디바이스를 포함할 수 있다. 하드 디스크와 같은 비휘발성 메모리가 또한 이용될 수 있다. 다수의 CPU 및/또는 다수의 시스템 메모리와 같은 추가적인 디바이스가 상호 접속 네트워크(504)를 통해 통신할 수 있다.
MCH(508)는 그래픽 가속기(516)와 통신하는 그래픽 인터페이스(514)를 또한 포함할 수 있다. 본 발명의 일 실시예에서, 그래픽 인터페이스(514)는 가속된 그래픽 포트(accelerated graphics port : AGP)를 통해 그래픽 가속기(516)와 통신할 수 있다. 본 발명의 일 실시예에서, (평탄한 패널 디스플레이와 같은) 디스플레이는, 예를 들어, 비디오 메모리 또는 시스템 메모리와 같은 저장 디바이스에 저장된 이미지의 디지털 표시를 디스플레이에 의해 해석되고 디스플레이되는 디스플레이 신호로 변환하는 신호 변환기를 통해, 그래픽 인터페이스(514)와 통신할 수 있다. 디스플레이 디바이스에 의해 생성된 디스플레이 신호는 디스플레이에 의해 해석되고 이후에 디스플레이에 디스플레이되기 이전에 각종 제어 디바이스를 통과할 수 있다.
허브 인터페이스(518)는 MCH(508)가 입/출력 제어 허브(ICH)(520)와 통신하도록 할 수 있다. ICH(520)는 컴퓨팅 시스템(500)의 구성요소와 통신하는 I/O 디바이스에 인터페이스를 제공할 수 있다. ICH(520)는 주변 구성요소 상호 접속(peripheral component interconnect : PCI) 브리지, USB(universal serial bus) 콘트롤러 등과 같은 주변 브리지(또는 콘트롤러)(524)를 통해 버스(522)와 통신할 수 있다. 브리지(524)는 CPU(502) 및 주변 디바이스 사이의 데이터 경로를 제공할 수 있다. 다른 유형의 토폴로지가 이용될 수도 있다. 또한, 다수의 버스는, 예를 들어, 다수의 브리지 또는 콘트롤러를 통해, ICH(520)와 통신할 수 있다. 또한, 본 발명의 각종 실시예에서, ICH(520)와 통신하는 다른 주변 장치는 통합된 드라이브 일렉트로닉스(integrated drive electronics : IDE) 또는 소형의 컴퓨터 시스템 인터페이스(small computer system interface : SCSI) 하드 드라이브(들), USB 포트(들), 키보드, 마우스, 병렬 포트(들), 직렬 포트(들), 플로피 디스크 드라이브(들), 디지털 출력 지원(예를 들어, 디지털 비디오 인터페이스(digital video interface : DVI)) 등을 포함할 수 있다.
버스(522)는 오디오 디바이스(526), 하나 이상의 디스크 드라이브(들)(528), 및 (컴퓨터 네트워크(503)와 통신하는) 네트워크 인터페이스 디바이스(530)와 통신할 수 있다. 다른 디바이스는 버스(522)와 통신할 수 있다. 또한, (네트워크 인터페이스 디바이스(530)와 같은) 각종 구성요소는 본 발명의 일부 실시예에서 MCH(508)와 통신할 수 있다. 또한, 프로세서(502) 및 MCH(508)는 단일의 칩을 형성하도록 결합될 수 있다. 또한, 그래픽 가속기(516)는 본 발명의 다른 실시예에서 MCH(508) 내에 포함될 수 있다.
또한, 컴퓨팅 시스템(500)은 휘발성 및/또는 비휘발성 메모리(또는 스토리지)를 포함할 수 있다. 예를 들어, 비휘발성 메모리는 ROM(read-only memory), PROM(programmable ROM), EPROM(erasable PROM), EEPROM(electrically EPROM), 디스크 드라이브(예를 들어, 528), 플로피 디스크, CD-ROM(compact disk ROM), DVD(digital versatile disk), 플래쉬 메모리, 광 자기 디스크, 또는 전자 인스트럭션 및/또는 데이터를 저장할 수 있는 다른 유형의 비휘발성 머신 판독 가능한 매체 중 하나 이상을 포함할 수 있다.
도 6은 본 발명의 일 실시예에 따른 PtP(point-to-point) 구성으로 배치되는 컴퓨팅 시스템(600)의 블록도를 도시한다. 특히, 도 6은 프로세서, 메모리 및 입/출력 디바이스가 다수의 PtP 인터페이스에 의해 상호 접속되는 시스템을 도시한다. 도 1 내지 도 5를 참조하여 기술된 동작은 시스템(600)의 하나 이상의 구성요소에 의해 수행될 수 있다.
도 6에 도시된 바와 같이, 시스템(600)은 몇 개의 프로세서를 포함할 수 있으며, 이들 중 단지 2개의 프로세서(602 및 604)만이 명확성을 위해 도시되어 있다. 프로세서(602 및 604)는 메모리(610 및 612)와의 통신을 허용하도록 로컬 MCH(606 및 608)를 각각 포함할 수 있다. 메모리(610 및/또는 612)는 메모리(512)를 참조하여 기술된 것과 같은 각종 데이터를 저장할 수 있다.
프로세서(602 및 604)는 도 5의 프로세서(502)를 참조하여 기술된 것과 같은 임의의 유형의 프로세서일 수 있다. 프로세서(602 및 604)는 PtP 인터페이스 회로(616 및 618)를 각각 이용하여 PtP 인터페이스(614)를 통해 데이터를 교환할 수 있다. 프로세서(602 및 604)는 PtP 인터페이스 회로(626, 628, 630 및 632)를 이용하여 개개의 PtP 인터페이스(622 및 624)를 통해 칩셋(620)과 데이터를 각각 교환할 수 있다. 칩셋(620)은 PtP 인터페이스 회로(637)를 이용하여 고 성능 그래픽 인터페이스(636)를 통해 고 성능 그래픽 회로(634)와 데이터를 또한 교환할 수 있다.
본 발명의 적어도 일 실시예는 프로세서(602 및 604) 내에 제공될 수 있다. 예를 들어, 도 1을 참조하여 기술된 하나 이상의 도메인(102) 및/또는 프로세서 코어(들)(300)는 프로세서(602 및 604) 내에 위치할 수 있다. 그러나, 본 발명의 다른 실시예는 도 6의 시스템(600) 내에서 다른 회로, 로직 유닛 또는 디바이스에 존재할 수 있다. 또한, 본 발명의 다른 실시예는 도 6에 도시된 몇 개의 회로, 로직 유닛 또는 디바이스에 걸쳐 분배될 수 있다.
칩셋(620)은 PtP 인터페이스 회로(641)를 이용하여 버스(640)와 통신할 수 있다. 버스(640)는 버스 브리지(642) 및 I/O 디바이스(643)와 같이, 그와 통신할 수 있는 하나 이상의 디바이스를 가질 수 있다. 버스(644)를 통해, 버스 브리지(643)는 키보드/마우스(645), (컴퓨터 네트워크(503)와 통신할 수 있는 모뎀, 네트워크 인터페이스 디바이스 등과 같은) 통신 디바이스(646), 오디오 I/O 디바이스 및/또는 데이터 저장 디바이스(648)와 같은 다른 디바이스와 통신할 수 있다. 데이터 저장 디바이스(648)는 프로세서(602 및/또는 604)에 의해 실행될 수 있는 코드(649)를 저장할 수 있다.
본 발명의 각종 실시예에서, 본 명세서에서 도 1 내지 도 6을 참조하여 기술된 동작은 하드웨어(에를 들어, 회로), 소프트웨어, 펌웨어, 마이크로코드, 또는 그 결합에 의해 구현될 수 있으며, 이는, 예를 들어, 본 명세서에서 기술된 프로세를 수행하도록 컴퓨터를 프로그래밍하기 위해 사용되는 인스트럭션(또는 소프트웨어 프로시쥬어)이 저장된 머신 판독 가능한 또는 컴퓨터 판독 가능한 매체를 포함하는 컴퓨터 프로그램 제품으로서 제공될 수 있다. 또한, "로직"이란 용어는 일례로서 소프트웨어, 하드웨어, 또는 소프트웨어와 하드웨어의 결합을 포함할 수 있다. 머신 판독 가능한 매체는 도 1 내지 도 6과 관련하여 기술된 것과 같은 저장 디바이스를 포함할 수 있다. 추가적으로, 이러한 컴퓨터 판독 가능한 매체는 컴퓨터 프로그램 제품으로서 다운로드될 수 있으며, 여기서 프로그램은 통신 링크(예를 들어, 버스, 모뎀 또는 네트워크 접속)를 통해 캐리어 파형 또는 다른 전파 매체로 구현된 데이터 신호에 의해 원격 컴퓨터(예를 들어, 서버)로부터 요청 컴퓨터(예를 들어, 클라이언트)로 전달될 수 있다. 따라서, 본 명세서에서 캐리어 파형은 머신 판독 가능한 매체를 포함하는 것으로서 간주될 것이다.
본 명세서에서 "일 실시예" 또는 "실시예"란 참조는 실시예와 관련하여 기술된 특정의 특징, 구조, 또는 특성이 적어도 구현예에 포함될 수 있다는 것을 의미한다. 본 명세서의 각종 부분에서의 "일 실시예에서"란 어구의 출현은 동일한 실시예를 모두 참조할 수도 있고 혹은 참조하지 않을 수도 있다.
또한, 상세한 설명 및 청구 범위에서, 그 파생물과 함께 "결합" 및 "접속"이란 용어가 사용될 수 있다. 본 발명의 몇몇 실시예에서, "접속"은 2개 이상의 요소가 서로 간에 직접 물리적 혹은 전기적으로 접촉하는 것을 나타내도록 사용될 수 있다. "결합"은 2개 이상의 요소가 직접 물리적 또는 전기적 접촉하는 것을 의미할 수 있다. 그러나, "결합"은 2개 이상의 요소가 서로 간에 직접 접촉하지 않을 수 있으나 서로 간에 여전히 협력하거나 상호 작용할 수 있음을 또한 의미할 수 있다.
따라서, 본 발명의 실시예는 구조적인 특징 및/또는 방법적인 작용에 고유한 언어로 기술되었으나, 청구된 대상은 기술된 특정의 특징 또는 작용으로 제한되는 것은 아니라는 것을 이해해야 한다. 그 대신에, 특정의 특징 또는 작용은 청구된 대상을 구현하는 샘플 형태로서 개시된다.

Claims (20)

  1. 하나 이상의 감지된 온도 값에 대응하는 제 1 신호를 생성하는 제 1 로직(202)과,
    하나 이상의 전압 값에 대응하는 제 2 신호를 생성하는 제 2 로직(204, 252)과,
    상기 제 1 신호 및 상기 제 2 신호에 근거하여 누설 전력 값에 대응하는 제 3 신호를 생성하는 제 3 로직(208, 254)과,
    베이스 누설 전력 값(base leakage power value)에 대응하는 제 4 신호를 생성하는 제 4 로직을 포함하고,
    상기 하나 이상의 전압 값은 임계 전압의 현재 값 및 공급 전압의 현재 값을 포함하며,
    상기 제 3 로직은 상기 제 1 신호, 상기 제 2 신호 및 상기 제 4 신호에 근거하여 상기 제 3 신호를 생성하는
    장치.
  2. 제 1 항에 있어서,
    상기 제 3 신호에 근거하여 컴퓨팅 시스템(100, 300, 500, 600)의 하나 이상의 구성요소의 전력 소모를 조정하는 제 5 로직(112)을 더 포함하는 장치.
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 온도 값을 감지하는 하나 이상의 온도 센서(108)를 더 포함하는 장치.
  6. 제 1 항에 있어서,
    상기 제 3 로직은 상기 제 3 신호를 제공하도록 상기 제 1 및 제 2 신호를 승산하는 승산기(208, 254)를 포함하는 장치.
  7. 제 1 항에 있어서,
    하나 이상의 프로세서 코어(300)를 더 포함하며, 상기 하나 이상의 프로세서 코어 중 적어도 하나는 상기 제 1 로직, 상기 제 2 로직 및 상기 제 3 로직 중 하나 이상을 포함하는 장치.
  8. 제 1 항에 있어서,
    하나 이상의 프로세서 코어(300)를 더 포함하며, 상기 하나 이상의 프로세서 코어 중 적어도 하나, 상기 제 1 로직, 상기 제 2 로직 및 상기 제 3 로직은 동일한 다이 상에 있는 장치.
  9. 디바이스(102)로부터 감지된 하나 이상의 온도 값(402)에 대응하는 온도 스케일링 값을 결정하는 단계(404)와,
    상기 디바이스에 대응하는 하나 이상의 전압 값에 근거하여 전압 스케일링 값을 결정하는 단계(404)와,
    상기 디바이스의 누설 전력에 대응하는 신호를 생성하도록 베이스 누설 전력값, 상기 온도 스케일링 값 및 상기 전압 스케일링 값에 근거하여 상기 디바이스의 레퍼런스 누설 전력 값을 스케일링하는 단계(406)를 포함하고,
    상기 하나 이상의 전압 값은 임계 전압의 현재 값 및 공급 전압의 현재 값을 포함하는
    방법.
  10. 제 9 항에 있어서,
    상기 감지 및 스케일링은 상기 디바이스의 런 타임(run-time) 동안 수행되는 방법.
  11. 제 9 항에 있어서,
    상기 온도 스케일링 값을 결정하는 단계는 저장 유닛(202)을 액세스하는 단계를 포함하는 방법.
  12. 제 9 항에 있어서,
    상기 전압 스케일링 값을 결정하는 단계는 저장 유닛(204, 252)을 액세스하는 단계를 포함하는 방법.
  13. 다수의 스케일링 인자를 나타내는 다수의 비트를 저장하는 메모리(202, 206, 204, 252)와,
    하나 이상의 컴퓨팅 연산을 수행하는 하나 이상의 구성요소를 갖는 제 1 로직(330)과,
    감지된 온도 편차 및 저장된 상기 다수의 스케일링 인자 중 하나 이상에 적어도 부분적으로 근거하여, 상기 하나 이상의 구성요소 중 적어도 하나에 대응하는 베이스 누설 전력 값을 스케일링하는 제 2 로직(106)을 포함하고,
    상기 저장된 다수의 스케일링 인자 중 적어도 하나는 임계 전압의 현재 값 및 공급 전압의 현재 값에 대응하며,
    상기 제 2 로직은 온도 스케일링 값에 대응하는 제 1 신호, 전압 스케일링 값에 대응하는 제 2 신호, 및 상기 베이스 누설 전력 값에 대응하는 제 3 신호를 승산하는 승산기(208, 254)를 포함하는
    컴퓨팅 시스템.
  14. 제 13 항에 있어서,
    상기 스케일링된 누설 전력 값에 근거하여 상기 하나 이상의 구성요소 중 적어도 하나의 전력 소모를 조정하는 제 3 로직(112)을 더 포함하는 컴퓨팅 시스템.
  15. 삭제
  16. 제 13 항에 있어서,
    상기 저장된 다수의 스케일링 인자는 다수의 온도 스케일링 값 및 다수의 전압 스케일링 값을 포함하는 컴퓨팅 시스템.
  17. 제 13 항에 있어서,
    하나 이상의 프로세서 코어(300)를 더 포함하며, 상기 하나 이상의 프로세서 코어 중 적어도 하나는 상기 제 1 로직, 상기 제 2 로직 및 상기 메모리 중 하나 이상을 포함하는 컴퓨팅 시스템.
  18. 제 13 항에 있어서,
    하나 이상의 프로세서 코어(300)를 더 포함하며, 상기 하나 이상의 프로세서 코어 중 적어도 하나, 상기 제 1 로직, 상기 제 2 로직 및 상기 메모리는 동일한 다이 상에 있는 컴퓨팅 시스템.
  19. 제 13 항에 있어서,
    상기 하나 이상의 컴퓨팅 연산은 데이터 프로세싱, 데이터 저장 및 데이터 통신 중 하나 이상을 포함하는 컴퓨팅 시스템.
  20. 제 13 항에 있어서,
    오디오 디바이스(526, 647)를 더 포함하는 컴퓨팅 시스템.
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