JP2009542013A - エネルギー効率的な集積回路（ｉｃ）動作のためのダイ単位電圧プログラミング - Google Patents

Abstract

エネルギー効率的な集積回路（ＩＣ）動作のためのダイ単位電圧プログラミングを提供する方法及び装置が記載される。いくつかの実施例では、ＩＣコンポーネントに供給される電圧ポテンシャルは、コンポーネントによる電力消費を低減するためなど、ピークパフォーマンス電圧レベル以下に低下される。他の実施例もまた記載される。

Description

発明の詳細な説明

［背景］
本開示は、一般にエレクトロニクスの分野に関する。より詳細には、本発明のいくつかの実施例は、エネルギー効率的な集積回路（ＩＣ）動作を提供するダイ単位電圧プログラミング（ｐｅｒ ｄｉｅ ｖｏｌｔａｇｅ ｐｒｏｇｒａｍｍｉｎｇ）に関する。

集積回路製造技術が向上するに従って、メーカーは更なる機能を１つのシリコン基板に統合させることができる。しかしながら、これらの機能の個数が増加すると、１つのＩＣチップ上のコンポーネントの個数も増加する。追加的なコンポーネントは、さらなる信号スイッチ処理を追加し、これにより、より多くの熱が発生する。さらなる熱は、例えば、熱膨張などによりＩＣチップにダメージを与えるかもしれない。また、さらなる熱は、このようなチップを含む計算装置の使用場所及び／又は用途を制限するかもしれない。例えば、携帯計算装置は、バッテリ電力のみに依存するかもしれない。このため、さらなる機能が携帯計算装置に統合されると、電力消費を低減させる必要性が、例えば、より長い期間バッテリ電力を維持するため、重要性を増大させてくる。非携帯計算システムもまた、それらのＩＣコンポーネントがより多くの電力を使用し、より多くの熱を発生させるに従って、冷却及び電力生成問題に直面する。
［詳細な説明］
以下の説明では、いくつかの実施例の完全な理解を提供するため、多数の具体的詳細が与えられる。しかしながら、本発明のいくつかの実施例は、これら具体的詳細なく実現されるかもしれない。他の例では、本発明の特定の実施例の不明りょうにしないため、周知の方法、手順、コンポーネント又は回路は詳細には説明されていない。さらに、本発明の実施例の各種特徴は、集積半導体回路（ハードウェア）、１以上のプログラムに構成されたコンピュータ可読命令（ソフトウェア）又はハードウェアとソフトウェアの組み合わせなどの各種手段を利用して実行されるかもしれない。本開示のため、“ロジック”という表現は、ハードウェア、ソフトウェア又はこれらの組み合わせを意味する。

ここに説明される実施例のいくつかは、電力消費を低減するため、又はエネルギー効率を提供するためなど、ＩＣコンポーネントに供給される電圧ポテンシャルを低減するための効率的な技術を提供する。このような技術は、所定の周波数境界（周波数ビンに分割されるなど）に基づき販売又は流通されるＩＣコンポーネントの熱最適化された製品販売を可能にする。さらに、ここに記載される実施例のいくつかは、図１，５及び６を参照して説明される計算システムなどの各種計算システムに適用されるかもしれない。より詳細には、図１は、いくつかの実施例による計算システム１００のブロック図を示す。システム１００は、１以上のドメイン１０２−１〜１０２−Ｍ（ここではまとめてドメイン１０２と呼ばれる）を含むかもしれない。ドメイン１０２−１〜１０２−Ｍのそれぞれは、各種コンポーネント（１以上のトランジスタ又は１以上のレジスタ、キャパシタ、インダクタなどの他の電子回路素子を含む）を含むかもしれない。簡単化のため、サンプルコンポーネントが、ドメイン１０２−１及び１０２−２を参照して示される。また、各ドメイン１０２は、計算システムの１以上の部分（図５及び６を参照して説明されるコンポーネントなど）に対応するかもしれない。いくつかの実施例では、各ドメイン１０２は、他のドメインにおいて使用されるクロック信号と同一又は異なるクロック信号によりクロック処理される各種回路（又はロジック）を含むかもしれない。いくつかの実施例では、クロック信号の１以上は、メソシンクロナス（ｍｅｓｏｓｙｎｃｈｒｏｎｏｕｓ）又は関連しているかもしれない（経時的に自らを繰り返す又は繰り返さない関係などにより）。

いくつかの実施例では、各ドメインは、１以上のバッファ１０４を介し他のドメインとデータを通信する。いくつかの実施例では、バッファ１０４は、ＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ Ｆｉｒｓｔ−Ｏｕｔ）バッファであるかもしれない。各ドメインは、１以上のプログラム可能な電圧源（１０６−１及び１０６−２など、より一般には“電圧源１０６”と呼ばれる）、１以上の電圧値を格納する１以上の記憶装置（ドメイン１０２−１及び１０２−２を参照してそれぞれ示される装置１０８−１及び１０８−２など）、及び／又は他の電力又はエネルギー消費回路（ドメイン１０２−１及び１０２−２をそれぞれ参照して示されるロジック１１０−１及び１１０−２など、ここでは一般に“ロジック１１０”と呼ばれる）を有するかもしれない。電圧源１０６は、高周波数モード（ＨＦＭ）電圧源又はスイッチモード電力源（ＳＭＰＳ）などの何れかのタイプの電圧源であるかもしれない。

いくつかの実施例では、各ドメインについて格納されている電圧値は、他のドメインの電圧値と異なるかもしれない。図４などを参照してさらに説明されるように、装置１０８に格納されている電圧値は、所定の周波数ビン内で対応するＩＣコンポーネント（ドメイン１０２などに設けられる）を動作的に維持しながら、電力又はエネルギー消費を低減するため、対応する電圧源１０６の出力電圧レベルを調整するのに利用されるかもしれない。いくつかの実施例では、装置１０８に格納される電圧値は、１以上のビットとして提供されるかもしれない。例えば、複数の電力状態を有するシステムでは、１以上のビットは、対応する電圧源１０６が各電力状態について調整されるべき適切な電圧値を示すかもしれない。さらに、いくつかの実施例では、装置１０８に格納されている各値は、ＨＶＭ（Ｈｉｇｈ Ｖｏｌｕｍｅ Ｍａｎｕｆａｃｔｕｒｉｎｇ）テスト中に決定されるかもしれない。さらに、いくつかの実施例では、装置１０８に格納されている電圧値は、最小化された電力又はエネルギー消費による所与の周波数ビンに十分な量を生成するため、所与のＩＣコンポーネントについて最適な（可能な最小の）電圧値であるかもしれない。また、図５及び６を参照して説明されるものなどの何れかのタイプのメモリ装置が、オンダイフューズなどの不揮発性記憶装置を含む記憶装置１０８を提供するのに利用されるかもしれない。

図２は、いくつかの実施例による熱設計電力（ＴＤＰ）対周波数のグラフ２００を示す。いくつかの実施例では、グラフ２００は、エネルギー又は電力効率的なＩＣコンポーネントが、図１を参照して説明されるような供給電圧の調整を介し提供されることを示す。より詳細には、ＩＣコンポーネントは、有効なビン周波数境界２０４に従って１以上の周波数ビン２０２−１〜２０２−Ｚに分割されるかもしれない。例えば、ビン２０２−１では、コンポーネント２０６Ａ及び２０８Ａが、テスト中に決定されなど、それらのピーク（又は最大）パフォーマンスコンフィギュレーション周波数及びＴＤＰにおいて示される。例えば、コンポーネント２０６Ａ及び２０８Ａは、当該コンポーネントがピーク動作速度により良好に動作する（エラー又は不具合なく（又は限られたエラー又は不具合により）ことを可能にする電圧レベルに対応するピークパフォーマンス電圧レベルに従って動作する。図１を参照して説明されるように、コンポーネント２０６Ａ及び２０８Ａへの供給電圧は、同一ビン（２０２−１）にこれらのコンポーネントを維持しながら、最適な（最小など）レベルに低減される。あるいは、コンポーネント２０６Ａ及び２０８Ａへの供給電圧は、これらのコンポーネントが異なるビンに移動するよう変更されるかもしれない。

図２に示されるように、コンポーネント２０６Ａ及び２０８Ａはさらに、結果として得られるコンポーネント２０６Ｂ及び２０８Ｂにそれぞれ示されるように、ＴＤＰ軸上で下方に移動される（例えば、電力又はエネルギー使用を低減させるなど）。同様に、ビン２０２−Ｚに示されるように、例えば、電力又はエネルギーの消費を低減しながら、同一ビン（２０２−Ｚ）に依然としてあるコンポーネントを提供するためなど、コンポーネント２１０ＡがＴＤＰ軸上でコンポーネント２１０Ｂに下方移動される。コンポーネント２０６Ａ及び２０８Ａを参照して説明されるように、コンポーネント２１０Ａへの供給電圧は、これらのコンポーネントの１以上がいくつかの実施例において異なるビンに移動するように変更されるかもしれない。図２において容易に確認できるように、ＴＤＰリミット２１２はまた、部分的には結果として得られるコンポーネント（コンポーネント２０６Ｂ、２０８Ｂ及び／又は２１０Ｂなど）がより少ない電力又はエネルギーしか消費していないため、ここに説明される実施例のいくつかに従って低下されるかもしれない。

図３は、いくつかの実施例によるプロセッサコア３００のブロック図を示す。いくつかの実施例では、コア３００は、１以上のプロセッサ（図５及び６を参照して説明されるものなど）にある各種コンポーネントを表すかもしれない。プロセッサコア３００は、第２レベルキャッシュドメイン３０２、フロントエンドドメイン３０４及び１以上のバックエンドドメイン３０６などの１以上のドメインを含むかもしれない。各ドメイン３０２，３０４及び３０６の内部のコンポーネントは、図１を参照して説明されたものなどの異なるプログラム可能な電圧源１０６により提供されるかもしれない。さらに、各ドメイン（３０２、３０４及び３０６など）は、いくつかの実施例では図３に示されるものより多くの又は少ないコンポーネントを有しているかもしれない。

第２レベル（Ｌ２）キャッシュドメイン３０２は、Ｌ２キャッシュ３０８（命令を含むデータを格納するためなど）、装置１０８及びプログラム可能な電圧源１０６を有する。いくつかの実施例では、Ｌ２キャッシュ３０８は、図５及び６を参照して説明されたものなど、マルチコアプロセッサの複数のコアにより共有される。また、Ｌ２キャッシュ３０８は、プロセッサコアと同じダイからのものであるかもしれない。このため、本発明のいくつかの実施例では、プロセッサは、ドメイン３０４及び３０６を有し、Ｌ２キャッシュ３０８を有してもよいし又は有さなくてもよい。

図３に示されるように、フロントエンドドメイン３０４は、装置１０８、電圧源１０６、リオーダバッファ３１８、リネームスティアユニット３２０、命令キャッシュ３２２、デコードユニット３２４、シーケンサ３２６及び／又はブランチ予測ユニット３２８を有する。いくつかの実施例では、フロントエンドドメイン３０４は、命令フェッチユニットなどの他のコンポーネントを有する。

バックエンドドメイン３０６は、第１レベル（Ｌ１）キャッシュドメイン３２８及び１以上の実行ドメイン３３０−１〜３３０−Ｎの１以上を有する。Ｌ１キャッシュドメイン３２８は、Ｌ１キャッシュ３３２（命令を含むデータを格納するためなど）、装置１０８及び電圧源１０６を有する。さらに、実行ドメイン３３０−１〜３３０−Ｎは、整数実行ユニット及び／又は浮動小数点実行ユニットの１以上を有する。実行ドメイン３３０−１〜３３０−Ｎはそれぞれ、イシューキュー（それぞれ３３８−１〜３３８−Ｎ）、レジスタファイル（それぞれ３４０−１〜３４０−Ｎ）、装置１０８、電圧源１０６及び／又は実行ユニット（それぞれ３４６−１〜３４６−Ｎ）を有する。

いくつかの実施例では、各ドメイン３０２、３０４及び３０６は、各ドメイン間（ドメイン３０２、３０４及び／又は３０６の間など）の通信を同期させるための１以上のＦＩＦＯバッファ３４８を有する。

さらに、プロセッサコア３００（及びいくつかの実施例では、図３に示されるように、バックエンドドメイン３０６）は、プロセッサコア３００の各種コンポーネントの間の通信を実行するための相互接続又はバス３５０を有する。例えば、命令の実行が成功した後（例えば、実行ドメイン３３０−１〜３３０−Ｎなどにより）、命令コミットが、当該命令をリタイアするためＲＯＢ３１８に通信される（相互接続３５０などを介し）。さらに、バックエンド内のドメイン（ドメイン３２８、３３０−１〜３３０−Ｎなど）が相互接続３５０を介し通信する。例えば、実行ユニット（３３０−１〜３３０−Ｎなど）の間の通信は、タイプ変換命令に対して行われる。図１〜３のコンポーネントのさらなる処理は、図４の方法４００を参照して説明される。

さらに、図３は、各ドメイン３０２、３０４及び３０６が装置１０８と電圧源１０６とを有していることを示しているが、各種ドメインは、同一の装置１０８及び／又は電圧源１０６を共有する。例えば、装置１０８と電圧源１０６の１つのセットが、プロセッサコア３００の一部又はすべてのドメインについて利用されるかもしれない。

図４は、いくつかの実施例による格納されている電圧値に従って供給電圧を生成する方法４００のフロー図を示す。いくつかの実施例では、方法４００の処理は、図１〜３及び５〜６を参照して説明されたコンポーネントなどの１以上のコンポーネントによって実行される。また、図４を参照して説明された処理の一部は、ハードウェア、ソフトウェア又はこれらの組み合わせにより実行される。さらに、回路アナライザ又はテスト装置などの外部装置が、方法４００を参照して説明される各種処理を実行するのに利用されるかもしれない。

図１〜４を参照するに、処理４０２において、ＩＣコンポーネントが、製造後の選択電圧供給レベルにおいてテストされる。例えば、電圧源１０６は、図１〜３及び／又は５〜６を参照して説明されたコンポーネントの１つに選択電圧レベルを供給するようプログラムされるかもしれない。処理４０４及び４０６において、処理４０２のコンポーネントの電力漏れ及び動的容量が、例えば、回路アナライザ又はテスト装置などにより決定される。処理４０８において、コンポーネントの対応するＴＤＰ値が、

に従って決定される。

上記の式では、ＴＤＰは熱設計電力に対応し、Ｃ_ｄｙｎは、現実のワーストケース（高電力）のアプリケーションを実行する際のシリコンダイの動的スイッチ容量の測定値に対応し、Ｖｏｌｔａｇｅは処理４０２（又は後述されるように処理４１２）の電圧レベルに対応し、Ｆｒｅｑｕｅｎｃｙはビン周波数に対応し、Ｌｅａｋａｇｅは測定された漏れ電力に対応する。いくつかの実施例では、電圧、周波数、漏れ電力、容量などの格納値に基づき、ＴＤＰ値を検索するためルックアップテーブルが利用される。

処理４１０において、テストされたコンポーネントが選択周波数ビンに従っているか（処理４０８のＴＤＰ値などに基づき）判断される。図１〜２を参照して説明されるように、コンポーネントに提供される電圧源（処理４０２においてコンポーネントをテストするのに使用されるなど）は、コンポーネントのＴＤＰを低減するため低下され、コンポーネントの結果として、選択された周波数（周波数ビンなどに対応する）に従って良好に動作する。このため、処理４１０は、テストコンポーネントが所定の周波数ビンに適合しているか判断する。コンポーネントが選択周波数ビンに従っていない場合、処理４１２において、コンポーネントは、次の電圧源レベル（以前の処理４０２又は４１２などにおける以前のテストの電圧源レベルより低いか又は高いかもしれない）においてテストされる。

処理４１４において、例えば、処理４１０がテストされたコンポーネントが選択周波数ビンに従っていると判断すると、処理４０８の決定されたＴＤＰが選択ＴＤＰリミットと比較される。処理４１４のＴＤＰリミットは、コンポーネントが使用される各種環境又はアプリケーションに対応する。例えば、モバイル装置に使用されるコンポーネントは、処理４１４において、デスクトップ又はサーバ計算環境で使用されるコンポーネントとは異なるＴＤＰリミット（より低いＴＤＰ値など）を有するかもしれない。セクタ毎のプライシング、使用国、利用可能な冷却手段、音響仕様、フォームファクタなど他のタイプの製品差別化基準が、処理４１０において周波数及び／又は処理４１４においてＴＤＰ値を決定するのに利用されるかもしれない。

処理４１４において、コンポーネントがＴＤＰリミットに従っていない場合、方法４００は、処理４１２において再開される。そうでない場合、処理４１０及び４１４のパフォーマンス成功に対応する電圧値が、処理４１６において格納される（装置１０８などに）。処理４１６の格納された値は、処理中に対応するコンポーネントに対する供給電圧を生成するため、処理４１８において利用される（プログラム可能な電圧源１０６などにより）。

いくつかの実施例では、処理４１６において装置１０８に格納された電圧値は、１以上のビットとして提供される。例えば、所定の複数の電力状態を有するシステムでは、１以上のビットは、例えば、各電力状態について対応する電圧源１０６が処理４１８において調整されるべき適切な電圧値を示すかもしれない。さらに、いくつかの実施例では、処理４０２〜４１６の１以上は、ソフトウェア、ハードウェア又はこれらの組み合わせを介し計算装置（図５〜６を参照して説明されたものなど）により実行される。

図５は、本発明のいくつかの実施例による計算システム５００のブロック図を示す。計算システム５００は、相互接続ネットワーク（又はバス）５０４を介し通信する１以上の中央処理ユニット（ＣＰＵ）５０２又はプロセッサを有する。プロセッサ５０２は、汎用プロセッサ、ネットワークプロセッサ（コンピュータネットワーク５０３を介し通信されるデータを処理する）、又は他のタイプのプロセッサ（ＲＩＳＣ（Ｒｅｄｕｃｅｄ Ｉｎｓｔｒｕｃｔｉｏｎ Ｓｅｔ Ｃｏｍｐｕｔｅｒ）プロセッサ又はＣＩＳＣ（Ｃｏｍｐｌｅｘ Ｉｎｓｔｒｕｃｔｉｏｎ Ｓｅｔ Ｃｏｍｐｕｔｅｒ）プロセッサを含む）などの任意のタイプのプロセッサであるかもしれない。さらに、プロセッサ５０２は、シングル又はマルチコアデザインを有するかもしれない。マルチコアデザインによるプロセッサ５０２は、同一の集積回路（ＩＣ）ダイ上に異なるタイプのプロセッサコアを統合する。また、マルチコアデザインによるプロセッサ５０２は、対称又は非対称マルチプロセッサとして実現されるかもしれない。いくつかの実施例では、プロセッサ５０２の１以上が、図１〜４を参照して説明される実施例を利用するかもしれない。例えば、プロセッサ５０２の１以上は、１以上のプロセッサコア３００を有するかもしれない。また、図１〜４を参照して説明される処理は、システム５００の１以上のコンポーネントにより実行される。

チップセット５０６はまた、相互接続ネットワーク５０４と通信する。チップセット５０６は、ＭＣＨ（Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌ Ｈｕｂ）５０８を有する。ＭＣＨ５０８は、メモリ５１２と通信するメモリコントローラ５１０を有する。メモリ５１２は、ＣＰＵ５０２又は計算システム５００に含まれる他の何れかの装置により実行される命令シーケンス及びデータを格納する。本発明のいくつかの実施例では、メモリ５１２は、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）、ＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）などの１以上の揮発性ストレージ（又はメモリ）装置を有する。ハードディスクなどの不揮発性メモリがまた利用されるかもしれない。複数のＣＰＵ及び／又は複数のシステムメモリなどのさらなる装置が、相互接続ネットワーク５０４を介し通信する。

ＭＣＨ５０８はまた、グラフィックアクセラレータ５１６と通信するグラフィックインタフェース５１４を有するかもしれない。本発明のいくつかの実施例では、グラフィックインタフェース５１４は、ＡＧＰ（Ａｃｃｅｌｅｒａｔｅｄ Ｇｒａｐｈｉｃｓ Ｐｏｒｔ）を介しグラフィックアクセラレータ５１６と通信する。本発明のいくつかの実施例では、ディスプレイ（フラットパネルディスプレイなど）が、ビデオメモリやシステムメモリなどの記憶装置に格納されている画像のデジタル表現をディスプレイにより解釈及び表示されるディスプレイ信号に変換する信号コンバータなどを介しグラフィックインタフェース５１４と通信する。ディスプレイ装置により生成されるディスプレイ信号は、ディスプレイにより解釈されその後に表示される前に、各種制御装置を通過する。

ハブインタフェース５１８は、ＭＣＨ５０８がＩＣＨ（Ｉｎｐｕｔ／ｏｕｔｐｕｔ Ｃｏｎｔｒｏｌ Ｈｕｂ）５２０と通信することを可能にする。ＩＣＨ５２０は、計算システム５００の各コンポーネントと通信するＩ／Ｏ装置とのインタフェースを提供する。ＩＣＨ５２０は、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ）ブリッジ、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）コントローラなどの周辺ブリッジ（又はコントローラ）５２４を介しバス５２２と通信する。ブリッジ５２４は、ＣＰＵ５０２と周辺装置との間のデータパスを提供する。他のタイプのトポロジーが利用されてもよい。また、複数のバスが、複数のブリッジ又はコントローラなどを介しＩＣＨ５２０と通信する。さらに、ＩＣＨ５２０と通信する他の周辺装置として、本発明のいくつかの実施例では、ＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ Ｄｒｉｖｅ Ｅｌｅｃｔｒｏｎｉｃｓ）又はＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）ハードドライブ、ＵＳＢポート、キーボード、マウス、パラレルポート、シリアルポート、フロッピー（登録商標）ディスクドライブ、デジタル出力サポート（ＤＶＩ（Ｄｉｇｉｔａｌ Ｖｉｄｅｏ Ｉｎｔｅｒｆａｃｅ）など）などがあげられる。

バス５２２は、オーディオ装置５２６、１以上のディスクドライブ５２８及びネットワークインタフェース装置５３０（コンピュータネットワーク５０３と通信する）と通信する。他の装置は、バス５２２と通信可能である。また、各種コンポーネント（ネットワークインタフェース装置５３０など）が、本発明のいくつかの実施例では、ＭＣＨ５０８と通信可能である。さらに、プロセッサ５０２とＭＣＨ５０８は、１つのチップを形成するよう合成されるかもしれない。さらに、グラフィックアクセラレータ５１６が、本発明の他の実施例では、ＭＣＨ５０８内に含まれる。

さらに、計算システム５００は、揮発性及び／又は不揮発性メモリ（又はストレージ）を有するかもしれない。例えば、不揮発性メモリとしては、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ＰＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ ＥＰＲＯＭ）、ディスクドライブ５２８など）、フロッピー（登録商標）ディスク、ＣＤ−ＲＯＭ（Ｃｏｍｐａｃｔ Ｄｉｓｋ ＲＯＭ）、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｋ）、フラッシュメモリ、光磁気ディスク、又は電子命令及び／又はデータを格納可能な他のタイプの不揮発性機械可読メディアの１以上があげられる。

図６は、本発明のいくつかの実施例によるＰｔＰ（Ｐｏｉｎｔ−ｔｏ−Ｐｏｉｎｔ）コンフィギュレーションにより構成される計算システム６００を示す。特に、図６は、プロセッサ、メモリ及び入出力装置がいくつかのＰｔＰインタフェースにより相互接続されるシステムを示す。図１〜５を参照して説明される処理は、システム６００の１以上のコンポーネントによって実行される。

図６に示されるように、システム６００は複数のプロセッサを有するが、そのうちの２つののみプロセッサ６０２と６０４しか簡単化のため示されない。プロセッサ６０２と６０４はそれぞれ、メモリ６１０と６１２との通信を可能にするローカルＭＣＨ６０６と６０８を有するかもしれない。メモリ６１０及び／又は６１２は、メモリ５１２を参照して説明されるような各種データを格納する。

プロセッサ６０２と６０４は、図５のプロセッサ５０２を参照して説明されるような何れかのタイプのプロセッサであるかもしれない。プロセッサ６０２と６０４はそれぞれ、ＰｔＰインタフェース回路６１６と６１８を用いてＰｔＰインタフェース６１４を介しデータをやりとりする。プロセッサ６０２と６０４はそれぞれ、ＰｔＰインタフェース回路６２６，６２８，６３０及び６３２を用いて各ＰｔＰインタフェース６２２と６２４を介しチップセット６２０とデータをやりとりする。チップセット６２０はまた、ＰｔＰインタフェース回路６３７を用いてハイパフォーマンスグラフィックインタフェース６３６を介しハイパフォーマンスグラフィック回路６３４とデータをやりとりする。

本発明の少なくともいくつかの実施例は、プロセッサ６０２と６０４の内部に設けられるかもしれない。例えば、図１を参照して説明されたドメイン１０２の１以上及び／又はプロセッサコア３００が、プロセッサ６０２と６０４の内部に設けられる。しかしながら、本発明の他の実施例は、図６のシステム６００の内部に他の回路、ロジックユニット又は装置に存在するかもしれない。さらに、本発明の他の実施例は、図６に示される複数の回路、ロジックユニット又は装置の間に分散されるかもしれない。

チップセット６２０は、ＰｔＰインタフェース回路６４１を用いてバス６４０と通信する。バス６４０は、バスブリッジ６４２及びＩ／Ｏ装置６４３などのそれと通信する１以上の装置を有するかもしれない。バス６４４を介し、バスブリッジ６４３が、キーボード／マウス６４５、通信装置６４６（コンピュータネットワーク５０３と通信可能なモデム、ネットワークインタフェース装置など）、オーディオＩ／Ｏ装置及び／又はデータ記憶装置６４８などの他の装置と通信可能であるかもしれない。データ記憶装置６４８は、プロセッサ６０２及び／又は６０４により実行されるコード６４９を格納する。

本発明のいくつかの実施例では、図１〜６を参照してここに記載される処理は、ハードウェア（回路など）、ソフトウェア、ファームウェア、マイクロコード又はこれらの組み合わせにより実現可能であり、これらは、例えば、ここに記載される処理をコンピュータに実行するようプログラムするため使用される命令（又はソフトウェア手順）を格納したコンピュータ可読媒体又は機械可読媒体を含むコンピュータプログラムプロダクトとして提供されるかもしれない。また、“ロジック”という用語は、例えば、ソフトウェア、ハードウェア又はソフトウェアとハードウェアの組み合わせを含むかもしれない。機械可読媒体は、図１〜６に関して説明された記憶装置を含むかもしれない。さらに、このようなコンピュータ可読媒体は、コンピュータプログラムプロダクトとしてダウンロードされ、プログラムは、搬送波により実現されるデータ信号又は通信リンク（バス、モデム、ネットワーク接続など）を介した他の伝搬媒体によって、リモートコンピュータ（サーバなど）から要求元コンピュータ（クライアントなど）に転送される。このため、ここでの搬送波は機械可読媒体とみなれる。

“いくつかの実施例”という明細書中の表現は、当該実施例に関して説明された特定の機能、構成又は特徴が、少なくとも１つの実現形態に含まれることを意味する。明細書の各所における“いくつかの実施例では”というフレーズの出現は、すべてが同一の実施例を参照しているとは限らない。

また、明細書及び請求項において、“結合される”及び“接続される”という用語は、それらの派生語と共に利用されるかもしれない。本発明のいくつかの実施例では、“接続される”とは、２以上の要素が互いに直接的な物理的又は電気的接触状態にあることを示すのに用いられる。“結合される”とは、２以上の要素が直接的な物理的又は電気的接触状態にあることを意味する。しかしながら、“結合される”とはまた、２以上の要素が互いに直接的には接触されないが、依然として互いに協調又はやりとりすることを意味する。

本発明の実施例が構造的な特徴及び／又は方法的な動作に固有の言語により説明されたが、請求される主題は、説明された特定の特徴又は動作に限定されるものでないことが理解されるべきである。むしろ、特定の特徴及び動作は、請求される主題を実現するサンプル的な形式として開示されている。

図１は、本発明のいくつかの実施例による計算システムのブロック図を示す。 図２は、いくつかの実施例による熱設計電力（ＴＤＰ）対周波数のグラフを示す。 図３は、いくつかの実施例によるプロセッサコアのブロック図を示す。 図４は、いくつかの実施例による方法のフロー図を示す。 図５は、本発明のいくつかの実施例による計算システムのブロック図を示す。 図６は、本発明のいくつかの実施例による計算システムのブロック図を示す。

Claims (24)

1. 電力消費を低減するため、ピークパフォーマンス電圧レベルより低い電圧レベルでロジックを動作させる１以上の電圧値に対応する１以上のビットを格納する記憶装置と、
   前記格納された１以上の電圧値に従って前記低い電圧レベルで電圧ポテンシャルを生成する電圧源と、
   を有する装置。
2. 前記ロジックは、前記低い電圧レベルに対応する第１周波数と前記ピークパフォーマンス電圧レベルに対応する第２周波数とで動作する、請求項１記載の装置。
3. 前記第１周波数と前記第２周波数とは、同一の所定の周波数ビンに対応する、請求項２記載の装置。
4. 前記記憶装置、前記電圧源又は前記ロジックの１以上は、同一の集積回路ダイ上にある、請求項１記載の装置。
5. 前記１以上の電圧値は、１以上の所定の電力状態に対応する、請求項１記載の装置。
6. 前記記憶装置は、不揮発性記憶装置を有する、請求項１記載の装置。
7. 前記ピークパフォーマンス電圧レベルは、前記ロジックがピーク動作速度で良好に動作することを可能にする電圧レベルに対応する、請求項１記載の装置。
8. １以上のプロセッサコアをさらに有し、
   前記１以上のプロセッサコアの少なくとも１つは、前記記憶装置と前記電圧源とを有する、請求項１記載の装置。
9. １以上のプロセッサコアをさらに有し、
   前記１以上のプロセッサコア、前記記憶装置及び前記電圧源の少なくとも１つは、同一の集積回路ダイ上にある、請求項１記載の装置。
10. 第１電圧レベルを決定するステップと、
    第１周波数及び前記第１電圧レベルによるロジックの動作を、前記ロジックが第２周波数及び第２電圧レベルで動作するときより低い電力しか消費させない前記第１電圧レベルに対応する１以上のデータビットを記憶装置に格納するステップと、
    を有する方法であって、
    前記第１周波数と前記第２周波数とは、同一の所定の周波数ビンの範囲内であり、
    前記第１電圧レベルは、前記第２電圧レベルより小さな値を有する方法。
11. 前記第１電圧レベルでの前記ロジックの動作中に生成される電力漏れ値を決定するステップをさらに有する、請求項１０記載の方法。
12. 前記第１電圧レベルでの前記ロジックの動作中の前記ロジックの動的容量値を決定するステップをさらに有する、請求項１０記載の方法。
13. 前記第１電圧レベルでの前記ロジックの動作中の前記ロジックの熱設計電力（ＴＤＰ）を決定するステップをさらに有する、請求項１０記載の方法。
14. 前記ロジックの電力漏れ及び動的容量に対応する格納されている各値に基づき、前記ロジックの熱設計電力（ＴＤＰ）を決定するステップをさらに有する、請求項１０記載の方法。
15. 前記第２周波数と前記第２電圧レベルとは、前記ロジックのピークパフォーマンスコンフィギュレーションに対応する、請求項１０記載の方法。
16. １以上のイメージを表示するディスプレイ装置と、
    計算装置の一部による電力消費を低減するため、前記計算装置の一部にピークパフォーマンス電圧レベルより低い電圧レベルで動作させる電圧値に対応する１以上のビットを格納する不揮発性メモリと、
    前記ディスプレイ装置に結合され、前記格納された電圧値に従って前記低い電圧レベルで電圧ポテンシャルを生成するよう構成されるプログラム可能な電圧源と、
    を有するシステム。
17. 前記計算装置の一部は、前記低い電圧レベルに対応する第１周波数と、前記ピークパフォーマンス電圧レベルに対応する第２周波数とで動作する、請求項１６記載のシステム。
18. 前記第１周波数と前記第２周波数とは、同一の所定の周波数ビンに対応する、請求項１６記載のシステム。
19. 前記不揮発性メモリは、前記計算装置の一部に低減された電力消費により動作させる複数の電圧値のそれぞれに対応する１以上のビットを格納する、請求項１６記載のシステム。
20. 前記ディスプレイ装置は、液晶表示（ＬＣＤ）装置を有する、請求項１６記載のシステム。
21. 前記計算装置は、前記１以上のイメージに対応するデータを生成する複数のプロセッサコアを有する、請求項２０記載のシステム。
22. プロセッサ上での実行時に前記プロセッサに、
    第１電圧レベルを決定するステップと、
    前記第１電圧レベルに対応する１以上のデータビットを記憶装置に格納するステップと、
    第１周波数及び前記第１電圧レベルによるロジックの動作を、前記ロジックが第２周波数及び第２電圧レベルで動作するときより低い電力しか消費させないステップと、
    を実行させる１以上の命令を有するコンピュータ可読媒体であって、
    前記第１周波数と前記第２周波数とは、同一の所定の周波数ビンの範囲内であり、
    前記第１電圧レベルは、前記第２電圧レベルより小さな値を有するコンピュータ可読媒体。
23. 前記プロセッサに前記ロジックの電力漏れと動的容量とに対応する格納されている各値に基づき、前記ロジックの熱設計電力（ＴＤＰ）を決定させる１以上の命令をさらに有する、請求項２２記載のコンピュータ可読媒体。
24. 前記プロセッサに前記第１電圧レベルで動作するロジックが所定の周波数ビンに従っているか決定させる１以上の命令をさらに有する、請求項２２記載のコンピュータ可読媒体。

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