DE102017104049B4

DE102017104049B4 - Verfahren und vorrichtung zum überprüfen der zuverlässigkeit eines chips

Info

Publication number: DE102017104049B4
Application number: DE102017104049.8A
Authority: DE
Inventors: Wolfgang Ecker; Thorsten Klose; Siegfried LeWalter; Andreas Weisgerber
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2017-02-27
Filing date: 2017-02-27
Publication date: 2020-06-04
Anticipated expiration: 2037-02-28
Also published as: DE102017104049A1

Abstract

Verfahren zum Überprüfen der Zuverlässigkeit eines Chips, aufweisend:
Ermitteln, für eine erste Chip-Komponente, die gemäß einem oder mehreren Parametern ausgestaltet ist, wobei die ein oder mehreren Parameter derart gesetzt sind, dass sie eine erste Mehrzahl von Bauelementen angeben, die die erste Chip-Komponente enthält, einer Zuordnung von Fehlern der ersten Mehrzahl von Bauteilen zu funktionalen Fehlern der erste Chip-Komponente;
Ableiten einer zweiten Chip-Komponente, die auf dem Chip vorhanden ist, durch Setzen der ein oder mehreren Parameter für die zweite Chip-Komponente, so dass die für die zweite Chip-Komponente gesetzten Parameter eine zweite Mehrzahl von Bauelementen angeben, die die zweite Chip-Komponente enthält;
Ermitteln einer Zuordnung von Fehlern der zweiten Mehrzahl von Bauteilen zu funktionalen Fehlern der zweiten Chip-Komponente basierend auf der Zuordnung von Fehlern der ersten Mehrzahl von Bauteilen zu funktionalen Fehlern der erste Chip-Komponente;
Ermitteln der Zuverlässigkeit des Chips basierend auf der Zuordnung von Fehlern der zweiten Mehrzahl von Bauteilen zu funktionalen Fehlern der zweiten Chip-Komponente;
Überprüfen, ob die ermittelte Zuverlässigkeit des Chips einem vorgegebenen Zuverlässigkeitskriterium genügt; und
Abändern der zweiten Chip-Komponente, wenn die ermittelte Zuverlässigkeit des Chips nicht dem vorgegeben Zuverlässigkeitskriterium genügt.

Description

Ausführungsbeispiele betreffen allgemein Verfahren und Vorrichtungen zum Überprüfen der Zuverlässigkeit eines Chips.
Die Veröffentlichung US 7 017 080 B1 beschreibt ein Verfahren, bei dem die Fehler eines technischen Systems anhand einer Fehlerbeschreibung beschrieben werden, die Daten enthält, die mithilfe von Fehlermodi und Effektanalyse ermittelt wurden. Die Fehlerbeschreibung wird um Informationen bezüglich der Abhängigkeit möglicher Fehler und der Häufigkeit des Auftretens dieser Fehler erweitert. Die erweiterte Fehlerbeschreibung dient dazu, für ein vorgegebenes Fehlerereignis den Fehlerbaum und die Häufigkeit des Auftretens des Fehlerereignisses zu ermitteln.
In der Druckschrift US 7 177 773 B2 ist ein Verfahren zum Vorhersagen der Leistung eines zukünftigen Produkts offenbart. Das Verfahren umfasst das Generieren von Verlaufsdaten für mindestens ein Produkt und das Generieren einer FMEA (Failure Mode and Effects Analysis) für mindestens ein Produkt. Das Verfahren umfasst auch das Bestimmen einer Beziehung zwischen einem FMEA-Indikator der für das mindestens eine Produkt generierten FMEA und den historischen Daten für das mindestens eine Produkt. Das Verfahren umfasst ferner das Erzeugen eines. FMEA für das zukünftige Produkt und Anwenden der ermittelten Beziehung auf den FMEA-Indikator aus der für das zukünftige Produkt generierten FMEA, um die Leistung für das zukünftige Produkt vorherzusagen.
Die Druckschrift US 7 937 679 B2 beschreibt ein Verfahren zum Durchführen einer FMEA für integrierte Schaltkreise, einschließlich des Vorbereitens einer FMEA-Datenbank eines integrierten Schaltkreises im Entwurf und Berechnen von FMEA-Ergebnissen aus der FMEA-Datenbank. Informationen werden automatisch aus einer Beschreibung des integrierten Schaltkreises extrahiert. Das Extrahieren von Informationen umfasst das Lesen von Informationen zu integrierten Schaltkreisen und das Unterteilen des Schaltkreises in invariante und elementare sensitive Zonen (SZ) unter Verwendung der Informationen im Vorbereitungsschritt einer FMEA-Datenbank. Optional kann eine FMEA-Validierungsstufe durchgeführt werden, mit der die berechneten FMEA-Ergebnisse mit den gemessenen FMEA-Ergebnissen verglichen werden, um FMEA-validierte Ergebnisse zu erhalten.
Der Erfindung liegt das Problem zu Grunde, eine effiziente Überprüfung der Zuverlässigkeit eines Chips, z.B. eine effiziente Durchführung einer FMEDA (Failure Modes, Effects and Diagnostic Analysis), zu ermöglichen.
Das Problem wird durch die Merkmale der unabhängigen Patentansprüche 1 und 16 gelöst.
Gemäß einer Ausführungsform wird ein Verfahren zum Überprüfen der Zuverlässigkeit eines Chips bereitgestellt, aufweisend: Ermitteln, für eine erste Chip-Komponente, die gemäß einem oder mehreren Parametern ausgestaltet ist, wobei die ein oder mehreren Parameter derart gesetzt sind, dass sie eine erste Mehrzahl von Bauelementen angeben, die die erste Chip-Komponente enthält, einer Zuordnung von Fehlern der ersten Mehrzahl von Bauteilen zu funktionalen Fehlern der erste Chip-Komponente, Ableiten einer zweiten Chip-Komponente, die auf dem Chip vorhanden ist, durch Setzen der ein oder mehreren Parameter für die zweite Chip-Komponente, so dass die für die zweite Chip-Komponente gesetzten Parameter eine zweite Mehrzahl von Bauelementen angeben, die die zweite Chip-Komponente enthält, Ermitteln einer Zuordnung von Fehlern der zweiten Mehrzahl von Bauteilen zu funktionalen Fehlern der zweiten Chip-Komponente basierend auf der Zuordnung von Fehlern der ersten Mehrzahl von Bauteilen zu funktionalen Fehlern der erste Chip-Komponente und Ermitteln der Zuverlässigkeit des Chips basierend auf der Zuordnung von Fehlern der zweiten Mehrzahl von Bauteilen zu funktionalen Fehlern der zweiten Chip-Komponente, Überprüfen, ob die ermittelte Zuverlässigkeit des Chips einem vorgegebenen Zuverlässigkeitskriterium genügt und Abändern der zweiten Chip-Komponente, wenn die ermittelte Zuverlässigkeit des Chips nicht dem vorgegeben Zuverlässigkeitskriterium genügt.
Die Figuren geben nicht die tatsächlichen Größenverhältnisse wieder sondern sollen dazu dienen, die Prinzipien der verschiedenen Ausführungsbeispiele zu illustrieren. Im Folgenden werden verschiedene Ausführungsbeispiele mit Bezug auf die folgenden Figuren beschrieben.

1 zeigt ein Beispiel für ein FMEA (Failure Modes and Effects Analysis)-Sheet für einen Chip, der beispielsweise ein SoC (System on Chip) realisiert.
2 veranschaulicht die Abbildung einer allgemeinen Repräsentation einer Chip-Komponente auf einer Schirm-Chip-Komponente und eine konkrete Chip-Komponente.
3 veranschaulicht die Synthese der Netzliste einer Schirm-Komponente.
4 veranschaulicht die hierarchische Erzeugung eines FME(D)A (Failure Modes and Effects (and Diagnostic) Analysis)-Sheets.
5 zeigt ein Flussdiagramm, das ein Verfahren zum Überprüfen der Zuverlässigkeit eines Chips veranschaulicht.
6 zeigt eine Vorrichtung zum Überprüfen der Zuverlässigkeit eines Chips.

Die folgende detaillierte Beschreibung bezieht sich auf die beiliegenden Figuren, die Details und Ausführungsbeispiele zeigen. Diese Ausführungsbeispiele sind so detailliert beschrieben, dass der Fachmann die Erfindung ausführen kann. Andere Ausführungsformen sind auch möglich und die Ausführungsbeispiele können in struktureller, logischer und elektrischer Hinsicht geändert werden, ohne vom Gegenstand der Erfindung abzuweichen. Die verschiedenen Ausführungsbeispiele schließen sich nicht notwendig gegenseitig aus sondern es können verschiedene Ausführungsformen miteinander kombiniert werden, so dass neue Ausführungsformen entstehen. Im Rahmen dieser Beschreibung werden die Begriffe „verbunden“, „angeschlossen“ sowie „gekoppelt“ verwendet zum Beschreiben sowohl einer direkten als auch einer indirekten Verbindung, eines direkten oder indirekten Anschlusses sowie einer direkten oder indirekten Kopplung.
Ein Produkt, das für die Sicherheit relevant ist, beispielsweise in einem Fahrzeug oder eine Flugzeug, muss gemäß einer Sicherheits-Prozedur entwickelt werden. Dabei muss der Design-Prozess des Produkts, der verfolgt wird, von einer Zertifizierungsstelle zertifiziert werden. Der Zertifizierungsprozess ist üblicherweise durch einen Standard beschrieben aber lässt Raum für Varianten in der Implementierung. Ein generischer Standard existiert nicht. Beispielsweise ist ISO 26262 relevant für Automobilprodukte. Ein solcher Standard verlangt es typischerweise, dass eine FMEDA (Failure Modes, Effects and Diagnostic Analysis) durchgeführt wird, um sorgfältig Fehler (im Zusammenhang mit FMEDA typischerweise als „failure“ bezeichnet), ihre Effekte, ihre Auftrittshäufigkeit etc. zu analysieren. Eine zertifizierte FMEDA kann als Nachweis für ein gewisses Sicherheitsniveau eines Designs, z.B. eines Chips (d.h. einer Ausgestaltung des Chips im Sinne beispielsweise des Typs, der Anzahl und der Anordnung verwendeter Bauteile und deren Verschaltung), verwendet werden.
Die Durchführung einer FMEDA ist eine sehr zeitintensive, typischerweise manuelle Tätigkeit. Besonders die Abbildung von sogenannten essentiellen (Bau-)Teilen (ESPs für engl. „essential parts“ oder „elementary sub-parts“ wie beispielsweise Flip-Flops, Macro-Ports und IP-Ports) in der finalen Hardware des jeweiligen Produkts (beispielsweise eines Chips) auf Fehlermodi und Sicherheitsmaßnahmen (z.B. redundante Flip-Flops, Fehlerkorrektur etc.) erfolgt typischerweise manuell.
Die Aufgabe, eine Abbildung von essentiellen Teilen auf Fehlermodi und Sicherheitsmaßnahmen zu erstellen kann verallgemeinert werden zu der Aufgabe, Design-Elemente auf Leistungsbeschreibungs-Elemente abzubilden.
Eine solche Abbildung kann mittels eines FMEDA-Sheets oder eines FMEA-Sheets (FMEA: FMEDA ohne Diagnose) dargestellt werden, welches beispielsweise elektronisch gespeichert ist, z.B. in Form einer Tabellen-Datenstruktur.
1 zeigt ein Beispiel für ein FMEA-Sheet 100 für einen Chip, der beispielsweise ein SoC (System on Chip) realisiert.
In einer ersten Spalte 101 sind essentielle (Bau-)Teile des Chips aufgelistet, beispielsweise Flip-Flops und Ports (oder Schnittstellen).
In einer zweiten Spalte 102 sind für jedes essentielle Bauteil ein oder mehrere mögliche Defekte des Bauteils (Bauteildefekt) angegeben. Für jeden Defekt ist in einer dritten Spalte 103 für jeden Bauteildefekt ein Fehlermodus des Chips angegeben, zu dem der Defekt des Bauteils führt.
In einer vierten Spalte 104 ist ferner für jeden Bauteileffekt eine Sicherheitsmaßnahme angegeben, wenn vorhanden.
Die Abbildung von essentiellen Teilen auf Fehlermodi und Sicherheitsmaßnahmen kann manuell für das gesamte SoC erfolgen, was jedoch die Erstellung einer Tabelle mit typischerweise einigen Zehntausend (wenn nicht Hunderttausend) von Zeilen erfordert und zwar für jedes Produkt. Die Verwendung von Copy-und-Paste kann hilfreich sein, der Aufwand beim Erstellen und Ausfüllen eines FMEA-Sheets ist aber auch dann erheblich.
Im Folgenden werden Ausführungsbeispiele beschrieben, bei denen ein allgemeines FMEA-Sheet erstellt wird, das für jedes Modul (z.B. eine Komponente oder eine Sub-Komponente) eines allgemeinen Designs eines Produkts oder einer Produktfamilie FMEA-Informationen spezifiziert (z.B. die oben beschriebene Abbildung für das jeweilige Modul) und das FMEA-Sheet für ein konkretes Design (z.B. für einen Chip) aus dem allgemeinen FMEA-Sheet abgeleitet wird, indem die Teile des FMEA-Sheets, die die FMEA-Informationen für die Module enthalten, für die konkreten Instanzen der Module in dem konkreten Design übernommen und wiederverwendet werden.
Dieses Konzept kann auch für andere Dinge wie die Dokumentation oder Anforderungen übernommen werden.
Für die folgende Beschreibung wird eine „Instanziierende“ (z.B. ein instanziierender Chip, eine instanziierende Chip-Komponente oder eine instanziierende Chip-Sub-Komponente) als Chip (z.B. für ein SoC), Mitglied einer Chip-Familie, Komponente oder Sub-Komponente definiert, die eine betrachtete (allgemeine) Komponente instanziiert, d.h. eine konkrete Version der (allgemeinen) Komponente realisiert (oder enthält).
Die im Folgenden beschriebenen Ausführungsformen ermöglichen die Wiederverwendung von FMEA-Sheets (oder FMEDA-Sheets) basierend auf der folgenden Strategie und den folgenden Automatisierungsschri tten.
Jede (allgemeine) Komponente (oder Subkomponente) eines (allgemeinen) Designs, z.B. eines Chips, die von einer Instanziierenden instanziiert werden kann wird so entworfen, dass sie für mehrere Anwendungsvarianten ausgestaltet werden kann, d.h. in mehrere konkrete Ausgestaltungen instanziiert werden kann. Dazu weist die (Sub-)Komponente Parameter auf und wird durch Setzen der Parameter in eine konkrete Ausgestaltung instanziiert. Dies ist in 2 dargestellt.
2 veranschaulicht die Abbildung einer allgemeinen Repräsentation einer Chip-Komponente auf einer Schirm-Chip-Komponente und eine konkrete Chip-Komponente.
In diesem Beispiel gibt es eine allgemeine Komponente (oder allgemeine Repräsentation einer Komponente) 201, die Parameter 202 aufweist. Ein Chip 203, der beispielsweise ein SoC realisiert, weist eine erste konkrete Komponente 204 auf, die aus der allgemeinen Komponente 201 durch Setzen der Parameter 202 auf bestimmte Werte hervorgeht, was als reale Parametereinstellung 205 bezeichnet wird. In anderen Worten ist eine reale Parametereinstellung eine Einstellung von Parametern einer allgemeinen Komponente, wenn diese instanziiert wird.
Beispielsweise ist die allgemeine Komponente 201 ein Zeitgeber mit einer nicht festgelegten Anzahl von Kanälen (d.h. einer der Parameter 201 ist die Kanalanzahl) und die erste Komponente ist der Zeitgeber mit einer bestimmten Anzahl von Kanälen, beispielsweise mit zwei Kanälen.
Für jede allgemeine Komponente 201 gibt es eine maximale Einstellung für die Parameter 202. Werden alle Parameter 202 auf diese maximale Einstellung eingestellt, entsteht daraus eine konkrete Komponente (d.h. eine instanziierende Komponente) die als maximal oder als Schirm-Komponente 206 bezeichnet wird.
Wenn eine Komponente mit irgendeiner Parametereinstellung (aus der Menge der realen Parametereinstellungen) synthetisiert wird, wird eine Netzliste generiert, die eine Teilmenge der Netzliste der Schirm-Komponente ist, wobei damit gemeint ist, dass alle essentiellen Bauteile in der Netzliste der synthetisierten Komponente auch in der Netzliste der Schirm-Komponente vorhanden sind.
3 veranschaulicht die Synthese der Netzliste einer Schirm-Komponente.
In diesem Beispiel gibt es eine Beschreibung 301 einer maximalen Komponente (Schirm-Komponente) in einer Hardwarebeschreibungssprache (Hardware Description Language HDL). In der Beschreibung sind die Parameter auf ihre maximalen Werte gesetzt, beispielsweise hier ein Parameter 302, der die Anzahl von Kanälen (z.B. eines Zeitgebers) angibt, auf den maximalen Wert 4.
Durch die Synthese 303, die mittels einer automatischen Abbildung realisiert werden kann, wird eine Netzliste 304 erzeugt, die essentielle Bauteile 305 aufweist.
Zum Erstellen eines allgemeinen FMEA-Sheets (oder eines FMEA-Sheet-Teils) für die allgemeine Komponente 201 werden für die Schirm-Komponente alle essentiellen Bauteile (z.B. Flip-Flops und Ports) automatisch extrahiert und dazu verwendet, das FMEA-Sheet mit allen essentiellen Bauteilen für diese (allgemeine) Komponente und gegebenenfalls allen essentiellen Bauteilen weiterer (allgemeiner) Komponenten zu erzeugen. In einem manuellen Prozess werden diese essentiellen Bauteile gruppiert und beispielsweise Funktionen, Fehlermodi, Sicherheitsmaßnahmen, geschätzten statistischen Fehlerwahrscheinlichkeiten etc. zugeordnet.
Das Erstellen dieser Abbildung (oder Zuordnung) kann auf verschiedene Weise durch Automatisierung unterstützt werden.

a. Eine sogenannte Defekt- und Sicherheitsliste kann vorgesehen sein. Wenn für ein essentielles Bauteil ein Defekt und/oder eine Abbildung auf eine Sicherheitsmaßnahme (z.B. ein redundantes Bauteil) eingetragen werden, so werden nur Werte von solch einer Liste eingetragen. Dasselbe kann für andere Einträge in der Abbildungstabelle gemacht werden, beispielsweise Fehlermodi (d.h. eine Fehlermodusliste kann vorgesehen sein) wie auch beispielsweise für statistische Werte.
b. Die abzubildenden Werte können gruppiert werden. Beispielsweise können Fehlermodi oder Bauteiledefekte zu Gruppen gruppiert werden, die (aus FMEA-Sicht) dieselbe Wirkung haben (beispielsweise kann es unerheblich sein, ob der ein Zeitgeber einen Fehler von einer Sekunde oder einer Minute macht, weil beides zu einem kritischen Fehler führt). In diesem Fall reicht es, für ein essentielles Bauteil eine Gruppe anzugeben, um das essentielle Bauteil auf alle Mitglieder der Gruppe abzubilden (oder alle Mitglieder der Gruppe dem Bauteil zuzuordnen).
c. Auch essentielle Bauteile können gruppiert werden, beispielsweise wenn Defekte in ihnen zu denselben Fehlermodi führen. Die essentiellen Bauteile werden beispielsweise automatisch vorgruppiert, wenn das FME(D)A-Sheet erzeugt wird. Dies kann manuell oder durch die Aktivierung von Regeln (oder Plug-Ins) erfolgen, d.h. Aktionen oder Programmcode-Teilen, die als Teil des FME(D)A-Sheet-Erzeugungsprozesses ausgeführt werden.

Das FME(D)A-Sheet wird beispielsweise automatisch aktualisiert, wenn die Bauteil-Liste, die Fehler(modus)-Liste, die Bauteildefektliste oder andere Standardeinstellungen sich ändern. Im Aktualisierungsprozess können beispielsweise hinzugefügte oder entfernte Elemente markierte werden und automatische Modifikationen vorgenommen werden (beispielsweise auch mit Hinweisen oder Interaktionen eines Ingenieurs).
Wenn ein oder mehrere Komponenten 201 in einer Instanziierenden 203, 204 instanziiert werden, wird das FME(D)A-Sheet der Instanziierenden 203, 204 auf folgende Weise erzeugt.

a. Die Bauteile der Instanziierenden werden aus der synthetisierten Netzliste extrahiert.
1. i. Wenn die Instanziierende auch eine Komponente 204 (oder auch Sub-Komponente) ist, wird die Schirm-Komponente instanziiert;
2. ii. Wenn die Instanziierende ein Chip 203 ist, wird der Chip 203 synthetisiert.
b. Das FME(D)A-Sheet wird wie oben beschrieben erzeugt. Für jene essentiellen Bauteile, die aus Instanzen der instanziierten Komponenten hervorgehen, wird die Information, die schon in dem FME(D)A-Sheet der Schirm-Komponente vorhanden ist, in das FME(D)A-Sheet der Instanz kopiert. Dabei kann der Fehlermodus manuell (oder zumindest teilweise automatisiert) übersetzt werden. Beispielsweise kann ein Datenfehler in einem First-In-First-Out-Puffer einer Komponente einen Übertragungsfehler in der Komponente, die den Puffer enthält, zur Folge haben. Somit kann der Fehlermodus „Datenfehler“ des First-In-First-Out-Puffers in den Fehlermodus „Übertragungsfehler“ der Komponente übersetzt werden.

Gemäß dem Obigen, insbesondere i. und ii. wird das FME(D)A-Sheet hierarchisch erzeugt. Dabei ist, wenn die FME(D)A-Sheet-Erzeugung auf den Chip angewendet wird, die FME(D)A-Sheet-Erzeugung fast beendet. Das hierarchische Vorgehen ist in 4 veranschaulicht.
4 zeigt einen ersten Block 401, der eine Hardware-Beschreibung eines Chips symbolisiert. Der Chip enthält die Instanz einer Komponente 402. Ein zweiter Block 403 symbolisiert die allgemeinen Hardware-Beschreibung der Komponente, d.h. die allgemeine Komponente, die von der Komponenteninstanz 402 (und dem Chip) instanziiert wird. Die allgemeine Komponente enthält wiederum die Instanz einer Sub-Komponente 404. Ein dritter Block 405 symbolisiert die allgemeine Hardware-Beschreibung der Sub-Komponente, d.h. die allgemeine Komponente, die von der Sub-Komponenteninstanz 404 (und der Komponente und letztendlich dem Chip) instanziiert wird.
Zum Erstellen des FME(D)A-Sheets für den Chip wird zunächst die Netzliste und das FME(D)A-Sheet für die Schirmsubkomponente 406 erstellt, welche beide zur Erstellung der Netzliste und des FME(D)A-Sheets für die Schirm-Komponente 407 verwendet werden welche wiederum zur Erstellung der Netzliste und des FME(D)A-Sheets für den Chip verwendet werden. Es können dabei beispielsweise schon Parameter der Sub-Komponente beim Übergang zur Komponente geeignet gesetzt werden (z.B. wenn die Komponente, auch in maximaler Form, nicht die maximalen Parameter der Sub-Komponente verwendet) und die Netzliste und das FME(D)A-Sheet der Subkomponente schon entsprechend reduziert werden.
Um das FME(D)A-Sheet noch vollständig fertigzustellen (nachdem die oben beschrieben FME(D)A-Sheet-Erzeugung auf den Chip angewendet wurde), werden die Diagnose-Daten aus dem Design extrahiert und an die richtige Stelle in das FME(D)A-Sheet platziert. Das kann auf einfache Weise durchgeführt werden, da die Diagnose-Daten die essentiellen Bauteile betreffen.
Die Diagnose-Daten können auf die folgende Weise extrahiert werden:

a. Eine Kegelanalyse wird für jede Gruppe von essentiellen Bauteilen durchgeführt. Ein Kegel 306 (siehe Beispiel in 3) für eine Gruppe von essentiellen Bauteilen besteht aus Gates und Latches 307, deren Ausgaben direkt oder indirekt die Eingabe der essentiellen Bauteile (im Beispiel von 3 beispielsweise das rechteste essentielle Bauteil 305) beeinflussen. Diese Kegelelemente können durch Durchlaufen der Schaltung in Rückwärtsrichtung ausgehend von den Eingängen der Gruppe von essentiellen Bauteilen, bis der Ausgang eines (anderen) essentiellen Bauteils erreicht ist, ermittelt werden. Das Durchlaufen in Rückwärtsrichtung kann durch Folgen aller Eingänge von allen Gates oder Latches, die schon Teil des Kegels sind, durchgeführt werden und beginnt beispielsweise mit allen Gates und Latches, deren Ausgänge direkt mit mindestens einem Eingang 308 eines essentiellen Bauteils der Gruppe von essentiellen Bauteilen verbunden ist. Es sollte beachtet werden, dass jedes Gate oder jedes Latch nur einmal Teil eines Kegels sein kann aber Teil von mehreren Kegeln sein kann (beispielsweise einem weiteren Kegel 309).
b. Die zu einer Gruppe von essentiellen Bauteilen gehörige Fläche ist die Summe der Flächen von jedem Gate und jedem Latch in dem Kegel geteilt durch die Anzahl von Kegeln, in der das Gate oder das Latch auftritt, gegebenenfalls zuzüglich der Fläche der Mitglieder der Gruppe von essentiellen Bauteilen.
c. Auf ähnliche Weise wird der zu einer Gruppe von essentiellen Bauteilen gehörige Speicher ermittelt. Für jedes Latch in einem Kegel, wird eine Eins geteilt durch die Anzahl von Kegeln, in den das Latch auftritt, zu der Anzahl von Flip-Flops in der Gruppe von essentiellen Bauteilen addiert.
d. Eine Fehlerverbreitungswahrscheinlichkeitsermittlung kann entweder über eine Schätzung, eine erschöpfende Simulation, formale Verifikation oder eine Kombination von allen und Analysen, ob ein in ein Modell injizierter Fehler das nächste essentielle Bauteil beeinflusst, durchgeführt werden.

Die Information in dem FME(D)A-Sheet kann dazu verwendet werden, (teilweise) andere Dinge wie beispielsweise die Verifikation der Sicherheitsmaßnahmen zu automatisieren. Zum Beispiel kann sie für die Verifikation, ob eine Fehlerkorrektur für alle auftretenden Fehler funktioniert oder für eine Fehlersimulation, die erforderlich ist, um die Diagnose-Abdeckung mit einer Monte-Carlo-Simulation zu validieren, verwendet werden.
Die obige Herangehensweise kann als eine Top-Down-FME(D)A-Sheet-Erzeugung angesehen werden, aus dem aus einem allgemeinen (oder generischen) FME(D)A-Sheet ein spezielles FME(D)A-Sheet, d.h. zu einem speziellen Chip passendes FME(D)A-Sheet erzeugt wird.
Alternativ kann ein Bottom-Up-FME(D)A-Sheet-Erzeugung eingesetzt werden. Dabei wird anstatt von einer maximalen Konfiguration (d.h. einer oder mehrerer Schirm-Komponenten) von einer minimalen Konfiguration ausgegangen. Die minimale Komponente wird durch ein Ausweiten der Parametrisierung der minimalen Komponente erweitert, beispielsweise werden Parameterwerte erhöht (z.B. die Anzahl von Zeitgeber-Kanälen Zeitgebers erhöht) und somit für eine Instanz ein (gegenüber dem FME(D)-A-Sheet der minimalen Konfiguration) erweitertes FME(D)A-Sheet erzeugt, das aber beispielsweise nur die für die Instanz gegenüber der minimalen Konfiguration erforderlichen Zusätze (d.h. zusätzlichen essentiellen Bauteile) aufweist. Die Erweiterungen können kaskadiert werden. Auch diese Herangehensweise erlaubt es, den Aufwand der Erstellung von FME(D)A-Sheets durch Wiederverwendung (die durch Automation unterstützt werden kann), zu verringern. Die minimale Konfiguration lässt sich außerdem schneller erstellen als die bei der Top-Down-FME(D)A-Sheet-Erzeugung verwendete maximale Konfiguration (Schirm-Komponente), die für die Bottom-Up-FME(D)A-Sheet-Erzeugung nicht erforderlich ist. Gegenüber der Top-Down-FME(D)A-Sheet-Erzeugung erfordern bei der Bottom-Up-FME(D)A-Sheet-Erzeugung die Erweiterungen und das Strukturieren der Erweiterungen manuellen Aufwand und können fehleranfälliger sein (im Vergleich zu dem Stutzen einer allgemeinen Komponente gemäß einem konkreten Design).
Es kann auch ein generisches FME(D)A-Sheet verwendet werden, das auf dieselbe Art parametrisiert werden kann, wie Text oder Programmcode parametrisiert wird (beispielsweise durch unterschiedliche Werte, Wiederholungen, Alternativen etc.). Die Parametrisierung kann Design-zentrisch (wie bei einer Hardwarebeschreibungssprache (Hardware Description Language HDL)), Produkt-zentrisch oder sonstiges sein. Auch diese Herangehensweise erlaubt es, den Aufwand der Erstellung von FME(D)A-Sheets durch Wiederverwendung (die durch Automation unterstützt werden kann), zu verringern. Damit gibt es eine Quelle für alle FME(D)A-Sheets von Instanzen einer Komponente, die ohne die Extraktion von essentiellen Bauteilen aus einem Design erzeugt werden können. Dies kann ohne Schirm-Komponente (maximale Konfiguration) erfolgen. Jedoch kann (z.B. durch unterschiedliche Interpretation der Parametrisierung) ein erzeugtes FME(D)A-Sheet eventuell nicht zum Design passen, d.h. ein Validierungsschritt kann erforderlich sein.
Zusammenfassend wird gemäß verschiedenen Ausführungsformen ein Verfahren zum Überprüfen der Zuverlässigkeit eines Chips bereitgestellt, wie es in 5 dargestellt ist.
5 zeigt ein Flussdiagramm 500.
In 501 wird für eine erste Chip-Komponente, die gemäß einem oder mehreren Parametern ausgestaltet ist, wobei die ein oder mehreren Parameter derart gesetzt sind, dass sie eine erste Mehrzahl von Bauelementen angeben, die die erste Chip-Komponente enthält, eine Zuordnung von Fehlern der ersten Mehrzahl von Bauteilen zu funktionalen Fehlern der erste Chip-Komponente ermittelt.
In 502 wird eine zweiten Chip-Komponente, die auf dem Chip vorhanden ist, durch Setzen der ein oder mehreren Parameter für die zweite Chip-Komponente abgeleitet, so dass die für die zweite Chip-Komponente gesetzten Parameter eine zweite Mehrzahl von Bauelementen angeben, die die zweite Chip-Komponente enthält.
In 503, wird eine Zuordnung von Fehlern der zweiten Mehrzahl von Bauteilen zu funktionalen Fehlern der zweiten Chip-Komponente basierend auf der Zuordnung von Fehlern der ersten Mehrzahl von Bauteilen zu funktionalen Fehlern der erste Chip-Komponente ermittelt.
In 504 wird die Zuverlässigkeit des Chips basierend auf der Zuordnung von Fehlern der zweiten Mehrzahl von Bauteilen zu funktionalen Fehlern der zweiten Chip-Komponente ermittelt.
Gemäß verschiedenen Ausführungsformen wird eine Zuordnung von Fehlern in Bauteilen (d.h. Bauteildefekte) zu funktionalen Fehlern, beispielsweise in Form eines FME(D)A-Sheets oder eines Teils davon für eine erste Version einer Komponente ermittelt, beispielsweise eine allgemeine, minimale oder maximale Version der Komponente, und daraus die Zuordnung für eine (konkrete) Version der Komponente, wie sie auf einem Chip vorhanden ist, abgeleitet, welche für die Ermittlung einer Zuverlässigkeit (beispielsweise repräsentiert durch eine oder mehrere Zahlen, beispielsweise Ausfallwahrscheinlichkeiten oder Fehlermoduswahrscheinlichkeiten des Chips) verwendet wird. Abhängig von der Ermittelten Zuverlässigkeit, beispielsweise, wenn diese nicht ausreichend ist, z.B. einem vorgegebenen Kriterium nicht genügt, kann der Chip, z.B. die zweite Chip-Komponente, modifiziert werden. Dabei kann das Design des Chips oder der Chip-Komponenten geändert werden und es können Modifikationen und Ergänzungen, insbesondere Fehlerkorrekturmechanismen und Fehlervermeidungsmechanismen, wie redundante Bauteile, ergänzt werden.
Das Verfahren von 5 wird beispielsweise von einer Vorrichtung durchgeführt, wie sie in 6 dargestellt ist.
6 zeigt eine Vorrichtung 600 zum Überprüfen der Zuverlässigkeit eines Chips.
Die Vorrichtung 600 weist eine erste Ermittlungseinrichtung 601 auf, die eingerichtet ist, für eine erste Chip-Komponente, die gemäß einem oder mehreren Parametern ausgestaltet ist, wobei die ein oder mehreren Parameter derart gesetzt sind, dass sie eine erste Mehrzahl von Bauelementen angeben, die die erste Chip-Komponente enthält, eine Zuordnung von Fehlern der ersten Mehrzahl von Bauteilen zu funktionalen Fehlern der erste Chip-Komponente zu ermitteln.
Die Vorrichtung 600 weist ferner eine Ableitungseinrichtung 602 auf, die eingerichtet ist, eine zweite Chip-Komponente, die auf dem Chip vorhanden ist, durch Setzen der ein oder mehreren Parameter für die zweite Chip-Komponente abzuleiten, so dass die für die zweite Chip-Komponente gesetzten Parameter eine zweite Mehrzahl von Bauelementen angeben, die die zweite Chip-Komponente enthält.
Die Vorrichtung 600 weist außerdem eine zweite Ermittlungseinrichtung 603 auf, die eingerichtet ist, eine Zuordnung von Fehlern der zweiten Mehrzahl von Bauteilen zu funktionalen Fehlern der zweiten Chip-Komponente basierend auf der Zuordnung von Fehlern der ersten Mehrzahl von Bauteilen zu funktionalen Fehlern der erste Chip-Komponente zu ermitteln.
Ferner weist die Vorrichtung 600 eine dritte Ermittlungseinrichtung 604 auf, die eingerichtet ist, die Zuverlässigkeit des Chips basierend auf der Zuordnung von Fehlern der zweiten Mehrzahl von Bauteilen zu funktionalen Fehlern der zweiten Chip-Komponente zu ermitteln.
Die Vorrichtung 600 kann ferner eine Steuereinrichtung aufweisen, die eingerichtet ist, abhängig von der ermittelten Zuverlässigkeit des Chips ein Re-Design oder eine Herstellung des Chips mit der zweiten Chip-Komponente oder mit einer abgeänderten Version der zweiten Chip-Komponente zu veranlassen.
Im Weiteren werden Ausführungsbeispiele beschrieben.
Ausführungsbeispiel 1 ist ein Verfahren zum Überprüfen der Zuverlässigkeit eines Chips, wie es in 5 dargestellt ist.
Ausführungsbeispiel 2 ist das Verfahren gemäß Ausführungsbeispiel 1, wobei das Ableiten der zweiten Chip-Komponente das Ermitteln von Werten für die ein oder mehreren Parameter aufweist, so dass, wenn die ein oder mehreren Parameter auf die ermittelten Werte gesetzt sind, die ein oder mehreren Parameter die zweite Mehrzahl von Bauteilen angeben.
Ausführungsbeispiel 3 ist das Verfahren gemäß Ausführungsbeispiel 1 oder 2, wobei die erste Menge von Bauteilen eine echte Teilmenge der zweiten Menge von Bauteilen ist oder umgekehrt.
Ausführungsbeispiel 4 ist das Verfahren gemäß einem der Ausführungsbeispiele 1 bis 3, wobei das Setzen von Parametern einer Reduktion der ersten Menge von Bauteilen auf die zweite Menge von Bauteilen entspricht.
Ausführungsbeispiel 5 ist das Verfahren gemäß einem der Ausführungsbeispiele 1 bis 4, wobei das Setzen der ein oder mehreren Parametern für die zweite Chip-Komponente der Definition entspricht, welche Bauteile der ersten Menge von Bauteilen in der zweiten Menge von Bauteilen vorhanden ist.
Ausführungsbeispiel 6 ist das Verfahren gemäß einem der Ausführungsbeispiele 1 bis 3, wobei das Setzen von Parametern einer Erweiterung der ersten Menge von Bauteilen auf die zweite Menge von Bauteilen entspricht.
Ausführungsbeispiel 7 ist das Verfahren gemäß einem der Ausführungsbeispiele 1 bis 3, wobei das Setzen der ein oder mehreren Parametern für die zweite Chip-Komponente der Definition entspricht, welche Bauteile zusätzlich zu der ersten Menge von Bauteilen in der zweiten Menge von Bauteilen vorhanden ist.
Ausführungsbeispiel 8 ist das Verfahren gemäß einem der Ausführungsbeispiele 1 bis 7, wobei die erste Menge von Bauteilen und die zweite Menge von Bauteilen speichernde Elemente und/oder Schnittstellenelemente aufweisen.
Ausführungsbeispiel 9 ist das Verfahren gemäß einem der Ausführungsbeispiele 1 bis 8, wobei das Ermitteln der Zuverlässigkeit des Chips aufweist: Zuweisen einer Bauteilfehlerwahrscheinlichkeit zu jedem Bauteil der zweiten Mehrzahl von Bauelementen.
Ausführungsbeispiel 10 ist das Verfahren gemäß einem der Ausführungsbeispiele 1 bis 9, wobei das Ermitteln der Zuverlässigkeit des Chips ferner das Ermitteln von Wahrscheinlichkeiten von funktionalen Fehlern des Chips basierend auf den Bauteilfehlerwahrscheinlichkeiten und der Zuordnung von Fehlern der zweiten Mehrzahl von Bauteilen zu funktionalen Fehlern der zweiten Chip-Komponente aufweist.
Ausführungsbeispiel 11 ist das Verfahren gemäß einem der Ausführungsbeispiele 1 bis 10, ferner aufweisend das Überprüfen, ob die ermittelte Zuverlässigkeit des Chips einem vorgegebenen Zuverlässigkeitskriterium genügt.
Ausführungsbeispiel 12 ist das Verfahren gemäß Ausführungsbeispiel 11, ferner aufweisend das Abändern der zweiten Chip-Komponente, wenn die ermittelte Zuverlässigkeit des Chips nicht dem vorgegeben vorgegebenen Zuverlässigkeitskriterium genügt.
Ausführungsbeispiel 13 ist das Verfahren gemäß einem der Ausführungsbeispiele 1 bis 12, wobei der Chip weitere zweite Chip-Komponenten aufweist, die weitere zweite Mehrzahlen von Bauteilen enthalten.
Ausführungsbeispiel 14 ist das Verfahren gemäß Ausführungsbeispiel 13, wobei das Ermitteln der Zuverlässigkeit des Chips auf Zuordnungen von Fehlern der weiteren zweiten Mehrzahlen von Bauteilen zu funktionalen Fehlern der weiteren zweiten Chip-Komponenten basiert.
Ausführungsbeispiel 15 ist das Verfahren gemäß Ausführungsbeispiel 14, wobei jede Zuordnung von Fehlern einer weiteren Mehrzahl von Bauteilen zu funktionalen Fehlern einer weiteren zweiten Chip-Komponente basierend auf einer Zuordnung von Fehlern einer weiteren ersten Mehrzahl von Bauteilen zu funktionalen Fehlern einer weiteren erste Chip-Komponente basiert.
Ausführungsbeispiel 16 ist das Verfahren gemäß einem der Ausführungsbeispiele 1 bis 15, wobei das Ermitteln der Zuordnung von Fehlern der ersten Mehrzahl von Bauteilen zu funktionalen Fehlern der erste Chip-Komponente auf einer Zuordnung von Fehlern einer Mehrzahl von Bauteilen zu funktionalen Fehlern einer Chip-Subkomponente der ersten Chip-Komponente basiert.
Ausführungsbeispiel 17 ist das Verfahren gemäß Ausführungsbeispiel 16, wobei das Ermitteln der Zuordnung von Fehlern der ersten Mehrzahl von Bauteilen zu funktionalen Fehlern der erste Chip-Komponente das Setzen von ein oder mehreren Parameter für die Chip-Subkomponente aufweist, so dass die für die Chip-Subkomponente gesetzten Parameter die Mehrzahl von Bauelementen der Chip-Subkomponente angibt, wie sie die erste Chip-Komponente enthält.
Ausführungsbeispiel 18 ist eine Vorrichtung zum Überprüfen der Zuverlässigkeit eines Chips, wie sie in 6 dargestellt ist.
Ausführungsbeispiel 19 ist die Vorrichtung gemäß Ausführungsbeispiel 18, wobei das Ableiten der zweiten Chip-Komponente das Ermitteln von Werten für die ein oder mehreren Parameter aufweist, so dass, wenn die ein oder mehreren Parameter auf die ermittelten Werte gesetzt sind, die ein oder mehreren Parameter die zweite Mehrzahl von Bauteilen angeben.
Ausführungsbeispiel 20 ist die Vorrichtung gemäß Ausführungsbeispiel 18 oder 19, wobei die erste Menge von Bauteilen eine echte Teilmenge der zweiten Menge von Bauteilen ist oder umgekehrt.
Ausführungsbeispiel 21 ist die Vorrichtung gemäß einem der Ausführungsbeispiele 18 bis 20, wobei das Setzen von Parametern einer Reduktion der ersten Menge von Bauteilen auf die zweite Menge von Bauteilen entspricht.
Ausführungsbeispiel 22 ist die Vorrichtung gemäß einem der Ausführungsbeispiele 18 bis 21, wobei das Setzen der ein oder mehreren Parametern für die zweite Chip-Komponente der Definition entspricht, welche Bauteile der ersten Menge von Bauteilen in der zweiten Menge von Bauteilen vorhanden ist.
Ausführungsbeispiel 23 ist die Vorrichtung gemäß einem der Ausführungsbeispiele 18 bis 20, wobei das Setzen von Parametern einer Erweiterung der ersten Menge von Bauteilen auf die zweite Menge von Bauteilen entspricht.
Ausführungsbeispiel 24 ist die Vorrichtung gemäß einem der Ausführungsbeispiele 18 bis 20, wobei das Setzen der ein oder mehreren Parametern für die zweite Chip-Komponente der Definition entspricht, welche Bauteile zusätzlich zu der ersten Menge von Bauteilen in der zweiten Menge von Bauteilen vorhanden ist.
Ausführungsbeispiel 25 ist die Vorrichtung gemäß einem der Ausführungsbeispiele 18 bis 24, wobei die erste Menge von Bauteilen und die zweite Menge von Bauteilen speichernde Elemente und/oder Schnittstellenelemente aufweisen.
Ausführungsbeispiel 26 ist die Vorrichtung gemäß einem der Ausführungsbeispiele 18 bis 25, wobei das Ermitteln der Zuverlässigkeit des Chips aufweist: Zuweisen einer Bauteilfehlerwahrscheinlichkeit zu jedem Bauteil der zweiten Mehrzahl von Bauelementen.
Ausführungsbeispiel 27 ist die Vorrichtung gemäß einem der Ausführungsbeispiele 18 bis 26, wobei das Ermitteln der Zuverlässigkeit des Chips ferner das Ermitteln von Wahrscheinlichkeiten von funktionalen Fehlern des Chips basierend auf den Bauteilfehlerwahrscheinlichkeiten und der Zuordnung von Fehlern der zweiten Mehrzahl von Bauteilen zu funktionalen Fehlern der zweiten Chip-Komponente aufweist.
Ausführungsbeispiel 28 ist die Vorrichtung gemäß einem der Ausführungsbeispiele 18 bis 27, ferner aufweisend eine Überprüfungseinrichtung, die eingerichtet ist, zu überprüfen, ob die ermittelte Zuverlässigkeit des Chips einem vorgegebenen Zuverlässigkeitskriterium genügt.
Ausführungsbeispiel 29 ist die Vorrichtung gemäß Ausführungsbeispiel 28, ferner aufweisend eine Änderungseinrichtung, die eingerichtet ist, die zweite Chip-Komponente abzuändern, wenn die ermittelte Zuverlässigkeit des Chips nicht dem vorgegeben vorgegebenen Zuverlässigkeitskriterium genügt.
Ausführungsbeispiel 30 ist die Vorrichtung gemäß einem der Ausführungsbeispiele 18 bis 29, wobei der Chip weitere zweite Chip-Komponenten aufweist, die weitere zweite Mehrzahlen von Bauteilen enthalten.
Ausführungsbeispiel 31 ist die Vorrichtung gemäß Ausführungsbeispiel 30, wobei das Ermitteln der Zuverlässigkeit des Chips auf Zuordnungen von Fehlern der weiteren zweiten Mehrzahlen von Bauteilen zu funktionalen Fehlern der weiteren zweiten Chip-Komponenten basiert.
Ausführungsbeispiel 32 ist die Vorrichtung gemäß Ausführungsbeispiel 31, wobei jede Zuordnung von Fehlern einer weiteren Mehrzahl von Bauteilen zu funktionalen Fehlern einer weiteren zweiten Chip-Komponente basierend auf einer Zuordnung von Fehlern einer weiteren ersten Mehrzahl von Bauteilen zu funktionalen Fehlern einer weiteren erste Chip-Komponente basiert.
Ausführungsbeispiel 33 ist die Vorrichtung gemäß einem der Ausführungsbeispiele 18 bis 32, wobei das Ermitteln der Zuordnung von Fehlern der ersten Mehrzahl von Bauteilen zu funktionalen Fehlern der erste Chip-Komponente auf einer Zuordnung von Fehlern einer Mehrzahl von Bauteilen zu funktionalen Fehlern einer Chip-Subkomponente der ersten Chip-Komponente basiert.
Ausführungsbeispiel 34 ist die Vorrichtung gemäß Ausführungsbeispiel 33, wobei das Ermitteln der Zuordnung von Fehlern der ersten Mehrzahl von Bauteilen zu funktionalen Fehlern der erste Chip-Komponente das Setzen von ein oder mehreren Parameter für die Chip-Subkomponente aufweist, so dass die für die Chip-Subkomponente gesetzten Parameter die Mehrzahl von Bauelementen der Chip-Subkomponente angibt, wie sie die erste Chip-Komponente enthält.
Gemäß einem weiteren Ausführungsbeispiel wird ein Verfahren zum Überprüfen der Zuverlässigkeit eines Chips bereitgestellt, aufweisend: Definieren einer Mehrzahl von parametrisierten Repräsentationen von Chip-Komponenten, wobei jede Repräsentation eine Menge von Bauteilen und ein oder mehrere Parameter aufweist und durch Setzen der ein oder mehreren Parameter zu einer Chip-Komponente instanziiert werden kann, Ermitteln einer Zuordnung, für jede Repräsentation, von Fehlern der Bauteile der Repräsentation zu funktionalen Fehlern einer Chip-Komponente, zu der die Repräsentation instanziiert werden kann, Ermitteln, für einen Chip, einer Zuordnung von Fehlern von Bauteilen des Chips zu funktionalen Fehlern des Chips für jede Chip-Komponente einer Mehrzahl von Chip-Komponenten des Chips basierend auf der für eine Repräsentation, die zu der Chip-Komponente instanziiert werden kann, ermittelten Zuordnung und Ermitteln einer Zuverlässigkeit des Chips basierend auf der für den Chip ermittelten Zuordnung.
Gemäß einem weiteren Ausführungsbeispiel wird ein Verfahren zum Überprüfen der Zuverlässigkeit eines Chips bereitgestellt, aufweisend Ermitteln, für jede Chip-Komponente einer Mehrzahl von Chip-Komponenten, einer parametrisierten Zuordnung von Bauteilen der Chip-Komponente zu funktionalen Fehlern der Chip-Komponente, Ermitteln, für den Chip, einer Zuordnung von Fehlern von Bauteilen des Chips zu funktionalen Fehlern des Chips basierend auf den für Chip-Komponenten ermittelten Zuordnungen, die der Chip enthält und Ermitteln der Zuverlässigkeit des Chips basierend auf der für den Chip ermittelten Zuordnung.
Gemäß einem weiteren Ausführungsbeispiel werden Vorrichtungen zum Überprüfen der Zuverlässigkeit eines Chips gemäß den oben beschriebenen Verfahren bereitgestellt.
Es sollte beachtet werden, dass Ausführungsbeispiele, die im Zusammenhang mit einem Verfahren zum Überprüfen der Zuverlässigkeit eines Chips beschrieben sind, analog für die anderen Verfahren zum Überprüfen der Zuverlässigkeit eines Chips und die Vorrichtungen zum Überprüfen der Zuverlässigkeit eines Chips gelten und umgekehrt.
Die Komponenten einer Vorrichtung zum Überprüfen der Zuverlässigkeit eines Chips (insbesondere die Ermittlungseinrichtungen und die Ableitungseinrichtung der Vorrichtung von 6) können durch ein oder mehrere Schaltkreise (gegebenenfalls gemeinsam) realisiert sein. In einer Ausführungsform ist ein „Schaltkreis“ als jegliche Einheit zu verstehen, die eine Logik implementiert, und die sowohl Hardware, Software, Firmware oder eine Kombination daraus sein kann. Somit kann ein „Schaltkreis“ in einer Ausführungsform ein hart-verdrahteter Logik-Schaltkreis oder ein programmierbarer Logik-Schaltkreis sein, wie beispielsweise ein programmierbarer Prozessor. Unter einem „Schaltkreis“ kann auch ein Prozessor zu verstehen sein, der Software ausführt. Unter einem „Schaltkreis“ kann in einer Ausführungsform jegliche Art der Implementierung der oben beschriebenen Funktionen zu verstehen sein.
Obwohl die Erfindung vor allem unter Bezugnahme auf bestimmte Ausführungsformen gezeigt und beschrieben wurde, sollte es von denjenigen, die mit dem Fachgebiet vertraut sind, verstanden werden, dass zahlreiche Änderungen bezüglich Ausgestaltung und Details daran vorgenommen werden können, ohne vom Wesen und Bereich der Erfindung, wie er durch die nachfolgenden Ansprüche definiert wird, abzuweichen. Der Bereich der Erfindung wird daher durch die angefügten Ansprüche bestimmt, und es ist beabsichtigt, dass sämtliche Änderungen, welche unter den Wortsinn oder den Äquivalenzbereich der Ansprüche fallen, umfasst werden.

Claims

Verfahren zum Überprüfen der Zuverlässigkeit eines Chips, aufweisend: Ermitteln, für eine erste Chip-Komponente, die gemäß einem oder mehreren Parametern ausgestaltet ist, wobei die ein oder mehreren Parameter derart gesetzt sind, dass sie eine erste Mehrzahl von Bauelementen angeben, die die erste Chip-Komponente enthält, einer Zuordnung von Fehlern der ersten Mehrzahl von Bauteilen zu funktionalen Fehlern der erste Chip-Komponente; Ableiten einer zweiten Chip-Komponente, die auf dem Chip vorhanden ist, durch Setzen der ein oder mehreren Parameter für die zweite Chip-Komponente, so dass die für die zweite Chip-Komponente gesetzten Parameter eine zweite Mehrzahl von Bauelementen angeben, die die zweite Chip-Komponente enthält; Ermitteln einer Zuordnung von Fehlern der zweiten Mehrzahl von Bauteilen zu funktionalen Fehlern der zweiten Chip-Komponente basierend auf der Zuordnung von Fehlern der ersten Mehrzahl von Bauteilen zu funktionalen Fehlern der erste Chip-Komponente; Ermitteln der Zuverlässigkeit des Chips basierend auf der Zuordnung von Fehlern der zweiten Mehrzahl von Bauteilen zu funktionalen Fehlern der zweiten Chip-Komponente; Überprüfen, ob die ermittelte Zuverlässigkeit des Chips einem vorgegebenen Zuverlässigkeitskriterium genügt; und Abändern der zweiten Chip-Komponente, wenn die ermittelte Zuverlässigkeit des Chips nicht dem vorgegeben Zuverlässigkeitskriterium genügt.
Verfahren gemäß Anspruch 1, wobei das Ableiten der zweiten Chip-Komponente das Ermitteln von Werten für die ein oder mehreren Parameter aufweist, so dass, wenn die ein oder mehreren Parameter auf die ermittelten Werte gesetzt sind, die ein oder mehreren Parameter die zweite Mehrzahl von Bauteilen angeben.
Verfahren gemäß Anspruch 1 oder 2, wobei die erste Menge von Bauteilen eine echte Teilmenge der zweiten Menge von Bauteilen ist oder umgekehrt.
Verfahren gemäß einem der Ansprüche 1 bis 3, wobei das Setzen von Parametern einer Reduktion der ersten Menge von Bauteilen auf die zweite Menge von Bauteilen entspricht.
Verfahren gemäß einem der Ansprüche 1 bis 4, wobei das Setzen der ein oder mehreren Parametern für die zweite Chip-Komponente der Definition entspricht, welche Bauteile der ersten Menge von Bauteilen in der zweiten Menge von Bauteilen vorhanden ist.
Verfahren gemäß einem der Ansprüche 1 bis 3, wobei das Setzen von Parametern einer Erweiterung der ersten Menge von Bauteilen auf die zweite Menge von Bauteilen entspricht.
Verfahren gemäß einem der Ansprüche 1 bis 3, wobei das Setzen der ein oder mehreren Parametern für die zweite Chip-Komponente der Definition entspricht, welche Bauteile zusätzlich zu der ersten Menge von Bauteilen in der zweiten Menge von Bauteilen vorhanden ist.
Verfahren gemäß einem der Ansprüche 1 bis 7, wobei die erste Menge von Bauteilen und die zweite Menge von Bauteilen speichernde Elemente und/oder Schnittstellenelemente aufweisen.
Verfahren gemäß einem der Ansprüche 1 bis 8, wobei das Ermitteln der Zuverlässigkeit des Chips aufweist: Zuweisen einer Bauteilfehlerwahrscheinlichkeit zu jedem Bauteil der zweiten Mehrzahl von Bauelementen.
Verfahren gemäß einem der Ansprüche 1 bis 9, wobei das Ermitteln der Zuverlässigkeit des Chips ferner das Ermitteln von Wahrscheinlichkeiten von funktionalen Fehlern des Chips basierend auf den Bauteilfehlerwahrscheinlichkeiten und der Zuordnung von Fehlern der zweiten Mehrzahl von Bauteilen zu funktionalen Fehlern der zweiten Chip-Komponente aufweist.
Verfahren gemäß einem der Ansprüche 1 bis 10, wobei der Chip weitere zweite Chip-Komponenten aufweist, die weitere zweite Mehrzahlen von Bauteilen enthalten.
Verfahren gemäß Anspruch 11, wobei das Ermitteln der Zuverlässigkeit des Chips auf Zuordnungen von Fehlern der weiteren zweiten Mehrzahlen von Bauteilen zu funktionalen Fehlern der weiteren zweiten Chip-Komponenten basiert.
Verfahren gemäß Anspruch 12, wobei jede Zuordnung von Fehlern einer weiteren Mehrzahl von Bauteilen zu funktionalen Fehlern einer weiteren zweiten Chip-Komponente basierend auf einer Zuordnung von Fehlern einer weiteren ersten Mehrzahl von Bauteilen zu funktionalen Fehlern einer weiteren erste Chip-Komponente basiert.
Verfahren gemäß einem der Ansprüche 1 bis 13, wobei das Ermitteln der Zuordnung von Fehlern der ersten Mehrzahl von Bauteilen zu funktionalen Fehlern der erste Chip-Komponente auf einer Zuordnung von Fehlern einer Mehrzahl von Bauteilen zu funktionalen Fehlern einer Chip-Subkomponente der ersten Chip-Komponente basiert.
Verfahren gemäß Anspruch 14, wobei das Ermitteln der Zuordnung von Fehlern der ersten Mehrzahl von Bauteilen zu funktionalen Fehlern der erste Chip-Komponente das Setzen von ein oder mehreren Parameter für die Chip-Subkomponente aufweist, so dass die für die Chip-Subkomponente gesetzten Parameter die Mehrzahl von Bauelementen der Chip-Subkomponente angibt, wie sie die erste Chip-Komponente enthält.
Vorrichtung zum Überprüfen der Zuverlässigkeit eines Chips, aufweisend: Eine erste Ermittlungseinrichtung, die eingerichtet ist, für eine erste Chip-Komponente, die gemäß einem oder mehreren Parametern ausgestaltet ist, wobei die ein oder mehreren Parameter derart gesetzt sind, dass sie eine erste Mehrzahl von Bauelementen angeben, die die erste Chip-Komponente enthält, eine Zuordnung von Fehlern der ersten Mehrzahl von Bauteilen zu funktionalen Fehlern der erste Chip-Komponente zu ermitteln; eine Ableitungseinrichtung, die eingerichtet ist, eine zweite Chip-Komponente, die auf dem Chip vorhanden ist, durch Setzen der ein oder mehreren Parameter für die zweite Chip-Komponente abzuleiten, so dass die für die zweite Chip-Komponente gesetzten Parameter eine zweite Mehrzahl von Bauelementen angeben, die die zweite Chip-Komponente enthält; eine zweite Ermittlungseinrichtung, die eingerichtet ist, eine Zuordnung von Fehlern der zweiten Mehrzahl von Bauteilen zu funktionalen Fehlern der zweiten Chip-Komponente basierend auf der Zuordnung von Fehlern der ersten Mehrzahl von Bauteilen zu funktionalen Fehlern der erste Chip-Komponente zu ermitteln; eine dritte Ermittlungseinrichtung, die eingerichtet ist, die Zuverlässigkeit des Chips basierend auf der Zuordnung von Fehlern der zweiten Mehrzahl von Bauteilen zu funktionalen Fehlern der zweiten Chip-Komponente zu ermitteln eine Überprüfungseinrichtung, die eingerichtet ist, zu überprüfen, ob die ermittelte Zuverlässigkeit des Chips einem vorgegebenen Zuverlässigkeitskriterium genügt; und eine Änderungseinrichtung, die eingerichtet ist, die zweite Chip-Komponente abzuändern, wenn die ermittelte Zuverlässigkeit des Chips nicht dem vorgegeben Zuverlässigkeitskriterium genügt.