DE112013005831T5

DE112013005831T5 - Netzlistenabstraktion

Info

Publication number: DE112013005831T5
Application number: DE112013005831.6T
Authority: DE
Inventors: Douglas Chang; Balkrishna R. Rashingkar
Original assignee: Synopsys Inc
Current assignee: Synopsys Inc
Priority date: 2012-12-31
Filing date: 2013-12-27
Publication date: 2015-09-24
Also published as: US20140189620A1; JP6282285B2; KR20150103161A; JP2016507818A; WO2014106043A1; KR102038736B1; US8910097B2

Abstract

Es werden Systeme und Verfahren zum Erzeugen einer Netzlistenabstraktion beschrieben. Während des Betriebs kann eine Ausführungsform eine Netzliste für einen Chipentwurf empfangen, wobei Schaltungselemente des Chipentwurfs in einer logischen Hierarchie (LH) organisiert sind. Anschließend kann die Ausführungsform einen Satz von LH-Knoten der LH empfangen. Danach kann die Ausführungsform die Netzlistenabstraktion erzeugen, indem für jeden LH-Knoten aus dem Satz von LH-Knoten ein, sich unterhalb des LH-Knotens der LH befindender, Teil der Netzliste durch eine Sternnetzliste ersetzt wird, wobei die Sternnetzliste ein Zentralobjekt aufweist, das mit einem Satz von Satellitenobjekten elektrisch verbunden ist, und wobei jedes Satellitenobjekt einem Port des LH-Knotens entspricht.

Description

HINTERGRUND
Technisches Gebiet
Diese Offenbarung betrifft die Entwurfsautomatisierung elektronischer Systeme (EDA, von englisch: electronic design automation). Diese Veröffentlichung bezieht sich im Besonderen auf die Erzeugung und Verwendung einer Netzlistenabstraktion.
Stand der Technik
Fortschritte in der Verfahrenstechnologie und ein praktisch unstillbares Verlangen nach Unterhaltungselektronik waren der Antrieb für eine rasante Zunahme von Größe und Komplexität beim Entwurf integrierter Schaltungen (IC). Die Effizienz von EDA-Werkzeugen ist sehr wichtig, da sie die Markteinführungszeit für Chipentwürfe verkürzt. Die Lageplanerstellung (englisch: floorplanning) stellt eine wichtige Stufe eines EDA-Entwurfsprozesses dar, der ein Bestimmen von Positionen für verschiedene Objekte (Blöcke, Module, Schaltungselemente, usw.) des IC-Entwurfs umfasst. Die Qualität des Lageplans kann die Gesamtqualität des fertigen IC-Entwurfs stark beeinflussen.
Bedauerlicherweise können die herkömmlichen Werkzeuge zur Lageplanerstellung aufgrund der rapide zunehmenden Größe und Komplexität von IC-Entwürfen zum Erzeugen von Lageplänen eine sehr lange Zeit benötigen und/oder Lagepläne von schlechter Qualität erstellen.
KURZBESCHREIBUNG
Einige der in dieser Schrift beschriebenen Ausführungsformen geben Systeme und Verfahren zum Erzeugen einer Netzlistenabstraktion an. Die Netzlistenabstraktion kann verwendet werden, um die Effizienz und Qualität der Ergebnisse von Lageplanoperationen erheblich zu verbessern.
Konkret kann eine Ausführungsform eine Netzliste für einen Chipentwurf empfangen, wobei Schaltungselemente des Chipentwurfs in einer logischen Hierarchie organisiert sind. Anschließend kann die Ausführungsform einen Satz von logischen Hierarchieknoten der logischen Hierarchie empfangen. Die Ausführungsform kann dann die Netzlistenabstraktion erzeugen, indem für jeden logischen Hierarchieknoten aus dem Satz von logischen Hierarchieknoten die folgende Operation durchgeführt werden: Ersetzen eines, sich unterhalb des logischen Hierarchieknotens befindenden, Teils der Netzliste durch eine Sternnetzliste, wobei die Sternnetzliste ein Zentralobjekt aufweist, das mit einem Satz von Satellitenobjekten elektrisch verbunden ist, und wobei jedes Satellitenobjekt einem Port des logischen Hierarchieknotens entspricht.
Bei einigen Ausführungen wird den Netzen, die Zentralobjekte mit Satellitenobjekten elektrisch verbinden, eine größere Gewichtung zugewiesen als Netzen, die Satellitenobjekte elektrisch miteinander verbinden. Bei einigen Ausführungsformen umfasst jede Sternnetzliste ein Netz, das den Satz von Satellitenobjekten untereinander elektrisch verbindet. Bei einigen Ausführungsformen ist eine Summe der Fläche des Zentralobjekts und der Fläche des Satzes von Satellitenobjekten bei jeder Sternnetzliste im Wesentlichen gleich der Fläche des logischen Hierarchieknotens, der der Sternnetzliste entspricht. Bei einigen Ausführungsformen ist bei einer jeden Sternnetzliste die Fläche des Zentralobjekts größer als die Fläche eines jeden Satellitenobjekts.
Nach Abschluss der Erzeugung der Netzlistenabstraktion kann auf der Netzlistenabstraktion eine Platzierung zum Erhalt einer platzierten Netzlistenabstraktion durchgeführt werden. Da die Größe der Netzlistenabstraktion wesentlich kleiner sein kann, als die der ursprünglichen Netzliste (d. h. die der nicht abstrahierten Netzliste), kann die platzierte Netzlistenabstraktion durch die Platzierungsoperation schnell aus der Netzlistenabstraktion erzeugt werden. Die platzierte Netzlistenabstraktion kann dann als Keim für eine oder mehrere Lageplanerstellungsoperationen verwendet werden. Beispielsweise kann die Ausführungsform die platzierte Netzlistenabstraktion als Keim verwenden, um eine Blockmodellierung und/oder Makroplatzierung an dem Chipdesign durchzuführen. Eine auf diese Weise erzeugte und verwendete Netzlistenabstraktion kann die Gesamteffizienz und Qualität der Ergebnisse von Lageplanerstellungsoperationen erheblich verbessern.
KURZBESCHREIBUNG DER FIGUREN
1 zeigt ein Flussdiagramm zur Veranschaulichung, wie eine Netzlistenabstraktion zur Verbesserung der Effizienz von Lageplanerstellungsoperationen gemäß einiger der hier beschriebenen Ausführungsformen verwendet werden kann.
2 zeigt ein Flussdiagramm, das ein Verfahren zum Erzeugen einer Netzlistenabstraktion gemäß einiger der hier beschriebenen Ausführungsformen veranschaulicht.
3 veranschaulicht eine logische Hierarchie eines Chipentwurfs gemäß einiger der hier beschriebenen Ausführungsformen.
4A veranschaulicht eine Ansicht einer Netzliste gemäß einiger der hier beschriebenen Ausführungsformen.
4B veranschaulicht, wie gemäß einiger der hier beschriebenen Ausführungsformen aus einer Netzliste eine Netzlistenabstraktion erzeugt werden kann.
4C veranschaulicht ein Netz, dass den Satz von Satellitenobjekten einer Sternnetzliste untereinander gemäß einiger der hier beschriebenen Ausführungsformen elektrisch verbindet.
5A–5C veranschaulichen eine Verwendung einer Netzlistenabstraktion zur Platzierung und Blockmodellierung gemäß einiger der hier beschriebenen Ausführungsformen.
6 veranschaulicht ein Computersystem gemäß einiger der in dieser Offenbarung beschriebenen Ausführungsformen.
AUSFÜHRLICHE BESCHREIBUNG
Die nachfolgend vorgelegte Beschreibung, die im Kontext einer bestimmten Anwendung und deren Anforderungen erstellt wurde, ermöglicht einem Fachmann Ausführung und Gebrauch der Erfindung. Fachleute werden ohne Weiteres erkennen, dass die offenbarten Ausführungsformen in verschiedenster Weise modifiziert und die in dieser Beschreibung definierten allgemeinen Prinzipien auf andere Ausführungsformen und Anwendungen übertragen werden können, ohne Kern und Umfang der vorliegenden Erfindung zu verlassen. Daher ist die vorliegende Erfindung nicht auf die vorgestellten Ausführungsformen beschränkt, sondern weist den breitesten, mit den hierin offenbarten Prinzipien und Merkmalen noch vereinbaren, Umfang auf.
Übersicht über einen EDA-Prozess
Ein EDA-Prozess kann zum Erzeugen eines Chipentwurfs verwendet werden. Nach Abschluss des Chipentwurfs können zur Herstellung integrierter Schaltkreischips Fertigung, Aufbau und Montage folgen. Ein EDA-Prozess kann mehrere Schritte umfassen, wobei jeder Schritt die Verwendung von einem oder mehreren EDA-Programmierwerkzeugen umfassen kann. Einige EDA-Schritte und Programmierwerkzeuge werden nachfolgend beschrieben. Die angeführten Beispiele für EDA-Schritte und Programmierwerkzeuge dienen lediglich der Veranschaulichung und sind nicht dazu bestimmt, Ausführungsformen auf offenbarte Ausbildungen zu beschränken.
Einige EDA-Programmierwerkzeuge ermöglichen Schaltungsentwicklern die Beschreibung der Funktionalität, die realisiert werden soll. Diese Werkzeuge ermöglichen Schaltungsentwicklern auch die Durchführung von ”Was-Wäre-Wenn”-Planungen zur Weiterentwicklung der Funktionalität, Kostenprüfung usw.. Bei der logischen Modellierung und der Funktionalitätsprüfung kann Code in einer Hardwarebeschreibungssprache (HDL, von englisch: hardware description language), z. B. System Verilog, geschrieben und der Entwurf auf seine funktionelle Richtigkeit geprüft werden; beispielsweise kann der Entwurf dahingehend geprüft werden, ob er die korrekten Ausgaben erzeugt.
Während der Synthese und zum Testen des Entwurfs kann der HDL-Code unter Verwendung von einem oder mehreren EDA-Programmierwerkzeugen in eine Netzliste übersetzt werden. Die Netzliste kann auf die Zieltechnologie optimiert werden und es können Tests zum Prüfen der fertigen Chips entworfen und ausgeführt werden. Während der Verifikation der Netzliste kann die Netzliste auf ihre Konformität mit zeitlichen Randbedingungen und ihre Übereinstimmung mit dem HDL-Code geprüft werden.
Während der Entwurfsplanung kann ein Gesamtlageplan des Chips erstellt und das zeitliche Verhalten und die Globalverdrahtung können analysiert werden. Bei der Umsetzung des Layouts können Schaltungselemente in dem Layout positioniert und elektrisch verbunden werden.
Während der Analyse und Extraktion kann die Funktionalität des Schaltkreises auf Transistorebene verifiziert und parasitäre Effekte können extrahiert werden. Während der Layoutverifikation kann der Entwurf geprüft werden, um die Fehlerfreiheit für die Fertigung, elektrische Aspekte, lithographische Aspekte und Schaltung zu gewährleisten.
Bei der Verbesserung der Auflösung können am Layout geometrische Manipulationen vorgenommen werden, um die Herstellbarkeit des Entwurfs zu verbessern. Bei der Maskendatenerstellung können die Entwurfsdaten zur Herstellung von Masken ausgegeben werden (tape-out), die bei der Herstellung verwendet werden.
Netzlistenabstraktion
Eine Schaltungsabstraktion ist eine Darstellung eines Chipentwurfs, die nicht alle Einzelheiten des Chipentwurfs enthält. Einige der hier beschriebenen Ausführungsformen erzeugen eine Schaltungsabstraktion, durch welche die Effizienz von Lageplanoperationen erheblich verbessert wird.
1 zeigt ein Flussdiagramm, das eine Verwendung einer Netzlistenabstraktion zur Verbesserung der Effizienz von Lageplanoperationen gemäß einiger der in dieser Schrift beschriebenen Ausführungsformen veranschaulicht. Die Netzliste 102 beschreibt, wie verschiedene Schaltungselemente eines Chipentwurfs elektrisch miteinander verbunden werden. Man kann eine Netzliste so sehen, dass sie einen Satz von Instanzen und einen Satz von Netzen aufweist. Jede Instanz kann einen oder mehrere Anschlüsse aufweisen und jedes Netz kann zwei oder mehr Anschlüsse der Netzliste elektrisch miteinander verbinden. Eine Instanz kann eine Schaltungsentität mit einem beliebigen Abstraktionsniveau darstellen. Eine Instanz kann zum Beispiel eine elektrische Komponente (z. B. ein Transistor, ein Widerstand, usw.), ein Gatter (z. B. ein ”AND”-Gatter, ein ”OR”-Gatter, usw.), ein Modul (z. B. ein Addierer, ein Speicherblock, usw.) oder eine beliebige andere Schaltungsentität auf einem beliebigen anderen Abstraktionsniveau sein.
Auf Basis der Netzliste 102 kann eine Netzlistenabstraktion 106 erzeugt werden (Operation 104). Konkret kann eine Netzlistenabstraktion 106 auf Basis einer mit der Netzliste 102 verknüpften, logischen Hierarchie erzeugt werden. Danach kann auf der Netzlistenabstraktion 106 ein Platzieren (Operation 108) zum Erhalt einer platzierten Netzlistenabstraktion 110 erfolgen. Den platzierbaren Objekten der Netzlistenabstraktion 106 können während der Platzierungsoperation Positionen im Lageplan des Chipentwurfs zugewiesen werden. Es wird darauf hingewiesen, dass die Größe der Netzlistenabstraktion 106 erheblich kleiner sein kann als die der Netzliste 102. Daher können Lageplanoperationen (z. B. Platzieren) auf der Netzlistenabstraktion 106 wesentlich schneller ausgeführt werden als auf der Netzliste 102.
Am Chipentwurf (z. B. Netzliste 102) können unter Verwendung einer platzierten Netzlistenabstraktion 110 als Keim anschließend Blockmodellierung und/oder Makroplatzierung vorgenommen werden (Operation 112). Zum Beispiel kann eine anfängliche Lösung zur Blockmodellierung und/oder Makroplatzierung durch Platzieren von Schaltungselementen in der Netzliste 102 auf Basis einer platzierten Netzlistenabstraktion 110 schnell erzeugt werden. Anschließend kann die anfängliche Lösung weiter optimiert werden, um einen platzierten und modellierten Chipentwurf 114 zu erzeugen. Indem die Netzlistenabstraktion 110 auf diese Weise erzeugt und verwendet wird, können Effizienz und Qualität der Ergebnisse von Lageplanoperationen erheblich verbessert werden, die auf einer Netzliste 102 ausgeführt werden.
2 zeigt ein Flussdiagramm zur Veranschaulichung eines Verfahrens zum Erzeugen einer Netzlistenabstraktion gemäß einiger der hier beschriebenen Ausführungsformen. Das Verfahren beginnt mit dem Empfangen einer Netzliste für einen Chipentwurf, wobei die Schaltungselemente des Chipentwurfs in einer logischen Hierarchie geordnet sind (Operation 202). Im Anschluss daran kann das Verfahren einen Satz von logischen Hierarchieknoten der logischen Hierarchie empfangen (Operation 204).
Ein Anwender kann das Netzlistenabstraktionswerkzeug zum Beispiel mit dem Satz von logischen Hierarchieknoten versorgen, beispielsweise durch Auswählen von Schaltungselementen unter Verwendung einer graphischen Benutzerschnittstelle, durch Verfügbarmachen einer Datei mit einer Liste von logischen Hierarchieknoten, usw.. Alternativ kann das Netzlistenabstraktionswerkzeug den Satz logischer Hierarchieknoten automatisch (d. h. ohne Eingaben durch einen Anwender) auswählen, z. B. auf Basis eines Flächenschwellwerts (das Werkzeug kann z. B. automatisch die niedrigsten logischen Hierarchieknoten auswählen, deren Flächen größer als der Flächenschwellwert sind), eines Zellenzahlschwellwerts (das Werkzeug kann z. B. automatisch die niedrigsten logischen Hierarchieknoten auswählen, deren Zellenzahl größer als der Zellenzahlschwellwert ist), einen Makrozahlschwellwert (das Werkzeug kann z. B. automatisch die niedrigsten logischen Hierarchieknoten auswählen, deren Makrozahl größer als der Makrozahlschwellwert ist), usw..
Das Verfahren kann dann die Netzlistenabstraktion erzeugen, indem für jeden logischen Hierarchieknoten des Satzes von logischen Hierarchieknoten ein Teil der Netzliste, der sich unterhalb des logischen Hierarchieknotens befindet, durch eine Sternnetzliste ersetzt wird, wobei eine Sternnetzliste ein zentrales Objekt aufweist, das mit einem Satz von Satellitenobjekten elektrisch verbunden ist und wobei jedes Satellitenobjekt einem Port des logischen Hierarchieknotens entspricht (Operation 206).
3 veranschaulicht eine logische Hierarchie eines Chipentwurfs gemäß einiger der hier beschriebenen Ausführungsformen. Die logische Hierarchie 300 weist logische Hierarchieknoten 302 bis 314 auf. Der logische Hierarchieknoten 302 kann der Knoten der höchsten Stufe sein, der entweder dem gesamten Chipentwurf oder einem Layoutblock (z. B. einem Speicherblock, einem Prozessorblock, usw.) des Chipentwurfs entspricht. Die logischen Hierarchieknoten 304 bis 312 können Zwischenknoten der logischen Hierarchie 300 entsprechen und der logische Hierarchieknoten 314 kann einem Endknoten der logischen Hierarchie 300 entsprechen. Ein Knoten einer Zwischenstufe der logischen Hierarchie 300 kann einer Zwischenstufenentität des Chipentwurfs entsprechen (z. B. einem Multiplexer, einem Addierer, einem Registerspeicher, usw.). Konkret kann ein Zwischenstufenknoten einem Modul einer HDL-Datei (HDL z. B. System Verilog) entsprechen, das den Chipentwurf beschreibt. Ein Endknoten, z. B. der logische Hierarchieknoten 314, kann einer Grundkomponente des Chipentwurfs, z. B. einem Inverter entsprechen.
Die schattierten Bereiche unterhalb der logischen Hierarchieknoten 304 bis 312 entsprechen Teilen der Chipentwurfsnetzliste, die sich innerhalb der jeweiligen logischen Hierarchieknoten befinden. Der schattierte Bereich 316 entspricht zum Beispiel dem Teil der Chipentwurfsnetzliste, der sich unterhalb des logischen Hierarchieknotens 304 befindet. Knoten innerhalb des schattierten Bereichs 316 entsprechen Entitäten, die Teil des Schaltkreises des logischen Hierarchieknotens 304 sind. Falls der logische Hierarchieknoten 304 zum Beispiel einem Addierermodul entspricht, kann der schattierte Bereich 316 dann der Netzliste für das Addierermodul entsprechen, und der sich innerhalb des schattierten Bereichs 316 befindende logische Hierarchieknoten 314 kann einem Schaltungselement (z. B. einem Inverter) entsprechen, das in der Addierernetzliste enthalten ist. Die nicht schattierten Bereiche der logischen Hierarchie 300 entsprechen Teilen der Netzliste, die sich nicht innerhalb der logischen Hierarchieknoten 304 bis 312 befinden. Der nichtschattierte Bereich 318 kann zum Beispiel eine Schaltung enthalten, die ein erstes Schaltungselement des Hierarchieknotens 304 mit einem zweiten Schaltungselement des Hierarchieknotens 306 elektrisch verbindet.
4A veranschaulicht eine Ansicht einer Netzliste gemäß einiger der hier beschriebenen Ausführungsformen. Die in 4A dargestellten Ovale repräsentieren die, den logischen Hierarchieknoten 402–406 entsprechenden, Teile der Netzliste. Jedes der Ovale von 4A weist am Umriss des Ovals ein oder mehrere dunkle Quadrate auf. Jedes dieser Quadrate stellt einen Port des logischen Hierarchieknotens dar. Ein Port kann zum Empfangen eines Signals von einem Schaltungselement oder zum Ausgeben eines Signals an ein Schaltungselement verwendet werden, das sich nicht innerhalb des logischen Hierarchieknotens befindet. Beispiele für Signale, die an einem Port empfangen oder von einem Port zur Verfügung gestellt werden können umfassen, ohne darauf beschränkt zu sein, Takt-, Daten- und Adressensignale. Es wird darauf hingewiesen, dass ein Port eines logischen Hierarchieknotens einem Eingangsanschluss oder einem Ausgangsanschluss eines Schaltungselements entspricht, das sich in der logischen Hierarchie unterhalb des logischen Hierarchieknotens befindet.
Ein Port eines logischen Hierarchieknotens kann mit Ports anderer logischer Hierarchieknoten und/oder mit anderen Schaltungselementen des Chipentwurfs elektrisch verbunden werden. Zum Beispiel kann der Port 408 des logischen Hierarchieknotens 402 mit dem Port 418 des logischen Hierarchieknotens 404 elektrisch verbunden werden. Ebenso kann das Netz 410 zum elektrischen Verbinden der Ports 412, 414 und 416 der jeweiligen logischen Hierarchieknoten 402, 404 und 406 verwendet werden. Port 420 kann mit einem oder mehreren Schaltungselementen elektrisch verbunden werden, die sich nicht in den in 4A dargestellten logischen Hierarchieknoten befinden.
4B veranschaulicht wie gemäß einiger der hier beschriebenen Ausführungsformen aus einer Netzliste eine Netzlistenabstraktion erzeugt wird. Bei einem gegebenen Satz logischer Hierarchieknoten einer Chipentwurfsnetzliste kann eine Netzlistenabstraktion erzeugt werden, indem für jeden logischen Hierarchieknoten des Satzes von logischen Hierarchieknoten die nachfolgenden Operationen durchgeführt werden: (1) Erzeugen einer Sternnetzliste für den logischen Hierarchieknoten, wobei jede Sternnetzliste ein Zentralobjekt aufweist, das mit einem oder mehreren Satellitenobjekten elektrisch verbunden ist, und wobei jedes Satellitenobjekt einem Port des logischen Hierarchieknotens entspricht, und (2) Ersetzen des Teils der Netzliste unterhalb des logischen Hierarchieknotens durch die Sternnetzliste. Es wird darauf hingewiesen, dass die Sternnetzliste eine wesentlich kleinere Größe als der Teil der Netzliste aufweisen kann, der von der Sternnetzliste ersetzt wird.
Die in 4B gezeigte Netzlistenabstraktion entspricht der in 4A gezeigten Netzliste. Die Sternnetzlisten 472, 474 und 476 entsprechen jeweils den logischen Hierarchieknoten 402, 404 und 406. Jede der Sternnetzlisten weist ein Zentralobjekt auf (in 4B als schattiertes Quadrat dargestellt), das mit einem oder mehreren Satellitenobjekten (in 4B als nichtschattierte Quadrate dargestellt) elektrisch verbunden ist. Zum Beispiel ist das Zentralobjekt 452 mit den Satellitenobjekten 458, 466 und fünf anderen Satellitenobjekten elektrisch verbunden. In der ursprünglichen Netzliste kann der logische Hierarchieknoten 402 tausende oder Millionen von Schaltungselementen umfassen. Es wird darauf hingewiesen, dass die Schaltungselemente (von denen tausende oder Millionen vorhanden sein können) des logischen Hierarchieknotens 402 der in 4B gezeigten Netzlistenabstraktion durch die (nur acht Objekte umfassende) Sternnetzliste 472 ersetzt wurden.
Die sich in der ursprünglichen Netzliste zwischen einem Port eines logischen Hierarchieknotens und anderen Ports oder Schaltungselementen befindenden elektrischen Verbindungen können in der Netzlistenabstraktion beibehalten werden. In der in 4A gezeigten ursprünglichen Netzliste befindet sich zum Beispiel eine elektrische Verbindung zwischen Port 408 und 418. Die elektrische Verbindung wird in der in 4B dargestellten Netzlistenabstraktion beibehalten, sodass das Satellitenobjekt 458 (das Port 408 entspricht) mit dem Satellitenobjekt 468 (das Port 418 entspricht) elektrisch verbunden ist.
Bei einigen Ausführungsformen kann den elektrischen Verbindungen zwischen dem Zentralobjekt und den Satellitenobjekten eine ausreichend hohe Gewichtung zugewiesen werden, sodass die Platzierungs-Engine während eines Platzierens das Zentralobjekt und die Satellitenobjekte nahe beieinander hält. Beispielsweise kann der elektrischen Verbindung zwischen dem Zentralobjekt 452 und dem Satellitenobjekt 458 eine Gewichtung zugewiesen werden, die größer ist, als die Gewichtung der elektrischen Verbindung zwischen den Satellitenobjekten 458 und 468 (es wird darauf hingewiesen, dass die Gewichtung der elektrischen Verbindung zwischen den Satellitenobjekten 458 und 468 der Gewichtung in der ursprünglichen Netzliste entsprechen kann).
Eine Platzierungs-Engine verwendet üblicherweise eine Kostenfunktion zur Optimierung der Platzierung von Schaltungselementen. Eine der Komponenten der Kostenfunktion ist üblicherweise eine gewichtete Summe der Längen der elektrischen Verbindungen (z. B. eine gewichtete Summe der Leitungslängen des Netzes). Daher wird die Platzierungs-Engine, wenn den elektrischen Verbindungen zwischen dem Zentralobjekt und den Satellitenobjekten eine größere Gewichtung zugewiesen wird, versuchen, diese Objekt nahe beieinander zu halten, da hierdurch eine Minimierung der Kostenfunktion unterstützt wird.
Bei einigen der hier beschriebenen Ausführungsformen kann der Netzlistenabstraktion ein Netz hinzugefügt werden, das die Satellitenobjekte der Sternnetzliste elektrisch miteinander verbindet. Durch Hinzufügen eines solchen Netzes kann gewährleistet werden, dass die Platzierungs-Engine das zentrale Objekt und die Satellitenobjekte während des Platzierens nahe beieinander hält. 4C veranschaulicht ein Netz gemäß einiger der hier beschriebenen Ausführungsformen, bei dem der Satz von Satellitenobjekten der Sternnetzliste elektrisch untereinander verbunden ist. Wie 4C zu entnehmen kann das Netz 470 zur Sternnetzliste 472 hinzugefügt werden, um sicherzustellen, dass die Platzierungs-Engine das zentrale Objekt 452 und die Satellitenobjekte (z. B. Satellitenobjekte 458 und 466) während des Platzierens nahe beieinander hält. Es wird darauf hingewiesen, dass das Netz 470 (in 4C unter Verwendung der punktierten Linien dargestellt) alle Satellitenobjekte elektrisch miteinander verbindet.
Bei einigen der hierin beschriebenen Ausführungsformen ist die Summe der Flächen des Zentralobjekts und der Satellitenobjekte in jeder Sternliste in etwa gleich der Fläche des logischen Hierarchieknotens, der der Sternnetzliste entspricht. Platziert eine Platzierungs-Engine die Sternnetzliste (d. h. platziert sie das Zentralobjekt und die Satellitenobjekte in der Sternnetzliste), dann sollte die von der Sternnetzliste insgesamt bedeckte Fläche der Gesamtfläche der von der Sternnetzliste repräsentierten Schaltung entsprechen. Andernfalls kann die Platzierungs-Engine, wenn die Platzierungs-Engine an der Netzlistenabstraktion eine Platzierung vornimmt, kein sinnvolles Ergebnis erzeugen.
Bei einigen der hierin beschriebenen Ausführungsformen ist die Fläche des zentralen Objekts in jeder Sternnetzliste größer als die Fläche eines jeden Satellitenobjekts. Indem dem Zentralobjekt und den Satellitenobjekten auf diese Weise Flächenwerte zugewiesen werden, kann die Visualisierung der Sternnetzliste auf einer graphischen Benutzerschnittstelle vereinfacht werden.
Bei einigen der hier beschriebenen Ausführungsformen erscheinen das zentrale Objekt und die Satellitenobjekte für ein Lageplanerstellungswerkzeug als ”normal” platzierbare Objekte. Anders ausgedrückt kann das Lageplanerstellungswerkzeug die Netzlistenabstraktion wie eine ganz ”normale” Netzliste behandeln, sodass zur Handhabung der Netzlistenabstraktion keine Modifikationen des Lageplanerstellungswerkzeugs erforderlich sind.
Die in dieser Schrift beschriebenen Netzlistenabstraktionsvorrichtungen und -verfahren können während der Platzierung und Blockmodellierung auf der obersten Stufe des Lageplans oder innerhalb eines Blocklayouts des Lageplans verwendet werden. Bei einigen Ausführungsformen können die hier beschriebenen Netzlistenabstraktionsvorrichtungen und -verfahren rekursiv verwendet werden. Beispielsweise können die Netzlistenabstraktionsvorrichtungen und -verfahren beim Platzieren und Modellieren von Blöcken auf der obersten Stufe des Lageplans verwendet werden. Dann können Platzieren und Blockmodellierung unter Verwendung der hier beschriebenen Netzlistenabstraktionsvorrichtungen und -verfahren innerhalb eines jeden Blocks des resultierenden Lageplans der obersten Stufe vorgenommen werden. Dieser Vorgang kann dann bei jedem Sub-Block innerhalb eines jeden Blocks wiederholt werden und so fort. Bei einigen Ausführungsformen können die hierin beschriebenen Netzlistenabstraktionsvorrichtungen und -verfahren zum Erzeugen von Netzlistenabstraktionen gleichzeitig auf mehreren Stufen verwendet werden, d. h. eine Netzlistenabstraktion kann gleichzeitig auf der obersten Stufe, auf der Blockstufe, der Sub-Block-Stufe, etc. erzeugt werden. Nach Abschluss der Erzeugung können die Netzlistenabstraktionen auf den mehreren Stufen verwendet werden, um eine Platzierung und Blockmodellierung auf den mehreren Stufen gleichzeitig vorzunehmen.
Die 5A bis 5C veranschaulichen eine Verwendung einer Netzlistenabstraktion zur Platzierung und Blockmodellierung gemäß einiger der hier beschriebenen Ausführungsformen. 5A veranschaulicht die Netzliste 500 eines Chipentwurfs, die die logischen Hierarchieknoten 502 bis 506, Makrozellen 508 bis 510 und mehrere I/O-Zellen (z. B. I/O-Zellen 580) aufweist. 5B veranschaulicht eine platzierte Netzlistenabstraktion 530, die der Netzliste 500 entspricht. Man erhält die platzierte Netzlistenabstraktion 530, nachdem eine Netzlistenabstraktion auf Basis der Netzliste 500 erzeugt wurde und an der Netzlistenabstraktion eine Platzierung durchgeführt wurde. Die in der Netzlistenabstraktion 530 platzierten Zentralobjekte 532, 534 und 536 sind Teil von Sternnetzlisten, die den jeweiligen logischen Hierarchieknoten 502, 504 und 506 der Netzliste 500 entsprechen. Die platzierte Netzlistenabstraktion 530 kann als Keim zum Vornehmen einer Blockmodellierung an der Netzliste 500 verwendet werden. Der Lageplan 560 umfasst die Blöcke 562, 564 und 566, die das Ergebnis einer Durchführung einer Blockmodellierung an der Netzliste 500 unter Verwendung der platzierten Netzlistenabstraktion 530 als Keim veranschaulichen.
Computersystem
6 veranschaulicht ein Computersystem gemäß einiger der in dieser Offenbarung beschriebenen Ausführungsformen. Das Computersystem 602 kann einen Prozessor 604, einen Speicher 606 und eine Speichereinrichtung 608 aufweisen. Das Computersystem 602 kann mit einer Anzeigevorrichtung 614, einer Tastatur 610 und einem Zeigegerät 612 verbunden sein. In der Speichereinrichtung 608 können das Betriebssystem 616, das Anwendungsprogramm 618 und Daten 620 gespeichert sein. Die Daten 620 können Eingaben umfassen, die von dem Anwendungsprogramm 618 benötigt werden, und/oder Ausgaben, die von dem Anwendungsprogramm 618 erzeugt werden.
Das Computersystem 602 kann einige oder mehrere der in dieser Schrift implizit oder explizit offenbarten Operationen automatisch (oder mit Anwendereingaben) ausführen. Zum Beispiel kann das Computersystem 602 das Anwendungsprogramm 618 in den Speicher 606 laden und das Anwendungsprogramm 618 daraufhin zum Erzeugen einer Netzlistenabstraktion und zur Durchführung von einem oder mehreren Lageplanerstellungsvorgängen verwendet werden, die die Netzlistenabstraktion als Keim verwenden, wodurch die Effizienz wesentlich verbessert wird.
ABSCHLIESSENDE FESTSTELLUNGEN
Die oben vorgelegte Beschreibung ermöglicht einem Fachmann Ausführung und Gebrauch der Ausführungsformen. Fachleute werden ohne Weiteres erkennen, dass die offenbarten Ausführungsformen in verschiedenster Weise modifiziert und die in dieser Beschreibung definierten allgemeinen Prinzipien auf andere Ausführungsformen und Anwendungen übertragen werden können, ohne Kern und Umfang der vorliegenden Offenbarung zu verlassen. Daher ist die vorliegende Erfindung nicht auf die vorgestellten Ausführungsformen beschränkt, sondern weist den breitesten mit den hier offenbarten Prinzipien und Merkmalen noch vereinbaren Umfang auf.
Datenstrukturen und Code, die in dieser Offenbarung beschrieben wurden, können teilweise oder vollständig auf einem computerlesbaren Speichermedium und/oder einem Hardwaremodul und/oder einer Hardwarevorrichtung gespeichert sein. Ein computerlesbares Speichermedium umfasst, ohne darauf beschränkt zu sein, einen flüchtigen Speicher, einen nichtflüchtigen Speicher, eine magnetische und optische Speichervorrichtung wie beispielsweise ein Plattenlaufwerk, ein Magnetband, CDs (compact discs), DVDs (digital versatile oder digital video discs), oder andere derzeit bekannte oder in Zukunft entwickelte Medien, auf denen Code und/oder Daten gespeichert werden können. Die in dieser Offenbarung beschriebenen Hardwaremodule oder Vorrichtungen umfassen, ohne darauf beschränkt zu sein, anwendungsspezifische integrierte Schaltungen (ASICs), Field Programmable Gate Arrays (FPGAs), eigene oder mitbenutzte Prozessoren und/oder andere derzeit bekannte oder in Zukunft entwickelte Hardwaremodule oder -vorrichtungen.
Die in dieser Offenbarung beschriebenen Verfahren und Prozesse können teilweise oder vollständig in Form von Code und/oder Daten vorliegen, die in einem computerlesbaren Speichermedium oder einer computerlesbaren Speichereinrichtung gespeichert sind, sodass, wenn ein Computersystem den Code und/oder die Daten einliest und ausführt, das Computersystem die entsprechenden Verfahren und Prozesse ausführt. Die Verfahren und Prozesse können teilweise oder vollständig in Form von Hardwaremodulen oder -vorrichtungen vorliegen, sodass die Hardwaremodule bzw. -vorrichtungen nach der Aktivierung die entsprechenden Verfahren und Prozesse ausführen. Es wird darauf hingewiesen, dass die Verfahren und Prozesse in Form einer Kombination aus Code, Daten und Hardwaremodulen bzw. Hardwarevorrichtungen vorliegen können.
Die vorhergehende Beschreibung von Ausführungsformen der vorliegenden Erfindung wurde lediglich zum Zwecke der Veranschaulichung und der Erläuterung vorgestellt. Sie soll nicht erschöpfend sein oder die vorliegende Erfindung auf die offenbarten Formen beschränken. Daher wird ein Fachmann viele Modifikationen und Abänderungen erkennen. Zudem dient die oben dargelegte Offenbarung nicht einer Beschränkung der vorliegenden Erfindung. Der Umfang der vorliegenden Erfindung wird durch die beiliegenden Ansprüche definiert.

Claims

Verfahren zum Erzeugen einer Netzlistenabstraktion, wobei das Verfahren umfasst: Empfangen einer Netzliste für einen Chipentwurf, wobei Schaltungselemente des Chipentwurfs in einer logischen Hierarchie (LH) organisiert sind, Empfangen eines Satzes von LH-Knoten der LH und Erzeugen der Netzlistenabstraktion, indem für jeden LH-Knoten aus dem Satz von LH-Knoten ein, sich unterhalb des LH-Knotens der LH befindender, Teil der Netzliste durch eine Sternnetzliste ersetzt wird, wobei die Sternnetzliste ein Zentralobjekt aufweist, das mit einem Satz von Satellitenobjekten elektrisch verbunden ist, und wobei jedes Satellitenobjekt einem Port des LH-Knotens entspricht.
Verfahren nach Anspruch 1, das zum Erhalten einer platzierten Netzlistenabstraktion ferner ein Durchführen einer Platzierung auf der Netzlistenabstraktion umfasst.
Verfahren nach Anspruch 2, das ferner ein Durchführen einer Blockmodellierung an dem Chipdesign unter Verwendung der platzierten Netzlistenabstraktion als Keim umfasst.
Verfahren nach Anspruch 2, das ferner ein Durchführen einer Makroplatzierung an dem Chipdesign unter Verwendung der platzierten Netzlistenabstraktion als Keim umfasst.
Verfahren nach Anspruch 1, worin Netzen, die Zentralobjekte mit Satellitenobjekten elektrisch verbinden, eine größere Gewichtung zugewiesen wird, als Netzen, die Satellitenobjekte elektrisch miteinander verbinden.
Verfahren nach Anspruch 1, worin jede Sternnetzliste ein Netz aufweist, das den Satz von Satellitenobjekten untereinander elektrisch verbindet.
Verfahren nach Anspruch 1, worin eine Summe der Fläche des Zentralobjekts und der Fläche des Satzes von Satellitenobjekten bei jeder Sternnetzliste im Wesentlichen gleich der Fläche des LH-Knotens ist, der der Sternnetzliste entspricht.
Verfahren nach Anspruch 7, worin bei einer jeden Sternnetzliste die Fläche des Zentralobjekts größer als die Fläche eines jeden Satellitenobjekts ist.
Nichtflüchtiges computerlesbares Speichermedium, auf dem Anweisungen gespeichert sind, die bei Ausführung durch einen Computer den Computer dazu veranlassen, ein Verfahren zum Erzeugen einer Netzlistenabstraktion durchzuführen, wobei das Verfahren umfasst: Empfangen einer Netzliste für einen Chipentwurf, wobei Schaltungselemente des Chipentwurfs in einer logischen Hierarchie (LH) organisiert sind, Empfangen eines Satzes von LH-Knoten der LH und Erzeugen der Netzlistenabstraktion, indem für jeden LH-Knoten aus dem Satz von LH-Knoten ein, sich unterhalb des LH-Knotens der LH befindender, Teil der Netzliste durch eine Sternnetzliste ersetzt wird, wobei die Sternnetzliste ein Zentralobjekt aufweist, das mit einem Satz von Satellitenobjekten elektrisch verbunden ist, und wobei jedes Satellitenobjekt einem Port des LH-Knotens entspricht.
Nichtflüchtiges computerlesbares Speichermedium nach Anspruch 9, worin das Verfahren ferner ein Durchführen einer Platzierung auf der Netzlistenabstraktion umfasst, um eine platzierte Netzlistenabstraktion zu erhalten.
Nichtflüchtiges computerlesbares Speichermedium nach Anspruch 10, worin das Verfahren ferner ein Durchführen einer Blockmodellierung an dem Chipdesign unter Verwendung der platzierten Netzlistenabstraktion als Keim umfasst.
Nichtflüchtiges computerlesbares Speichermedium nach Anspruch 10, worin das Verfahren ferner ein Durchführen einer Makroplatzierung an dem Chipdesign unter Verwendung der platzierten Netzlistenabstraktion als Keim umfasst.
Nichtflüchtiges computerlesbares Speichermedium nach Anspruch 9, worin Netzen, die Zentralobjekte mit Satellitenobjekten elektrisch verbinden, eine größere Gewichtung zugewiesen wird, als Netzen, die Satellitenobjekte elektrisch miteinander verbinden.
Nichtflüchtiges computerlesbares Speichermedium nach Anspruch 9, worin jede Sternnetzliste ein Netz aufweist, das den Satz von Satellitenobjekten untereinander elektrisch verbindet.
Nichtflüchtiges computerlesbares Speichermedium nach Anspruch 9, worin eine Summe der Fläche des Zentralobjekts und der Fläche des Satzes von Satellitenobjekten bei jeder Sternnetzliste im Wesentlichen gleich der Fläche des LH-Knotens ist, der der Sternnetzliste entspricht.
Verfahren nach Anspruch 15, worin bei einer jeden Sternnetzliste die Fläche des Zentralobjekts größer als die Fläche eines jeden Satellitenobjekts ist.
System, das aufweist: einen Prozessor und ein Speichermedium, auf dem Anweisungen gespeichert sind, die bei Ausführung durch den Prozessor das System dazu veranlassen, ein Verfahren zum Erzeugen eine Netzlistenabstraktion durchzuführen, wobei das Verfahren umfasst: Empfangen einer Netzliste für einen Chipentwurf, wobei Schaltungselemente des Chipentwurfs in einer logischen Hierarchie (LH) organisiert sind, Empfangen eines Satzes von LH-Knoten der LH und Erzeugen der Netzlistenabstraktion, indem für jeden LH-Knoten aus dem Satz von LH-Knoten ein, sich unterhalb des LH-Knotens der LH befindender, Teil der Netzliste durch eine Sternnetzliste ersetzt wird, wobei die Sternnetzliste ein Zentralobjekt aufweist, das mit einem Satz von Satellitenobjekten elektrisch verbunden ist, und wobei jedes Satellitenobjekt einem Port des LH-Knotens entspricht.
System nach Anspruch 17, worin das Verfahren ferner umfasst: Durchführen einer Platzierung auf der Netzlistenabstraktion, um eine platzierte Netzlistenabstraktion zu erhalten, und Durchführen einer Makroplatzierung und einer Blockmodellierung an dem Chipdesign unter Verwendung der platzierten Netzlistenabstraktion als Keim.
System nach Anspruch 17, worin Netzen, die Zentralobjekte mit Satellitenobjekten elektrisch verbinden, eine größere Gewichtung zugewiesen wird, als Netzen, die Satellitenobjekte elektrisch miteinander verbinden.
System nach Anspruch 17, worin eine Summe der Fläche des Zentralobjekts und der Fläche des Satzes von Satellitenobjekten bei jeder Sternnetzliste im Wesentlichen gleich der Fläche des LH-Knotens ist, der der Sternnetzliste entspricht.