DE112016003554T5 - Vor-silizium entwurfsregelbewertung - Google Patents

Abstract

Grob gesagt umfasst ein Verfahren zur Entwicklung einer Reihe von Entwurfsregeln für einen Herstellungsprozess bei der Entwicklung für jede der mehreren potentiellen, zu testenden Entwurfsregeln (DRUTs) für den Herstellungsprozess das Entwerfen einer Logikzelle auf Grundlage der DRUTs, wobei die Logikzelle zumindest einen Transistor und zumindest ein Interconnect hat, das Simulieren der Herstellung der Logikzelle gemäß dem Herstellungsprozess und dem Layout, das Simulieren des Verhaltens der Logikzellenstruktur umfassend das Charakterisieren des kombinierten Verhaltens von sowohl dem ersten Transistor als auch dem ersten Interconnect, das Bewerten der Leistung der Logikzellenstruktur in Abhängigkeit von dem charakterisierten Verhalten, und das Aufzeichnen in einer Datenbank, in Zusammenhang mit einer Angabe der DRUT, von Werten, welche die Leistung der Logikzelle angegeben, umfasst. Die Datenbank kann verwendet werden, um die beste DRUT für den Herstellungsprozess auszuwählen.

Description

• QUERBEZUG ZU VERWANDTEN ANMELDUNGEN
• Diese Anmeldung beansprucht gemäß 35 U.S.C. § 119(e) die Priorität der vorläufigen US-Anmeldung Nr. 62/200,586 mit dem Titel „PRE-SILICON DESIGN RULE EVALUATION“, die am 3. August 2015 eingerichtet wurde, von Victor Moroz, Karim El Sayed, Terry Sylvan Kam-Chiu Ma, Xi-Wei Lin, und Qiang Lu, deren gesamte Inhalte hiermit durch Bezugnahme in die vorliegenden Anmeldung aufgenommen werden.
• HINTERGRUND
• Diese Erfindung betrifft ein System und ein Verfahren zur Entwicklung einer Reihe von Entwurfsregeln für Herstellungsprozesse von integrierten Schaltkreisen noch bevor der Herstellungsprozess ausreichend entwickelt wurde, um eine integrierte Schaltkreisvorrichtung tatsächlich herzustellen.
• BESCHREIBUNG DER VERWANTEN TECHNIK
• Wenn eine neue Halbleiterherstellungstechnologie entwickelt wird, ist ein entscheidender Teil des Prozessentwicklungskits eine Reihe von Entwurfsregeln. Entwurfsregeln sind eine Reihe von Regeln, die durch einen Halbleiterhersteller bereitgestellt werden, die minimale oder maximale geometrische Relationen zwischen den Merkmalen eines Layouts angeben. Ein Halbleiterherstellungsprozess hat immer eine gewisse Variabilität, und der Zweck von Entwurfsregeln besteht darin, sicherzustellen, dass genügend Spielraum in den Geometrien des Layouts enthalten ist, um die Wahrscheinlichkeit zu minimieren, dass die Variabilität zu einem Verlust an Ertrag führt. Eine Reihe von Entwurfsregeln ist für einen bestimmten Halbleiterherstellungsprozess bestimmt, weshalb Designern für jeden neuen Prozess oder jede bedeutsame Prozessänderung neue Regeln bereitgestellt werden.
• Es gibt sowohl sehr einfache als auch sehr komplexe Entwurfsregeln. Zum Beispiel handelt es sich bei einem Kante-zu-Kante-Abstand um eine sehr einfache Entwurfsregel. Dies ist der minimale Abstand zwischen zwei Merkmalen in einer einzelnen Schicht; ein Layout, bei dem die Kanten von zwei Merkmalen näher aneinander als der angegebene minimale Abstand platziert werden, läuft Gefahr, dass die beiden Merkmale sich auf manchen oder allen der tatsächlich unter Einsatz dieses Layouts hergestellten Vorrichtungen berühren werden. Viele Entwurfsregeln geben mehr als einen Wert für einen bestimmten Parameter an, zum Beispiel einen „absoluten Mindestabstand“ und einen „bevorzugten Mindestabstand“. Komplexere Regeln umfassen zum Beispiel eine Abstandsregel für das Ende einer Leitung, welche den Mindestabstand zwischen dem Ende einer Leitung und deren benachbarter Geometrie angibt, und können von vielen Faktoren wie beispielsweise der Breite der Leitung, ob eine weitere parallele Leitung in der Nähe verläuft, etc., abhängen. Entwurfsregeln können ebenfalls Beschränkungen bzw. Randbedingungen für Kanten in verschiedenen Schichten angeben. Eine Regel gibt zum Beispiel den Mindestabstand an, den eine Form auf einer Schicht sich über eine Form auf einer zweiten Schicht hinaus erstrecken muss. Entwurfsregelreihen enthalten oftmals auch Regeln für Flächenbereiche, zum Beispiel die Mindestfläche einer Insel oder eines Lochs in einer Schicht. Sie können ebenfalls Regeln für Durchkontaktierungen enthalten, die Beschränkungen für die geometrischen Abmessungen in der Durchkontaktschicht, der Insel in der „Deck“-Schicht über der Durchkontaktierung, und der Insel in der „Deck“-Schicht“ unter der Durchkontaktierung.
• Engines für das Layout von integrierten Schaltkreisen versuchen üblicherweise, das Layout von Schaltungsentwürfen zu optimieren. Sie werden jedoch durch die Entwurfsregeln, die von dem Herstellungsverkäufer bereitgestellt werden, beschränkt. Daraus ergibt sich daher, dass falls Herstellungsverkäufer ihre Entwurfsregeln optimieren können, die Designer dann in der Lage sind, mehr Performance und/oder eine geringere Leistungsaufnahme oder kleinere Flächen aus ihren integrierten Schaltungsvorrichtungen herausquetschen können. Deshalb arbeiten Hersteller hart daran, eine optimale Reihe von Entwurfsregeln für den Herstellungsprozess zu entwickeln.
• Weil es schwierig sein kann, die Auswirkungen einer Veränderung von unterschiedlichen Entwurfsregeln auf die Performance einer Schaltung vorherzusagen, folgt die Entwicklung von Entwurfsregeln normalerweise auch der „Trial-und-Error“-Methode. Es werden mehrere Teststrukturen hergestellt und ausgewertet, und Anpassungen werden vorgenommen, um die Strukturen für die nächste Iteration zu variieren. Für einen neu entwickelten oder stark veränderten Prozess können jedoch keine zuverlässigen Teststrukturen in den frühen Stadien der Technologieentwicklung hergestellt werden.
• In der Praxis erfolgen deshalb viele Entwurfsregelentscheidungen für neue oder stark veränderte Prozesse durch konservative Extrapolation aus früheren Prozessen, was zu Entwurfsregeln führt, die unnötig streng sind, weshalb potentielle Leistungs-/Größengewinne auf dem Tisch liegen.
• ZUSAMMENFASSUNG
• Es ergibt sich eine Möglichkeit, die Entwicklung von Entwurfsregeln früh in der Entwicklung von neuen oder stark veränderten Halbleiterherstellungsprozessen zu verbessern.
• Grob beschrieben wird ein Black-Box-Verhaltensmodellansatz in Kombination mit einer prädiktiven 3D TCAD Charakterisierung einer Bibliothekszelle verwendet, um von einer bestimmten Reihe von Entwurfsregeln zu einer simulierten Leistung eines Ringoszillators zu gelangen.
• In bestimmten Ausführungsformen wird ein simulierter Ringoszillator als Vehikel zur Bewertung der Leistung von Technologie verwendet. Ringoszillatoren (ROs) werden auf mehreren repräsentativen, simulierten Bibliothekszellen, zum Beispiel Invertern, begründet. Anfangs werden Hochpräzisions-Strukturmodelle von N- und P-Kanal-Transistoren durch Simulation von dem zu testenden Herstellungsprozess hergestellt. Ein hochpräzises, jedoch rechen- und wissen-lastiges Verfahren wie beispielsweise NEGF oder Subband Boltzmann wird verwendet, um ein DD(Drift-Diffusions)-Modell dieser Transistoren zu entwickeln. Dann wird für jede zu testende Reihe von Entwurfsregeln (DRUT) die Struktur und Materialzusammensetzung einer RO-Stufe durch Simulation unter Verwendung sowohl des zu testenden Herstellungsprozesses als auch der zu testenden Entwurfsregelreihe bestimmt. Die Stufe, die herkömmlicherweise dadurch gehandhabt wird, dass sie als Bibliothekszelle begründet wird, wird durch Simulation mithilfe des DD-Modells des darin enthaltenen Transistors charakterisiert. Die charakterisierte RO-Stufe wird dann als Black Box verwendet und durch Simulation verbunden, so dass ein Ringoszillator entsteht, und die gesamt-RO wird vermittels Simulation charakterisiert. Diese letztgenannten Schritte zur Evaluierung einer Muster-DRUT können viel schneller durchgeführt werden als das ursprüngliche Setup, und darüber hinaus können sie derart in Code verfasst und parallelisiert werden, dass Hunderte von DRUTs gleichzeitig ausgewertet werden können, und dies alles bevor Silizium-Transistoren oder ROs physisch hergestellt wurden.
• Die obige Darstellung der Erfindung wird angegeben, um ein grundlegendes Verständnis mancher Aspekte der Erfindung bereitzustellen. Diese Darstellung dient nicht dazu, wichtige oder entscheidende Elemente der Erfindung anzugeben oder den Schutzumfang der Erfindung abzustecken. Ihr alleiniger Zweck liegt darin begründet, manche Konzepte der Erfindung in vereinfachter Form als Einleitung für die ausführlichere Beschreibung anzugeben, welche später bereitgestellt wird. Bestimmte Aspekte der Erfindung sind in den Ansprüchen, der Beschreibung und den Zeichnungen angegeben.
• AUSFÜHRLICHE BESCHREIBUNG
• Die folgende Beschreibung erfolgt in der Absicht, es einem Fachmann zu ermöglichen, die Erfindung herzustellen und zu nutzen, und wird im Kontext einer bestimmten Anwendung und deren Erfordernissen bereitgestellt. Verschiedene Modifikationen an den offenbarten Ausführungsformen ergeben sich einem Fachmann ohne weiteres, und die allgemeinen, vorliegend definierten Prinzipien können auf andere Ausführungsformen und Anwendungen angewendet werden, ohne von dem Geist und Schutzumfang der vorliegenden Erfindung abzuweichen. Daher soll die vorliegende Erfindung nicht auf die dargestellten Ausführungsformen beschränkt werden, sondern dem weitest möglichen Schutzumfang entsprechend den vorliegend offenbarten Prinzipien und Merkmalen zugeführt werden.
• Ablauf der Herstellung einer integrierten Schaltung
• 1 zeigt eine vereinfachte Darstellung eines beispielhaften Ablaufs des Entwurfs eines integrierten Schaltkreises, in dem Merkmale der Technologie aufgenommen sind. Der Prozess beginnt zuallererst mit der Produktidee (Schritt 100) und wird in einem Entwurfsprozess (Schritt 110) einer EDA-Software (Software zur Entwurfsautomatisierung elektronischer Schaltungen) verwirklicht. Wenn der Entwurf abgeschlossen ist, kann er freigegeben werden (Schritt 140). Nach der Freigabe erfolgen der Herstellungsprozess (Schritt 150) sowie Konfektionierungs- und Zusammenbauprozesse (Schritt 160), was schließlich zu fertigen IC-Chips führt (Ergebnis 170).
• Der Entwurfsprozess mit EDA-Software (Schritt 110) enthält eigentlich eine Reihe von Schritten 112 bis 130, die zur Vereinfachung in linearer Form dargestellt sind. Bei einem tatsächlichen Entwurfsprozess für integrierte Schaltkreise ist denkbar, dass der Entwurf Schritte mehrfach durchläuft, bis bestimmte Tests bestanden werden. Analog können in einem beliebigen tatsächlichen Entwurfsprozess diese Schritte in unterschiedlichen Reihenfolgen und Kombinationen durchgeführt werden. Diese Beschreibung wird daher eher kontextbasiert und vermittels einer allgemeinen Erläuterung denn als spezifischer, oder empfohlener, Designflow bzw. Entwurfsablauf für eine bestimmte integrierte Schaltung angegeben.
• Nun folgt eine kurze Beschreibung der Teilschritte des EDA-Software-Entwurfsprozesses (Schritt 110).
• Systementwurf (Schritt 112): Die Designer beschreiben die Funktionalität, die sie implementieren möchten, sie können eine „Was-wäre-wenn“-Planung durchführen, um die Funktionalität weiter zu verfeinern, die Kosten zu prüfen, etc. Die Partitionierung der Hardware-Software-Architektur kann an dieser Stelle erfolgen. Beispiele für EDA-Software von Synopsys Inc., die in diesem Schritt eingesetzt werden können, sind Model Architect, Saber, System Studio, und DesignWare^®-Produkte.
• Logikentwurf und Funktionsüberprüfung (Schritt 114): In diesem Schritt wird der VHDL- bzw. Verilog-Code für Module in dem System geschrieben und der Entwurf auf Funktionsgenauigkeit hin überprüft. Insbesondere wird der Entwurf überprüft, um sicherzustellen, dass er die richtigen Ausgaben als Reaktion auf bestimmte Eingabestimuli erzeugt. Beispiel für EDA-Softwareprodukte von Synopsys, Inc., die in dieser Schritt eingesetzt werden können, umfassen VCS, VERA, DesignWare^®, Magellan, Formality, ESP und LEDA Produkte.
• Synthese und zu testender Entwurf (Schritt 1116). Nun wird der VHDL/Verilog-Code in eine Netzliste übersetzt. Die Netzliste kann für die Zieltechnologie optimiert sein. Zudem erfolgt der Entwurf und die Implementierung von Tests, um das Prüfen des fertigen Chips zu ermöglichen. Beispiel für EDA-Softwareprodukte von Synopsys, Inc., die in diesem Schritt eingesetzt werden können, umfassen Design Compiler^®, Physical Compiler, Test Compiler, Power Compiler, FPGA Compiler, Tetramax, und DesignWare^®.
• Netzlistenprüfung (Schritt 118): In diesem Schritt wird die Netzliste auf Übereinstimmung mit Zeitbeschränkungen und auf Entsprechung zu dem VHDL/Verilog-Quellcode überprüft. Beispiele für EDA-Softwareprodukte von Synopsys, Inc., die in diesem Schritt eingesetzt werden können, umfassen Formality, PrimeTime, und VCS-Produkte.
• Entwurfsplanung (Schritt 120): Hierbei wird ein Gesamtgrundriss für den Chip konstruiert und hinsichtlich Timing und Routing auf oberster Ebene analysiert. Beispiele für EDA-Software-Produkte von Synopsys, Inc., die in diesem Schritt verwendet werden können, umfassen Astro und IC-Compiler-Produkte.
• Physische Implementierung (Schritt 122): Die Platzierung (Positionierung von Schaltungselementen) und das Routing (Anschließen dieser) erfolgt in diesem Schritt. Beispiele für EDA-Softwareprodukte von Synopsys, Inc., die in diesem Schritt verwendet werden können, umfassen Astro und IC-Compiler-Produkte. Dieser Schritt wird manchmal auch als „Layout“ bezeichnet, und hier treten die Beschränkungen bzw. Randbedingungen, die durch die Entwurfsregeln auferlegt werden, am besten zu Tage.
• Analyse und Extraktion (Schritt 124): In diesem Schritt wird die Schaltungsfunktion auf Transistorebene überprüft, was wiederum eine „Was-wäre-wenn“ Verfeinerung ermöglicht. Beispiele für EDA-Softwareprodukte von Synopsys, Inc., die in diesem Schritt eingesetzt werden können, umfassen AstroRail, PrimeRail, PrimteTime, und Star RC/XT-Produkte.
• Physische Überprüfung (Schritt 126): In diesem Schritt werden verschiedene Überprüfungsschritte durchgeführt, um die Korrektheit zu überprüfen für: Herstellung, elektrische Themen, lithographische Themen, und Verschaltung. Beispiele für EDA-Softwareprodukte von Synopsys, Inc., die in diesem Schritt eingesetzt werden können, umfassen das Produkt Hercules.
• Freigabe (Schritt 127): Dieser Schritt stellt die „Tape out“ bzw. Freigabedaten zur Herstellung von Masken zur lithographischen Verwendung bereit, um fertige Chips zu erzeugen. Beispiele für EDA-Softwareprodukte von Synopsys, Inc., die in diesem Schritt eingesetzt werden können, umfassen die Produktfamilie CATS(R).
• Auflösungsverbesserung (Schritt 128): Dieser Schritt geht mit geometrischen Veränderungen des Layouts einher, um die Herstellbarkeit des Designs bzw. Entwurfs zu verbessern. Beispiele für EDA-Softwareprodukte von Synopsys, Inc., die in diesem Schritt eingesetzt werden können, umfassen die Produkte Proteus, ProteusAF, und PSMGen.
• Maskendatenherstellung (Schritt 130): Dieser Schritt stellt die „Tape-out“-Daten für die Herstellung von Masken zur lithographischen Verwendung bereit, um fertige Chips herzustellen. Beispiele für EDA-Softwareprodukte von Synopsys, Inc., die in diesem Schritt eingesetzt werden können, umfassen die Produktfamilie CATS(R).
• Ein typischer Ablauf zur Herstellung von integrierten Schaltkreisen umfasst ebenfalls einen verwandten Ablauf, wie folgt:
• (1) Entwicklung einzelner Prozessschritte für die Herstellung der integrierten Schaltung. Dies kann mit den Software-Tools von Synopsys „Sentaurus Process“, Sentaurus Topography“ und „Sentaurus Lithography“ modelliert werden. Die Eingangsbedingungen umfassen hierbei Prozessbedingungen wie beispielsweise Temperatur, Reaktorumgebung, Implantationsenergie, etc. Bei der Ausgangsinformation handelt es sich um die Veränderungen in der Geometrie und Dotierungsprofilen oder Belastungsverteilung. Aspekte der Erfindung können in diesem Schritt des Herstellungsablaufs genutzt werden.
• (2) Integration der einzelnen Prozessschritte in den Gesamtprozessablauf. Dies kann mit dem Synopsys Softwaretool „Sentaurus Process“ modelliert werden. Die Eingangsinformationen umfassen hierbei die Sammlung der Prozessschritte in der geeigneten Reihenfolge. Die Ausgabe umfasst die Geometrie, die Dotierungsprofile und die Belastungsverteilung für die Transistoren und den Raum zwischen den Transistoren. Aspekte der Erfindung können in diesem Schritt des Herstellungsablaufs ebenfalls verwendet werden.
• (3) Analyse der Leistung des Transistors, der mit diesem Prozessablauf hergestellt wurde. Dies kann über das Synopsys-Softwaretool „Sentaurus Device“ erfolgen. Die Eingangsinformationen umfassen hierbei die Ausgabe aus Schritt (2) und die an den Transistoranschlüssen angelegten Vorspannungen. Die Ausgangsinformationen umfassen die Stromstärken bzw. Ströme und Kapazitäten der Transistoren für jede Vorspannungskombination. Aspekte der Erfindung können auch in diesem Schritt des Herstellungsablaufs verwendet werden.
• Die in Schritt (3) entwickelten Ausgangsinformationen charakterisieren den mithilfe des Prozesses hergestellten Transistor, und die Charakteristika bzw. Eigenschaften, oftmals in der Form von Berkeley Short-Channel IGFET Modellen (BSIM), werden daraufhin Schaltungssimulatoren wie beispielsweise HSPICE bereitgestellt, um es einem Designer zu ermöglichen, die Schaltungsentwürfe auf Transistorebene zu analysieren. Durch Analyse der Schaltung auf Transistorebene ist der Designer in der Lage, bessere Entwürfe bzw. Designs zu entwickeln.
• (4) Bei Bedarf Modifizierung der Prozessschritte und des Prozessablaufs, um die gewünschte Transistorleistung zu erzielen. Dies kann iterativ mittels der oben erwähnten Synopsys-Tools erfolgen.
• Nachdem der Prozessablauf fertig ist, kann er zur Herstellung einer Vielzahl von Schaltungsentwürfen verwendet werden, die von verschiedenen Designern aus verschiedenen Firmen stammen. Der EDA-Ablauf 112 bis 130 wird von diesen Designern eingesetzt. Der hier beschriebene parallele Ablauf kann zum Beispiel in einer Firma mit eigener Produktion verwendet werden, um einen Prozessablauf zu entwickeln, der verwendet werden kann, um Entwürfe herzustellen, die von den Designern kommen. Eine Kombination des Prozessablaufs und der in Schritt 130 hergestellten Masken kann verwendet werden, um eine beliebige, bestimmte Schaltung herzustellen. Falls die Designer bei einer sich hiervon unterscheidenden Firma arbeiten, zum Beispiel einer Firma ohne eigene Produktion, ist es üblicherweise die Firma mit eigener Produktion, die diesen parallelen Prozessablauf durchführt, wohingegen die Prozessschritte aus 1 typischerweise von der Firma ohne eigene Produktion durchgeführt werden. Falls die integrierte Schaltung bei einem Integrated Device Manufacturer (IDM) anstelle der Kombination aus Fabless und Foundry bzw. Firma ohne eigene Produktion und Firma mit eigener Produktion hergestellt wird, werden beide oben beschriebenen parallelen Abläufe bei dem gleichen Integrated Device Manufacturer durchgeführt.
• Es gibt ebenfalls eine Brücke zwischen diesen Tools und den 112 bis 130 EDA Tools. Die Brücke ist ein Synopsys Tool „Seismos“, welches kompakte Proximity-Modelle für ein bestimmtes Schaltungsdesign bzw. Layout anwendet, um eine Netzliste mit Instanzparametern für jeden einzelnen Transistor in der Schaltung als Funktion von dessen Umgebung und Belastung zu erhalten, einschließlich Materialumwandlungsbelastung. Diese Netzliste wird in dem Analyseschritt 124 verwendet.
• Verfahren zur Entwicklung einer Entwurfsregelreihe
• 2 ist ein Ablaufdiagramm eines Gesamtverfahrens zur Entwicklung einer Entwurfsregelreihe für einen neuen oder stark veränderten Herstellungsprozess, bevor der Prozess den Punkt erreicht hat, bei dem Siliziumvorrichtungen zuverlässig hergestellt werden können.
• In Schritt 210 wird der neue Herstellungsprozess entwickelt, zumindest bis zu dem Punkt einer Grundsequenz von Prozessschritten. Eine tatsächliche Herstellung einer Struktur ist nicht erforderlich, und mag in der Tat auch noch nicht möglich sein, bis benötigte Herstellungsausrüstung verfügbar wird. In Schritt 211 entwickelt das System hochpräzise, jedoch zeit- und arbeitsintensive DD-Modelle von N- und P-Kanal FET-Transistoren durch Simulation von dem zu testenden Herstellungsprozess. In Schritt 202 wird ein vorläufiger Rahmen annehmbarer Entwurfsregelreihen für die Prozess- und Herstellungsausrüstung bestimmt. In einer anderen Ausführungsform kann Schritt 211 nach oder parallel zu der ersten Iteration von Schritt 212 durchgeführt werden.
• In Schritt 214 wird eine Vielzahl von DRUTs an simulierten ROs getestet.
• In Schritt 216, falls eine oder mehr Entwurfsregelreihen gefunden wurden, die zu annehmbaren Ergebnissen führen, dann fertig (Schritt 218). Andernfalls werden in Schritt 220 entweder die Entwurfsregelreihen variiert, oder der Herstellungsprozess wird nachjustiert bzw. optimiert, oder beides, um eine neue Vielzahl von zu testenden Entwurfsregelreihen zu erzeugen, und der Prozess kehrt zu Schritt 212 zurück.
• 3 ist ein Ablaufdiagrammausschnitt von Schritt 211 (2). Dieser Prozess führt eine hochpräzise Simulation von Mustertransistoren jedes Transistortyps durch, der in einer Stufe des RO verwendet wird, bei denen es sich in einer Ausführungsform um N-Kanal und P-Kanal FET Transistoren handelt. Dieser Schritt ist kostspielig in der Durchführung hinsichtlich Zeit, Rechenleistung und Expertise, jedoch muss er nur einmal durchgeführt werden, um eine sehr viel schnelle Bewertung einer großen Anzahl von potentiellen DRUTs zu unterstützen.
• In Schritt 310 werden die Parameter der aktuellen Version des Herstellungsprozesses dazu verwendet, um die Herstellung von Mustern von jeder der beiden Arten von Transistoren zu simulieren. Sentaurus Process, oder ein anderes Softwarepaket das die Strukturen herstellt, die von einer Sequenz von spezifischen Herstellungsprozessschritten hergestellt werden, kann für diesen Zweck verwendet werden. Die Mustertransistoren sind auf Entwurfsregeln basiert, die zu keiner der zu testenden Entwurfsregeln passen bzw. mit diesen übereinstimmen müssen, jedoch sollten sie bevorzugt innerhalb des Rahmens von Entwurfsregelreihen liegen, die in Schritt 214 bewertet werden, um sicherzustellen, dass die in Schritt 211 entwickelten Driftdiffusionsmodelle gültig bleiben. Die Ausgabe von Schritt 310 ist eine Datei oder Datenbank, welche die Geometrien und Materialzusammensetzung von jeder Art von Transistor identifiziert. Es kann sich dabei um ein dreidimensionales Mesh handeln, das den gesamten Transistorkörper durchdringt und das die Konzentration von verschiedenen Materialien an jedem Knoten identifiziert.
• Die Halbleiterherstellung geht mit einer Reihe von Verfahrensschritten einher, die in einer Reihenfolge bzw. Abfolge durchgeführt werden, die in dem Herstellungsprozess definiert ist. Die Prozessschritte werden typischerweise unterteilt in FEOL-Prozessschritte (Front End of Line), z.B. die Bildung von Transistor Drain- und Source-Bereichen und Gate-Stacks, und Bildung von STI-Bereichen (Shallow Trench Isolation); MOL-Prozessschritte (Middle of Line), wie beispielsweise Kontakte zu Gates, Sources und Drains, und lokaler Interconnects unter Metall 1; und BEOL-Prozessschritte (Back End of Line), wie zum Beispiel das Einbringen von Durchkontaktierungen bzw. Vias in das Zwischenschichtdielektrikum, und die Bildung von mehreren Schichten von Interconnects an der Metall 1 Schicht und darüber, welche die Transistorkontakte miteinander und mit anderen Strukturen auf dem Chip verbinden. Die Kontakte hin zu Gates, Sources und Drains werden hierbei nicht als Teil der „Interconnects“ betrachtet.
• In Schritt 312 werden die simulierten Mustertransistorstrukturen mittels eines hochpräzisen, jedoch zeitintensiven Verfahrens charakterisiert, zum Beispiel unter Verwendung eines komplexen Transportmodells wie beispielsweise der Nichtgleichgewichts-Green-Funktion (NEGF) oder der Boltzmann Transportgleichung. Obgleich der Einsatz eines hochpräzisen, aber zeitintensiven Verfahrens zu diesem Zeitpunkt sehr vorteilhaft ist, ist dieser Einsatz nicht in allen Ausführungsformen der Erfindung tatsächlich erforderlich. In manchen Ausführungsformen kann ein schnelles Verfahren mit geringer Präzision verwendet werden, um die Mustertransistor-Strukturen zu charakterisieren. Bevorzugt ist das Verfahren, das zur Charakterisierung der Mustertransistoren verwendet wird, jedoch von höherer Präzision als das unten in Schritt 314 gezeigte Verfahren. Die Ausgabe von Schritt 312 kann zum Beispiel in der Form einer Datei oder Datenbank erfolgen, die IV-Kurven und CV-Kurven beschreibt, welche Stromstärken bzw. Ströme und Kapazitäten als Reaktion auf angelegte Vorspannungen darstellten.
• Konkreter wird in manchen Ausführungsformen das komplexe Transportmodell dazu verwendet, um eine Datenbank mit IV-Kurven zu bestimmen, einschließlich deren zeitabhängiger Variation als Reaktion auf einen vorgegebenen Eingangsstimulus bei Vgs und Vds. Diese Daten werden dann weiter analysiert, um die CV-Kurven zu berechnen, die dann der Datenbank hinzugefügt werden.
• In einer Ausführungsform, bei der das komplexe Transportmodell bzw. Advanced Transport Model auf der NEGF basiert, kann die Stromstärke an einem Drain an einem bestimmten Vds und Vgs erhalten werden, indem die Stromdichte J →(r, t) über der Fläche, wo der Halbleiter den Drain-Kontakt der Mustertransistorstruktur trifft, intergiert wird, wobei gilt:

  
• In dieser Gleichung sind r und r‘ Positionen in dem dreidimensionalen Raum in dem Transistormodell, und J →(r, t) wird über dem gesamten r über der Fläche integriert, wo der Halbleiter auf den Drain-Kontakt trifft. G < ist die kleinere Green’sche Funktion, und um einen stabilen Zustandswert von Id zu erhalten, wird die Gleichung im Bereich t -> ∞ ausgewertet. Um eine Vielzahl von IV-Kurven für unterschiedliche Werte von Vds zu erhalten, wird die obige Gleichung separat für jeden gewünschten Vds ausgewertet, jeweils mit ansteigenden Werten von Vgs. Bei G < handelt es sich um eine Funktion des elektrischen Felds in der Struktur E(r, t), welche wiederum selbst durch das Lösen der Newton-Schrödinger-Gleichung auf der Geometrie und dem Materialprofil des Transistorkörpers bestimmt wird. Die Kontaktvorspannungen Vds und Vgs, die für einen bestimmten Punkt auf der Vielzahl von IV-Kurven erwünscht ist, sind als Randbedingungen an diesen Gleichungen vorgesehen.
• In einer Ausführungsform, in der das komplexe Transportmodell auf der Boltzmann Transportgleichung basiert, werden die gleichen Vorgehensweisen wie oben verwendet, um die IV- und CV-Kurven zu bestimmen, abgesehen davon, dass die Stromdichte J →(r, t) gegeben ist durch:

  

  wobei die Verteilungsfunktion

  

  als die Anzahl der Elektronen mit Spin σ in Band n mit Positionen innerhalb von d³r aus r und Wellenvektoren innerhalb d³r aus k zum Zeitpunkt t definiert ist. Das Symbol Ω unterhalb dem Integral in der obigen Gleichung erinnert daran, dass das Wellenvektor-Integral nur über der ersten Brillouinzone berechnet wird. Zudem gilt:

  

  wobei n die Bandzahl ist, und k der Wellenvektor ist. ε_n(k) ist die Streuungsrelation für das Band n, und ist periodisch mit einer Periode gleich einem beliebigen Vektor des reziproken Gitters. ν_n(k) ist die Geschwindigkeit. E(r, t) ist das elektrische Feld an jedem Punkt r in der Struktur, und B(r, t) ist das Magnetfeld, welches als Null angenommen wird. Wie in der obigen Ausführungsform, in der das verwendete komplexe Transportmodell NEGF ist, wird E(r, t) bestimmt durch das Lösen der Newton-Schrödinger-Gleichung auf der Geometrie und dem Materialprofil des Transistorkörpers. Die Kontaktvorspannungen Vds und Vgs, die für einen bestimmten Punkt auf der Vielzahl von IV-Kurven gewünscht sind, sind als Randbedingungen in diesen Gleichungen enthalten.
• Nachdem IV- und CV-Kurven für die Mustertransistorstrukturen bestimmt wurden, ahmt das System in Schritt 314 die hochpräzisen Transistoreigenschaften mithilfe eines vereinfachten Drift-Diffusions(DD-)modells nach, wie es beispielsweise in einem TCAD-Vorrichtungssimulator (Technology Computer Aided Design) wie beispielsweise einer Sentaurus Device eingesetzt wird. Dieser Schritt kann beispielsweise durch ein Kurvenanpassungsverfahren durchgeführt werden, bei dem mehrere Parameter des DD-Modells dahingehend kalibriert werden, dass diese mit den IV- und CV-Kurven übereinstimmen bzw. zu diesen passen. Die Ausgabe von Schritt 314 ist eine Datei oder Datenbank, welche die Koeffizienten für das DD-Modell identifiziert, welche in dem TCAD Vorrichtungssimulator verwendet werden sollen.
• Zum Beispiel wird bei einem Drift-Diffusionsmodell wie jenem, das in Sentaurus Device verwendet wird, der Fluss einer Spezies durch den Transistor auf Grundlage des Prinzips der Massenerhaltung innerhalb endlicher Volumen um die Knoten eines dreidimensionalen Mesh berechnet, welches auf dem Modell der Transistorstruktur gelegt wurde. Dies führt auf Kontinuitätsgleichungen mit der folgenden Form: d / dt∫_v(t)CdV = ∫_V(t)[g – l]dV – ∮_S(t)Φ →n →dS, wobei t die Zeit ist; C die Konzentration der Spezies (entweder Atome oder Elektronen/Löcher) ist; V(t) das Volumen ist, das betrachtet wird (die sich mit der Zeit ändern kann); g ist die Erzeugung der Spezies; 1 ist die Rekombination der Spezies; S(t) ist der Bereich der Fläche, die das Volumen V(t) einschließt; Φ → ist der Fluss der Spezies über der Fläche S(t); und n → ist die nach außen gerichtete Normale zu der Fläche S(t). Wie bei den komplexen Transportmodellen oben kann diese Gleichung dazu verwendet werden, um die Stromdichte J →(r, t) innerhalb der Transistorstruktur zu berechnen, welche wiederum über der Fläche intergiert werden kann, wo der Halbleiter auf den Drain-Kontakt trifft, um Id zu berechnen. J →(r, t) hängt von Φ → ab, welches wiederum von den Kontaktvorspannungen Vds und Vgs abhängig ist, die der Simulation als Randbedingungen übergeben werden. Somit kann wie bei den komplexen Transportverfahren oben durch das Bewerten der obigen Gleichung getrennt für jeden gewünschten Vds jeweils mit ansteigenden Werten Vgs eine Vielzahl von IV-Kurven für unterschiedliche Werte von Vds berechnet werden. Und CV-Kurven können ebenfalls aus den IV-Kurven in der oben beschrieben Art und Weise berechnet werden.
• Die mittels des DD-Modells durch Simulation berechneten CV- und IV-Kurven werden nicht genau zu jenen passen, die durch das komplexe Transportmodell berechnet werden, weil obgleich es schneller ist, es ebenfalls weniger genau ist. Jedoch enthält das DD-Modell bestimmte Parameter, die angepasst werden können, um die Übereinstimmung zu verbessern. Zusätzlich zu der Abhängigkeit von Vds und Vgs hängt Φ → auch von „Drift-Diffusionsparametern“ ab, zum Beispiel Mobilität der betrachteten Spezies, Sättigungsgeschwindigkeit, und Quantenseparation. Quantenseparation beeinträchtigt die CV-Kurven, wohingegen Mobilität und Sättigungsgeschwindigkeit die IV-Kurven beeinträchtigen. Bislang kann bei einem gegebenen Wert von Vds die CV- bzw. IV-Kurve, die zuvor für diesen Wert von Vds bestimmt wurde, in dem Drift-Diffusionsmodell nachgeahmt werden, indem die beste Menge an Werten für diese Drift-Diffusions-Parameter gefunden wird. Zunächst wird die Quantenseparation variiert, um den am besten passenden Wert für die CV-Kurven zu finden, und dann wird die Mobilität und Sättigungsgeschwindigkeit variiert, um den am besten passenden Wert für die IV-Kurven zu finden. Üblicherweise wird eine einzelne Menge von Drift-Diffusionsparametern gefunden, die zu all den IV- und CV-Kurven am besten passt. Hierbei handelt es sich um Standardkurven-Anpassungsaufgaben. Die resultierenden, am besten passenden Werte für die Drift-Diffusionsparameter bilden die Ausgabe in Schritt 314.
• 4 ist ein Ablaufdiagramm von Schritt 214 zum Testen von Entwurfsregelreihen auf simulierten ROs. Bei dem Beispiel auf 4 handelt es sich um eine sequentielle Ausführungsform, die auf einem einzelnen Computersystem verwendet werden kann. Die Schrittsequenz in 4 ist bevorzugt in einem Skript angeordnet, das durch einen Steuerungsprozess des Computersystems ausgeführt wird. Sentaurus Workbench von Synopsys, Inc. kann zum Bedienen des Skripts verwenden werden.
• In Schritt 410 beginnt das System eine Schleife durch die Entwurfsregelreihen, die zuvor gefunden wurden, eine annehmbare Marge zu erzeugen. In Schritt 412 wird die gegenwärtige DRUT wie nachfolgend erläutert ausgewertet, und in Schritt 414 werden die Ergebnisse in einer Datenbank in Zusammenhang mit einer Angabe der bestimmten DRUT gespeichert. In Schritt 416 kehrt das System zu Schritt 410 zurück, um die nächste DRUT auszuwerten. Dieser Prozess kann bei Bedarf angehalten oder pausiert werden, oder die Reihenfolge der zu testenden Entwurfsregeln kann verändert werden, z.B. in Abhängigkeit von den Ergebnissen der zuvor getesteten DRUTs.
• 5 veranschaulicht eine andere Ausführungsform von Schritt 214 zum parallelen Testen von Entwurfsregelreihen an simulierten ROs in einer Client/Server-Anordnung. Sie umfasst einen Server 510 und eine Anzahl von Client-Computersystemen oder Prozessorkernen 512. Die Schrittsequenz, die von dem Server in 5 ausgeführt wird, ist bevorzugt in einem oder mehr Skripten angeordnet, die durch einen Steuerungsprozess auf dem Server ausgeführt werden. In analoger Art und Weise ist die Schrittsequenz, die von dem Client in 5 ausgeführt wird, bevorzugt in einem oder mehreren Skripten angeordnet, die von einem Steuerungsprozess des Clients ausgeführt werden. Auch hier kann Sentaurus Workbench zum Bedienen dieser Skripte eingesetzt werden.
• In Schritt 514 beginnt der Server eine Schleife durch die Entwurfsregelreihen, die zuvor dahingehend befunden wurden, eine akzeptable Marge zu erzeugen. In Schritt 516 wartet der Server auf einen verfügbaren Prozessor oder Prozessorkern eines Clients. In Schritt 518 sendet der Server geeignete Anweisungen und Daten an den verfügbaren Client-Prozessor zum Testen der gegenwärtigen DRUT. Falls es in Schritt 520 mehr zu testende Entwurfsregelreihen gibt, kehrt der Server zu Schritt 514 zurück, um die Auswertung der nächsten Entwurfsregel anzuweisen.
• In Schritt 522 wartet ein Prozessor oder Prozessorkern 512 eines Clients Anweisungen von dem Server 510, um eine DRUT zu testen. In Schritt 524 wertet er die aktuelle DRUT in der oben beschriebenen Weise aus, und in Schritt 526 gibt er die Ergebnisse der Auswertung an den Server 510 zurück. Der Server empfängt in Schritt 528 die Testergebnisse der Entwurfsregelreihe von einem Client, und in Schritt 530 speichert er die Ergebnisse in einer Datenbank in Zusammenhang mit einer Angabe der DRUT. In Schritt 532 wird der Client-Prozessor, der die Ergebnisse lieferte, als verfügbar markiert, so dass er für künftige Iterationen von Schritt 516 wieder verfügbar ist.
• Die Schritte 412 und 524 rezitieren beide das Testen der gegenwärtigen DRUT. Bei herkömmlichen Techniken wird die Leistung eines (einzelnen) Transistors oftmals durch das Bilden eines BSIM Kompaktmodells des Transistors und Einbringen von dessen Reaktion auf Proximity-Effekte durch SPICE Instanz-Parameter auf Grundlage von Nachschlagetabellen vorhergesagt. Hierbei handelt es sich um einen sehr zeitaufwendigen Ansatz. Bei den hier vorgestellten Ausführungsformen werden Transistoren hingegen gleichzeitig mit parasitärem Widerstand und Kapazität mittels Durchführung einer Vorrichtungssimulation einer kompletten Logikzelle simuliert. Eine beliebige Art von Logikzelle aus einer Vielzahl von Logikzellen kann verwendet werden, zum Beispiel ein Inverter, Buffer, oder eine Zelle, die eine komplexere Logikfunktion durchführt. Eine solche Zelle enthält üblicherweise mehr als nur einen zu testenden Transistor: sie kann zusätzliche Transistoren, Source-, Drain- und Gate-Kontakte für jeden enthaltenen Transistor, Metall-Interconnects zwischen Transistoren, und andere Merkmale, nahegelegene Gräben mit Oxidfüllung, andere nahegelegene Transistoren, Isolationsgräben, die längsseitige aneinander angrenzende Finnensegmente trennen, und so weiter umfassen. Diese zusätzlichen Aspekte können eine Belastung in dem Transistorkanal, einen Widerstand und Kapazität sowie eine Reihe anderer Phänomene beeinträchtigen, die alle die Leistung des Transistors in bedeutsamer und manchmal überraschender Weise beeinträchtigen können. Hier beschriebene Ausführungsformen nutzen einen Inverter als Logikzelle, weil diese viele der obigen Merkmale enthält.
• Zudem wird, bevorzugt, jedoch nicht notwendigerweise, die Leistung des Inverters durch Verbinden (mittels Simulation) einer ungeraden Anzahl der Inverter in einem Ring, um einen Ringoszillator zu bilden, ausgewertet. Bei einem Ringoszillator handelt es sich um eine Vorrichtung mit einer ungeraden Anzahl von invertierenden bzw. Umkehrstufen. Die Stufen sind in einer Kette verbunden, und die Ausgabe der letzten Stufe wird der ersten Stufe wieder zugeführt. 9 veranschaulicht ein Schaltungsschema eines typischen Ringoszillators mit drei Inverterstufen, der in der Simulation aus 6 verwendet werden kann. Eine Stufe ist in der Zeichnung durch die gestrichelte Linie 910 angedeutet. Sie weist einen N-Kanal-Transistor 912 und einen P-Kanal-Transistor 914 auf, die als CMOS-Inverter verschaltet sind. Die Stufe zeigt ebenfalls den parasitären Ausgangswiderstand 916 und Kapazität 918. Der Ausgang einer jeden Stufe ist mit dem Eingang der nächsten Stufe verbunden, und der Ausgang der letzten Stufe ist zur Bildung einer Schleife zurück an den Eingang der ersten Stufe angeschlossen. Die Gesamtausgabe des RO kann aus der Ausgabe von einer beliebigen der einzelnen Stufen geschlossen werden.
• Bei der Ausführungsform von 9 handelt es sich um einen logischen Inverter bzw. Logikinverter. Jedoch können in anderen Ausführungsformen andere Schaltungselemente verwendet werden. In einer Ausführungsform ist jede Stufe ein NAND- oder NOR-Gatter, die jeweils mindestens zwei Eingänge haben, die jeweils miteinander verknüpft sind. In einer anderen Ausführungsform sind nicht alle Stufen identisch. In einer anderen Ausführungsform umfasst eine oder mehr der Stufen ebenfalls mindestens ein nicht-invertierendes Element, das bei der Bestimmung, ob die Gesamtzahl der invertierenden Stufen ungerade ist, nicht mitgezählt wird. In einer anderen Ausführungsform umfasst mindestens eine der Stufen einen zweiten Eingang. In der Ausführungsform der Schritte 412 und 524 ist die Ringoszillatorstruktur derart gewählt, dass alle der Stufen invertierend sind und alle (Stufen) identisch sind. Falls eine andere Art von Ringoszillator für die Simulation verwendet wird, wird die Implementierung der Schritte 412 und 524 entsprechend angepasst.
• Die Leistung eines CMOS Transistorpaars in einer nahezu realistischen Umgebung kann dann auf einfache Weise durch Beobachten des Ringoszillators im simulierten Betrieb bewertet werden. Die Verwendung des Begriffs „Leistung“ einer Logikzelle in der vorliegenden Schrift umfasst Angaben zur Schaltverzögerung und/oder dem Stromverbrauch der Logikzelle. Der Begriff vermag ebenfalls Angaben zu anderen Eigenschaften enthalten. Die durchschnittliche Schaltverzögerung einer Zelle in einem Ringoszillator kann vorhergesagt werden, indem es dem Ringoszillator gestattet wird, durch N komplette Schwingungen zu schalten, wobei die Zeit T, die benötigt wird, um die N Schwingungen zu durchlaufen, durch 2·N geteilt wird, und ferner durch Teilen des Ergebnisses durch die Anzahl von Stufen des Ringoszillators. Dies stellt eine stufenbasierte Schaltgeschwindigkeit einer Zelle bereit, gemittelt über sowohl Pull-up und Pull-down Übergänge. (In gleichwertiger Weise kann die durchschnittliche Schaltverzögerung einer Zelle vorhergesagt werden, indem es dem Ringoszillator ermöglicht wird, für einen Zeitraum T zu schwingen, und Beobachten der Anzahl N von Schwingungen, die in dieser Zeit vollendet wurden. Beide Formulierungen können dahingehend beschrieben werden, dass sie die Schaltgeschwindigkeit in Abhängigkeit von der beobachteten Schwingungsfrequenz des Ringoszillators bestimmen).
• In analoger Form kann der Stromverbrauch der Zelle durch Beobachten von Idd (dem Stromfluss von der Stromzufuhr) und Vdd über der gesamten Schwingzeit T, Integrieren von Idd x Vdd über der Zeit T, und Teilen des Ergebnisses auf die gleiche Weise vorhergesagt werden. Dies stellt den stufenbasierten Stromverbrauch einer Zelle bereit, gemittelt über sowohl Pull-Up und Pull-Down Übergängen. Es wird angemerkt, dass die Leistung einer Inverterstufe in einer Ringoszillatorumgebung nicht notwendigerweise zu der Leistung eines beliebigen, bestimmten Transistors oder Inverters in einer Produktionsschaltung mit einem anderen Layout passen wird. Jedoch ist es für die Zwecke der Bewertung von Entwurfsregelreihen nicht kritisch, dass die beobachtete Leistung in einem absoluten Sinngehalt korrekt ist. Die Absicht liegt darin begründet, dass die Leistungsbeobachtung in einem relativen Zusammenhang korrekt ist, so dass die Leistungszahlen von unterschiedlichen Entwurfsregelreihen miteinander verglichen werden können, um eine optimale Entwurfsregelreihe zu finden.
• 6 ist ein Ausschnitt des Ablaufdiagramms der beiden Schritte 412 und 524 zum Testen einer bestimmten der DRUTs. Dieser Schritt kann mehrere Male hintereinander an mehreren potentiellen DR-Reihen durchgeführt werden, weil dies nicht zeitraubend ist. In Schritt 610 wird die Struktur und Materialzusammensetzung einer RO-Zelle (Stufe) durch Simulation ihrer Herstellung und unter Verwendung der bestimmten DRUT entwickelt. Dieser Schritt wird nachfolgend ausführlicher unter Bezugnahme auf 7 beschrieben. In Schritt 612, unter Verwendung der in Schritt 211 zuvor entwickelten Transistor DD-Modelle, und unter Verwendung der Schaltungsleiterbahnen, vermittels derer die Transistoren verschaltet sind, um eine RO-Stufe zu bilden, wird eine einzelne Stufe des Ringoszillators durch Simulation charakterisiert. Obgleich TCAD-Produkte dahingehend ausgedehnt werden können, eine kleine Bibliothekszelle wie einen Inverter oder ein NAND-Element oder einen Teil einer großen Bibliothekszelle wie ein Flip-Flop handzuhaben, können diese Produkte nicht sinnvoll einen kompletten Ringoszillator mit mehreren Dutzend oder gar Hunderten von Stufen handhaben. Dieser Schritt 612 verwendet TCAD, um ein „Blackbox“-Verhaltensmodell einer RO-Stufe zu entwickeln, und setzt dieses Black-Box-Modell dann zur RO-Analyse ein. Die „Black-Box“ kann mittels eines TCAD-Programms wie beispielsweise Sentaurus Device entwickelt werden, das Ströme in BEOL basierend auf den oben bestimmten DD-Parametern modellieren kann, und ebenfalls die Auswirkungen von mechanischen Belastungen für jeden Transistor in der Struktur modellieren kann. Optische Proximity-Effekte können durch GDS durch Anwenden von OPC-Tools auf ursprüngliche GDS-Masken berücksichtigt werden. Parasitäre Kapazitäten können durch Kombination der Poisson-Gleichung mit Kontinuitätsgleichungen in einem Übergangssimulationsmodus enthalten sein (z.B. Berechnen von Strömen bzw. Stromstärken und Vorspannungen über der Zeit). Darüber hinaus modellieren die Schritte 610 und 612 zusammen Transistoren gleichzeitig mit parasitärem Widerstand R und Kapazität C in einer Vorrichtungssimulation der gesamten Ringoszillatorstufe anstatt zu versuchen, BSIM-Kompaktmodelle der Transistoren zu bilden und deren Reaktion auf Proximity-Effekte durch SPICE-Instanzparameter auf Grundlage von Nachschlagetabellen zu erzeugen.
• Bei der Verwendung des Begriffs „Black-Box“ ist hierbei ein Schaltungsbauteil gemeint, das lediglich durch sein Verhalten an seinem bzw. seinen Ausgang/Ausgängen als Reaktion auf an dem Eingang bzw. den Eingängen angelegten Signalen definiert ist. Über die innere Struktur oder Verschaltung des Schaltungsbauteils werden keine Informationen benötigt. Daher ist dieses nicht auf weitverbreitete einzelne Schaltungsbauteile wie Widerstände, Kondensatoren und Transistoren beschränkt. Es kann andere Bauteile in sich tragen, sowie Kombinationen von Bauteilen.
• In Schritt 614 wird die Gesamtleistung eines kompletten, mehrstufigen RO mithilfe der RO-Stufe als Black-Box mit den Schaltungseigenschaften, die in Schritt 612 bestimmt wurden, charakterisiert. Zu diesem Zweck kann das Produkt „SABER“ von Synopsys, Inc. eingesetzt werden. Saber wird beispielsweise beschrieben in der Publikation Mantooth, H. Alan, und Martin Vlach, "Beyond SPICE with SABER and MAST", Circuits and Systems, 1992. ISCAS'92. Proceedings., 1992 IEEE International Symposium on. Vol. 1. IEEE, 1992, die hier durch Bezugnahme aufgenommen ist.
• 7 ist ein Ausschnitt des Ablaufdiagramms aus Schritt 610 zur Entwicklung der Struktur und Materialzusammensetzung einer RO-Stufe mithilfe von N- und P-Kanal-FETs, und DRUT. In Schritt 710 wird die RO-Stufe optimal mithilfe des Schaltungsentwurfs der RO-Stufe und der aktuellen DRUT gelayoutet. Zu diesem Zweck kann das Produkt Custom Designer von Synopsys, Inc. verwendet werden. In Schritt 720 wird die Herstellung einer kompletten RO-Stufe simuliert, einschließlich FEOL, MOL, und BEOL. Ein TCAD Herstellungsprozesssimulator wie zum Beispiel Sentaurus Process kann zu diesem Zweck verwendet werden.
• 10 ist eine andere Ansicht von bestimmten Ausführungsformen der Erfindung. Viele der in 10 veranschaulichten Kästchen werden hier gelegentlich als Module und nicht als Prozessschritte bezeichnet, weil diese typischerweise mit getrennten Softwareprodukten implementiert bzw. umgesetzt werden. Ein Großteil des Prozesses kann mithilfe einer geeigneten Skriptsprache wie beispielsweise Synopsys Workbench automatisiert werden. Bevorzugt kann zumindest die gesamte Schleife 1018 (einschließlich aller Inhalte) unter Verwendung von entweder der Ausführungsform aus 4 oder der Ausführungsform aus 5 verskriptet und/oder ausgeführt werden.
• Unter Bezugnahme auf 10 wird in Schritt 1010 ein probeweiser Herstellungsprozess entwickelt. Der Herstellungsprozess wird durch eine Reihe von Herstellungsprozessschritten definiert. Diese werden einem Herstellungssimulationsmodul 1012 bereitgestellt, das diese nutzt, um die Herstellung von Muster-N-Kanals und P-Kanal-FETs zu simulieren. Wie erwähnt kann dieses Modul eine Instanz von „Sentaurus Process“ enthalten, das von Synopsys, Inc. bezogen werden kann. Die Ausgabe von Modul 1012 enthält die Geometrie von jeder der beiden Arten von FETs, einschließlich des Profils (Zusammensetzung) der Materialen, die sie enthalten. Zum Beispiel kann die Ausgabe als Datenbank bereitgestellt werden, die ein dreidimensionales Mesh beschreibt, das auf den Transistorkörper gelegt ist, wobei jeder Knoten in dem Mesh mit einer Angabe zu der Menge und Konzentration von verschiedenen Materialien innerhalb eines Volumens, das den Knoten umgibt, in Zusammengang steht. Die Materialzusammensetzung umfasst ein Dotierungsprofil, da es sich bei manchen der Materialien in dem Materialprofil um Dotierstoffe handelt.
• Die Geometrie und das Materialprofil von Modul 1012 für jeden der Mustertransistoren wird einem hochpräzisen, aber zeitaufwändigen FET-Charakterisierungsmodul 1014 bereitgestellt. Wie erwähnt kann ein Modul, dessen Analyse auf einem komplexen Transportmodell wie beispielsweise der NEGF oder der Boltzmann Transportgleichung basiert, in Modul 1014 verwendet werden. Andere komplexe Transportmodelle, die eingesetzt werden können werden beschrieben in Grasser, et. al., Advanced Transport Models for Sub-Micrometer Devices, in "Proceedings of the 9th International Conference on Simulation of Semiconductor Processes and Devices (SISPAD)", Springer, (2004), und in Palestri, et. al., Comparison of advanced transport models for nanoscale nMOSFETs (2009), die beide durch Bezugnahme in dieser Anmeldung aufgenommen sind. Die Ausgabe von Modul 1014 kann zum Beispiel in der Form einer Datei oder Datenbank erfolgen, welche die IV-Kurven und CV-Kurven beschreiben, die Ströme bzw. Stromstärken und Kapazitäten als Reaktion auf angelegte Vorspannungen für jeden der FET-Typen beschreiben.
• Die hochpräzisen Charakterisierungen der Muster-FETs werden einem anderen Charakterisierungsmodul 1016 bereitgestellt, das auch die FET-Geometrien und Materialprofile von Modul 1012 erhält. Das Charakterisierungsmodul 1016 verwendet bevorzugt eine geringere Präzision, jedoch ein schnelleres Verfahren zur Charakterisierung von FETs. Zum Beispiel kann es ein DD-Modell verwenden, und eine Instanz von Sentaurus Device, das von Synopsys, Inc. bezogen werden kann. Das Modul 1016, wie Modul 1014, charakterisiert die Muster-FETs, um IV- und CV-Kurven zu erzeugen, aber kalibriert diese dann an den IV- und CV-Kurven von Modul 1014 durch Anpassen bestimmter DD-Parameter wie zum Beispiel Mobilität, Sättigungsgeschwindigkeit und Quantenseparation. Diese Anpassungsparameter werden vorliegend als Kalibrierungsparameter bezeichnet. Wesentlich ist nun, dass das schnelle Charakterisierungsmodul 1016 nun an der Ausgabe des präziseren Moduls kalibriert wurde, so dass nun das schnelle Modell anstelle des genaueren Modells für eine schnelle und dennoch relativ exakte Charakterisierung von anderen Transistoren verwendet werden kann, die ähnlich sind, jedoch mit den Muster-Transistoren nicht identisch sind.
• Die Bestimmung der Kalibrierungsparameter in Modul 1016 geht mit der Bestimmung von Kalibrierungsparametern für das sekundäre Simulationsmodell derart einher, dass eine Charakterisierung der Muster-FET-Struktur durch das zweite Simulationsmodul „im Wesentlichen“ auf die gleiche Menge von IV- und CV-Kurven führt, wie sie durch das erste Simulationsmodell bestimmt wurden. Die Frage dahingehend, wie ähnlich die IV/CV-Kurven sein müssen, damit sie vorliegend als „im Wesentlichen“ gleich betrachtet werden, hängt hierbei von der Ausführungsform ab. In einer Ausführungsform wird eine Minimierungsunktion verwendet, um die Kalibrierungsparameterwerte zu finden, die verglichen mit den IV/CV-Kurven, die durch das erste Simulationsmodell erzeugt werden, auf eine minimale (durch eine vorgegebene Definition) Abweichung zwischen den IV/CV-Kurven führt, die von dem zweiten Simulationsmodell erzeugt werden. In einer solchen Ausführungsform werden die IV/CV-Kurven als „im Wesentlichen“ gleich betrachtet. In einer anderen Ausführungsform werden verschiedene Werte für die Kalibrierungsparameter ausprobiert, bis eine Menge von Werten gefunden wird, für die die von dem zweiten Simulationsmodell erzeugten IV/CV-Kurven „ausreichend ähnlich“ zu jenen sind, die von dem ersten Simulationsmodell erzeugt werden, gemäß einer vorgegebenen Definition von „ausreichend ähnlich“; und dann bricht die Suche ab. In einer solchen Ausführungsform werden die IV/CV-Kurven, die „ausreichend ähnlich“ sind, als „im Wesentlichen“ gleich betrachtet. Andere Wege der Bewertung einer „wesentlichen“ Ähnlichkeit ergeben sich dem Leser ohne weiteres.
• Obgleich das Charakterisierungsmodul 1016 eine höhere Geschwindigkeit, aber ein Simulationsmodell mit geringerer Genauigkeit nutzt als das Charakterisierungsmodul 1014, ist dies nicht tatsächlich in allen Ausführungsformen der Erfindung erforderlich. In manchen Ausführungsformen kann ein Simulationsmodell mit hoher Geschwindigkeit und geringer Genauigkeit in Modul 1014 eingesetzt werden. Bevorzugt jedoch verwendet das zur Charakterisierung der Mustertransistoren verwendete Modul ein Modell geringerer Geschwindigkeit und/oder höherer Genauigkeit, als jenes, das in Modul 1016 eingesetzt wird. Konkret, falls beide Module dazu verwendet werden, um den gleichen Transistor zu charakterisieren, wird das Modul 1016 schneller als das Modul 1014 abschließen. Alternativ oder zusätzlich wird das Modul 1014 genauere Ergebnisse als das Modul 1016 erzeugen. Das in Modul 1014 verwendete Simulationsmodell wird hierbei gelegentlich als „primäres“ Modell bezeichnet, und das in Modul 1016 verwendete Simulationsmodell wird gelegentlich als „sekundäres“ Modell bezeichnet.
• Sobald das schnelle Modul 1016 kalibriert wurde, beginnt eine Schleife durch eine Vielzahl von potentiellen Reihen von zu testenden Entwurfsregeln (DRUT). Jede aktuelle DRUT wird in Schritt 1020 ausgewertet, und in Schritt 1022 werden die Ergebnisse in eine Datenbank in Zusammenhang mit einer Angabe der aktuellen DRUT geschrieben. In Schritt 2014 läuft die Routine dann in der Schleife zurück zu Schritt 1018, um die nächste potentielle DRUT zu bewerten.
• Das Modul 1020, zur Bewertung der aktuellen DRUT, beginnt mit Schritt 1022 zum optimalen Layouten einer vorgegebenen Logikzelle auf Grundlage der aktuellen DRUT. Astro und IC Compiler sind zwei Produkte, die von Synopsys, Inc. bezogen werden können und die zur Durchführung dieses Schritts eingesetzt werden können. Diese Produkte erwarten als Eingabe einen Schaltungsentwurf, typischerweise in Form einer Netzliste. In dem Fall des Schritts 1022 ist der Schaltungsentwurf die vorgegebene Logikzelle, wie beispielsweise der Schaltungsteil 910 in 9. Diese Produkte erzeugen als Ausgabe eine Layout-Datei, die unter anderem alle geometrischen Formen angibt, die auf lithografische Masken für die Herstellung einer integrierten Schaltung geschrieben werden sollen, die den Schaltungsentwurf verwirklicht. Das Layout kann in einem Standard-Layoutbeschreibungs-Datenbankformat wie GDS-II oder OASIS bereitgestellt werden. Es ist nicht notwendig, dass das Layout optimal in dem Sinne ist, dass es kein besseres Layout gibt, das die DRUT erfüllt, sondern nur dahingehend, dass eine Bemühung unternommen wird, den vollen Nutzen aus den Regeln in der DRUT zu ziehen, und dass diese Bemühung für jede DRUT gleich ist. Dies kann durch Nutzung des gleichen Tools (z.B. IC Compiler) erzielt werden, mit den gleichen oder ähnlichen Konfigurationseinstellungen, für alle zu vergleichenden DRUTs.
• Das Modul 1024 simuliert die Herstellung der kompletten Logikzelle von der Layout-Datenbank, umfassend FEOL, MOL, und BEOL-Teilen, unter Verwendung der gleichen Herstellungsprozessschritte von Schritt 1010, die in Modul 1012 verwendet wurden. Auch hier kann ein Herstellungsprozesssimulator wie Sentaurus Process, der von Synopsys, Inc. bezogen werden kann, in Modul 1024 verwendet werden. Die Ausgabe von Modul 1024 enthält die Geometrie und das Materialprofil der gesamten Logikzelle 910, nicht nur einen Transistor. Diese Ausgabe kann als Datenbank bereitgestellt werden, die ein drei-dimensionales Mesh beschreibt, das den gesamten Körper durchdringt, einschließlich der Transistoren und aller Interconnect-Schichten, wobei mit jedem Knoten in dem Mesh eine Angabe in Zusammenhang zu der Menge und Konzentration von verschiedenen Materialien innerhalb eines Volumens, das den Knoten umgibt, steht.
• Die Ausgabedatenbank wird dem Charakterisierungsmodul 1026 zugeführt, welches das Verhalten der gesamten Logikzelle charakterisiert, wobei das Layout und Proximity-Effekte berücksichtigt werden. Die FETs in der Logikzelle sowie die Interconnects sind in der Logikzellencharakterisierung in Modul 1026 enthalten. Bei der Charakterisierung von Teilen des Logikzellenkörpers, die die FETs bilden, nutzt das Modul die Kalibrierungsparameter von dem Charakterisierungsmodul 1016. Im Gegensatz zu den ersten und zweiten Simulationsmodellen, die in dem Modellen 1014 und 1016 verwendet werden, wird das in Modul 1026 verwendete Simulationsmodell gelegentlich als „betriebsbereites“ Simulationsmodell bezeichnet.
• In einer Ausführungsform kann das gleiche Simulationsmodell höherer Geschwindigkeit aber geringer Genauigkeit, wie jenes, das als das „sekundäre“ Simulationsmodell in Modul 1016 verwendet wird, ebenfalls als „betriebsbereites“ Simulationsmodell in Modul 1026 verwendet werden. Falls zum Beispiel ein DD-Modell in Modul 1016 verwendet wird, werden die Kalibrierungsparameter aus Schritt 1016 zusätzlich zu den Effekten, die sich aus dem spezifischen Layout ergeben, in den Kontinuitätsgleichungen für die Mesh-Knoten innerhalb jedes Transistorkörpers in Modul 1026 berücksichtigt; die Interconnects werden ebenfalls mittels des DD-Modells charakterisiert, obgleich die Kalibrierungsparameter für diesen Aspekt der Charakterisierung nicht erforderlich sind. Die Ausgabe von Modul 1026 in dieser Ausführungsform charakterisiert die gesamte Logikzelle in dem gegenwärtigen Layout als eine Black-Box, einschließlich der Wirkungen der Interconnects. Zum Beispiel kann die Ausgabe in Form einer Datenbank bereitgestellt werden, die die Spannung Vo(t) an dem Ausgang der Logikzelle als Reaktion auf eine Varietät von positiven und negativen Spannungsrampen Vi(t) mit unterschiedlichen Raten an dem Eingang der Logikzelle für eine Varietät von unterschiedlichen Lasten, die mit dem Ausgang der Logikzelle verbunden sind, beschreibt.
• In einer anderen Ausführungsform wird ein Schaltungssimulator wie HSPICE, der von Synopsys, Inc. bezogen werden kann, als das „betriebsbereite“ Simulationsmodell in Modul 1026 verwendet, anstelle eines DD-Modells, wie es in Modul 1016 verwendet wird. In diesem Fall kann ein normales bzw. Standard-HSPICE-Modell für einen FET mit den Kalibrierungsparametern aus Modul 1016 modifiziert werden, und dann weiter eingestellt werden, um Proximity-Effekte zu berücksichtigen, die aufgrund des Layouts von Schritt 1022 entstehen. Interconnects werden separat charakterisiert, wobei Proximity-Effekte ebenfalls berücksichtigt werden, um auf Widerstands- und Kapazitätswerte für jeden Interconnect zu führen. Eine solche Charakterisierung kann durch den Einsatz eines 3D-Poisson- oder Laplace-Gleichungslösers erzielt werden, zum Beispiel unter Verwendung des Tools Raphael, das von Synopsys, Inc. bezogen werden kann. Alternativ oder zusätzlich kann das Tool STAR RCXT, das ebenfalls von Synopsys, Inc. bezogen werden kann, verwendet werden. Die Ausgabe von Modul 1026 enthält in dieser Ausführungsform die IV- und CV-Kurven für die FETs in dem gegenwärtigen Layout, plus den Widerstand und die Kapazität der Interconnects in dem gegenwärtigen Layout.
• Als nächstes bewertet das Modul 1028 die Logikzelle durch Simulation unter Verwendung der Logikzellen-Charakterisierungsinformationen von Modul 1026. Wie bereits erwähnt, falls die Logikzelle invertierend ist kann ihre Leistung in einem simulierten Ringoszillator bewertet werden. Alle Übergangseffekte werden bei der Logikzellencharakterisierung eingekapselt, und so kann eine durchschnittliche Schaltverzögerung der Zelle durch Beobachten der Zeit T, die benötigt wird, um N Schwingungen zu durchlaufen, am Ringoszillatorausgang beobachtet werden, und der Stromverbrauch der Zelle kann bewertet werden durch Integrieren von Idd x Vdd über der Gesamtschwingungszeit T. Die Leistungseigenschaften werden in Schritt 1022 in die DRUT-Leitungsdatenbank geschrieben.
• In einer anderen Ausführungsform bewertet das Modul 1028 die Logikzelle [anstatt] lediglich durch Anlegung, durch Simulation, einer steigenden Flanke und/oder einer fallenden Flanke an dem Eingang der Logikzelle, und Beobachten des simulierten Ausgangsverhaltens der Logikzelle als Reaktion darauf. Zum Beispiel kann die Schaltverzögerung der Logikzelle bewertet werden durch das Erfassen, wie lange es dauert, bis der Ausgang über einen bestimmten vorgegebenen Ausgabewert hinaus übergeht, nachdem die angelegte Eingangsspannung über eine vorgegebene Eingangsspannung hinaus übergeht. Auf ähnliche Weise kann der Stromverbrauch ausgewertet werden durch Integrieren von Idd × Vdd über eine vorgegebene Zeitspanne, die erst am Anfang des Eingangsspannungsübergangs beginnt und nicht vor dem Ende des Ausgangsübergangs endet.
• Nachdem eine ausreichende Anzahl und Varietät von potentiellen DRUTs ausgewertet wurde, wird die Entwurfsregelreihe, die als bestes betrachtet wird, entweder dazu verwendet, um den Herstellungsprozess zu verbessern, oder ihn um den Designern bereitzustellen, so dass diese mit der Entwicklung von Produkten mittels des neuen Herstellungsprozesses beginnen können, bevor der Herstellungsprozess überhaupt dazu verwendet wird, einen Chip herzustellen.
• Computersystem
• 8 ist ein vereinfachtes Blockdiagramm eines Computersystem 810, das zur Verwendung mit Ausführungsformen der Technologie geeignet ist. Zum Beispiel kann jedes der einzelnen, hier erwähnten Simulations-Tools und anderen Tools sowie von den Systemen aus den 4 und 5 vermittels mindestens eines Computersystems 810 implementiert sein. Das Computersystem 810 umfasst typischerweise zumindest einen Prozessor 814, der mit einer Reihe von peripheren Geräten über ein Bus-Subsystem 812 kommuniziert. Diese peripheren Geräte können ein Speicher-Subsystem 824, aufweisend ein Arbeitsspeicher-Subsystem 826 und ein Dateispeichersystem 828, Nutzerschnittstellen-Eingabevorrichtungen 822, Nutzerschnittstellen-Ausgabevorrichtungen 820, und ein Netzwerkschnittstellen-Subsystem 816 umfassen. Die Eingabe- und Ausgabevorrichtungen erlauben eine Interaktion des Nutzers mit dem Computersystem 810. Das Netzwerkschnittstellen-Subsystem 816 stellt eine Schnittstelle für Netzwerke nach außen hin bereit, umfassend eine Schnittstelle zu dem Kommunikationsnetzwerk 818, und ist über das Kommunikationsnetzwerk 818 mit entsprechenden Schnittstellenvorrichtungen in anderen Computersystemen gekoppelt. Das Kommunikationsnetzwerk 818 kann viele untereinander verbundene Computersysteme und Kommunikationsanbindungen aufweisen. Diese Kommunikationsanbindungen können kabelgebundene Verbindungen, optische Verbindungen oder kabellose Verbindungen sein, oder ein beliebiger anderer Mechanismus zur Kommunikation von Informationen. Obgleich das Kommunikationsnetzwerk 818 in einer Ausführungsform das Internet ist, kann das Kommunikationsnetzwerk 818 in einer anderen Ausführungsform ein beliebiges, geeignetes Computernetzwerk sein.
• Die Nutzerschnittstellen-Eingabevorrichtungen 822 können eine Tastatur, Zeigevorrichtungen wie eine Maus, Trackball, Touchpad, oder Grafik-Tablet, einen Scanner, einen Berührbildschirm, der in einer Anzeige verbaut ist, Audioeingabevorrichtungen wie Spracherkennungssysteme, Mikrofone, und andere Arten von Eingabevorrichtungen umfassen. Allgemein soll die Verwendung des Begriffs „Eingabevorrichtung“ alle möglichen Arten von Vorrichtungen und Arten zur Eingabe von Informationen in das Computersystem 810 oder in das Kommunikationsnetzwerk 818 umfassen.
• Die Nutzerschnittstellen-Ausgabevorrichtungen 820 können eine Anzeige-Teilsystem, einen Drucker, ein Faxgerät, oder nicht-visuelle Anzeigen wie Audioausgebvorrichtungen umfassen. Das Anzeigeteilsystem kann eine Kathodenstrahlröhre (CRT), eine Flachbildschirm-Vorrichtung wie beispielsweise eine Flüssigkristallanzeige (LCD), eine Projektionsvorrichtung, oder andere Mechanismen zur Erzeugung eines sichtbaren Bilds umfassen. Das Anzeige-Teilsystem kann eine nicht-visuelle Anzeige wie beispielsweise Audioausgabevorrichtungen bereitstellen. Im Allgemeinen soll die Verwendung des Begriffs „Ausgabevorrichtung“ alle möglichen Arten von Vorrichtungen und Wegen beinhalten, um Informationen von einem Computersystem 810 an den Nutzer oder an eine andere Maschine oder ein anderes Computersystem auszugeben. Eine Visualisierung der durch die hier vorgestellten Techniken bestimmten Mengen an auf manchen dieser Ausgabevorrichtungen angezeigt werden.
• Das Speicher-Teilsystem 824 speichert die grundlegende Programmierung und Datenkonstrukte, die die Funktionalität von manchen oder allen der hier beschriebenen Ausführungsformen bereitstellen. Diese Softwaremodule werden allgemein durch den Prozessor 814 ausgeführt, um die Logik der hier beschriebenen Verfahren zu implementieren.
• Das Speicher-Teilsystem 826 umfasst typischerweise eine Reihe von Speichern, umfassend einen Direktzugriffsspeicher (RAM) 830 zum Speichern von Anweisungen und Daten während der Programmausführung und einen Nur-Lese-Speicher (ROM) 832, in dem feststehende Anweisungen gespeichert werden. Das Dateispeicher-Teilsystem 828 stellt eine persistente Speicherung von Programm- und Datendateien bereit, und kann ein Festplattenlaufwerk, ein Diskettenlaufwerk zusammen mit entnehmbaren Medien, ein CD-ROM-Laufwerk, ein optisches Laufwerk, und entnehmbare Medien umfassen. Die hier vorgestellten Dateien und Datenbanken sowie Module, die die Funktionalität bestimmter Ausführungsformen implementieren, können von dem Dateispeicher-Teilsystem 828 gespeichert werden.
• Das Bus-Teilsystem 812 stellt einen Mechanismus dahingehend bereit, dass die verschiedenen Komponenten und Teilsysteme eines Computersystems 810 miteinander wie beabsichtigt kommunizieren können. Obgleich das Bus-Teilsystem 812 schematisch al einzelner Bus dargestellt ist, können alternative Ausführungsformen des Bus-Teilsystems mehrere Busse nutzen.
• Bei dem Computersystem 810 selbst kann es sich um verschiedene Arten handeln, einschließlich einem Personal-Computer PC, einem tragbaren Computer, einer Workstation, einem Computer-Terminal, einem Netzwerk-Computer, einem Fernseher, einem Mainframe, oder ein beliebiges anderes Datenverarbeitungssystem oder Nutzervorrichtung. Aufgrund des sich immer wieder ändernden Erscheinungsbilds von Computern und Netzwerken soll die Beschreibung eines Computersystems 810, abgebildet in 8, lediglich als spezifisches Beispiel zum Zwecke der Veranschaulichung der bevorzugten Ausführungsformen dienen. Viele andere Ausführungsformen des Computersystems 810 sind möglich, die mehr oder weniger Komponenten als das in 8 abgebildete Computersystem haben.
• Aufgenommene Materialien
• Die folgenden Dokumente werden durch Bezugnahme aufgenommen und hier angefügt und bilden einen Teil der vorliegenden Anmeldung:
• • US-Patentanmeldung Nr. 13/507,310 (Guoy et. al., Moving Mesh System and Method For Finite Element/finite Volume Simulations, für seine Lehren bezüglich der Simulation von Herstellungsprozessen) (SYNP 1796-1);
• • US-Patentanmeldung Nr. 14/479,070 (Moroz et. al., Atomic Scale Grid for Modeling Semiconductor Structures and Fabrication Processes, für seine Lehren bezüglich der Simulation von Herstellungsprozessen) (SYNP 2474-1)
• • US-Patent Nr. 7,302,375 (Kucherov et. al., Simulation Of Processes, Devices and Circuits By A Modified Newton Method, für seine Lehren bezüglich der Simulation von Prozessen, Vorrichtungen und Schaltungen) (SYNP 0554-1)
• • US- Patent Nr. 8,407,634 (Moroz, et. al., Analysis Of Stress Impact On Transistor Performance) (SYNP 0693-1) für seine Beschreibung bestimmter Kompaktmodelle von Transistoren zur Verwendung durch Schaltungssimulationsmodule.
• • Luisier, M., Quantum Transport Beyond the Effective Mass Approximation, dissertation (2007) (für seine Lehren bezüglich NEGF);
• • Arovas, D., Boltzmann Transport, UC San Diego, Chapter 1 of Physics 211B Lectures and Reading, http://physics.ucsd.edu/students/courses/winter2010/physics211b/LECTURES/CH01. pdf (abgerufen am 30.07.2016)
• • Mantooth, H. Alan, and Martin Vlach. "Beyond SPICE with Saber and MAST."Circuits and Systems, 1992. ISCAS'92. Proceedings., 1992 IEEE International Symposium on. Vol. 1. IEEE, 1992. (for its teachings regarding SABER)
• • Synopsys, Data Sheet, Sentaurus Workbench-Comprehensive Framework Environment (2005)
• Zusammenfassung
• Der obenstehende Ansatz zum Entwickeln von Entwurfsregelreihen für einen neuen oder im Wesentlichen geänderten Herstellungsprozess kann mit angemessener Genauigkeit durchgeführt werden, bevor die eigentlichen Siliziumdaten verfügbar sind, und dann feinabgestimmt werden, sobald verlässliche Siliziumdaten verfügbar werden. Die Modellierungs-Methodologie kann auch automatisiert werden, so dass auch ein nicht-fachkundiger Nutzer sie betreiben kann. Die Laufzeit für die obenstehenden Ansätze ermöglicht, ausgehend von einer Idee bezüglich der Änderung von einem oder mehrerer spezieller Entwurfsregeln bis hin zur deren schneller Entfaltung der Wirkung auf die prognostizierte RO-Leistung, da der Teil mit hoher Präzision der Analyse, der jedoch zeitintensiv ist, zuvor durchgeführt wird, und für jede neue Version der Entwurfsregel ausgewertet werden kann. Es ist ausreichend, dies nur einmal zu Beginn zu tun und dann in den automatisierten Tool-Flow einzugliedern. Die Auswertung von Vor-Silizium Designregelauswahlen kann somit verhältnismäßig schnell durchgeführt werden, und es kann auf stark parallelisierte Weise geschehen, eine Versuchsplanung (DOE) zu erstellen. Das Übernehmen dieser Methodologie kann den Performance/Leistungs-Bereich einer Technologie durch das Erzielen besserer Entwurfsregeln erheblich verbessern.
• Beo der Verwendung des Begriffs „Identifizierung“ eines Informationsgegenstands ist hierbei nicht notwendigerweise die unmittelbare Spezifizierung dieses Gegenstands oder dieser Informationen gemeint. Informationen können auf einem Gebiet durch einfaches Bezugnehmen auf die tatsächlichen Informationen durch eine oder mehr mittelbare Schichten oder durch Identifizieren von mindestens einem Gegenstand unterschiedlicher Informationen „identifiziert“ werden, die zusammengenommen ausreichen, um den tatsächlichen Informationsgegenstand zu bestimmen. Ferner wird der Begriff „angeben“ vorliegend mit der gleichen Bedeutung verwendet wie „identifizieren“.
• Die hier erwähnten Datenbanken werden in nicht-flüchtiger Weise auf mindestens einem computerlesbaren Medium gespeichert. Hierbei soll keine Abgrenzung erfolgen dahingehend, ob eine Datenbank „auf“ oder “in“ einem computerlesbaren Medium gespeichert wird. Ferner impliziert der hier verwendete Begriff „Datenbank“ nicht zwangsläufig eine strukturelle Einheit. So bilden beispielsweise eine oder mehr separate Datenbanken in Zusammenschau nach wie vor eine „Datenbank“, wenn der Begriff vorliegend verwendet wird.
• Die Logik von vielen der Schritte der vorliegenden Ablaufdiagramme kann mithilfe von Prozessoren implementiert werden, die mithilfe von Computerprogrammen programmiert wurden, die in Speichern hinterlegt sind, auf die die Computersysteme zugreifen können und die mittels dedizierter Logikhardware durch die Prozessoren ausgeführt werden können, umfassend Feld-programmierbare integrierte Schaltungen, oder durch Kombinationen von dedizierter Logikhardware und Computerprogrammen. Ein jeder derartiger Block in den Ablaufdiagrammen beschreibt Logik, die in Hardware oder in Software implementiert sein kann, die auf einem oder mehr Rechenvorgängen läuft, die auf mindestens einem Computersystem ausgeführt werden. In einer Ausführungsform veranschaulicht ein jeder solcher Schritt der Ablaufdiagramme die Funktion eines gesonderten Softwaremoduls. In einer anderen Ausführungsform wird die Logik des Schritts durch Softwarecode-Routinen durchgeführt, die durch mehr als ein Modul hindurch verteilt werden. Wie bei allen hier vorliegenden Ablaufdiagrammen wird angemerkt, dass viele der Schritte kombiniert werden können, parallel durchgeführt werden können oder in einer anderen Abfolge durchgeführt werden können, ohne dass die erzielten Funktionen beeinflusst werden. In manchen Fällen, wird, wie der Leser bemerken wird, eine Neuanordnung von Schritten nur dann die gleichen Ergebnisse erzielen, wenn bestimmte andere Änderungen ebenfalls vorgenommen werden. In anderen Fällen, wie der Leser bemerken wird, wird eine Neuanordnung der Schritte nur dann zu den gleichen Ergebnissen führen, wenn bestimmte Bedingungen erfüllt sind. Es wird ferner angemerkt, dass die vorliegenden Ablaufdiagramme nur Schritte zeigen, die für ein Verstehen der Erfindung relevant sind, und es versteht sich, dass bei einer spezifischen Ausführungsform zahlreiche zusätzliche Schritte zum Erzielen anderer Funktionen für diese Ausführungsform vorab, nach und zwischen den gezeigten Schritten durchgeführt werden können.
• Die Anmelderin offenbart in Reindarstellung jedes einzelne, vorliegend beschriebene Merkmal und jede Kombination von zwei oder mehr solcher Merkmale derart, dass solche Merkmale oder Kombinationen auf Grundlage der vorliegenden Schrift als Ganzes in Anbetracht des üblichen Allgemeinwissens eines Fachmanns ausgeführt werden können, ungeachtet dessen, ob derartige Merkmale oder Kombinationen von Merkmalen vorliegend offenbarte Probleme lösen, und ohne den Schutzumfang der Ansprüche zu beschränken. Die Anmelderin gibt an, dass Aspekte der vorliegenden Erfindung aus einem solchen Merkmal oder Kombination von Merkmalen bestehen können. In Anbetracht der vorstehenden Beschreibung wird ein Fachmann erkennen, dass innerhalb des Schutzumfangs der Erfindung verschiedene Modifizierungen vorgenommen werden können.
• Die vorgenannte Beschreibung bevorzugter Ausführungsformen der vorliegenden Erfindung wurde zum Zwecke der Veranschaulichung und Beschreibung angegeben. Sie soll nicht erschöpfend sein und die Erfindung nicht auf die exakt offenbarten Formen beschränken. Offensichtlich können einem Fachmann viele Modifikationen und Abwandlungen ersichtlich werden. Obwohl die Logikzelle, die vorliegend für Charakterisierungszwecke verwendet wird, ein Inverter oder eine andere Schaltung sein kann, der/die eine logische Umkehr- bzw. Invertierungsfunktion durchführt, kann eine andere Ausführungsform Schaltungen verwenden, die andere Arten von Logikfunktionen durchführen. Beispielsweise können manche Ausführungsformen einen nicht-invertierenden Pufferspeicher nutzen. Es wird angemerkt, dass es in einer solchen Ausführungsform nicht erforderlich sein muss, den FET von beiden Leitungstypen zu charakterisieren. Daher wird bei einer Ausführungsform nur ein FET von nur einem Leitungstyp (N-Kanal oder P-Kanal) charakterisiert.
• Jede und alle der beschriebenen Varianten die, unter Bezugnahme auf den Hintergrundabschnitt dieser Patentanmeldung, beschrieben, vorgeschlagen oder eingegliedert wurden, werden ohne Einschränkung spezifisch unter Bezugnahme auf die vorliegenden Beschreibung von Ausführungsformen der Erfindung aufgenommen. Ferner sind alle und jede Abwandlung(en), die vorliegend durch Bezugnahme auf eine der Ausführungsformen beschrieben, vorgeschlagen oder eingegliedert wurden, auch als bezüglich mit allen anderen Ausführungsformen gelehrt zu betrachten. Die hier beschriebenen Ausführungsformen wurden ausgewählt und beschrieben, um die Prinzipien der Erfindung und deren praktische Anwendung bestmöglich zu erläutern, was es anderen Fachleuten ermöglicht, die Erfindung für verschiedene Ausführungsformen und mit verschiedenen Modifizierungen zu verstehen, wie sie für die spezielle Verwendung in Erwägung gezogen werden.

Claims (31)

1. Verfahren zur Entwicklung einer Reihe von Entwurfsregeln für einen Herstellungsprozess, umfassend: für eine jede gegebene Entwurfsregelreihe aus einer Vielzahl von potentiellen Entwurfsregelreihen für den Herstellungsprozess, Entwickeln eines Layouts einer Logikzelle in Abhängigkeit von der gegebenen Entwurfsregelreihe, wobei die Logikzelle einen Eingang und einen Ausgang hat und zumindest einen ersten Transistor und zumindest ein mit dem ersten Transistor verbundenes erstes Interconnect hat, Simulieren der Herstellung der Logikzelle gemäß dem Herstellungsprozess und des Layouts, um ein dreidimensionales Modell der Logikzellenstruktur abzuleiten, wobei die Logikzellenstruktur eine Geometrie und Materialzusammensetzung von zumindest dem ersten Transistor und dem ersten Interconnect in der Logikzellenstruktur identifiziert, Charakterisieren, durch Simulation, des Verhaltens der Logikzellenstruktur, umfassend das Charakterisieren des kombinierten Verhaltens von sowohl dem ersten Transistor als auch dem ersten Interconnect, Bewerten der Leistung der Logikzellenstruktur in Abhängigkeit von dem charakterisierten Verhalten, und Aufzeichnen, in einer Datenbank, in Zusammenhang mit einer Angabe zu der gegebenen Entwurfsregelreihe, einer Reihe von einem oder mehr Werten, welche die Leistung der Logikzelle angeben; wobei die Datenbank für einen Nutzer zur Verwendung bei der Optimierung der Entwurfsregelreihen für den Herstellungsprozess zugänglich ist.
2. Verfahren nach Anspruch 1, wobei das Bewerten der Leistung der Logikzellenstruktur das Beobachten, durch Simulation, eines Übergangsverhaltens an einem Ausgang eines Black-Box-Bauteils umfasst, welches das Verhalten hat, das in dem Schritt der Charakterisierung charakterisiert wurde, als Reaktion auf Spannungsänderungen an einem Eingang des Black-Box-Bauteils.
3. Verfahren nach Anspruch 1, wobei die Logikzelle sowohl einen N-Kanal-FET als auch einen P-Kanal-FET umfasst.
4. Verfahren nach Anspruch 1, wobei die Logikzelle eine logische Umkehrfunktion durchführt, und wobei das Bewerten der Leistung der Logikzellenstruktur in Abhängigkeit von dem charakterisierten Verhalten das Simulieren des Betriebs eines Ringoszillators mit einer ungeraden Anzahl von Stufen umfasst, wobei jede der Stufen eine Instanz der Logikzellenstruktur ist.
5. Verfahren nach Anspruch 4, wobei das Bewerten der Leistung der Logikzellenstruktur ferner das Bestimmen einer Leistungscharakteristik der Logikzelle in Abhängigkeit von der Frequenz, mit der der Ringoszillator in dem simulierten Betrieb des Ringoszillators schwingt, umfasst.
6. Verfahren nach Anspruch 5, wobei die Leistungscharakteristik der Logikzelle Schaltverzögerung umfasst.
7. Verfahren nach Anspruch 4, wobei das Bewerten der Leistung der Logikzellenstruktur ferner das Bestimmen einer Leistungscharakteristik der Logikzelle in Abhängigkeit von dem Gesamtstromverbrauch des Ringoszillators, simuliert über einem Zeitraum, umfasst.
8. Verfahren nach Anspruch 1, wobei das Charakterisieren, durch Simulation, des Verhaltens der Logikzellenstruktur das Bestimmen, durch Simulation, der Spannung an dem Ausgang der Logikzelle als Funktion der an dem Eingang der Logikzelle angelegten Spannung für verschiedene an dem Ausgang der Logikzelle angeschlossene Lasten umfasst.
9. Verfahren nach Anspruch 1, wobei das Charakterisieren, durch Simulation, des Verhaltens der Logikzellenstruktur umfasst: Kalibrieren eines zweiten Moduls, das FETs mittels eines zweiten Simulationsmodells des Transistorbetriebs charakterisiert, an einem ersten Modul, das FETs mittels eines ersten Simulationsmodells des Transistorbetriebs charakterisiert, wobei das zweite Modul bei der Charakterisierung eines bestimmten Transistors schneller ist als das erste Modul, wobei das Kalibrieren auf Werte für Kalibrierungsparameter führt, die auf das zweite Simulationsmodell anwendbar sind; und Charakterisieren des Verhaltens der Logikzellenstruktur unter Verwendung der Kalibrierungsparameterwerte.
10. Verfahren nach Anspruch 9, wobei das zweite Modul weniger genau als das erste Modul bei der Charakterisierung des bestimmten Transistors ist.
11. Verfahren nach Anspruch 9, wobei das Kalibrieren eines zweiten Moduls umfasst: Simulieren der Herstellung eines Muster-FET gemäß dem Herstellungsprozess, um ein dreidimensionales Modell der Muster-FET-Struktur abzuleiten, wobei die Muster-FET-Struktur die Geometrie und Materialzusammensetzung der Muster-FET-Struktur identifiziert; Charakterisieren der Muster-FET-Struktur durch das erste Simulationsmodell, um eine Reihe von zumindest einer IV- oder CV-Kurve für die Muster-FET-Struktur zu bestimmen; und Bestimmen der Kalibrierungsparameterwerte für das zweite Simulationsmodell derart, dass eine Charakterisierung der Muster-FET-Struktur durch das zweite Simulationsmodul im Wesentlichen auf die gleiche Reihe von zumindest einer IV- oder CV-Kurve, wie durch das erste Simulationsmodell bestimmt, führt.
12. Verfahren nach Anspruch 11, wobei die Kalibrierungsparameter zumindest ein Element der Gruppe bestehend aus Mobilität, Sättigungsgeschwindigkeit, und Quantenseparation umfassen.
13. Verfahren nach Anspruch 11, wobei das zweite Simulationsmodel ein Drift-Diffusionsmodell ist, und wobei das Charakterisieren des Verhaltens der Logikzellenstruktur umfasst: Einbringen eines Meshs in die Logikzellenstruktur, umfassend innerhalb sowohl den ersten Transistors als auch das erste Interconnect; und Lösen von Kontinuitätsgleichungen auf dem Mesh, umfassend innerhalb sowohl den ersten Transistor und das erste Interconnect, wobei für Mesh-Knoten innerhalb der ersten Transistorstruktur die Kontinuitätsgleichungen von sowohl den Kalibrierungsparametern als auch von der Geometrie und Materialzusammensetzung des ersten Transistors in der Logikzellenstruktur abhängig sind.
14. Verfahren nach Anspruch 11, wobei das Charakterisieren des Verhaltens der Logikzellenstruktur umfasst: Bestimmen eines Schaltungssimulator-Kompaktmodells des ersten FET in Abhängigkeit von sowohl den Kalibrierungsparameterwerten und Proximity-Effekten in der Logikzellenstruktur; und Bestimmen des Widerstands und der Kapazität des ersten Interconnects der Logikzellenstruktur, und wobei das Bewerten der Leistung der Logikzellenstruktur das Beobachten, durch Schaltungssimulation, des Spannungsverhaltens an dem Ausgang der Logikzellenstruktur als Reaktion auf simulierte Spannungsveränderungen an dem Eingang der Logikzellenstruktur umfasst, wobei die Schaltungssimulation das Kompaktmodell des ersten FET und den bestimmten Widerstand und Kapazität des ersten Interconnects verwendet.
15. System zur Entwicklung einer Reihe von Entwurfsregeln für einen Herstellungsprozess, aufweisend: ein Layout-Modul, um ein Layout einer Logikzelle in Abhängigkeit von der gegebenen Entwurfsregelreihe zu entwickeln, wobei die Logikzelle einen Eingang und einen Ausgang und zumindest einen Transistor und zumindest einen ersten, mit dem ersten Transistor verbundenen Interconnect hat; ein Herstellungssimulationsmodul, um die Herstellung der Logikzelle gemäß dem Herstellungsprozess und dem Layout zu simulieren, um ein 3-dimensionales Modell der Logikzellenstruktur abzuleiten, wobei die Logikzellenstruktur eine Geometrie und Materialzusammensetzung von zumindest dem ersten Transistor und dem ersten Interconnect in der Logikzellenstruktur identifiziert; ein Logikzellen-Simulationsmodul, um das Verhalten der Logikzellenstruktur zu charakterisieren, umfassend die Charakterisierung des kombinierten Verhaltens von sowohl dem ersten Transistor als auch dem ersten Interconnect; ein Bewertungsmodul, um die Leistung der Logikzellenstruktur in Abhängigkeit von dem charakterisierten Verhalten zu bewerten; ein Aufzeichnungsmodul, um, in einer Datenbank, in Zusammenhang mit einer Angabe zu der gegebenen Reihe von Entwurfsregeln, eine Reihe von einem oder mehr Werten aufzuzeichnen, die die Leistung der Logikzelle angeben, wobei die Datenbank für einen Nutzer zur Verwendung bei der Optimierung der Entwurfsregelreihe für den Herstellungsprozess zugänglich ist; und ein Modul zur Ausführung eines Skripts, um das Layout-Modul, das Herstellungssimulationsmodul, das Logikzellen-Simulationsmodul, das Bewertungsmodul und das Aufzeichnungsmodul für jede gegebene Entwurfsregel aus einer Vielzahl potentieller Entwurfsregelreihen für den Herstellungsprozess zu betreiben.
16. System nach Anspruch 15, wobei die Logikzelle sowohl einen N-Kanal FET als auch einen P-Kanal FET umfasst.
17. System nach Anspruch 15, wobei die Logikzelle eine logische Umkehrfunktion durchführt, und wobei das Bewertungsmodul die Leistung der Logikzellenstruktur in Abhängigkeit von dem charakterisierten Verhalten bewertet und dies den Betrieb eines Ringoszillators mit einer ungeraden Anzahl von Stufen umfasst, wobei jede der Stufen eine Instanz der Logikzellenstruktur ist.
18. System nach Anspruch 17, wobei das Bewertungsmodul bei der Bewertung der Leistung der Logikzellenstruktur ferner eine Leistungscharakteristik der Logikzelle in Abhängigkeit von der Frequenz bestimmt, mit der der Ringoszillator in dem simulierten Betrieb des Ringoszillators schwingt.
19. System nach Anspruch 18, wobei die Leistungscharakteristik der Logikzelle Schaltverzögerung umfasst.
20. System nach Anspruch 17, wobei das Bewertungsmodul bei der Bewertung der Leistung der Logikzellenstruktur ferner eine Leistungscharakteristik der Logikzelle in Abhängigkeit von dem Gesamtstromverbrauch des Ringoszillators simuliert über einem Zeitraum bestimmt.
21. System nach Anspruch 15, wobei die Charakterisierung des Verhaltens der Logikzellenstruktur durch das Logikzellen-Simulationsmodul eine Datenbank umfasst, die die Spannung an dem Ausgang der Logikzelle als Funktion der an dem Eingang der Logikzelle angelegten Spannung für verschiedene mit dem Ausgang der Logikzelle verbundene Lasten charakterisiert.
22. System nach Anspruch 15, ferner aufweisend ein Kalibrierungsmodul, das ein zweites Modul, das FETs durch ein zweites Simulationsmodell eines Transistorbetriebs charakterisiert, an einem ersten Modul kalibriert, das FETs durch ein erstes Simulationsmodell eines Transistorbetriebs charakterisiert, wobei das zweite Modul bei der Charakterisierung eines bestimmten Transistors schneller ist als das erste Modul, wobei das Kalibrierungsmodul Werte für Kalibrierungsparameter bestimmt, die auf das zweite Simulationsmodell anwendbar sind, und wobei das Logikzellen-Simulationsmodul durch die Werte für die Kalibrierungsparameter wie durch das Kalibrierungsmodul bestimmt kalibriert wird.
23. System nach Anspruch 22, wobei das zweite Modul weniger präzise als das erste Modul bei der Charakterisierung des bestimmten Transistors ist.
24. System nach Anspruch 22, wobei das Kalibrierungsmodul aufweist: ein FET-Simulationsmodul, um die Herstellung eines Muster-FET gemäß dem Herstellungsprozess zu simulieren, um ein 3-dimensionales Modell der Muster-FET-Struktur abzuleiten, wobei die Muster-FET-Struktur die Geometrie und Materialzusammensetzung der Muster-FET-Struktur identifiziert; und ein FET-Simulationsmodul, um die Muster-FET-Struktur durch das erste Simulationsmodell zu charakterisieren, um eine Reihe von zumindest einer IV- oder CV-Kurve für die Muster-FET-Struktur zu bestimmen, wobei das Kalibrierungsmodul die Kalibrierungsparameterwerte für das zweite Simulationsmodell derart bestimmt, dass eine Charakterisierung der Muster-FET-Struktur durch das zweite Simulationsmodul im Wesentlichen auf die gleiche Reihe von zumindest einer IV- oder CV-Kurve wie durch das erste Simulationsmodell bestimmt führt.
25. System nach Anspruch 24, wobei die Kalibrierungsparameter zumindest ein Element aus der Gruppe bestehend aus Mobilität, Sättigungsgeschwindigkeit und Quantenseparation umfassen.
26. System nach Anspruch 24, wobei das zweite Simulationsmodell ein Drift-Diffusionsmodell ist, und wobei das Logikzellen-Simulationsmodul bei der Charakterisierung des Verhaltens der Logikzellenstruktur: ein Mesh in die Logikzellenstruktur einbringt, umfassend innerhalb sowohl den ersten Transistor als auch das erste Interconnect; und Kontinuitätsgleichungen auf dem Mesh löst, umfassend innerhalb sowohl den ersten Transistor als auch das erste Interconnect, wobei für Mesh-Knoten innerhalb der ersten Transistorstruktur die Kontinuitätsgleichungen von sowohl den Kalibrierungsparametern als auch der Geometrie und Materialzusammensetzung des ersten Transistors in der Logikzellenstruktur abhängen.
27. System nach Anspruch 24, wobei bei der Charakterisierung des Verhaltens der Logikzellenstruktur das Logikzellen-Simulationsmodul: ein Schaltungssimulator-Kompaktmodell des ersten FET in Abhängigkeit von sowohl den Kalibrierungsparameterwerten als auch den Proximity-Effekten in der Logikzellenstruktur bestimmt; und Widerstand und Kapazität des ersten Interconnect der Logikzellenstruktur bestimmt, und wobei das Bewertungsmodul bei der Bewertung der Leistung der Logikzellenstruktur das Spannungsverhalten an dem Ausgang der Logikzellenstruktur als Reaktion auf simulierte Spannungsveränderungen an dem Eingang der Logikzellenstruktur durch Schaltungssimulation beobachtet, wobei die Schaltungssimulation das Kompaktmodell des ersten FET und den bestimmten Widerstand und Kapazität des ersten Interconnects verwendet.
28. Computerlesbares Medium mit einer darauf in nichtflüchtiger Weise gespeicherten Vielzahl von Softwarecode-Abschnitten, die eine Logik zur Entwicklung einer Reihe von Entwurfsregeln für einen Herstellungsprozess definieren, aufweisend: für jede gegebene Entwurfsregel aus einer Vielzahl von Entwurfsregelreihen für den Herstellungsprozess, Steuern eines Layout-Moduls, um ein Layout einer Logikzelle in Abhängigkeit von der gegebenen Entwurfsregelreihe zu entwickeln, wobei die Logikzelle einen Eingang und einen Ausgang und zumindest einen ersten Transistor und zumindest einen ersten Transistor, und zumindest ein erstes, mit dem ersten Transistor verbundenes Interconnect hat; Steuern eines Herstellungssimulationsmoduls, um die Herstellung der Logikzelle gemäß dem Herstellungsprozess und dem Layout zu simulieren, um ein 3-dimensionales Modell der Logikzellenstruktur abzuleiten, wobei die Logikzellenstruktur eine Geometrie und Materialzusammensetzung von zumindest dem ersten Transistor und dem ersten Interconnect in der Logikzellenstruktur identifiziert; Steuern eines Logikzellensimulationsmoduls, um das Verhalten der Logikzellenstruktur zu charakterisieren, umfassend das Charakterisieren des kombinierten Verhaltens von sowohl dem ersten Transistor als auch dem ersten Interconnect; Steuern eines Bewertungsmoduls, um die Leistung der Logikzellenstruktur in Abhängigkeit von dem charakterisierten Verhalten zu bewerten; und Steuern eines Aufzeichnungsmoduls, um, in einer Datenbank, in Zusammenhang mit einer Angabe der gegebenen Reihe von Entwurfsregeln, eine Reihe von einem oder mehr Werten, welche die Leistung der Logikzelle angeben, aufzuzeichnen, wobei die Datenbank für einen Nutzer zur Verwendung bei der Optimierung der Entwurfsregelreihen für den Herstellungsprozess zugänglich ist.
29. Medium nach Anspruch 28, wobei die Softwarecode-Abschnitte ferner Logik zur Steuerung eines Kalibrierungsmoduls definieren, um ein zweites Modul, das FETs durch ein zweites Simulationsmodell eines Transistorbetriebs charakterisiert, an einem ersten Modul, das FETs durch ein erstes Simulationsmodell eines Transistorbetriebs charakterisiert, zu kalibrieren, wobei das zweite Modul bei der Charakterisierung eines bestimmten Transistors schneller ist als das erste Modul, wobei das Kalibrierungsmodul Werte für Kalibrierungsparameter bestimmt, die auf das zweite Simulationsmodell anwendbar sind, und wobei das Logikzellensimulationsmodul durch die Werte für die Kalibrierungsparameter wie durch das Kalibrierungsmodul bestimmt kalibriert wird.
30. Medium nach Anspruch 29, wobei das zweite Modul bei der Charakterisierung des bestimmten Transistors weniger präzise als das erste Modul ist.
31. Medium nach Anspruch 29, wobei das Kalibrierungsmodul aufweist: ein FET-Simulationsmodul, um die Herstellung eines Muster-FET gemäß dem Herstellungsprozess zu simulieren, um ein 3-dimensionales Modell der Muster-FET-Struktur abzuleiten, wobei die Muster-FET-Struktur die Geometrie und Materialzusammensetzung der Muster-FET-Struktur identifiziert; und ein FET-Simulationsmodul, um die Muster-FET-Struktur durch das erste Simulationsmodell zu charakterisieren, um eine Reihe von zumindest einer IV- oder CV-Kurve für die Muster-FET-Struktur zu bestimmen, wobei das Kalibrierungsmodul die Kalibrierungsparameterwerte für das zweite Simulationsmodell derart bestimmt, dass eine Charakterisierung der Muster-FET-Struktur durch das zweite Simulationsmodul im Wesentlichen auf die gleiche Reihe von zumindest einer IV- oder CV-Kurve wie durch das erste Simulationsmodell bestimmt führt.

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