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Die
Erfindung bezieht sich auf ein Aufgabenplanungsverfahren, genauer
auf ein Aufgabenplanungsverfahren für geringe Leistungsableitung
in einem Systemchip.
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Gegenwärtig sind
mobile Einrichtungen, wie etwa Mobiltelefone, persönliche digitale
Assistenten (PDAs) etc. weithin in Gebrauch. Während viele dieser Einrichtungen
zahlreiche Transistoren in einem System-auf-einem-Chip (SOC, System-on-a-Chip) erfordern,
um die Ziele von Leichtgewichtigkeit und kompakten Abmessungen zu
erreichen, führt
jedoch die große
Zahl von Transistoren oder logischen Gattern zur Steigerung von
Leistungsableitung. Falls das Problem von Leistungsableitung nicht
gelöst
wird, kann verlängerte Verwendung
der mobilen Einrichtungen zu Instabilität wegen Überhitzung der gleichen führen.
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Leistungsableitung
in elektronischen Komponenten kann hauptsächlich statischer Leistungsableitung, die
durch Schwundstromverlust in einer komplementären Metalloxid-Halbleiter-(CMOS) Schaltung
verursacht wird, oder dynamischer Leistungsableitung, die durch
Schalten transienter Ströme
und Laden/Entladen kapazitiver Lasten verursacht wird, zugeschrieben
werden.
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Die
folgende Gleichung wird zur Schätzung
statischer Leistungsableitung (Pstatic)
verwendet: Pstatic = Vdd × N × kdesign × Ileakage Gleichung
(1)wobei Vdd eine
Eingangstransistorspannung ist, N die Zahl von Transistoren ist,
kdesign eine gestaltungsabhängige Konstante
ist und Ileakage der Schwundstrom, der durch
Umkehrvorspannungsschwund der integrierten Schaltung verursacht
wird.
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Die
folgenden Gleichungen werden für
Schätzung
dynamischer Leistungsableitung (Pdynamic)
verwendet: Pdynamic = C × α × f × (Vdd)2 Gleichung
(2) f = k × (Vdd – Vt)2/Vdd Gleichung (3)wobei
f die Betriebstaktfrequenz ist, C die Lastkapazität ist, α die Schaltaktivität ist, k
eine schaltungsabhängige
Konstante ist, Vdd eine Eingangstransistorspannung
ist und Vt die Schwellenspannung ist.
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Wegen
den zuvor genannten Faktoren von statischer und dynamischer Leistungsableitung,
die in Transistoren eines Systemchips existieren, ist es sehr kritisch,
Leistungsverbrauch des Systemchips abzusenken. Durch die Gestaltung
von Niederleistungsschaltungen und dynamisches Leistungsmanagement
kann verhindert werden, dass ein Systemchip unter normalen Betriebsbedingungen
hohe Temperaturen erreicht oder sich sogar überhitzt, um das Problem von
Wärmeableitung
zu reduzieren. Daher müssen
Hersteller nicht zusätzlichen
Aufwand während
Chipkonfektionierung zum Überwinden
des Wärmeableitungsproblems
von Systemchips übernehmen,
während
Schaltungszuverlässigkeit
gesteigert und die Lebensdauer der Systemchips verlängert wird.
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Um
den Energieverbrauch eines Systemchips zu reduzieren, sind viele
Forschungsarbeiten und Patente auf dem Gebiet variabler Spannungsplanungstechniken
verfügbar. "Task scheduling for
low-energy systems using variable supply voltage processor", veröffentlicht
auf der Asia and South Pacific Design Automation Conference (ASPDAC)
2001, und "Variable
voltage task scheduling for minimizing energy or minimizing power", veröffentlicht
auf der International Conference on Acoustics Speech, Signal Processing
(ICASSP) 2000, schlagen z.B. beide Aufgabenplanungsverfahren und
Einrichtungen für
geringe Leistungsableitung durch dynamische Spannungsskalierung
zum Absenken des gesamten Energieverbrauchs eines Systemchips vor.
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US-Patent
Nr. 5,831,864 mit dem Titel "Design
tools for high-level
synthesis of a low-power data path", und US-Patentveröffentlichung Nr. 2003/0217090
mit dem Titel "Energy-aware
scheduling of Application execution" offenbaren Datenpfade und Prinzipien
zum Planen von Aufgaben, die mit der geringsten Leistungsableitung
an vielen Verarbeitungselementen (PEs, processing elements) in Verbindung
stehen. In US-Patentveröffentlichung
Nr. 2003/0217090 wird eine mobile Einrichtung offenbart, die Aufgaben
unter Verwendung einer Planungseinrichtung zum Planen von Aufgaben
an vielen Prozessoren verwendet. Das Planungsverfahren involviert
Anfangsplanung von Aufgaben basierend hauptsächlich auf Energieverbrauchskriterien,
dann Versenden der Aufgaben zu unterschiedlichen Prozessoren gemäß den Fristen
davon so, um ein optimales Planungsergebnis mit geringster Leistungsableitung
zu erhalten.
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Ungeachtet
dessen offenbart der Stand der Technik nur Verfahren zum Planen
von Aufgaben an unterschiedlichen PEs eines Systemchips, um Leistungsverbrauch
der PEs zu minimieren. Die Anmelder kennen keinerlei Stand der Technik,
der auch Nicht-PEs,
wie etwa E/A-Schnittstellen, Steuerschaltungen etc. ei nes Systemchips
während
Aufgabenplanung in Betracht zieht. In der Technik ist gut bekannt,
dass während
der Ausführung
von Aufgaben die Aufgabenverarbeitungseffizienz von den Beziehungen
zwischen PEs und Nicht-PEs abhängig
ist. Falls Aufgabenplanung nur PEs des Systemchips in Betracht ziehen
und alle Nicht-PEs ausschließen
würde,
ist es höchstwahrscheinlich,
dass das geschätzte
Ergebnis der gesamten Leistungsableitung des Systemchips nicht präzise ist.
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Deshalb
besteht das Hauptziel der vorliegenden Erfindung darin, ein Aufgabenplanungsverfahren
vorzusehen, in dem Verarbeitungs- und Nicht-Verarbeitungselemente
eines Systemchips während
der Aufgabenplanung in Betracht gezogen werden, um geringe Gesamtleistungsableitung
des Systemchips sicherzustellen.
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Ein
anderes Ziel der vorliegenden Erfindung besteht darin, einen Systemchip
vorzusehen, der das Aufgabenplanungsverfahren dieser Erfindung implementiert.
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Gemäß einem
Aspekt der vorliegenden Erfindung wird ein Aufgabenplanungsverfahren
zum Planen von Aufgaben an einem Systemchip vorgesehen, der eine
Vielzahl von Verarbeitungselementen und eine Vielzahl von Nicht-Verarbeitungselementen
enthält,
worin die Aufgaben auszuführen
sind. Das Aufgabenplanungsverfahren umfasst die Schritte:
- a) Durchführen
anfänglicher
Planung der Aufgaben an den Verarbeitungselementen unter einer Bedingung, dass
die Nicht-Verarbeitungselemente
in vollen Leistungszuständen
arbeiten;
- b) Herstellen eines analytischen Modells für die Verarbeitungs- und Nicht-Verarbeitungselemente,
und Schätzen
von Zeitparametern der Aufgaben an den Verarbeitungs- und Nicht-Verarbeitungselementen
aus dem analytischen Modell;
- c) Bestimmen der geringsten möglichen Leistungsableitung
und Zeitsteuerungssequenz der Aufgaben an den Nicht-Verarbeitungselementen
gemäß dem analytischen
Modell, das in Schritt b) hergestellt wird;
- d) Generieren von Aufgabenplanungsergebnissen für die Verarbeitungselemente
mit Bezug auf Werte, die in Schritt c) erhalten werden; und
- e) Wiederholen von Schritten c) und d), bis die Aufgabenplanungsergebnisse
zu einem gleich bleibenden Planungsergebnis konvergieren.
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Gemäß einem
anderen Aspekt der vorliegenden Erfindung wird ein Aufgabenplanungsverfahren
zum Planen von Aufgaben an einem Systemchip vorgesehen, der eine
Vielzahl von Verarbeitungselementen und eine Vielzahl von Nicht-Verarbeitungselementen,
worin die Aufgaben auszuführen
sind, eine Planungseinrichtung, ein Ressourcenzuordnungsmodul und
ein Leistungsmanagementmodul enthält. Das Aufgabenplanungsverfahren
umfasst die Schritte:
- a) Befähigen der
Planungseinrichtung, Zeitparameter der Verarbeitungs- und Nicht-Verarbeitungselemente zu
analysieren, die Aufgaben an den Verarbeitungs- und Nicht-Verarbeitungselementen
mit Bezug auf die Zeitparameter zuzuweisen, und ein Aufgabenplanungsergebnis
mit einer geringsten möglichen
Leistungsableitung zu bestimmen;
- b) Befähigen
des Ressourcenzuordnungsmoduls, Operationen der Verarbeitungs- und
Nicht-Verarbeitungselemente mit Bezug auf das Aufgabenplanungsergebnis
zu steuern, das durch die Planungseinrichtung bestimmt wird; und
- c) Befähigen
des Leistungsmanagementmoduls, dynamisches Spannungsmanagement an
den Verarbeitungs- und Nicht-Verarbeitungselementen gemäß den geplanten
Aufgaben durchzuführen.
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Gemäß noch einem
anderen Aspekt der vorliegenden Erfindung wird ein Systemchip vorgesehen,
der eine Vielzahl von Verarbeitungselementen zum Durchführen von
primären
Berechnungen einer Vielzahl von Aufgaben, eine Vielzahl von Nicht-Verarbeitungselementen
zum Steuern eines Flusses von Daten in Verbindung mit den Aufgaben
unter den Verarbeitungselementen, und eine Hauptsteuervorrichtung,
die eine Planungseinrichtung, ein Ressourcenzuordnungsmodul und
ein Leistungsmanagementmodul enthält, umfasst.
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Die
Planungseinrichtung weist die Aufgaben an den Verarbeitungs- und
Nicht-Verarbeitungselementen mit Bezug auf Zeitparameter der Verarbeitungs-
und Nicht-Verarbeitungselemente zu. Das Ressourcenzuordnungsmodul
steuert Operationen der Verarbeitungs- und Nicht-Verarbeitungselemente
mit Bezug auf Aufgabenzuweisungen, die durch die Planungseinrichtung
bestimmt werden. Das Leistungsmanagementmodul führt dynamisches Spannungsmanagement
an den Verarbeitungs- und Nicht-Verarbeitungselementen gemäß den geplanten
Aufgaben durch.
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Andere
Merkmale und Vorteile der vorliegenden Erfindung werden in der folgenden
detaillierten Beschreibung der bevorzugten Ausführungsformen mit Bezug auf
die begleitenden Zeichnungen offensichtlich, von denen:
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1 ein
Systemblockdiagramm ist, das eine bevorzugte Ausführungsform
eines Systemchips veranschaulicht, der ein Aufgabenplanungsverfahren
gemäß der vorliegenden
Erfindung implementiert;
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2 ein
Flussdiagramm ist um zu veranschaulichen, wie die verschiedenen
Komponenten des Systemchips von 1 gemäß dieser
Erfindung arbeiten;
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3 ein
Flussdiagramm ist, um eine bevorzugte Ausführungsform eines Aufgabenplanungsverfahrens
gemäß der vorliegenden
Erfindung zu veranschaulichen; und
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4a bis 4c beispielhafte
Spannungszuweisungen für
drei unterschiedliche Verarbeitungselemente eines Systemchips veranschaulichen,
wobei die Zuweisungen durch das Aufgabenplanungsverfahren der vorliegenden
Erfindung erhalten werden.
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Bezug
nehmend auf 1 wird ein Systemchip 1,
der die bevorzugte Ausführungsform
eines Aufgabenplanungsverfahrens gemäß der vorliegenden Erfindung
implementiert, gezeigt, in einem Verschlüsselungs-/Entschlüsselungs-Halbleiterchip
verkörpert
zu sein, der eine Vielfalt von Aufgaben ausführen kann, wie etwa Datenverschlüsselung/Entschlüsselung,
Interrupt-Dienstabwicklung
etc. Jede Aufgabe kann unabhängig von
oder gleichzeitig mit anderen Aufgaben ausgeführt werden. Der Inhalt, der
zu verarbeiten ist, kann Schritte unterschiedlicher Formen von Verschlüsselung/Entschlüsselung
enthalten. Durch einen Fachmann bei der Gestaltung von Systemchips
kann jedoch leicht erkannt werden, dass das Aufgabenplanungsverfahren
für geringe
Leistungsableitung dieser Erfindung nicht auf Anwendung auf den
zuvor genannten Verschlüsselungs-/Entschlüsselungschip
begrenzt werden sollte, da es auch auf andere Typen von Chips angewendet
werden kann, die ähnliche
Komponenten enthalten.
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Es
sollte vermerkt werden, dass das Verfahren auf der Annahme basiert,
dass der Systemchip 1 nicht nur Verarbeitungselemente (PEs)
enthält,
die Charakteristika dynamischer Spannungsskalierung (DVS, dynamic
voltage scaling) und Leistungstak tung (PG, power gating) aufweisen,
sondern auch Nicht-Verarbeitungselemente (Nicht-PEs) enthält, die
die gleichen Charakteristika aufweisen. Außerdem kann das Aufgabenplanungsverfahren
für geringe
Leistungsableitung gemäß dieser
Erfindung unter Verwendung eines computerlesbaren Speichermediums
implementiert werden, das eine Vielzahl von Computerprogrammcodes
enthält,
die so in einen Computer zu laden sind, um den letzteren zu befähigen, das
Verfahren dieser Erfindung auszuführen. Das Softwareformat ermöglicht einem
Chipdesigner, Schaltungssimulation durchzuführen. Alternativ kann eine
Implementierung des Verfahrens dieser Erfindung unter Verwendung
einer dedizierten Schaltung oder eines programmierten Moduls, das
in dem Systemchip 1 eingebettet ist, ausgeführt werden,
wobei dadurch dem letzteren ermöglicht
wird, Aufgabenanalyse und Planung in Echtzeit durchzuführen.
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In
dieser Ausführungsform
enthält
der Systemchip 1 eine Hauptsteuervorrichtung 11,
ein Verarbeitungsmodul 12, ein DMA-Modul 13, ein
Paar von externen Bussen 141, 142 und einen internen
Bus 143. Die Hauptsteuervorrichtung 11 enthält eine
Planungseinrichtung 111, ein Leistungsmanagementmodul 112 und
ein Ressourcenzuordnungsmodul 113.
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Einem
Fachmann sollte offensichtlich sein, dass die Planungseinrichtung 111 als
eine Hardwarekomponente hergestellt oder als ein programmiertes
Modul implementiert, eingebaut in die Hauptsteuervorrichtung 11,
werden kann. Alternativ kann auf das Betriebssystem (OS) einer externen
zentralen Verarbeitungseinheit (CPU) oder ein externes Programm
zurückgegriffen
werden, um die erforderliche Planungsfunktion vorzusehen. Außerdem ist
auch ein statisches Verfahren, in dem Aufgabenplanungsergebnisse
nach Offline-Verarbeitung erhalten werden, innerhalb des Bereichs
des Aufgabenplanungsverfahrens für
geringe Leistungsableitung gemäß dieser
Erfindung.
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Das
Verarbeitungsmodul 12 enthält eine Vielzahl von Verarbeitungselementen
PE1 ~ PEn. Im Stand der
Technik wird eine optimale Leistungsverbrauchsanalyse durchgeführt, um
die Aufgaben in den Verarbeitungselementen PE1 ~
PEn zuzuweisen. Da die Verarbeitungszeiten
der Verarbeitungselemente PE1 ~ PEn unterschiedlich sind, meldet jedes der
Verarbeitungselemente PE1 ~ PEn der
Hauptsteuervorrichtung 11, wann immer eine jeweilige Operationen
dabei beendet ist.
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Das
DMA-Modul 13 enthält
eine Vielzahl von Kanälen
CH1 ~ CHm, und eine
Vielzahl von Transfer-Engines (Transfer-Antriebssystemen) 131.
Die externen Busse 141, 142 und der interne Bus 143 werden
verwendet, um Daten zu empfangen. Gemäß dem Dateninhalt in den Kanälen CH1 ~ CHm fordern die
Transfer-Engines 131 die externen Busse 141, 142 auf,
Daten vom Speicher zu transferieren. Die Transfer-Engines 131 geben
dann die Daten zu den Verarbeitungselementen PE1 ~
PEn über
den internen Bus 143 weiter. Vorzugsweise ist der interne
Bus 143 gestaltet, Datenübertragung hoher Geschwindigkeit
zu unterstützen.
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Das
Leistungsmanagementmodul 112 kann die Größe der Betriebsspannung
der verschiedenen Komponenten in dem Systemchip 1 durch
Softwaresteuerung abstimmen. Es gibt vier Leistungszustände, die
für alle
der Komponenten in dem Systemchip 1 verfügbar sind:
hoch (oder voll), gering, äußerst gering
und schlafen. In Verbindung mit der Planungseinrichtung 111 können die
Aufgaben an den verschiedenen Komponenten ferner beliebigen der
zuvor genannten Leistungszustände
zugewiesen werden.
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Wie
aus Gleichungen (2) und (3) augenscheinlich ist, die oben beschrieben
sind, wird, wenn die Eingangsspannung (Vdd)
einer Komponente höher
wird, die dynamische Leistungsableitung (Pdynamic)
der Komponente höher.
Auf die gleiche Art und Weise wird, wenn die Betriebstaktfrequenz
(f) einer Komponen te höher wird,
die dynamische Leistungsableitung (Pdynamic)
der Komponente ebenso höher.
Wenn der Leistungszustand einer Komponente hoch ist, ist deshalb
entsprechend die dynamische Leistungsableitung (Pdynamic)
die höchste. Auf
die gleiche Art und Weise wird, wenn der Leistungszustand einer
Komponente gering oder äußerst gering ist,
die dynamische Leistungsableitung (Pdynamic)
verringert. Die dynamische Leistungsableitung (Pdynamic)
wird auf ein Minimum reduziert, wenn der Komponentenleistungszustand
schlafen ist, da gerade keine Operation durchgeführt wird. Wenn die Belastung
von Aufgaben, die zu verarbeiten sind, stark ist, stimmt das Leistungsmanagementmodul 112 die
Leistungszustände
zu dem Zustand hoher Leistung derart ab, dass die Verarbeitungsrate
und Effizienz jeder Komponente schneller wird. Auf diese Art und
Weise ist der Systemchip 1 in der Lage, die Leistungszustände gemäß der Belastung
von Aufgaben so abzustimmen, um einen Effekt von geringer Leistungsableitung
zu erreichen.
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Bezug
nehmend auf 1 und 2 wird nun
in den nachfolgenden Absätzen
beschrieben, wie die verschiedenen Komponenten des Systemchips 1 gemäß dieser
Erfindung arbeiten.
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Schritt 201:
Zuerst wird Beschreibungsinformation jeder Aufgabe in die Hauptsteuervorrichtung 11 über den
externen Bus 141 eingespeist.
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Schritt 202:
Mit Bezug auf die Beschreibungsinformation führt die Planungseinrichtung 111 anfängliche interaktive
Planungsanalyse für
die Aufgaben, die zu planen sind, durch die Verwendung eines analytischen Modells
durch. Dies wird in den nachfolgenden Absätzen detaillierter beschrieben.
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Schritt 203:
Mit Bezug auf das Aufgabenplanungsergebnis, das durch die Planungseinrichtung 111 bestimmt
wird, steuert das Ressourcenzuordnungsmodul 113 Operationen
der verschiedenen Komponenten. In diesem Schritt wird das DMA-Modul 13 derart
aktiviert, dass Daten für
jede Aufgabe zu der entsprechenden Komponente für eine Verarbeitung in Übereinstimmung
mit dem Aufgabenplanungsergebnis fließen, wobei die Komponente eine
beliebige der Verarbeitungselemente (PEs) und der Nicht-PEs sein
kann, wie etwa das DMA-Modul 13, die externen Busse 141, 142,
der interne Bus 143 etc.
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Schritt 204:
Während
der tatsächlichen
Ausführung
jeder Aufgabe führt
das Leistungsmanagementmodul 113 dynamisches Spannungsmanagement
an den verschiedenen Komponenten gemäß den geplanten Aufgaben durch.
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Das
analytische Modell des Aufgabenplanungsverfahrens für geringe
Leistungsableitung gemäß dieser
Erfindung wird nun hierin nachstehend detaillierter beschrieben.
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In
der folgenden Gleichung (4) wird für eine Einheitszeitperiode
angenommen, dass die Verarbeitungszeit, die beim Warten auf die
Verarbeitungselemente (PEs) verbracht wird,
ist, die Verarbeitungszeit,
die beim Warten auf die Nicht-Verarbeitungselemente
(Nicht-PEs) verbracht wird,
ist, und dass die andere
Zeit, die nicht an den Verarbeitungs- und Nicht-Verarbeitungselementen
verbracht wird, wie etwa Speicherzugriffszeit, Transferzeiten der
externen Busse
141,
142, Initialisierung der Hauptsteuervorrichtung
11,
Aktivierungsverzögerung
der Transfer-Engines
131 etc. Φ ist. Gleichung (4) beschreibt
den Anteil der Zeitbeziehung zwischen den verschiedenen Komponenten
innerhalb einer Einheitszeitperiode. Falls die Summe 1 ist, kann,
wenn zwei Teile der Zeitbeziehung bekannt sind, der verbleibende
Teil der Zeitbeziehung abgeleitet werden.
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Wie
aus Gleichung (4) offensichtlich ist, kann aus der Verarbeitungszeit,
die beim Warten auf die Verarbeitungselemente (PEs) verbracht wird,
und der Verarbeitungszeit,
die beim Warten auf die Nicht-Verarbeitungselemente (Nicht-PEs)
verbracht wird,
die mittlere Latenzzeit,
die den Nicht-PEs zugeschrieben wird, für Planungsausarbeitung basierend
auf dem Ergebnis geschätzt
werden.
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Es
werden die folgenden stabilisierenden Bedingungen für Systemplanung
gesetzt: die Rate zum Eintragen der Verarbeitungselemente ist gleich
der Rate für
eine tatsächliche
Verarbeitung durch die Verarbeitungselemente; und die gesamte Eingabe-/Ausgabedatenrate
der Verarbeitungselemente ist gleich der gesamten Übertragungsrate
innerhalb des internen Busses 143.
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3 ist
ein Flussdiagramm, um die bevorzugte Ausführungsform des Aufgabenplanungsverfahrens gemäß der vorliegenden
Erfindung zu veranschaulichen. In dieser Ausführungsform werden die Kanäle CH1 ~ CHm und der interne
Bus 143 als Nicht-PEs
verwendet. Das Aufgabenplanungsverfahren kann allgemein in drei
Stufen unterteilt werden:
Die erste Stufe – in Schritt 301,
es werden die Aufgaben, die zu planen sind, eingegeben. Dann wird
in Schritt 302 die anfängliche
Planung der Aufgaben an den Verarbeitungselementen PE1 ~
PEn durchgeführt. In diesem Schritt werden
die Betriebsspannungen der Verarbeitungselemente PE1 ~
PEn unter einer Bedingung bestimmt, dass
die Nicht-PEs in vollen Leistungszuständen für maximales Leistungsverhalten
arbeiten, und die Planungseinrichtung 111 weist die Aufgaben
an den Verarbeitungselementen PE1 ~ PEn gemäß einer
Planungsregel zuerst- kommen,
zuerst-bedient (first-come, first-served) mit Bezug auf untersuchte
Fristabläufe der
verschiedenen Aufgaben zu.
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Da
das Prinzip zum Zuweisen von Aufgaben, das auf einer Planungsregel
zuerst-kommen, zuerst-bedient in der Technik bekannt ist und nicht
das Hauptmerkmal der Erfindung ist, wird eine detaillierte Beschreibung
des gleichen hierin der Kürze
halber weggelassen.
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Die
zweite Stufe – in
Schritt 303 wird ein analytisches Modell für die Verarbeitungselemente
PE1 ~ PEn und die
Nicht-Verarbeitungselemente
hergestellt, und es werden Zeitparameter der Aufgaben an den Verarbeitungselementen
PE1 ~ PEn und den
Nicht-Verarbeitungselementen aus dem analytischen Modell geschätzt. In
diesem Schritt wird die Latenz der Verarbeitungseffizienz der Verarbeitungselemente
PE1 ~ PEn, die den
anderen Nicht-Verarbeitungselementen zugeschrieben wird, bewertet.
Die Faktoren, die eine derartige Latenz beeinflussen, schließen Leistungsableitung
und Zeitparameter ein.
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Danach
wird in Schritt 304 aus dem analytischen Modell die Wirkung
der Nicht-PEs (d.h. die Kanäle CH1 ~ CHm und der interne
Bus 143) zum Schätzen
der geringsten Leistungsableitung und Zeitsteuerungssequenz der
Aufgaben an den Nicht-PEs bestimmt. In diesem Schritt werden die
Betriebsspannungen für
die Kanäle
CH1 ~ CHm und den
internen Bus 143 bestimmt, und es wird ebenso die mittlere
Zeit, die durch die Nicht-PEs für
die Aufgaben verbracht wird, kalkuliert. Dann wird in Schritt 305 das
Planungsergebnis, das in Schritt 302 erhalten wird, mit
den Werten verglichen, die in Schritt 304 erhalten werden.
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Die
dritte Stufe – in
Schritt 306 wird bestimmt, ob das gleich bleibende Planungsergebnis
erhalten wurde. Falls Aufgabenplanungsergebnisse nicht zu einem
gleich bleibenden Pla nungsergebnis konvergieren, geht der Fluss
zu Schritt 308, in dem die Aufgaben an den Verarbeitungselementen
PE1 ~ PEn mit Bezug
auf die Werte, die in Schritt 304 erhalten werden, neu
geplant werden. D.h. die Planungseinrichtung führt eine iterative interaktive
Analyse durch Wiederholen von Schritten 303 bis 305 durch,
bis die Aufgabenplanungsergebnisse zu einem gleich bleibenden Planungsergebnis
konvergieren. Das gleich bleibende Planungsergebnis wird dann dem
Ressourcenzuordnungsmodul 113 in Schritt 307 bereitgestellt.
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Das
folgende Beispiel wird vorgesehen, um den Effekt des Aufgabenplanungsverfahrens
dieser Erfindung zu veranschaulichen. In dem Beispiel hat der Systemchip
1 drei
Verarbeitungselemente (PE
1 ~ PE
3),
zwei interne Busse (IBUS
1, IBUS
2)
und drei Kanäle
(CH
1 ~ CH
3). Es
gibt acht Aufgaben (T
1 ~ T
8),
die auszuführen sind.
Jeder Aufgabe hat eine jeweilige Ankunftszeit, Fristablauf zeit
und Ausführungszeit
in dem vollen Leistungszustand, wie in der folgenden Tabelle 1 gezeigt
wird: TABELLE
1
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Es
wird Beschreibungsinformation der Aufgaben (T
1 ~
T
8), die zu planen sind, zu der Planungseinrichtung
111 eingegeben,
die anfängliche
Planung auf der Basis zuerst-kommen, zuerst-bedient durchführt. Die Nicht-PEs (d.h. die
zwei internen Busse IBUS
1, IBUS
2 und
die drei Kanäle
CH
1 ~ CH
3) werden
zuerst eingestellt, in ihren vollen Leistungszuständen zu
sein, und es werden die Betriebsspannungen von jeder Aufgabe über den
Verarbeitungselementen erhalten. Die anfänglichen Planungsergebnisse
werden in der folgenden Tabelle 2 gezeigt: TABELLE
2
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Dann
wird ein analytisches Modell für
die Verarbeitungselemente (PE
1 ~ PE
3), die Busse (IBUS
1, IBUS
2) und die Kanäle (CH
1 ~
CH
3) hergestellt. Zeitparameter werden auf
der Basis des analytischen Modells so geschätzt, um die geringste mögliche Leistungsableitung
und die Zeitsteuerungssequenz der Aufgaben (T
1 ~
T
8) in den Busse (IBUS
1,
IBUS
2) und den Kanälen (CH
1 ~
CH
3) zu bestimmen. Die Leistungszustände der Busse
(IBUS
1, IBUS
2) und
der Kanäle
(CH
1 ~ CH
3), die
so erhalten werden, werden in der folgenden Tabelle 3 gezeigt: TABELLE
3
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Basierend
auf den Leistungszuständen
der Busse (IBUS
1, IBUS
2)
und der Kanäle
(CH
1 ~ CH
3), die
in
3 aufgeführt
sind, wird die Zeit, die an den Bussen (IBUS
1,
IBUS
2) und den Kanälen (CH
1 ~
CH
3) während der
Dienstabwicklung jeder Aufgabe (T
1 ~ T
8) verbracht wird, kalkuliert und der Planungseinrichtung
111 mitgeteilt.
Die Planungseinrichtung
111 bestimmt dann neue Betriebsspannungen
für die
Aufgaben (T
1 ~ T
8)
an den Verarbeitungselementen (PE
1 ~ PE
3), um das Ziel geringerer Leistungsableitung
zu erreichen, wie in der folgenden Tabelle 4 gezeigt wird: TABELLE
4
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Wie
in 4a, 4b und 4c gezeigt
wird, wird nach iterativer interaktiver Planungsanalyse das folgende
gleich bleibende Planungsergebnis erhalten:
- 1.
Das Verarbeitungselement (PE1) verarbeitet
Aufgaben (T1 ~ T3).
Nach Verarbeitung von Aufgabe (T1) ändert sich
der Leistungszustand des Verarbeitungselementes (PE1)
von gering zu hoch und dann zu schlafen.
- 2. Das Verarbeitungselement (PE2) verarbeitet
Aufgaben (T4 ~ T6).
Nach der Verarbeitung von Aufgaben (T4 ~
T5) ändert
sich der Leistungszustand des Verarbeitungselementes (PE2) von äußerst gering
zu hoch und dann zu schlafen.
- 3. Das Verarbeitungselement (PE3) verarbeitet
Aufgaben (T7 ~ T8).
Der Leistungszustand des Verarbeitungselementes (PE3) ändert sich
von schlafen zu gering und dann zurück zu schlafen.
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Zusammengefasst
muss in einem komplizierten Systemchip, wann immer eine Aufgabe
in einem Verarbeitungselemente verarbeitet wird, eine gewisse Zeitspanne
an einem zugehörigen
Nicht-Verarbeitungselement verbracht werden. Im Stand der Technik
wird der Effekt der Nicht-Verarbeitungselemente bei der Planung von
Aufgaben an den Verarbeitungselementen ignoriert, derart, dass die
geschätzte
Leistungsableitung des gesamten Systemchips ungenau ist. Da das
Aufgabenplanungsverfahren dieser Erfindung sowohl Verarbeitungs-
als auch Nicht-Verarbeitungselemente des Systemchips während der
Aufgabenplanung in Betracht zieht, kann entsprechend geringere Leistungsableitung
erreicht werden.
ist, und dass die andere Zeit, die nicht an den Verarbeitungs- und Nicht-Verarbeitungselementen verbracht wird, wie etwa Speicherzugriffszeit, Transferzeiten der externen Busse
die mittlere Latenzzeit, die den Nicht-PEs zugeschrieben wird, für Planungsausarbeitung basierend auf dem Ergebnis geschätzt werden.
