JPH03116383A - ロジック回路デザインシミュレーションシステム及びロジック回路スモールデザインインクレメントのシミュレーション方法 - Google Patents

ロジック回路デザインシミュレーションシステム及びロジック回路スモールデザインインクレメントのシミュレーション方法

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JPH03116383A
JPH03116383A JP2165489A JP16548990A JPH03116383A JP H03116383 A JPH03116383 A JP H03116383A JP 2165489 A JP2165489 A JP 2165489A JP 16548990 A JP16548990 A JP 16548990A JP H03116383 A JPH03116383 A JP H03116383A
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スタンレィ・エム・ハイデューク
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は選択されたロジック回路デザイン（設計）のシ
ミュレーションシステムに関するもので、応用特定集積
回路（ＡＳＩＣ）及びプリント回路板（ｐｃｂ）及びま
た電子プリント回路板の高速試験に用いられるものであ
る。
〔従来技術〕
電気的設計のコンビニータシミュレーション或いは検証
の技術はよく達成されている。ロジック回路デザイン（
設計）のコンピュータモデルは集積回路とその内部連結
を基本にして造られる。このロジック回路デザインモデ
ルは次に実際のプリント回路板に適用される信号と同様
の（ｅｍｕｌａｔｉｎｇ）信号によってシミュレートさ
れ、前述の電子設計（デザイン）に応じて造られる。
高処理速度の要求の故に電子設計をシミュレートするコ
ンピュータ援助技術（ＣＡＥ）のソフトウェアは通常サ
ン或いはアポ口のようなエンジニアリングワークステー
ション上で操作する。
〔発明が解決しようとする課題〕
然しながらこれらの高出力で高価なワークステーション
では４０．（１４）０乃至５０．（１４）０ゲート或い
はセルより余剰の設計では効果的に処理することはでき
ない。今日のゲートアレイ技術では１（１４）．（１４
）０セルより余剰のＩＣ及び２（１４）．（１４）０ゲ
ートよりも余剰のプリント回路板を製造することができ
るので、電気的設計シミュレーションの新しい効果的な
方法が必要である。
本発明シミュレーターの主な問題はそのデザイン処理（
プロセス）の不適合性である。凡てのデザインは部分的
に或いは小さなデザインの増加分で発展してきた。若し
デザイン問題があるならデザイナ−はデザイン問題の領
域のみ対処し、復習すればよい。しかし不幸にも現在の
シミュレータはその全電気的ロジックデザインをシミュ
レートせねばならず、選択的デザイン部分のみを除いて
そのデザインのシミュレートを行うことはできない。例
えばデザイナ−が小さなデザイン部分のみに対して普通
に仕事してもデザイナ−は全デザインをシミュレートせ
ねばならず、これは多くのコンピュータ時間を浪費する
。
最近の数年間例えばゲートアレイのような電気的ロジッ
クデザインはそのデザイン機能上に制御をさせねばなら
ないので非常に複雑となり、各デザイン部分はその発展
につれてシミュレートせねばならない。全ての電気的シ
ミュレータはその全デザインをシミュレートせねばなら
ないので、その操作は遅くかつ使用に困難である。
本発明はロジックデザイン部分を選択的にシミュレート
することによってこのシミュレーションの欠点を解決す
るものである。更にこれらのロジックデザインその編集
に多くの時間の損失なく直ちに選択的にシミュレートで
きるものである。
本発明はバッチモードでデザインを編集する。
これは凡ての平均時間デザイン変更をデザイナ−がデザ
イン変更をシミュレートできる前の１０分で全デザイン
を一緒に編集せねばならないことを意味する。バッチ編
集では誰もデザイン変更を排除して編集することは可能
でない。
電気的ロジックデザインをシミュレートする信号をテス
トベクトルと呼ばれる。デザインを通常に行うために、
デザイナ−は非常にしばしばテストベクトルを修正して
完全なデザインを行うに必要な入力及び出力条件の凡て
の組合せを発見せねばならない。不幸にもこのようなテ
ストベクトルの変化はそのテストベクトル変化がその全
デザインと共に長いバッチ編集を受けねばならないので
、シミュレーターにとってやっかいな時間を浪費するも
のである。
プリント回路板は非常に複雑になったので、それをテス
トするには多くの特別なテスト装置とその微妙なテスト
装置を扱う熟達した人を要する。
プリント回路板のテストにシミュレーション器具を用い
ることはシミュレーターがその金板のデザインをシミュ
レートせねばならず、またその操作は不当に遅いので成
功するものではない。
本発明の目的はデザインの一部分を選択的にシミュレー
トさせることによって電気的ロジックデザインを高速で
シミュレートできる新しいシステムと方法を提供するも
のである。
本発明の他の目的は凡てのデザイン変化を直ちに登録し
、デザイン変更の長いバッチ編集の必要性を除去する増
加分（ｉｎｃｒｅｍｅｎｔａｌ）のコンパイラを基本と
する電気的なシミュレーションを提供するものである。
また新しい増加分コンパイラを用いることによってテス
トベクトル修正の長い編集を除去することを目的とする
。
更に本発明の目的はプリント回路板部分を選択的にテス
トする安価で高速のシステムと方法を提供することであ
る。
本発明はシミュレーション時間を切ることによって電気
的デザインを発展させてコストを低下させることを目的
とする。本発明はまたデザイナ−に各デザイン部分によ
く適合させることによってデザインの信頼性を増加させ
るものである。この以下に述べる器具と技術はゲートア
レイとプリント回路板を含む電気的ロジックデザインの
高速シミュレーションに応用可能である。これらの器具
はプリント回路板のテストと故障発見修理の低価ロジッ
クアナライザーと関連して使用しろる。
一方デイジイシステムスコ゛−ボレーションのＣＡＤＡ
Ｔ　、ゲンラドインクのＨＩＬＯその他のロジックシミ
ュレーターは全デザインをシミュレートし、編集し、本
発明のシミュレーターはデザイナ−によって明白にシミ
ュレーションすべく選択されたデザイン部分のみをシミ
ュレートする。
本発明によるシステムと方法はＩＣチップを用いる電子
的ロジックセル及びプリント回路板を用いたゲートアレ
イの両者に適用する。簡単のため以後ＩＣチップと呼ぶ
。然しながら同じ処理、規則及び作用がゲートアレイセ
ルに等しく作用することは理解すべきである。
本発明によるシミュレータは２つの動的に発明したテー
ブルを基礎とする。これはＩＣチップを用いたテーブル
とその接続のテーブルである。これらのテーブルは増加
的なコンパイラ−によって自動的に発生し、デザインの
エントリー中シミュレータの一部をなす。ＩＣチップテ
ーブル中の各ＩＣは数個のフラッグを有する。１つのフ
ラッグはシミュレータの使用中ＩＣが流れていることを
示す。使用者がシミュレーションよりＩＣｓを加えたり
削除したりするときこれらＩＣｓのフラッグは従属して
修正される。シミュレーション中これらのフラッグは“
ｄｏｎ”ｔ　ｕｓｅ”のフラッグを有する凡てのＩＣチ
ップはシミュレータ処理からとばされるか或いは排除さ
れる。
前述のシミュレータはプリント回路板の故障箇所の発見
修理に使用することができる。信号の組は例えばロジッ
クアナライザーの助けで板の悪い部分から捕捉すること
ができ、コンピュータをペースとするシミュレータによ
ってシミュレートされた対応するテスト点などＩＣｓに
供給される。
“ｄｏｎ”　ｔ　ｕｓｅ”のフラッグをマークされたＩ
Ｃｓはデザインシミュレーションには関与しないのでシ
ミュレーターはテスト結果をより早く得られる。
本発明のシステムと方法は大きなオーダーの速さによる
板のテストであるから安価のパーソナルコンピュータ及
びロジックアナライザーを最も複雑なプリント回路板で
もテストに用いることができる。
上記及び他の特徴は添付の図面の簡単な説明より明らか
となる。
〔課題を解決するだめの手段〕
かかる目的を達成するため、本発明はデザインエレメン
トデータテーブル１Ａとネットリスト接続データテーブ
ル１Ｂとを発生するデータテーブル発生器１２と、前記
データテーブル発生器１２内にロジック回路デザイン入
力１１Ａ　、　１１Ｂを入れるロジッ久回路デザインエ
ントリー装置１０Ａ　、　１０Ｂと、シミュレーテイン
グする選択されたロジック回路デザインを参照するため
集積された回路モデルを蓄積するモデルレファレンスラ
イブラリ４と、前記モデルレファレンスライブラリ４内
の集積された回路モデルへのメモリポインターを選択す
るたｔ前記データテーブル発生器１２に接続されたモデ
ルレファレンスインデックス装置２と、前記データテー
ブル発生器１２の出力１３を受けるシミュレーション装
置１４とよりなり、前記シミュレーション装置１４は実
行可能なデザインシミュレーションテーブル３を発生す
るデザインシミニレ−ティングテーブル発生装置と、前
記実行可能なデザインシミ二し−ションテーブルを実行
する実行装置と、前記実行可能なサブルーチンを実行す
るため前記シミュレーション装置１４にテスト信号を入
れるテスト信号入力装置２０とよりなり、これによって
集積回路モデルとネットリストデータはシミュレーショ
ンデータを発生するように処理されるロジック回路デザ
インシミュレーションシステムとしたものである。
また、本発明は電気的ロジック回路デザイン情報を入力
し、デザインエレメントデータテーブル１Ａとネットリ
スト接続データテーブル１Ｂを前記電気的ロジック回路
デザインエントリーより発生し、集積回路モデルレファ
レンスインデックス装置２より集積回路モデルレファレ
ンスライブラリ４へのメモリポインターを選択し、前記
デザインエレメントデータテーブル１Ａ、前記ネットリ
スト接続データテーブル１Ｂ及びシミュレーション装置
１４への前記メモリポインターからのデータを適用し、
実行可能なデザインシミュレーションプログラムリステ
ィングテーブルを発生し、シミュレーション装置におけ
る前記デザインシミュレーションプログラムリスティン
グテーブルからプログラムサブルーチンを実行し、これ
によってシミュレーションデータは集積回路モデルとネ
ットリストデータを表すように発生されるロジック回路
スモールデザインインクレメントのシミュレーション方
法としたものである。
ここでネットリストとはデバイスのターム及びデバイス
間の接続において電子回路を記述する凡ての必要な情報
を含む蓄積されたコンピュータファイルである。またポ
インターとはファイル或いはデータが蓄積されたメモリ
ーアドレス或いは領域にコンピュータプログラムを指定
する情報を含むメモリアドレスのことである。本願では
インデックステーブル等のデータが蓄積されたラムの領
域を参照するためのポインターである。
〔作　用〕
データテーブル発生器１２はスキマティックエントリー
プログラム１０Ａ或いはネットリストエントリーファイ
ル１０Ｂからの情報１１Ａ　、　１１Ｂを受けてシミュ
レータ１４が使用するためのデータを発生する。デザイ
ナ−はスキマティックエントリープログラム１０Ａ或い
はネットリストエントリファイル１０Ｂからデータテー
ブル発生器１２への入力１１Ａ。
１１Ｂを提供する。データテーブル発生器１２は受けた
情報より使用された集積回路のテーブルとその接続のテ
ーブルを発生する。シミュレータ１４はデータテーブル
発生器１２からの出力１３を受けてデザインシミュレー
ションデータテーブル１５を発生し、これは集積回路モ
デルレファレンスライブラリ４に蓄えられた集積回路モ
デルサブルーチンとネットリスト接続テーブルに蓄えら
れたネットリストサブルーチンを実行する。このシステ
ムはプリント回路板の潜在的に欠陥のあるロジック部分
からの信号を捕捉かつそれらをコンピュータシミュレー
ターによってシミュレートされた集積回路のテスト点に
供給することによってプリント回路板上のロジック回路
をテストするのに使用できる。
〔実施例〕
ソフトウェアにおける電子ロジック回路のモデル化はシ
ミュレーションと呼ばれる。このシミュレーターは機能
と時間の行動のような実際の回路の凡ての特徴を示さね
ばならない。本発明はロジック回路設計とプリント回路
板のテストの加速されたシミュレーションを提供するも
のである。本発明の一般的なハードウェアの施行装置は
第５図に示す。計算装置５０は例えば１ＢＭ　ＡＴ或い
はサン（Ｓｕｎ）のワークステーションのような公知の
パーソナルコンピュータと同様のもので、ラムメモリー
を組合した中央処理装置５１、ハードディスクメモリー
５２、データディスプレイ５３、キーボード５４及びプ
リンター５５を有する。このようなコンピューターは当
業者にはよく知られたもので、その構成と操作の詳細な
記述は必要ではない。
第１図は本発明によるシミュレーターのブロックダイヤ
グラムを示す。スキマティック、エントリ・プログラム
１０Ａはデザイナ−によってスキマティック形でロジッ
ク回路デザインエントリーに用いられる。このスキマテ
ィックの例は第２図に示される。ネットリストはシミュ
レーションに必要な装置の作動に関する凡ての情報を含
み、これはスキマティックエントリープログラム１０Ａ
の代わりにネットリストデータファイル１０Ｂとしても
よいことを意味する。
データテーブル発生器１２はプログラムされたルーチン
でスキマティックエントリープログラム１０Ａとネット
リストエントリーファイル１０Ｂからの入力１１Ａ　、
　１１Ｂから送られたデザインデータを変換し、ＩＣｓ
　＝ターミナル、スイッチ、信号処理等のデザイン要素
の設計エレメントデータテーブルを造る。第２図のロジ
ックデザイン（設計）回路のこのようなテーブルはテー
ブル１Ａに示す。以後ＩＣモデルなる語はモデルを有す
る凡てのデザイン要素を表すものとして使用する。デー
タテーブル発生器１２は信号線１１Ａから送られたスキ
マティックデータ内或いは信号線１１Ｂから供給された
ネットリストデータからの各項目をアベイラブル（ａｖ
ａｉｌａｂｌｅ）　ＩＣモデルに対してチエツクし、モ
デルレファレンスインデックス２内に貯蓄し、このイン
デックス２はモデルレファレンスライブラリ４内のプロ
グラム録（ｄｉｒｅｃｔｏｒｙ）である。モデルインデ
ックステーブル２は信号線３を経てデータテーブル発生
器１２に送られ、ＩＣモデルレファレンスライブラリ４
内に貯えられたモデルソフトウェアサブルーチンのアド
レスを提供する。データテーブル発生器１２は信号線１
１Ａ或いは１２Ｂのデータをモデルレファレンスインデ
ックス２のＩＣモデルのリストと比較してその位置をテ
ーブル１Ａ内のラムメモリ内に蓄積する。若し信号線１
１Ａ或いは１１Ｂのデザインエレメントがモデルレファ
レンスインデックス２内のモデルを有しなければ、その
モデルポインターコラムは“ｎｏｎｅ”に設定され、こ
のエレメントは直接シミュレートされない。若しデザイ
ンエレメントがターミナル或いは信号線名であるなら、
その同等性がデザインエレメントデータテーブル１Ａに
示すようにその適当なコラムにマークされる。このテー
ブルの“ｕｓｅｄ”或いはアクティブデザインエレメン
トコラム（欄）はデザインエレメントがデザインシミュ
レーションに関与せねばならないことの参照のマークで
ある。
このコラムは後で述べるようにデザイナ−によってスキ
マティックエントリープログラム１０Ａ或いはネットリ
ストエントリーファイル１０Ｂエントリーからのエント
リーを通して直ちにかつ直接修正（モディファイ）する
ことができる。
デザイン要素データテーブル　１Ａ 項目　　　　　　　　モデル　ポインター　　　ターミ
ナル　　　（言号　　　［ｌ５ＢＤデ一タテーブル発生
器１２はまたテーブル１Ａ内における例えば＾１及び８
１のようなマクロ（ｍ　ａ　ｃ　ｒ　ｏ　）と呼ばれる
コマンド或いはインストラクションのセットの端を指示
する。シミュレートされたエレメントのリストを含むデ
ザインエレメントデータテーブル１Ａに加えてデータテ
ーブル発生器１２はまた信号線１１Ａ或いは１１Ｂのデ
ータからシミュレートされたエレメント間を凡て接続す
るリストを造る。このようなブロックＢ１を接続するデ
ータはテーブル１Ｂに示され、ここでラムポインターＡ
３Ｃ０はラムメモリにおけるマクロ接続リストの位置を
示す。
ネットリスト接続データテーブル　１Ｂマクロ　ポイン
ター　　　　接続 凡ての実行可能なＩＣモデル或いはソフトウェアサブル
ーチンはｔＣモデルレファレンスライブラリ４内に蓄積
されている。テーブル１Ａの作成中モデルレファレンス
ライブラリ４内のＩＣモデルへのポインターのみが必要
である。これらのポインターはモデルインデックステー
ブル２によって提供され、モデルレファレンスインデッ
クス２内に貯蔵される。
凡てのターミナル、信号線及び凡てのＩＣビンは自動的
にブリアサインド責ｐｒｅａｓｓｉｇｎｅｄ）ラム位置
を有する。
なおここでピンとは集積（ＩＣ）回路チップから外側に
延びるワイヤコネクター、端子のことである。
このブリアサインはシミュレーター１４によってそれが
デザインエレメントデータテーブル１Ａからのデータを
読み、モデルインデックステーブル２内のラムポインタ
ーによって参照された各モデルのラム要求を復習すると
きになされる。このようなラム位置のアサイン（ａｓｓ
ｉｇｎｅ）は第３図示のメモリダイヤグラム内に示され
、ここでラム位置アドレス３ＢＯはロジックゲー）８２
の入力ピン１上のロジック信号値を蓄積する。同様にラ
ム位置３Ｂ２．３８４はロジックゲートＢ２のビン２及
び３のロジック信号位置を夫々蓄積する。
常時ソフトウェアコールはモデルレファレンスライブラ
リ４内のＩＣモデルサブルーチンになされ、サブルーチ
ンはＩＣモデルの行動を計算し、新しい行動データをラ
ム位置或いはアドレスに戻す。モデルレファレンスイン
デックス２内のＩＣモデル７４０８のサブルーチンがコ
ールされたとき、それはその入力をラム位置３ＢＯと３
Ｂ２から取り出し、計算されたロジック値をラム位置３
Ｂ４に戻す。
この処理は各ＩＣになされ、これはスキマティック内で
用いられ、テーブル１Ａ内にリストされる。
凡てのＩＣモデルに対して実行しかつ結果をレシービン
グＩＣｓに移送するために特別なテーブル３がシミュレ
ーター１４の制御の下で造られる。このＩＣモデルリン
グ技術はよくなされ、例えばカリフォルニア州・ニュー
ベリーバーク、オールドコネジョロード３５２５所在の
ＡＬＤＥＣカンパニー等の多くの会社は大きなＩＣモデ
ルライブラリーを提供している。故にこのＩＣモデルの
構造の詳細な記述は必要でなく、その使用のみ説明する
。
このシミュレーター１４は信号線１３でデータテーブル
発生器１２からテープ１Ａと１Ｂを受けとり、自動的に
デザインシミュレーションプログラムテーブル３を造り
、これは以下に更に詳細に述べるようにＩＣモデルとネ
ットリストの実行可能なサブルーチンの組を含む。この
ＩＣｓの実行可能なサブルーチンはテーブル１Ａによっ
てアドレスされ、信号線５を経てＩＣモデルライブラリ
４によって提供される。
デザインシミュレーションテーブル３はテーブル１Ａと
１Ｂより直接造られ、ＩＣモデルレファレンスライブラ
リ４に蓄えられたＩＣモデルサブルーチンとネットリス
ト接続データテーブル１Ｂに蓄えられたネットリストサ
ブルーチンを実行する完全なデザインシミュレーション
プログラムである。
このＩＣモデルは第１に実行される。スキマティックブ
ロック２５．　（Ｂｌ）内の凡てのＩＣモデルが実行さ
れたとき、このスキマティックブロック２５内のデータ
を移送するサブルーチンは呼出され、実行される。この
ようにしてデザインシミュレーションプログラムテーブ
ル３内のプログラムを実行することによってシミュレー
ター１４は１つのシミュレーションサイクルを行う。
デザインシミュレーションプログラムテーブル３実行可
能なサブルーチンのリスト Ｂ１ネットリストを実行する上記操作でＡ１ネットリス
トの組をポインターに移し、Ａ１ネットリストの実行は
Ａ１ネットリストをコールし、第２図示のスキマティッ
クのシミュレーションサイクルが完了する。
スキマティックエントリープログラム１０Ａとネットリ
ストエントリーファイル１０Ｂはシミュレートさるべき
、マーキングＩＣｓプロビジョンスを含む。シミュレー
ション用のセレクテイングデザインエレメントは例えば
前述のＡＬＤＥＣカンパニーからのＬＩＮＫと５１ＡＶ
のような公知のソフトウェア処理技術で確立された範囲
内でよく知られ、故に詳細な説明は必要でない。データ
テーブル発生器１２がデザインエレメントテーブル１Ａ
を造ったとき、それは“ｕｓｅｄ”のコラムに与えられ
たデザインエレメントがシミュレートされたか或いは否
かを記載する。同様にシミュレーター１４が実行可能な
デザインシミュレーションプログラムテーブル３を造っ
たとき、それはＵＳＥＤの場所にデザインエレメントデ
ータテーブル１Ａをチエツクする。若しこの場所がＩＣ
のようなエレメントが使用されてないことを示すなら、
シミュレーション１４はそれをデザインシミュレーショ
ンプログラムテーブルに含まず、また従ってＩＣがシミ
ュレートされてない。
このエレメントデザインデータテーブルとデザインシミ
ュレーションテーブルを発生するプログラムルーチンは
第６図と第７図に示される。このデータテーブル発生器
１２は信号線１１Ａ或いは１１Ｂ上のデータを走査して
テーブル１Ａと好ましくは類似のテーブルを発生する。
このデータテーブル発生器１２の詳細なフローチャート
ダイヤグラムは第６図に示す。サブルーチン６０は若し
線６０ａにおけるデザイナ−の入力がデザインエレメン
トであるならチエツクし、この場合サブルーチン６０は
デザインエレメント名をテーブル１Ａ内に入れる。
例えばそれはテーブル１Ａのコラム１に入れることがで
きる。サブルーチン６２は線６１の入力によってトリガ
ーされ、（第１図）のモデルレファレンスインデックス
２によって入った入力６０ａがモデルレファレンスライ
ブラリ４内のモデルを有するかをチエツクする。若しモ
デルがよいならば（ａＶａｉｌａｂｌｅ）ラムメモリ内
のそのモデルの位置がテーブル１Ａの′モデルラムポイ
ンター′コラム内に入る。線６０ａの入力はまたプログ
ラムフィードバック或いは戻し線８６からも来て信号線
１１Ａ或いは１１Ｂの新しい入力をチエツクする。
線６６上の信号によってトリガーされるソフトウェアサ
ブルーチン６７はその入力がターミナルにあるかをチエ
ツクする。この情報はネットリスト或いはスキマティッ
クシンボルから直接誘導され、これは入力に供給される
。若し入力がターミナルであるならそれはサブルーチン
６９によってテーブル１Ａ内に入る。さもなくばサブル
ーチン７２はそれが信号名であるかどうかをチエツクす
る。若し入力が信号名であるなら、それはテーブル１Ａ
のシグナルコラム内に入り、また第６図示のフローチャ
ートに示すように信号線７５　、８６によって制御はプ
ログラムの始に戻される。
若し入力信号６０ａが存在するデザインエレメントをシ
ミュレーションに加える要求であるならテーブル１Ａの
結合されたＵＳＥＤのコラムはサブルーチン８２によっ
て’　ＹＥＳ’とマークされる。
サブルーチン７９はデザインエレメントがシミュレーシ
ョンから除くかどうかをチエツクする。若し線６０ａの
入力がシミュレーション削除コマンド（命令）であるな
らばプログラムサブルーチン７９はサブルーチン１１１
を経て選択されたデザインエレメントのＵＳＥＤのコラ
ムの’ＹＥＳ’を削除する。若しサブルーチン８４がデ
ザイナ−入力線６゜ａが操作のシミュレーションモード
を切換える要求であることを検出したならプログラムク
リ−エイティングテーブル３は信号線８８を経て活性化
される。さもなければプログラムは第６図示のフローチ
ャートの始に戻り、入力を待つ。
コンピュータ援助デザインの使用による熟練者には如何
にしてテーブル１Ｂに類似のネットリストを発生するか
は明らかである。このようなネットリストは例えばＡＬ
ＤＥＣカンパニーのパーソナルＣＡＤシステム等の多く
の異なった会社によって発生している。
シミュレーター１４は２つのプログラムを含む。
１つはデザインシミュレーションプログラムテーブルを
造ることであり、他はテーブル３にサブルーチンを実行
することである。このシミュレーター１４の実行プログ
ラム部分例えばカルフォルニヤ州の二ニーベリーパーク
のＡＬＤＥＣからの有利な５ＵＳＩＥのような公知のシ
ミュレータープログラムによって提供することができる
。このテーブル３を造るプログラムは以下第７図につい
て説明する。
テーブル３を発生する処理は第７図のプログラムフロー
チャートに関して記述されている。サブルーチン８９は
データテーブル発生プログラムからの信号線８８上の入
力がモデルレファレンスライブラリー内のモデルを有す
るエレメントかネットリストかのどちらかをチエツクす
る。若し信号線８８上の入力がモデルを有するエレメン
トでもネットリストでもなければ何のアクションもとら
れず、テーブル１Ａの次の項目８８が処理される。サブ
ルーチン９２は項目８８がＩＣモデルを有するかどうか
をチエツクする。若しそれがＩＣモデルを有するならサ
ブルーチン１（１４）は自動的にモデルライブラリーへ
のコールを造る。若し項目８８がモデルを有しないなら
ばそれはネットリストに違いなく、サブルーチン９５は
テーブル２に示すネットリストサブルーチンへのコール
を書く。サブルーチン９７はテーブル１Ａの端部がある
かをチエツクする。若し端が発見されたらサブルーチン
１０１は制御をシミュレーター１４に戻し、これは新し
く造られたテーブル３を実行する。さもなければ制御は
第７図示のフローチャートの始に戻される。
この第６図と第７図示のフローチャートに示すプログラ
ムルーチンは一例として与えたに過ぎず、如何にテーブ
ル３が自動的にソフトウェアルーチンを発生するかを明
らかに理解させるものである。
シミュレーションのため或いはシミュレーションから削
除するために新しいエレメントがデザイナ−によって選
択されたとき、新しいデザインシミュレーションプログ
ラムテーブル３がシミュレーター１４によって発生する
。実行可能なデザインシミュレーションプログラムテー
ブル３はデザインエレメントテーブル１Ａの簡単な翻訳
とネットリスト接続データ１Ｂ及びモデルインデックス
テーブル２を通して発生されるのでデザインシミュレー
ションプログラムテーブル３はミリセカンドの範囲内で
発生し、直ちに使用者に役立つ。この処理の結果として
使用者は直ちに任意のＩＣｓのセットとシミュレーショ
ンのための使用を選択することができる。デザインシミ
ュレーションプログラムテーブル３は自動的にシミュレ
ーションに関与するＩＣｓのみを含むので大部分のシミ
ュレーション時間を節減する。シミュレーター１４は５
ＵＳＩＥとして知られるＡＬＤＥＣによって製造された
シミュレーターと同様のもの或いはパーソナルＣＡＤシ
ステムに有用のデジタルデザインラプスシミュレーター
と同様のものにすることができる。
成るデザインをシミュレートするために使用者はシミュ
レーター１４において実行プログラムによって実行する
ためにデザインステイミュリ（刺戟）を送らねばならな
い。相互作用（１ｎｔｅｒａｃｔ　１ｖｅ）システムに
おいてこのステイミュリはタイミングディスプレイスク
リーンから直接供給することができる。テストベクトル
エントリープログラム２０は第４Ａ、４Ｂ、４Ｃ図に示
すような情報を信号線２１に供給する。第４Ａ図は第２
図のロジックスキマティックのシミュレーションに使用
される信号をグラフ的に示す。テストベクトルエントリ
ープログラム２０は例えばＡＬＤＥＣ及びその他のソー
ス（源）から容易に役立つテストベクトルエディターで
ある。
なおここでテストベクトルとは第４Ａ図示のような特定
の時間と大きさを持つデザインステイミュリとして用い
られる信号のことである。ベクトルとは記述された時間
と大きさのデザインステイミュリを行うための蓄積され
或いは造られる信号である。
このテストベクトルエントリープログラム２０とシミュ
レーター１４で造られた信号はシミュレーションデータ
ディスプレイ１６（すなわち窓）で選択的に表示される
。デザインステミュリとして用いられる第４Ａ図示の凡
ての信号は第２のコラムにアステリックマーク＊でマー
クされ、かつデザインエレメントデータテーブル１Ａ内
に自動的に含まれる。これらの信号のロジカルステート
はラムメモリーに貯えられる。これらの位置のポインタ
ーは’Ｊ４Ｂ図に示される。これらのテストベクトルの
実際のラム位置は第４Ｃ図にリストされている。
第４Ａ図においてデザイナ−によって＊をマークされた
凡てのテストベクトルはライトプロチクテッドである。
このような信号はシミュレーター１４で発生したシミュ
レーションデータで踏みにじられることはできない。例
えば若し第４Ａ図示のライト　（書く）信号の次に“＊
”がおかれると８２−３出力で生産されたデータはライ
ト信号位置に貯えられない。
その代わりに古いライト信号データは保持される。同様
に若しゲー）Ｂ２のピン３が第４Ａ図に表示され、＊マ
ークがあると第４０図示のラムメモリの対応位置はその
ライトが保護され、シミュレーションの結果は３Ｃ（１
４）ラム位置で保護されない。このラム保護の処理はデ
ザイナ−が彼の固有のテストベクトルのＩＣモデルピン
内にシミュレーションの結果を送ることによってオーバ
ーライド（Ｎみにしる）したいと欲するとき有用である
。
第４Ａ図内に出入し、かつ＊マークのある任意のテスト
ベクトルはシミュレーションの結果によって変わらない
。代わりに第４Ｃ図に貯えられたテストベクトルはシミ
ュレーター１４への入力として使用される。
第５図は例えばテクトロニックス１２４１のようなテス
ト用プリント回路板４１からの信号を受けるロジックア
ナライザー４３を示す。信号４２は例えばよく知られて
いるＩＥＥＥ−４８８スタンダードのような適当な信号
フォーマットに変換され、第１図示のテストベクトルエ
ントリー２（１２）の代わりにシミュレーターシステム
内に供給される。
ロジックアナライザー４３への信号線４３はプリント回
路板４１の任意の部分に取着けることができる。
若し信号線４２が第２図のスキマティックに示すような
ターミナル２９　、３０　、３１及び３２に対応するプ
リント回路板に取着けられて第２図示のスキマティック
ブロックＢ１０対応するテストポイントに供給されると
、スキマティックブロック日１はロジックアナライザー
４３によって提供された信号４４の制御の下でシミュレ
ートされることができる。テストコンパレーター４６は
信号線４７のシミュレーターシステムからのゲー）Ｃ３
出力ビン３を受け、それをロジックアナライザー４３に
よって信号線４５より提供されＰＣ（プリント回路）板
４１の対応する信号と比較する。若し信号４５と４７の
間に矛盾があるとテストコンパレーター４６は、それを
ＰＣ（プリント回路）板４１の失敗として示す。シミュ
レーターシステム１の出力はハードディスク５２に貯え
られ、（第１図）のＣＲＴ（陰極線管）ディスプレイ１
６或いはプリンター５５上に設けられたハードコピー上
に表示される。
若しデザイナ−がスキマティックエントリープログラム
１０Ａを経てスキマティックブロックＢ１のみシミュレ
ートさるべきことを選択したなら、シミュレーター１４
より発生した新しいデザインシミュレーションプログラ
ムテーブル３はブロックＢ１のみを含み、他のモデルエ
レメントはテーブル３から除去される。スキマティック
ブロックＢ１のシミュレーションは第２図の全スキマテ
ィックロジックダイヤグラムのシミュレーションより速
いので、結果はシミュレーター１４より非常に早く得ら
れる。
デザイナ−にデザインとシミュレーションデーター間の
変移を容易にするため第２図のスキマティックと第４０
図示のシミュレーションデータ間のＣＲＴスクリーン上
の表示を選択的に切換えるようにするとよい。これを達
成するため、スキマティックエントリー及びディスプレ
イプログラム１０ＡＩ−！第５図示のＣＲＴディスプレ
イ５３のような同じハードウェアディスプレイ上にスキ
マティックエントリーとシミュレーションデータディス
プレイ１６を選択的にみることができるようにする。
シングルスクリーン上のディスプレイ間の切換のコンビ
ネーションは“ウィンドイングと呼ばれ、コンピュータ
プログラムデザインの熟練者には公知の技術であるから
、詳細な説明はここでは必要ではない。
本発明は図示及び明細書の記述の実施例に限定されるも
のではなく、図面と説明は例示であって限定ではなく、
添付の特許請求の範囲内のものに過ぎない。
〔効　果〕
以上のように本発明によれば、デザインの一部分を選択
的にシミュレートさせることによって電気的ロジックデ
ザインを高速でシミュレートできる新しいシステムと方
法を提供することができる。
更に、凡てのデザイン変化を直ちに登録し、デザイン変
更の長いバッチ編集の必要性を除去する増加分（ｉｎｃ
ｒｅｍｅｎｔａｌ）のコンパイラを基本とする電気的な
シミュレーションを提供することができ、また新しい増
加分コンパイラを用いることによってテストベクトル修
正の長い編集を除去することができる。
更に、本発明によれば、プリント回路板部分を選択的に
テストする安価で高速のシステムと方法を提供すること
ができるものである。
【図面の簡単な説明】
第１図は本発明によるシミュレーターのブロックダイヤ
グラム、第２図はラムメモリーにおける典型的なロジッ
ク回路の概略図、第３図はラム位置アサインを示すメモ
リダイヤグラム、第４Ａ図は選択に可能な波形のテスト
ベクトルディスプレイの一例である。第４Ｂ図はテスト
ベクトルのポインター（つなぎ）テーブルのダイヤグラ
ム、第４Ｃ図はテストベクトルテーブルの部分図、第５
図は本発明によるプリント回路板のテスト装置のブロッ
クダイアダラム、第６図はデータテーブルを発生するデ
ータテーブル発生器のソフトウェアプログラムを図示す
るフローチャート、第７図は実行可能なデザインシミュ
レーションプログラムテーブルを発生するソフトウェア
プログラムのフローチャートである。 ２・・・・・・モデルレファレンスインデックス装置、
３・・・・・・デザインシミュレーションテーブノへ４
・・・・・・モデルレファレンスライブラリ、１２・・
・・・・データテーブル発生器、１３・・・・・・出力
、１４・・・・・・シミュレーション装置、２０・・・
・・・テスト信号入力装置、１Ａ・・・・・・デザイン
エレメントデータテーブル、１Ｂ・・・・・・ネットリ
スト接続データテーブル、１０Ａ、１０Ｂ・・・・・・
ロジック回路デザインエントリー装置、１１Ａ　、　１
１Ｂ・・・・・・ロジック回路デザイン入力。 喜９Ａ口 箋１男目 喜’２Ｃ−

Claims (17)

    【特許請求の範囲】
  1. （１）デザインエレメントデータテーブル（１Ａ）とネ
    ットリスト接続データテーブル（１Ｂ）とを発生するデ
    ータテーブル発生器（１２）と、前記データテーブル発
    生器（１２）内にロジック回路デザイン入力（１１Ａ、
    １１Ｂ）を入れるロジック回路デザインエントリー装置
    （１０Ａ、１０Ｂ）と、シミュレーテイングする選択さ
    れたロジック回路デザインを参照するため集積された回
    路モデルを蓄積するモデルレファレンスライブラリ（４
    ）と、前記モデルレファレンスライブラリ（４）内の集
    積された回路モデルへのメモリポインターを選択するた
    め前記データテーブル発生器（１２）に接続されたモデ
    ルレファレンスインデックス装置（２）と、前記データ
    テーブル発生器（１２）の出力（１３）を受けるシミュ
    レーション装置（１４）とよりなり、前記シミュレーシ
    ョン装置（１４）は実行可能なデザインシミュレーショ
    ンテーブル（３）を発生するデザインシミュレーテイン
    グテーブル発生装置と、前記実行可能なデザインシミュ
    レーションテーブル（３）のサブルーチンを実行する実
    行装置と、前記実行可能なサブルーチンを実行するため
    前記シミュレーション装置（１４）にテスト信号を入れ
    るテスト信号入力装置（２０）とよりなり、これによっ
    て集積回路モデルとネットリストデータはシミュレーシ
    ョンデータを発生するように処理されるロジック回路デ
    ザインシミュレーションシステム。
  2. （２）前記データテーブル発生器（１２）は前記集積さ
    れた回路モデルテーブル内のＵＳＥＤの場（ｆｉｅｌｄ
    ）を発生し、これによってＵＳＥＤの場合は実行可能な
    デザインシミュレーションテーブル（３）の修正に用い
    られる第１項記載のロジック回路デザインシミュレーシ
    ョンシステム。
  3. （３）ディスプレイ装置と、電気的ロジック回路デザイ
    ンエントリーとシミュレーション出力を選択的に切換え
    る選択スイッチ装置を有する第２項記載のロジック回路
    デザインシミュレーションシステム。
  4. （４）前記電気的ロジック回路デザインエントリー装置
    はスキマテイックエントリー装置（１０Ａ）とネットリ
    ストエントリー装置（１０Ｂ）とを含む第３項記載のロ
    ジック回路デザインシミュレーションシステム。
  5. （５）前記テスト信号を入れる装置はテストベクトルエ
    ントリープログラム装置（２０）を含む第３項記載のロ
    ジック回路デザインシミュレーションシステム。
  6. （６）前記テスト信号を入れる装置はロジックアナライ
    ザーを含む第３項記載のロジック回路デザインシミュレ
    ーションシステム。
  7. （７）前記テスト信号を入れる装置はロジックアナライ
    ザーを含み、前記ロジックアナライザーはプリント回路
    板上のロジック回路のロジック部に接続されている第３
    項記載のロジック回路デザインシミュレーションシステ
    ム。
  8. （８）集積された回路モデルレファレンスライブラリー
    装置（４）は前記シミュレーション装置（１４）に接続
    されている第３項記載のロジック回路デザインシミュレ
    ーションシステム。
  9. （９）テストベクトルを前記シミュレーション装置（１
    ４）に入れるテストベクトルエントリー装置（２０）を
    有する第３項記載のロジック回路デザインシミュレーシ
    ョンシステム。
  10. （１０）前記テストベクトルエントリー装置（２０）は
    入ったテストベクトルを修正する装置を含む第９項記載
    のロジック回路デザインシミュレーションシステム。
  11. （１１）テストベクトルを前記シミュレーション装置（
    １４）に入れるテストベクトルエントリー装置（２０）
    を有する第９項記載のロジック回路デザインシミュレー
    ションシステム。
  12. （１２）電気的ロジック回路デザイン情報を入力し、デ
    ザインエレメントデータテーブル（１Ａ）とネットリス
    ト接続データテーブル（１Ｂ）を前記電気的ロジック回
    路デザインエントリーより発生し、集積回路モデルレフ
    ァレンスインデックス装置（２）より集積回路モデルレ
    ファレンスライブラリ（４）へのメモリポインターを選
    択し、前記デザインエレメントデータテーブル（１Ａ）
    、前記ネットリスト接続データテーブル（１Ｂ）及びシ
    ミュレーション装置（１４）への前記メモリポインター
    からのデータを適用し、実行可能なデザインシミュレー
    ションプログラムリステイングテーブルを発生し、シミ
    ュレーション装置における前記デザインシミュレーショ
    ンプログラムリステイングテーブルからプログラムサブ
    ルーチンを実行し、これによってシミュレーションデー
    タは集積回路モデルとネットリストデータを表すように
    発生されるロジック回路スモールデザインインクレメン
    トのシミュレーション方法。
  13. （１３）電気データを表示し、かつ電気的ロジックデザ
    インインフォメーションとシミュレーション出力の表示
    間を選択的に切換える第１２項記載のロジック回路スモ
    ールデザインインクレメントのシミュレーション方法。
  14. （１４）電気的ロジック回路デザインインフォメーショ
    ンの入力は電気的ロジック回路モデルスキマテイックイ
    ンフォメーション或いはネットリストエントリーインフ
    ォメーションの入力を選択的に含む第１２項記載のロジ
    ック回路スモールデザインインクレメントのシミュレー
    ション方法。
  15. （１５）前記シミュレーション装置（１４）へテストデ
    ータを入力する装置を含む第１２項記載のロジック回路
    スモールデザインインクレメントのシミュレーション方
    法。
  16. （１６）入力する前記テストデータはプリント回路板上
    のロジック回路に接続されたロジックアナライザーから
    前記シミュレーション装置（１４）への入力信号を含む
    第１５項記載の方法。
  17. （１７）入力する前記テストデータは前記シミュレーシ
    ョン装置（１４）への入力テストベクトルを含む第１５
    項記載の方法。
JP2165489A 1989-06-23 1990-06-21 ロジック回路デザインシミュレーションシステム及びロジック回路スモールデザインインクレメントのシミュレーション方法 Pending JPH03116383A (ja)

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