JP2002514822A - 有限状態機械を識別して回路設計を検査するシステムおよび方法 - Google Patents
有限状態機械を識別して回路設計を検査するシステムおよび方法Info
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Abstract
(57)【要約】
本発明は、有限状態機械を識別して回路設計を検査するために、設計記述で構成セット（６０２）、構成セットの構成（６０４）および構成のオブジェクト（６０６）を識別する。次に、オブジェクト（６０８）値の変更を制御できる構成セットの第１の構成サブセットを識別し、次に、その値がオブジェクト（６１０）によって直接的にまたは間接的に変更できる第２サブセット構成を識別する。識別、記憶ステップは、構成中の全てのオブジェクトと構成セット（６１２−６１４）中の全ての構成について反復される。有限状態機械は、第２のオブジェクト値の変更を制御し、その値が第２のオブジェクト（６１６）によって直接的にまたは間接的に変更できる第１のオブジェクトについて検索することによって識別される。設計記述で有限状態機械要素を識別するこの方法は、次に、テストベンチ（６１８−６２６）の有限状態機械を機能試験するためのテストベクトルを生成するテストジェネレータによって使用される。
Description
【０００１】 （技術分野） 本発明は、全体として、電子式設計自動化（ＥＤＡ）環境で生成される回路設
計記述を自動的にテストすることに関し、より詳細には、有限状態機械を識別し
て、ＶｅｒｉｌｏｇまたはＶＨＤＬ環境で回路設計を検査することに関する。
計記述を自動的にテストすることに関し、より詳細には、有限状態機械を識別し
て、ＶｅｒｉｌｏｇまたはＶＨＤＬ環境で回路設計を検査することに関する。
【０００２】 （背景技術） 電子式設計自動化（ＥＤＡ）は、シリコン中に電子回路を製作する前に、電子
回路を設計、シミュレートおよびテストするためにコンピュータープログラムを
使用するプロセスである。ＶｅｒｉｌｏｇおよびＶＨＤＬは、設計、シミュレー
トおよびテストのステップで回路を規定するために一般に使用される２つの言語
である。回路設計は、実際にデバイスが製作される前に、種々のシミュレーショ
ン／エミュレーション・ソフトウェアパッケージによってテストされ、設計上の
欠陥が検出されて修正される。製作前に回路設計をテストすることにより、設計
会社は、何百万ドルもの回復不可能なエンジニアリングコスト（ＮＲＥ）を節約
できる。しかし、回路設計が複雑になるにつれて、同様にテストも複雑になる。
システム設計者は、常により短い期限で益々複雑化する回路を設計しテストする
ことが求められるので、設計者は、より多くの時間を使って設計をテストして、
結果として製品の出荷が遅れてしまうこと、または回路部分のみをテストして、
結果として設計中に多くの未発見のバグが残るというリスクが高くなってしまう
ことを選択する必要がある。
回路を設計、シミュレートおよびテストするためにコンピュータープログラムを
使用するプロセスである。ＶｅｒｉｌｏｇおよびＶＨＤＬは、設計、シミュレー
トおよびテストのステップで回路を規定するために一般に使用される２つの言語
である。回路設計は、実際にデバイスが製作される前に、種々のシミュレーショ
ン／エミュレーション・ソフトウェアパッケージによってテストされ、設計上の
欠陥が検出されて修正される。製作前に回路設計をテストすることにより、設計
会社は、何百万ドルもの回復不可能なエンジニアリングコスト（ＮＲＥ）を節約
できる。しかし、回路設計が複雑になるにつれて、同様にテストも複雑になる。
システム設計者は、常により短い期限で益々複雑化する回路を設計しテストする
ことが求められるので、設計者は、より多くの時間を使って設計をテストして、
結果として製品の出荷が遅れてしまうこと、または回路部分のみをテストして、
結果として設計中に多くの未発見のバグが残るというリスクが高くなってしまう
ことを選択する必要がある。
【０００３】 市場にある種々のシミュレーションおよび試験装置は、回路設計検査の効率を
高めようとするものである。１つのアプローチは、設計シミュレーションプログ
ラムをスピードアップするものである。固有コードシミュレータ、シミュレーシ
ョン・アクセラレーションおよびチップエミュレーションシステムは、設計シミ
ュレートに費やす時間を低減し、設計の中のすぐ隣のバグの識別に費やされる時
間を低減できる。しかし、設計プロセスの早い段階では、設計バグが優勢であり
シミュレーションのスピードアップはバグを識別するのにほとんど役立たない。
高めようとするものである。１つのアプローチは、設計シミュレーションプログ
ラムをスピードアップするものである。固有コードシミュレータ、シミュレーシ
ョン・アクセラレーションおよびチップエミュレーションシステムは、設計シミ
ュレートに費やす時間を低減し、設計の中のすぐ隣のバグの識別に費やされる時
間を低減できる。しかし、設計プロセスの早い段階では、設計バグが優勢であり
シミュレーションのスピードアップはバグを識別するのにほとんど役立たない。
【０００４】 回路設計をランダムにテストする別のアプローチもある。ランダムテストは、
関連する特有のテストベクトルをランダムに生成し、このべクトル使って設計を
テストする（または「機能試験する」）。このアプローチでは、ランダムテスト
に割り当てる時間が増えれば増えるほど、より多くの回路設計をテストできる。
ランダムテストは、バグの発見が行き当たりばったりなので時間がかかりリスク
を伴うものであり、一般的には回路設計を完全にテストする十分な時間はない。
１０または１００倍長いランダムシミュレーションを実行しても検査密度を大幅
に高めることはできない。
関連する特有のテストベクトルをランダムに生成し、このべクトル使って設計を
テストする（または「機能試験する」）。このアプローチでは、ランダムテスト
に割り当てる時間が増えれば増えるほど、より多くの回路設計をテストできる。
ランダムテストは、バグの発見が行き当たりばったりなので時間がかかりリスク
を伴うものであり、一般的には回路設計を完全にテストする十分な時間はない。
１０または１００倍長いランダムシミュレーションを実行しても検査密度を大幅
に高めることはできない。
【０００５】 自動テストパターン発生（ＡＴＰＧ）ツールのような、他のＥＤＡテストツー
ルは、すでに製作された回路の製造欠陥のみを識別するテストを行う。テストは
、既知の入力値を連続して回路のピンに印加して、実際の出力値と期待される出
力値とを比較することによって行われる。しかし、ＡＴＰＧツールは、回路設計
が基本的に正しく、発見されるいずれの異常も製造中に発生するワイヤ破損等の
物理的な欠陥によるものであることが想定されている。
ルは、すでに製作された回路の製造欠陥のみを識別するテストを行う。テストは
、既知の入力値を連続して回路のピンに印加して、実際の出力値と期待される出
力値とを比較することによって行われる。しかし、ＡＴＰＧツールは、回路設計
が基本的に正しく、発見されるいずれの異常も製造中に発生するワイヤ破損等の
物理的な欠陥によるものであることが想定されている。
【０００６】 カルフォルニア州ロスアルトス（ＬｏｓＡｌｔｏｓ）のＩｎｔｅｒＨＤＬ社で
開発されたＶｅｒｉｌｉｎｔ、ミネソタ州セントポールのシミュレーション テ
クノロジー社で開発されたＶｅｒｉｃｏｖ、カルフォルニア州パロアルトのシス
テム サイエンス社で開発されたＶｅｒａ、およびイスラエルのＶｅｒｉｓｉｔ
ｙ ｏｆ Ｙｅｈｕｄ社で開発されたＳｐｅｃｍａｎ等の、他のＥＤＡテストツ
ールは、回路設計を検査するテストベンチに利用し販売し統合することは困難で
ある。
開発されたＶｅｒｉｌｉｎｔ、ミネソタ州セントポールのシミュレーション テ
クノロジー社で開発されたＶｅｒｉｃｏｖ、カルフォルニア州パロアルトのシス
テム サイエンス社で開発されたＶｅｒａ、およびイスラエルのＶｅｒｉｓｉｔ
ｙ ｏｆ Ｙｅｈｕｄ社で開発されたＳｐｅｃｍａｎ等の、他のＥＤＡテストツ
ールは、回路設計を検査するテストベンチに利用し販売し統合することは困難で
ある。
【０００７】 多くの回路設計もまた、複雑でバグ源になる場合が多い有限状態機械（ＦＳＭ
）を含む。従って、回路設計者は、一般的にテストプロセスのなるべく早い段階
でＦＳＭの動きを全領域で機能試験しようとする。現行のテストツールでは、設
計者がテストを開始する前に、回路中の各々のＦＳＭにある各々の状態と遷移を
手動で識別して規定する必要がある。 有限状態機械を識別して回路設計テストの効率を高める装置および方法が必要
である。
）を含む。従って、回路設計者は、一般的にテストプロセスのなるべく早い段階
でＦＳＭの動きを全領域で機能試験しようとする。現行のテストツールでは、設
計者がテストを開始する前に、回路中の各々のＦＳＭにある各々の状態と遷移を
手動で識別して規定する必要がある。 有限状態機械を識別して回路設計テストの効率を高める装置および方法が必要
である。
【０００８】 （発明の開示） 本発明は、有限状態機械を識別し、回路設計を検査する方法および装置を提供
する。本発明は、回路設計記述の入力、出力、内部変数、有限状態機械（ＦＳＭ
）、遷移要素、ブロック、アーク、関心パス要素を自動的に識別してテストを行
うものである。
する。本発明は、回路設計記述の入力、出力、内部変数、有限状態機械（ＦＳＭ
）、遷移要素、ブロック、アーク、関心パス要素を自動的に識別してテストを行
うものである。
【０００９】 要素を識別するプロセスは、最初に設計記述の構成セットを識別する。次に、
構成セットの第１の構成サブセットと、構成のオブジェクトが識別される。オブ
ジェクト値を変更し、あるいはオブジェクト値の変更を制御する構成セット中の
第１の構成サブセットが識別される。オブジェクトにより値が直接的にまたは間
接的に変更される構成セットの第２の構成サブセットも同様に識別される。識別
された構成、オブジェクトおよび第１、第２の構成のサブセットが、リレーショ
ナルデータベースに記憶される。識別および記憶のステップは、構成中の全オブ
ジェクトおよび構成セットの全構成に対して反復される。
構成セットの第１の構成サブセットと、構成のオブジェクトが識別される。オブ
ジェクト値を変更し、あるいはオブジェクト値の変更を制御する構成セット中の
第１の構成サブセットが識別される。オブジェクトにより値が直接的にまたは間
接的に変更される構成セットの第２の構成サブセットも同様に識別される。識別
された構成、オブジェクトおよび第１、第２の構成のサブセットが、リレーショ
ナルデータベースに記憶される。識別および記憶のステップは、構成中の全オブ
ジェクトおよび構成セットの全構成に対して反復される。
【００１０】 設計記述の有限状態機械は、第２のオブジェクト値の変更を制御し、その値が
第２のオブジェクトによって直接的にまたは間接的に変更される第１のオブジェ
クトについてのリレーショナルデータベースを検索することによって識別される
。第１のオブジェクトの発生が第２のオブジェクトの発生に先行すれば、第１の
オブジェクトがＦＳＭ状態変数として識別される。第２のオブジェクトの発生が
第１のオブジェクトの発生に先行すれば、第２のオブジェクトがＦＳＭ状態変数
として識別される。ＦＳＭ状態遷移要素は、ＦＳＭ状態変数の許容状態セットの
第１の許容状態から第２の許容状態までの遷移として識別される。
第２のオブジェクトによって直接的にまたは間接的に変更される第１のオブジェ
クトについてのリレーショナルデータベースを検索することによって識別される
。第１のオブジェクトの発生が第２のオブジェクトの発生に先行すれば、第１の
オブジェクトがＦＳＭ状態変数として識別される。第２のオブジェクトの発生が
第１のオブジェクトの発生に先行すれば、第２のオブジェクトがＦＳＭ状態変数
として識別される。ＦＳＭ状態遷移要素は、ＦＳＭ状態変数の許容状態セットの
第１の許容状態から第２の許容状態までの遷移として識別される。
【００１１】 本発明を使用するシステムは、設計データベースで設計記述を記憶する。テス
トジェネレータは、設計記述のどんな有限状態機械要素も識別する。設計データ
ベースから検索される設計記述に基づいて、テストベンチは、シミュレートされ
た設計を生成する。カバレージ解析ツールは、テストベンチで機能試験がなされ
るシミュレート設計からの出力データをモニターし、設計のどの要素がテストさ
れるべきかを識別する。テストジェネレータは、テストされていない要素の機能
試験のためにテストベンチに送出されるテストベクトルを生成する。
トジェネレータは、設計記述のどんな有限状態機械要素も識別する。設計データ
ベースから検索される設計記述に基づいて、テストベンチは、シミュレートされ
た設計を生成する。カバレージ解析ツールは、テストベンチで機能試験がなされ
るシミュレート設計からの出力データをモニターし、設計のどの要素がテストさ
れるべきかを識別する。テストジェネレータは、テストされていない要素の機能
試験のためにテストベンチに送出されるテストベクトルを生成する。
【００１２】 従来技術と比較すると、本発明は、時間とリソースの要求により手動および散
発的に実行される設計検査の重要な部分を自動化する点で有利である。本発明は
、統合されたプロセスで、設計記述の入力、出力、内部変数、有限状態機械、遷
移要素、ブロック、アークおよび関心パス要素を迅速、容易かつ包括的にテスト
することを可能にする。結果として、設計者は、シミュレート設計が検査済であ
るという確信を持って製作に移行することができる。如何なる設計上の欠陥もシ
ミュレート設計が製作される前に発見できるので、何ヶ月もの時間の節約につな
がる。本発明の全ての態様は、当業者であれば添付の図面、詳細説明および請求
の範囲を詳細に検討することで理解できる。
発的に実行される設計検査の重要な部分を自動化する点で有利である。本発明は
、統合されたプロセスで、設計記述の入力、出力、内部変数、有限状態機械、遷
移要素、ブロック、アークおよび関心パス要素を迅速、容易かつ包括的にテスト
することを可能にする。結果として、設計者は、シミュレート設計が検査済であ
るという確信を持って製作に移行することができる。如何なる設計上の欠陥もシ
ミュレート設計が製作される前に発見できるので、何ヶ月もの時間の節約につな
がる。本発明の全ての態様は、当業者であれば添付の図面、詳細説明および請求
の範囲を詳細に検討することで理解できる。
【００１３】 （発明を実施するための最良の形態） 図１は、本発明にかかる有限状態機械（ＦＳＭ）を識別して回路設計を検査す
る第１の例示的なシステム１００のデータ系統線図である。 システム１００は、設計データベース１０２、カバレージデータベース１０４
、テストジェネレータ１０６、テストベンチ１０８およびカバレージ解析ツール
１１０を有する。テストベンチ１０８は、シミュレート設計１１２および出力ロ
グデータベース１１４を有する。設計データベース１０２は、回路設計をシミュ
レートし、テストし、製作するために、別の電子式設計自動化（ＥＤＡ）と共に
使用されるＶｅｒｉｌｏｇ、ＶＨＤＬまたはＣ＋＋等の設計言語で典型的にコー
ド化された１つまたはそれ以上の回路設計を含んでいる。
る第１の例示的なシステム１００のデータ系統線図である。 システム１００は、設計データベース１０２、カバレージデータベース１０４
、テストジェネレータ１０６、テストベンチ１０８およびカバレージ解析ツール
１１０を有する。テストベンチ１０８は、シミュレート設計１１２および出力ロ
グデータベース１１４を有する。設計データベース１０２は、回路設計をシミュ
レートし、テストし、製作するために、別の電子式設計自動化（ＥＤＡ）と共に
使用されるＶｅｒｉｌｏｇ、ＶＨＤＬまたはＣ＋＋等の設計言語で典型的にコー
ド化された１つまたはそれ以上の回路設計を含んでいる。
【００１４】 テストを開始する前に、回路設計中のＦＳＭはすべて識別される。ＦＳＭは、
同期または非同期のいずれかに分類できる。同期ＦＳＭは、クロック信号に応じ
て状態間を遷移し、非同期ＦＳＭは、割込みイベントに応じて状態間を遷移する
。 ＦＳＭはまた、種々の従来のやり方でコード化できる。「構造スタイル」は、
フリップフロップまたはラッチ等の制御された記憶素子という形で回路を規定す
る。構造スタイルの制御論理は、ＡＮＤ、ＯＲ、ＸＯＲおよびＮＯＴ等の相互接
続される基本論理ゲート、および／またはＡＮＤ、ＯＲ、ＮＯＴ，ＸＯＲおよび
ＱＣＡ等の論理演算子を使用する単純な連続割り当てステートメントとして記述
される。ＦＳＭの構造表示がより複雑である場合は、このような表示はＦＳＭ中
のロジックの正確なシステム設計を詳細に記述する。
同期または非同期のいずれかに分類できる。同期ＦＳＭは、クロック信号に応じ
て状態間を遷移し、非同期ＦＳＭは、割込みイベントに応じて状態間を遷移する
。 ＦＳＭはまた、種々の従来のやり方でコード化できる。「構造スタイル」は、
フリップフロップまたはラッチ等の制御された記憶素子という形で回路を規定す
る。構造スタイルの制御論理は、ＡＮＤ、ＯＲ、ＸＯＲおよびＮＯＴ等の相互接
続される基本論理ゲート、および／またはＡＮＤ、ＯＲ、ＮＯＴ，ＸＯＲおよび
ＱＣＡ等の論理演算子を使用する単純な連続割り当てステートメントとして記述
される。ＦＳＭの構造表示がより複雑である場合は、このような表示はＦＳＭ中
のロジックの正確なシステム設計を詳細に記述する。
【００１５】 「ＲＴＬスタイル」は、より抽象的で高レベルの記述という形で回路設計を規
定する。記憶素子は、フリップフロップ、ラッチまたは高レベルプロセス記述を
使用して特定される。制御論理は、ｃａｓｅステートメントやｉｆ−ｔｈｅｎ−
ｅｌｓｅステートメントを使用して、高レベルプロセス記述によって記述される
。ＦＳＭのＲＴＬ表示は、一般にユーザーが理解し易くかつ設計者が変更し易い
ものである。しかし、ＲＴＬ表示は、実際の回路システム設計の統合ツールに依
存する。統合ツールは、ゲート選択においてより自由度が高いので、その結果と
しての回路設計は最適に実行されない場合がある。図５、６および７のフローチ
ャートは、ＦＳＭが設計においてどのように識別されるかを詳細に説明するもの
である。
定する。記憶素子は、フリップフロップ、ラッチまたは高レベルプロセス記述を
使用して特定される。制御論理は、ｃａｓｅステートメントやｉｆ−ｔｈｅｎ−
ｅｌｓｅステートメントを使用して、高レベルプロセス記述によって記述される
。ＦＳＭのＲＴＬ表示は、一般にユーザーが理解し易くかつ設計者が変更し易い
ものである。しかし、ＲＴＬ表示は、実際の回路システム設計の統合ツールに依
存する。統合ツールは、ゲート選択においてより自由度が高いので、その結果と
しての回路設計は最適に実行されない場合がある。図５、６および７のフローチ
ャートは、ＦＳＭが設計においてどのように識別されるかを詳細に説明するもの
である。
【００１６】 カバレージデータベース１０４は、回路設計のどの領域がすでに検査（つまり
カバー）されているかの記録を含んでいる。カバレージデータベース１０４は、
設計の中の全てのブロック、アーク、ＦＳＭ状態およびＦＳＭ遷移をマップ化す
る。 「ブロック」はコードの一区分であり、コード中の第１の構成が実行されると
、次に、コード中の次の構成セットも実行される。この実行された構成のすべて
は統合してブロックを形成する。
カバー）されているかの記録を含んでいる。カバレージデータベース１０４は、
設計の中の全てのブロック、アーク、ＦＳＭ状態およびＦＳＭ遷移をマップ化す
る。 「ブロック」はコードの一区分であり、コード中の第１の構成が実行されると
、次に、コード中の次の構成セットも実行される。この実行された構成のすべて
は統合してブロックを形成する。
【００１７】 「構成」は、オブジェクト値を変更する、あるいは変更を制御する（すなわち
、ｎｅｘｔ＿ｓｔａｔｅ＝Ｓｔａｒｔ）、または特定条件（すなわち、Ｉｆ ｎ
ｅｘｔ＿Ｓｔａｔｅ＝Ｒｅｓｅｔ ｔｈｅｎ Ａ＝０）を調べる全てのコードラ
インである。認識されたコンピュータ命令を含む全ての別のコードラインも「構
成」として規定される。
、ｎｅｘｔ＿ｓｔａｔｅ＝Ｓｔａｒｔ）、または特定条件（すなわち、Ｉｆ ｎ
ｅｘｔ＿Ｓｔａｔｅ＝Ｒｅｓｅｔ ｔｈｅｎ Ａ＝０）を調べる全てのコードラ
インである。認識されたコンピュータ命令を含む全ての別のコードラインも「構
成」として規定される。
【００１８】 「アーク」は、コードの２つブロックを連結するコードの一区分である。 「ＦＳＭ状態」は、安定ロジックであり、回路設計のコンフィギュレーション
・レジスタである。ＦＳＭ状態は、複数のブロックとアークを含んでいる。 「ＦＳＭ遷移」は、２つの「ＦＳＭ状態」を結合するアークである。ＦＳＭ遷
移は、１つまたはそれ以上のブロックを通過してＦＳＭの状態を変える、１つま
たはそれ以上のアークによって形成されている。
・レジスタである。ＦＳＭ状態は、複数のブロックとアークを含んでいる。 「ＦＳＭ遷移」は、２つの「ＦＳＭ状態」を結合するアークである。ＦＳＭ遷
移は、１つまたはそれ以上のブロックを通過してＦＳＭの状態を変える、１つま
たはそれ以上のアークによって形成されている。
【００１９】 回路設計の種々のブロックまたは状態が入力され、種々のアークまたは遷移が
それに続くと、カバレージデータベース１０４内のマップが更新される。このマ
ップは、機能試験／テストされたブロック、状態、アークおよび遷移を識別する
。カバレージデータベース１０４は、カバレージ解析ツール１１０に結合されて
いる。カバレージ解析ツール１１０は、シミュレート設計１１２に結合され、そ
こからの出力データを使用して、回路設計のどの領域がすでにテストされている
かを確定する。この情報に基づいて、カバレージ解析１１０は、カバレージデー
タベース１０４を更新する。カバレージ解析ツールは従来公知である。
それに続くと、カバレージデータベース１０４内のマップが更新される。このマ
ップは、機能試験／テストされたブロック、状態、アークおよび遷移を識別する
。カバレージデータベース１０４は、カバレージ解析ツール１１０に結合されて
いる。カバレージ解析ツール１１０は、シミュレート設計１１２に結合され、そ
こからの出力データを使用して、回路設計のどの領域がすでにテストされている
かを確定する。この情報に基づいて、カバレージ解析１１０は、カバレージデー
タベース１０４を更新する。カバレージ解析ツールは従来公知である。
【００２０】 テストジェネレータ１０６は、設計データベース１０２およびカバレージデー
タベース１０４からデータを受け取り、シミュレート設計１１２に送出されるテ
ストベクトルセットを生成する。シミュレート設計１１２は、カバレージ解析ツ
ール１１０および出力ログデータベース１１４の両者に送出される出力データを
生成する。シミュレート設計１１２は、回路設計の演算特性をモデル化するため
のコンピュータ（図示せず）によって実行されるソフトウェア（例えば、Ｖｅｒ
ｉｌｏｇまたはＶＨＤＬ）を含んでいる。出力ログデータベース１１４は、他の
ＥＤＡツール（図示せず）によるその後の解析のために、シミュレート設計１１
２からの出力データを記憶する。シミュレート設計１１２を実行するテストベン
チ１０８は従来公知である。
タベース１０４からデータを受け取り、シミュレート設計１１２に送出されるテ
ストベクトルセットを生成する。シミュレート設計１１２は、カバレージ解析ツ
ール１１０および出力ログデータベース１１４の両者に送出される出力データを
生成する。シミュレート設計１１２は、回路設計の演算特性をモデル化するため
のコンピュータ（図示せず）によって実行されるソフトウェア（例えば、Ｖｅｒ
ｉｌｏｇまたはＶＨＤＬ）を含んでいる。出力ログデータベース１１４は、他の
ＥＤＡツール（図示せず）によるその後の解析のために、シミュレート設計１１
２からの出力データを記憶する。シミュレート設計１１２を実行するテストベン
チ１０８は従来公知である。
【００２１】 テストベクトルを生成する前に、テストジェネレータ１０６は、テストされる
べき設計データベース１０２の回路設計の構文と統合力を完全に調べる。テスト
ジェネレータ１０６は、回路設計に何らか構文エラーがあるか否か、および全て
の設計を統合できるか否かを示す。次に、テストジェネレータ１０６は、設計記
述の全てのマクロおよびデータ構造を展開する。次に、テストジェネレータ１０
６は、設計記述を解析し、全ての入力および出力を識別する。テストジェネレー
タ１０６は設計記述を、アークによって結合される複数の基本ブロックと複合ブ
ロックとして、および遷移によって結合される複数のＦＳＭとして解釈する。こ
の解析から決定樹を生成できる。次に、テストジェネレータ１０６は、他の全て
のブロックに独立に回路設計の各ブロックのテスト能力を検査する。「基本ブロ
ック」は、設計記述の中で最も小さい構成要素である。基本ブロックは「構成」
に相当し、条件が一致するかまたは計算が生じるかのいずれかで規定される。グ
ループ化された基本ブロックは、複合ブロックを形成する。
べき設計データベース１０２の回路設計の構文と統合力を完全に調べる。テスト
ジェネレータ１０６は、回路設計に何らか構文エラーがあるか否か、および全て
の設計を統合できるか否かを示す。次に、テストジェネレータ１０６は、設計記
述の全てのマクロおよびデータ構造を展開する。次に、テストジェネレータ１０
６は、設計記述を解析し、全ての入力および出力を識別する。テストジェネレー
タ１０６は設計記述を、アークによって結合される複数の基本ブロックと複合ブ
ロックとして、および遷移によって結合される複数のＦＳＭとして解釈する。こ
の解析から決定樹を生成できる。次に、テストジェネレータ１０６は、他の全て
のブロックに独立に回路設計の各ブロックのテスト能力を検査する。「基本ブロ
ック」は、設計記述の中で最も小さい構成要素である。基本ブロックは「構成」
に相当し、条件が一致するかまたは計算が生じるかのいずれかで規定される。グ
ループ化された基本ブロックは、複合ブロックを形成する。
【００２２】 連続的なアークセットは「パス」を規定する。典型的な設計記述は、多数のパ
スを有する。しかし、ユーザがごく限られた数のパスにのみ関心をもつ場合があ
る。これらは、「関心パス」として規定される。 例えば、以下の設計記述は４つの基本ブロックを含む。 If(a<b) then 1st basic-block/construct c=a-b 2nd basic-block/construct else c=b-a end if 3rd basic-block/construct result=c*3 4th basic-block/construct
スを有する。しかし、ユーザがごく限られた数のパスにのみ関心をもつ場合があ
る。これらは、「関心パス」として規定される。 例えば、以下の設計記述は４つの基本ブロックを含む。 If(a<b) then 1st basic-block/construct c=a-b 2nd basic-block/construct else c=b-a end if 3rd basic-block/construct result=c*3 4th basic-block/construct
【００２３】 前述の実施例では、アークは、第１の基本ブロックと第２の基本ブロックとの
間、第１の基本ブロックと第３の基本ブロックとの間、第２の基本ブロックと第
４の基本ブロックとの間および第３の基本ブロックおよび第４の基本ブロックと
の間で規定される。パスは、第２の基本ブロックを通って第１の基本ブロックか
ら第４の基本ブロックまで、および第３の基本ブロックを通って第１の基本ブロ
ックから第４の基本ブロックまで規定される。
間、第１の基本ブロックと第３の基本ブロックとの間、第２の基本ブロックと第
４の基本ブロックとの間および第３の基本ブロックおよび第４の基本ブロックと
の間で規定される。パスは、第２の基本ブロックを通って第１の基本ブロックか
ら第４の基本ブロックまで、および第３の基本ブロックを通って第１の基本ブロ
ックから第４の基本ブロックまで規定される。
【００２４】 テストジェネレータ１０６は、種々のレベルの粒度でブロック、アーク、ＦＳ
Ｍ状態およびＦＳＭ遷移をテストすることが好ましい。このようにテストベクト
ルは、最上位の入力と出力、個々のＦＳＭ状態と遷移、種々の関心パス、複合ブ
ロックと基本ブロック、およびアークのいずれかを機能試験するために生成され
得る。テストジェネレータ１０６は、入力、出力、ＦＳＭ，パス、ブロックまた
はアーク要素のいずれが次にテストされるべきかの最初の決定によって、テスト
ベクトルを生成する。次に、テストジェネレータ１０６は、シミュレート設計１
１２が、その時点でアクティブなブロックからテストが行われていない要素まで
遷移するよう、どの変数（オブジェクトとも称される）を設定する必要があるか
、またはどのような条件を発生する必要があるかを決定する。このプロセスは、
「後方解決」と称される。テストジェネレータ１０６はまた、テストされていな
い要素を活性化するためにどの活動シーケンスを利用するかを決定する「前方解
決」手法を使用できる。一般に、テストジェネレータ１０６は、テストされてい
ない多数の要素を機能試験するテストベクトルを生成することが好ましい。
Ｍ状態およびＦＳＭ遷移をテストすることが好ましい。このようにテストベクト
ルは、最上位の入力と出力、個々のＦＳＭ状態と遷移、種々の関心パス、複合ブ
ロックと基本ブロック、およびアークのいずれかを機能試験するために生成され
得る。テストジェネレータ１０６は、入力、出力、ＦＳＭ，パス、ブロックまた
はアーク要素のいずれが次にテストされるべきかの最初の決定によって、テスト
ベクトルを生成する。次に、テストジェネレータ１０６は、シミュレート設計１
１２が、その時点でアクティブなブロックからテストが行われていない要素まで
遷移するよう、どの変数（オブジェクトとも称される）を設定する必要があるか
、またはどのような条件を発生する必要があるかを決定する。このプロセスは、
「後方解決」と称される。テストジェネレータ１０６はまた、テストされていな
い要素を活性化するためにどの活動シーケンスを利用するかを決定する「前方解
決」手法を使用できる。一般に、テストジェネレータ１０６は、テストされてい
ない多数の要素を機能試験するテストベクトルを生成することが好ましい。
【００２５】 「アクティブブロック」は、ブロックが次のブロックに制御を渡す前に、設定
すべき特定の変数または発生すべき特定の条件を待っているブロックである。典
型的な条件は、タイミング制約条件であり、異なる状態へ遷移する別の変数の所
定数のクロックパルスで、変数が所定の状態に設定される必要がある。所定値に
設定されている変数等の他の条件もまた一般的である。
すべき特定の変数または発生すべき特定の条件を待っているブロックである。典
型的な条件は、タイミング制約条件であり、異なる状態へ遷移する別の変数の所
定数のクロックパルスで、変数が所定の状態に設定される必要がある。所定値に
設定されている変数等の他の条件もまた一般的である。
【００２６】 完全なテストベクトルセットは、テストフレームと称される。テストフレーム
は、シミュレート設計１１２がテストベクトルによってシミュレートできる、テ
ストベンチ１０８への経路が定められている。それに応じて、出力データセット
が、シミュレート設計１１２によって生成され、出力ログデータベース１１４と
カバレージ解析ツール１１０とに格納される。
は、シミュレート設計１１２がテストベクトルによってシミュレートできる、テ
ストベンチ１０８への経路が定められている。それに応じて、出力データセット
が、シミュレート設計１１２によって生成され、出力ログデータベース１１４と
カバレージ解析ツール１１０とに格納される。
【００２７】 次に、テストジェネレータ１０６は、テストベクトルによって機能試験されて
ない全てのブロック、アーク、ＦＳＭ状態、ＦＳＭ遷移または関心パスについて
、カバレージデータベース１０４を走査する。次に、テストジェネレータ１０６
は、後方解決または前方解決のいずれかの方法を使用して、まだテストが行われ
ていない要素を機能試験するための追加のテストベクトルを生成する。
ない全てのブロック、アーク、ＦＳＭ状態、ＦＳＭ遷移または関心パスについて
、カバレージデータベース１０４を走査する。次に、テストジェネレータ１０６
は、後方解決または前方解決のいずれかの方法を使用して、まだテストが行われ
ていない要素を機能試験するための追加のテストベクトルを生成する。
【００２８】 この反復プロセスの間、テストジェネレータ１０６は、カバレージデータベー
ス１０４のデータを使用して、シミュレート設計１１２が全ての所定の入力につ
いて所定時間にわたり安定しているか否かを判定する。テストジェネレータ１０
６はまた、シミュレート設計１１２がアクセス不能なＦＳＭ状態またはブロック
、および行使できない遷移またはアークを含んでいるか否かを記録する。
ス１０４のデータを使用して、シミュレート設計１１２が全ての所定の入力につ
いて所定時間にわたり安定しているか否かを判定する。テストジェネレータ１０
６はまた、シミュレート設計１１２がアクセス不能なＦＳＭ状態またはブロック
、および行使できない遷移またはアークを含んでいるか否かを記録する。
【００２９】 図２は、有限状態機械を識別して回路設計を検査するための、本発明にかかる
第２の例示的なシステムのデータ系統線図である。図１で示した要素に加えて、
第２のシステム２００は、機能モデル２０２を有し、テストジェネレータ１０６
からのテストベクトルや、シミュレート設計１１２からの出力データを受け取り
、出力データの確度を検査するようそれらに結合されている。機能モデル２０２
は、シミュレート設計１１２からの出力データと機能モデル２０２によって生成
された期待値セットとを比較する。これらの期待値は、テストジェネレータ１０
６によって生成されるテストベクトルに応じて、どのように設計記述が作動すべ
きかを反映することが意図されている。機能モデル２０２は、シミュレート設計
１１２からの出力データを正しいか正しくないかのいずれかに分類する。機能モ
デル２０２はまた、シミュレート設計１１２がテストベクトルに応じて出力デー
タを生成しない状況等の不確定な状況にフラグを立てる。
第２の例示的なシステムのデータ系統線図である。図１で示した要素に加えて、
第２のシステム２００は、機能モデル２０２を有し、テストジェネレータ１０６
からのテストベクトルや、シミュレート設計１１２からの出力データを受け取り
、出力データの確度を検査するようそれらに結合されている。機能モデル２０２
は、シミュレート設計１１２からの出力データと機能モデル２０２によって生成
された期待値セットとを比較する。これらの期待値は、テストジェネレータ１０
６によって生成されるテストベクトルに応じて、どのように設計記述が作動すべ
きかを反映することが意図されている。機能モデル２０２は、シミュレート設計
１１２からの出力データを正しいか正しくないかのいずれかに分類する。機能モ
デル２０２はまた、シミュレート設計１１２がテストベクトルに応じて出力デー
タを生成しない状況等の不確定な状況にフラグを立てる。
【００３０】 機能モデル２０２は、シミュレート設計１１２の無サイクル精密モデルである
。無サイクル精密モデルは、シミュレーションの各サイクルの間に、シミュレー
ト設計１１２を模倣しようとしないモデルである。機能モデル２０２は、いくつ
かの方法のうちの１つを使って期待値セットを生成する。例えば、機能モデル２
０２は、データベース参照テーブルまたはアルゴリズムとして実現できる。例え
ば、シミュレート設計は、乗算機能を実現するラッチおよびレジスタに接続され
る一連のＡＮＤおよびＯＲゲートを規定するための、コマンドセットから構成で
きるが、機能モデル２０２は、従来のプログラム言語で書かれたプログラムを使
って論理乗算のみを実行する。
。無サイクル精密モデルは、シミュレーションの各サイクルの間に、シミュレー
ト設計１１２を模倣しようとしないモデルである。機能モデル２０２は、いくつ
かの方法のうちの１つを使って期待値セットを生成する。例えば、機能モデル２
０２は、データベース参照テーブルまたはアルゴリズムとして実現できる。例え
ば、シミュレート設計は、乗算機能を実現するラッチおよびレジスタに接続され
る一連のＡＮＤおよびＯＲゲートを規定するための、コマンドセットから構成で
きるが、機能モデル２０２は、従来のプログラム言語で書かれたプログラムを使
って論理乗算のみを実行する。
【００３１】 テストジェネレータ１０６は、機能モデル２０２によって生成された結果を受
け取るようこれに結合されており、システム２００内に第２のフィードバックル
ープを生成する。テストジェネレータ１０６は、不正確にまたは不確定に作動す
る、シミュレート設計１１２の最上位入力および出力、個々のＦＳＭ状態と遷移
、種々の関心パス、複合ブロックと基本ブロック、およびアークを局所化して識
別するために、シミュレート設計１１２に送出されるテストベクトルを機能モデ
ル２０２からの結果と関連づける。テストジェネレータ１０６は、不正確なまた
は不確定な設計要素に焦点をあてた更に詳細な一連のテストを自動生成するよう
プログラムできる。もしくは、テストジェネレータ１０６は、設計者が手動で更
に詳細な一連のテストを生成するのに利用するテスト結果をプリントアウトする
。
け取るようこれに結合されており、システム２００内に第２のフィードバックル
ープを生成する。テストジェネレータ１０６は、不正確にまたは不確定に作動す
る、シミュレート設計１１２の最上位入力および出力、個々のＦＳＭ状態と遷移
、種々の関心パス、複合ブロックと基本ブロック、およびアークを局所化して識
別するために、シミュレート設計１１２に送出されるテストベクトルを機能モデ
ル２０２からの結果と関連づける。テストジェネレータ１０６は、不正確なまた
は不確定な設計要素に焦点をあてた更に詳細な一連のテストを自動生成するよう
プログラムできる。もしくは、テストジェネレータ１０６は、設計者が手動で更
に詳細な一連のテストを生成するのに利用するテスト結果をプリントアウトする
。
【００３２】 図３は、有限状態機械を識別し、回路設計を検査する、本発明にかかる第３の
例示的なシステム３００のデータ系統線図である。図１で示した要素に加えて、
第３のシステム３００は、サイクル精密モデル３０２および出力シーケンスコン
パレータ３０４を有する。サイクル精密モデル３０２は、テストジェネレータ１
０６からのテストべクトルを受け取るようこれに結合され、シミュレート設計１
１２からの出力データをサイクルごとに一致させるよう設計されている。出力シ
ーケンスコンパレータ３０４は、シミュレート設計１１２とサイクル精密モデル
３０２の両者からの出力データを受け取るようこれに結合されている。出力シー
ケンスコンパレータ３０４は、すべてのサイクルの出力データを比較し、シミュ
レート設計１１２からの出力データが、正しいか正しくないか、または不確定で
あるかを分類する結果セットを生成する。
例示的なシステム３００のデータ系統線図である。図１で示した要素に加えて、
第３のシステム３００は、サイクル精密モデル３０２および出力シーケンスコン
パレータ３０４を有する。サイクル精密モデル３０２は、テストジェネレータ１
０６からのテストべクトルを受け取るようこれに結合され、シミュレート設計１
１２からの出力データをサイクルごとに一致させるよう設計されている。出力シ
ーケンスコンパレータ３０４は、シミュレート設計１１２とサイクル精密モデル
３０２の両者からの出力データを受け取るようこれに結合されている。出力シー
ケンスコンパレータ３０４は、すべてのサイクルの出力データを比較し、シミュ
レート設計１１２からの出力データが、正しいか正しくないか、または不確定で
あるかを分類する結果セットを生成する。
【００３３】 テストジェネレータ１０６は、出力シーケンスコンパレータ３０４によって生
成された結果を受け取るようこれに結合されており、システム３００内に第２の
フィードバックループを生成する。次に、テストジェネレータ１０６は、不正確
にまたは不確定に作動する、シミュレート設計１１２の最上位の入力と出力、個
々のＦＳＭ状態と遷移、種々のの関心パス、複合ブロックと基本ブロック、およ
びアークを局所化して識別するために、シミュレート設計１１２に送出されるテ
ストベクトルを出力シーケンスコンパレータ３０４からの結果と関連づける。テ
ストジェネレータ１０６は、不正確または不確定な設計要素に集中する更に詳細
な一連のテストを自動生成するように、または設計者が詳細に検討するために結
果をプリントアウトするようプログラムされている。
成された結果を受け取るようこれに結合されており、システム３００内に第２の
フィードバックループを生成する。次に、テストジェネレータ１０６は、不正確
にまたは不確定に作動する、シミュレート設計１１２の最上位の入力と出力、個
々のＦＳＭ状態と遷移、種々のの関心パス、複合ブロックと基本ブロック、およ
びアークを局所化して識別するために、シミュレート設計１１２に送出されるテ
ストベクトルを出力シーケンスコンパレータ３０４からの結果と関連づける。テ
ストジェネレータ１０６は、不正確または不確定な設計要素に集中する更に詳細
な一連のテストを自動生成するように、または設計者が詳細に検討するために結
果をプリントアウトするようプログラムされている。
【００３４】 テストジェネレータ１０６、カバレージ解析ツール１１０、シミュレート設計
１１２、機能モデル２０２、サイクル精密モデル３０２および出力シーケンスコ
ンパレータ３０４は、コンピュータ（図示せず）上で作動するコンピュータプロ
グラム命令を含むソフトウェアモジュールである。コンピュータは、処理ユニッ
トとメモリを含む。メモリは、処理ユニットがどのようにデータをアクセスし、
変換し、出力するかを制御するコンピュータプログラム命令を記憶する。当業者
であれば、内部メモリはコンピュータに使用可能な別の記憶媒体で補うことがで
きることを理解できるであろう。
１１２、機能モデル２０２、サイクル精密モデル３０２および出力シーケンスコ
ンパレータ３０４は、コンピュータ（図示せず）上で作動するコンピュータプロ
グラム命令を含むソフトウェアモジュールである。コンピュータは、処理ユニッ
トとメモリを含む。メモリは、処理ユニットがどのようにデータをアクセスし、
変換し、出力するかを制御するコンピュータプログラム命令を記憶する。当業者
であれば、内部メモリはコンピュータに使用可能な別の記憶媒体で補うことがで
きることを理解できるであろう。
【００３５】 図４は、本発明を使用してテストされる例示的な回路設計４００の線図である
。以下に、テストジェネレータ１０６が回路設計をテストするためにどのような
方法でテストベクトルセットを生成し、テストジェネレータがどのような方法で
テスト結果に応答するかを説明する。例示の回路設計の各々の状態は、１つある
いはそれ以上のブロックと、その状態機能を実行して次の状態を計算する内部ア
ークとで形成されている。
。以下に、テストジェネレータ１０６が回路設計をテストするためにどのような
方法でテストベクトルセットを生成し、テストジェネレータがどのような方法で
テスト結果に応答するかを説明する。例示の回路設計の各々の状態は、１つある
いはそれ以上のブロックと、その状態機能を実行して次の状態を計算する内部ア
ークとで形成されている。
【００３６】 まず最初に、テストジェネレータ１０６は、設計の種々の状態および遷移を識
別する。サーキット設計４００は３つの状態（４０１、４０２および４０３）と
６つの遷移（４１０、４１１、４１２、４１３、４１４、４１５および４１６）
とを有する。遷移４１０は、状態４０２から状態４０２に戻る「セルフ」アーク
である。この遷移は、状態４０２の「ワーク」が全て完了するまで行われる。遷
移４１１および４１２の両者とも状態４０２から状態４０１まで進む。この実施
例では、「ワーク」が完了した場合に遷移４１１が行われ、リセット信号が出さ
れた場合に遷移４１２が行われる。遷移４１３は、エラーが状態４０２から状態
４０３へ送られる場合に行われる。遷移４１４は、新しい「ワーク」が状態４０
１から状態４０２へ到達する場合に行われる。遷移４１５は、エラーが状態４０
１から状態４０３へ送られる場合に行われる。遷移４１６は、エラーが状態４０
３から状態４０１へ処理された後に行われる。
別する。サーキット設計４００は３つの状態（４０１、４０２および４０３）と
６つの遷移（４１０、４１１、４１２、４１３、４１４、４１５および４１６）
とを有する。遷移４１０は、状態４０２から状態４０２に戻る「セルフ」アーク
である。この遷移は、状態４０２の「ワーク」が全て完了するまで行われる。遷
移４１１および４１２の両者とも状態４０２から状態４０１まで進む。この実施
例では、「ワーク」が完了した場合に遷移４１１が行われ、リセット信号が出さ
れた場合に遷移４１２が行われる。遷移４１３は、エラーが状態４０２から状態
４０３へ送られる場合に行われる。遷移４１４は、新しい「ワーク」が状態４０
１から状態４０２へ到達する場合に行われる。遷移４１５は、エラーが状態４０
１から状態４０３へ送られる場合に行われる。遷移４１６は、エラーが状態４０
３から状態４０１へ処理された後に行われる。
【００３７】 例示の回路設計の各々のＦＳＭ状態、ＦＳＭ遷移、ブロック、アークおよび関
心パスをテストするために、テストジェネレータ１０６は、変数を設定するテス
トベクトルを生成する。テストジェネレータ１０６はまた、所定の関心パスをユ
ーザーからの入力として受け入れる。テストジェネレータ１０６は、一定の条件
の発生を警告するようテストジェネレータに指示するアサーション（ａｓｓｅｒ
ｔｉｏｎ）で事前にプログラムできる。
心パスをテストするために、テストジェネレータ１０６は、変数を設定するテス
トベクトルを生成する。テストジェネレータ１０６はまた、所定の関心パスをユ
ーザーからの入力として受け入れる。テストジェネレータ１０６は、一定の条件
の発生を警告するようテストジェネレータに指示するアサーション（ａｓｓｅｒ
ｔｉｏｎ）で事前にプログラムできる。
【００３８】 図５は、有限状態機械を識別して回路設計を検査するための方法に関するフロ
ーチャートである。この方法は、テストジェネレータ１０６が設計データベース
１０２からハードウェア設計記述（典型的にＶｅｒｉｌｏｇやＶＨＤＬ等のハー
ドウェア記述言語による）をインポートするステップ５０２から始まる。テスト
ベンチ１０８は、他のデータベース（図示せず）から参照記述をインポートする
。参照記述は随意的に、機能モデル２０２またはサイクル精密モデル３０２ベー
スを形成する。ステップ５０４で、テストジェネレータ１０６は、設計記述の入
力、出力、内部変数、ブロック、アークおよび関心パス要素を識別する。ステッ
プ５０６で、テストジェネレータ１０６は、設計記述のＦＳＭおよび遷移要素を
識別する。ステップ５０６は、図６で詳細に説明する。ステップ５０８で、テス
トジェネレータ１０６は、どの要素がテストされており、どの要素がテストされ
てないかを示す最新のカバレージデータをカバレージデータベース１０４からイ
ンポートする。ステップ５１０で、テストジェネレータ１０６は、設計記述の最
新の検査状態を記述するための注釈を生成して設計記述に加える。ステップ５１
２で、テストジェネレータ１０６は、テストが行われていない要素を機能試験す
るテストベクトルセットを生成する。ステップ５１２は、図７で詳細に説明する
。ステップ５１４で、テストジェネレータ１０６は、テストベンチ１０８上にシ
ミュレート設計１１２とシミュレート参照とを生成する。シミュレート参照は、
機能モデル２０２の第１の部分、もしくはサイクル精密モデル３０２に等しい。
ステップ５１６で、テストジェネレータ１０６は、シミュレート設計１１２およ
びシミュレート参照を機能試験するためのテストベクトルをテストベンチ１０８
に送る。ステップ５１８で、機能モデル２０２の第２の部分、もしくは出力シー
ケンスコンパレータ３０４の第２の部分は、シミュレート設計およびシミュレー
ト参照の両者からの出力データを比較する。ステップ５２０で、出力データセッ
トが等しくない場合、機能モデル２０２の第２の部分（または出力シーケンスコ
ンパレータ３０４の第２の部分）は、バグがシミュレート設計１１２に存在する
ことを報告する。ステップ５２２で、テストジェネレータ１０６は、不正確にま
たは不確定に作動するシミュレート設計要素を局所化して識別するために、テス
トベクトルによって機能試験される要素と、報告ステップ５２０での結果とを関
連づける。ステップ５２４で、カバレージ解析ツール１１０は、シミュレート設
計１１２のどの要素がテストされてないかを示すようカバレージデータを変更す
る。ステップ５２６で、テストされるべき要素が残っていれば、プロセスはステ
ップ５０８に戻り、そうでなければこのプロセスは終了する。
ーチャートである。この方法は、テストジェネレータ１０６が設計データベース
１０２からハードウェア設計記述（典型的にＶｅｒｉｌｏｇやＶＨＤＬ等のハー
ドウェア記述言語による）をインポートするステップ５０２から始まる。テスト
ベンチ１０８は、他のデータベース（図示せず）から参照記述をインポートする
。参照記述は随意的に、機能モデル２０２またはサイクル精密モデル３０２ベー
スを形成する。ステップ５０４で、テストジェネレータ１０６は、設計記述の入
力、出力、内部変数、ブロック、アークおよび関心パス要素を識別する。ステッ
プ５０６で、テストジェネレータ１０６は、設計記述のＦＳＭおよび遷移要素を
識別する。ステップ５０６は、図６で詳細に説明する。ステップ５０８で、テス
トジェネレータ１０６は、どの要素がテストされており、どの要素がテストされ
てないかを示す最新のカバレージデータをカバレージデータベース１０４からイ
ンポートする。ステップ５１０で、テストジェネレータ１０６は、設計記述の最
新の検査状態を記述するための注釈を生成して設計記述に加える。ステップ５１
２で、テストジェネレータ１０６は、テストが行われていない要素を機能試験す
るテストベクトルセットを生成する。ステップ５１２は、図７で詳細に説明する
。ステップ５１４で、テストジェネレータ１０６は、テストベンチ１０８上にシ
ミュレート設計１１２とシミュレート参照とを生成する。シミュレート参照は、
機能モデル２０２の第１の部分、もしくはサイクル精密モデル３０２に等しい。
ステップ５１６で、テストジェネレータ１０６は、シミュレート設計１１２およ
びシミュレート参照を機能試験するためのテストベクトルをテストベンチ１０８
に送る。ステップ５１８で、機能モデル２０２の第２の部分、もしくは出力シー
ケンスコンパレータ３０４の第２の部分は、シミュレート設計およびシミュレー
ト参照の両者からの出力データを比較する。ステップ５２０で、出力データセッ
トが等しくない場合、機能モデル２０２の第２の部分（または出力シーケンスコ
ンパレータ３０４の第２の部分）は、バグがシミュレート設計１１２に存在する
ことを報告する。ステップ５２２で、テストジェネレータ１０６は、不正確にま
たは不確定に作動するシミュレート設計要素を局所化して識別するために、テス
トベクトルによって機能試験される要素と、報告ステップ５２０での結果とを関
連づける。ステップ５２４で、カバレージ解析ツール１１０は、シミュレート設
計１１２のどの要素がテストされてないかを示すようカバレージデータを変更す
る。ステップ５２６で、テストされるべき要素が残っていれば、プロセスはステ
ップ５０８に戻り、そうでなければこのプロセスは終了する。
【００３９】 図６は、有限状態機械および設計記述（図５のステップ５０６）の遷移要素を
識別する方法を示すフローチャートである。この方法は、テストジェネレータ１
０６が、設計データベース１０２内の設計記述の構成セットを識別するステップ
６０２から始まる。ステップ６０４は、構成セット中の構成を識別する。ステッ
プ６０６は、構成中のオブジェクトを識別する。ステップ６０８は、オブジェク
ト値を変更するかまたは変更を制御する構成セット中の、第１の構成サブセット
を識別する。ステップ６１０は、その値がオブジェクトによって直接的にまたは
間接的に変更できる構成セット中の第２の構成サブセットを識別する。ステップ
６１２は、この構成の残りの全オブジェクトについてステップ６０６からステッ
プ６１０を反復する。ステップ６１４は、構成セット中の残りの全構成について
ステップ６０４からステップ６１２を反復し、リレーショナルデータベースに識
別子を記憶する。ステップ６１６は、第２のオブジェクト値を変更するかまたは
変更を制御し、かつその値が第２のオブジェクトによって直接的にまたは間接的
に変更される第１のオブジェクトについてのリレーショナルデータベースを検索
することによって、設計記述のＦＳＭを識別する。ステップ６１８で、第１のオ
ブジェクトの発生が、第２のオブジェクトの発生に先行するかまたは、設計記述
の第２のオブジェクト値の変更を制御する場合、この第１のオブジェクトは、Ｆ
ＳＭ状態変数として識別される。ステップ６２０は、ＦＳＭ状態変数のための可
能状態セットを識別する。ステップ６２２で、可能状態セットからの許容状態セ
ットについてのＦＳＭ状態変数に適用可能な第１の構成サブセットが検査される
。次に、ステップ６２４で、許容状態セットの第１の許容状態から第２の状態ま
での遷移は、ＦＳＭ状態遷移として識別される。ステップ６２６は、リレーショ
ナルデータベースで他の全てのオブジェクトついてステップ６１６からステップ
６２４を反復する。この後にこの方法は終了する。
識別する方法を示すフローチャートである。この方法は、テストジェネレータ１
０６が、設計データベース１０２内の設計記述の構成セットを識別するステップ
６０２から始まる。ステップ６０４は、構成セット中の構成を識別する。ステッ
プ６０６は、構成中のオブジェクトを識別する。ステップ６０８は、オブジェク
ト値を変更するかまたは変更を制御する構成セット中の、第１の構成サブセット
を識別する。ステップ６１０は、その値がオブジェクトによって直接的にまたは
間接的に変更できる構成セット中の第２の構成サブセットを識別する。ステップ
６１２は、この構成の残りの全オブジェクトについてステップ６０６からステッ
プ６１０を反復する。ステップ６１４は、構成セット中の残りの全構成について
ステップ６０４からステップ６１２を反復し、リレーショナルデータベースに識
別子を記憶する。ステップ６１６は、第２のオブジェクト値を変更するかまたは
変更を制御し、かつその値が第２のオブジェクトによって直接的にまたは間接的
に変更される第１のオブジェクトについてのリレーショナルデータベースを検索
することによって、設計記述のＦＳＭを識別する。ステップ６１８で、第１のオ
ブジェクトの発生が、第２のオブジェクトの発生に先行するかまたは、設計記述
の第２のオブジェクト値の変更を制御する場合、この第１のオブジェクトは、Ｆ
ＳＭ状態変数として識別される。ステップ６２０は、ＦＳＭ状態変数のための可
能状態セットを識別する。ステップ６２２で、可能状態セットからの許容状態セ
ットについてのＦＳＭ状態変数に適用可能な第１の構成サブセットが検査される
。次に、ステップ６２４で、許容状態セットの第１の許容状態から第２の状態ま
での遷移は、ＦＳＭ状態遷移として識別される。ステップ６２６は、リレーショ
ナルデータベースで他の全てのオブジェクトついてステップ６１６からステップ
６２４を反復する。この後にこの方法は終了する。
【００４０】 図７は、テストベクトルセット（図５のステップ５１２）を生成する方法につ
いてのステップを示すフローチャートである。まず始めに、ステップ７０２で、
テストジェネレータ１０６は、シミュレート設計記述中のどのブロックが現在ア
クティブな状態にあるかを識別する。システムは、アクティブブロックのデータ
ベースを管理するためにシミュレートシステムを通じて制御およびデータの流れ
を連続して追跡する。ステップ７０４で、テストジェネレータ１０６は、どの要
素がまだテストされてないかを識別するために、カバレージデータベース１０４
にアクセスする。ステップ７０６で、テストジェネレータ１０６は、テストが行
われていない最大数の要素を機能試験するために、テストベクトルセットを使用
して、シミュレート設計１１２に関してどのオブジェクトを設定する必要があり
、どの条件を発生する必要があるかを識別する。ステップ７０８で、テストジェ
ネレータ１０６は、識別されたオブジェクトまたは識別された条件を発生するテ
ストベクトルセットを生成する。ステップ７０８の後で、テストベクトルセット
を生成するこの方法は終了する。
いてのステップを示すフローチャートである。まず始めに、ステップ７０２で、
テストジェネレータ１０６は、シミュレート設計記述中のどのブロックが現在ア
クティブな状態にあるかを識別する。システムは、アクティブブロックのデータ
ベースを管理するためにシミュレートシステムを通じて制御およびデータの流れ
を連続して追跡する。ステップ７０４で、テストジェネレータ１０６は、どの要
素がまだテストされてないかを識別するために、カバレージデータベース１０４
にアクセスする。ステップ７０６で、テストジェネレータ１０６は、テストが行
われていない最大数の要素を機能試験するために、テストベクトルセットを使用
して、シミュレート設計１１２に関してどのオブジェクトを設定する必要があり
、どの条件を発生する必要があるかを識別する。ステップ７０８で、テストジェ
ネレータ１０６は、識別されたオブジェクトまたは識別された条件を発生するテ
ストベクトルセットを生成する。ステップ７０８の後で、テストベクトルセット
を生成するこの方法は終了する。
【００４１】 本発明は、好適な実施形態に関して説明されているが、当業者であれば種々の
の変更を行うことができ、本発明が請求の範囲によってのみ限定されることが理
解できる。
の変更を行うことができ、本発明が請求の範囲によってのみ限定されることが理
解できる。
【図１】 有限状態機械を識別して回路設計を検査する本発明の第１の実施形態のデータ
系統線図である。
系統線図である。
【図２】 有限状態機械を識別して回路設計を検査する本発明の第２の実施形態のデータ
系統線図である。
系統線図である。
【図３】 有限状態機械を識別して回路設計を検査する本発明の第３の実施形態のデータ
系統線図である。
系統線図である。
【図４】 本発明を使用してテストされる例示的なサーキット設計４００の線図である。
【図５】 有限状態機械を識別して回路設計を検査する方法におけるステップのフローチ
ャートである。
ャートである。
【図６】 有限状態機械および設計記述の遷移要素を識別する方法におけるステップのフ
ローチャートである。
ローチャートである。
【図７】 テストベクトルセットを生成する方法におけるステップのフローチャートであ
る。
る。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１２年６月３０日（２０００．６．３０）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＵＧ，ＺＷ)，Ｅ Ａ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＺ， ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，Ｇ Ｈ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ， ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，Ｍ Ｗ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ， ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ (72)発明者 タン チョン アメリカ合衆国 カリフォルニア州 95070 サラトガ ブルッグレン ドライ ヴ 11940 (72)発明者 チエン チアホン アメリカ合衆国 カリフォルニア州 95070 サラトガ ブレイマー ドライヴ 20005 (72)発明者 マッシー ディヴィッド アメリカ合衆国 カリフォルニア州 95006 ボールダー クリーク ヒル ト ップ コート 295 Ｆターム(参考） 2G132 AA01 AC11 AG15 AL00 AL09 AL11 5B046 AA08 BA09 JA05 KA05
Claims (34)
- 【請求項１】 設計記述で有限状態機械（ＦＳＭ）を識別して回路設計を検
査する方法であって、 前記記述のＦＳＭ要素を識別するステップと； テストされていない要素をリスト化するカバレージデータをインポートするス
テップと； 前記テストされていない要素をシミュレートするテストベクトルを生成するス
テップと； を含むことを特徴とする方法。 - 【請求項２】 前記識別ステップは、第２のオブジェクト値を変更し、その
値が前記第２のオブジェクトによって変更される第１のオブジェクトについての
リレーショナルデータベースを検索することを特徴とする、請求項１に記載の方
法。 - 【請求項３】 前記識別ステップは、第２のオブジェクト値の変更を制御し
、その値が前記第２のオブジェクトによって変更される第１のオブジェクトにつ
いてのリレーショナルデータベースを検索することを特徴とする、請求項１に記
載の方法。 - 【請求項４】 前記検索ステップは、 前記設計記述の構成セットを識別し； 前記構成セットの構成を識別し； 前記構成のオブジェクトを識別し； 前記オブジェクトの値の変更を制御する構成セットの第１の構成サブセットを
識別し； 前記識別された構成、オブジェクト、前記リレーショナルデータベースの第１
の構成サブセットを記憶する； ことを含むことを特徴とする、請求項２に記載の方法。 - 【請求項５】 さらに、前記検索ステップは、 その値が前記オブジェクトによって変更できる前記構成セット中の第２の構成
サブセットを識別し； 前記リレーショナルデータベースの第２の構成サブセットを記憶する； ことを特徴とする、請求項４に記載の方法。 - 【請求項６】 さらに、前記検索ステップは、前記構成中の他の全てのオブ
ジェクトに対して前記検索ステップ中の識別および記憶ステップを反復すること
を特徴とする請求項５に記載の方法。 - 【請求項７】 さらに、前記検索ステップは、前記構成中の他の全てのオブ
ジェクトに対して前記検索ステップ中の識別、記憶および反復ステップを反復す
ることを特徴とする請求項６に記載の方法。 - 【請求項８】 さらに、前記第１のオブジェクトの発生が、前記設計記述の
前記第２のオブジェクトの発生に先行する場合、前記第１のオブジェクトをＦＳ
Ｍ状態変数として識別するステップを含むことを特徴とする、請求項２に記載の
方法。 - 【請求項９】 さらに、前記第２のオブジェクトの発生が、前記設計記述の
前記第１のオブジェクトの発生に先行する場合、前記第２のオブジェクトをＦＳ
Ｍ状態変数として識別するステップを含むことを特徴とする、請求項２に記載の
方法。 - 【請求項１０】 さらに、前記ＦＳＭ状態変数のための許容状態セットを識
別するステップを含むことを特徴とする、請求項８に記載の方法。 - 【請求項１１】 さらに、前記許容状態セットの第１の許容状態から第２の
許容状態までの遷移をＦＳＭ状態要素として識別するステップを含むことを特徴
とする、請求項１０に記載の方法。 - 【請求項１２】 設計記述のＦＳＭ要素を識別する手段と； テストされていない要素をリスト化するカバレージデータをインポートする手
段と； 前記テストされていない要素をシミュレートするテストベクトルを生成する手
段と； を備えることを特徴とする、設計記述で有限状態機械（ＦＳＭ）を識別して回路
設計を検査するシステム。 - 【請求項１３】 前記識別手段は、第２のオブジェクト値を変更し、その値
が前記第２のオブジェクトによって変更される第１のオブジェクトについてのリ
レーショナルデータベースを検索する手段を備えることを特徴とする、請求項１
２に記載のシステム。 - 【請求項１４】 前記識別手段は、第２のオブジェクト値の変更を制御し、
その値が前記第２のオブジェクトによって変更される第１のオブジェクトについ
てのリレーショナルデータベースを検索する手段を備えることを特徴とする、請
求項１２に記載のシステム。 - 【請求項１５】 前記検索手段が、 前記設計記述の構成セットを識別する手段と； 前記構成セットの構成を識別する手段と； 前記構成のオブジェクトを識別する手段と； 前記オブジェクト値の変更を制御する前記構成セットの第１の構成サブセット
を識別する手段と； 前記識別された構成、オブジェクトおよび前記リレーショナルデータベースの
第１の構成サブセットを記憶する手段と； を備えることを特徴とする、請求項１３に記載のシステム。 - 【請求項１６】 さらに、前記検索手段は、 その値が前記オブジェクトによって変更できる前記構成セットの第２の構成サ
ブセットを識別する手段と； 前記リレーショナルデータベースの第２の構成サブセットを記憶する手段と；
を備えることを特徴とする、請求項１５に記載のシステム。 - 【請求項１７】 さらに、前記検索手段は、前記構成の全てのオブジェクト
を検索する手段の、識別および記憶手段を反復する手段を備えることを特徴とす
る、請求項１６に記載のシステム。 - 【請求項１８】 さらに、前記検索装置は、前記構成の全てのオブジェクト
を検索する手段の、識別、記憶および反復手段を反復する手段を備えることを特
徴とする、請求項１７に記載のシステム。 - 【請求項１９】 さらに、前記第１のオブジェクトの発生が前記設計記述の
前記第２のオブジェクトの発生に先行する場合、前記第１のオブジェクトをＦＳ
Ｍ状態として識別する手段を備えることを特徴とする、請求項１３記載のシステ
ム。 - 【請求項２０】 さらに、前記第２のオブジェクトの発生が前記設計記述の
前記第１のオブジェクトの発生に先行する場合、前記第２のオブジェクトをＦＳ
Ｍ状態として識別する手段を備えることを特徴とする、請求項１３記載の装置。 - 【請求項２１】 さらに、前記ＦＳＭ状態変数のための許容状態セットを識
別する手段を備えることを特徴とする、請求項１９に記載のシステム。 - 【請求項２２】 さらに、前記許容状態セットの第１の許容状態から第２の
許容状態までの遷移をＦＳＭ状態要素として識別する手段を備えることを特徴と
する、請求項２１に記載のシステム。 - 【請求項２３】 有限状態機械（ＦＳＭ）を識別して回路設計を検査するた
めのコンピュータプログラムが組み込まれている、コンピュータ読み取り可能な
記憶媒体であって、 前記記述のＦＳＭ要素を識別するステップと； テストされていない要素をリスト化するカバレージデータをインポートするス
テップと； 前記テストされていない要素をシミュレートするテストベクトルを生成するス
テップと； によってプログラムされていることを特徴とする、コンピュータ読み取り可能な
記憶媒体。 - 【請求項２４】 前記識別ステップは、第２のオブジェクト値を変更し、そ
の値が前記第２のオブジェクトによって変更される第１のオブジェクトについて
のリレーショナルデータベースを検索することを特徴とする、請求項２３に記載
のコンピュータ読み取り可能な記憶媒体。 - 【請求項２５】 前記識別ステップは、第２のオブジェクト値の変更を制御
し、その値が前記第２のオブジェクトによって変更される第１のオブジェクトに
ついてのリレーショナルデータベースを検索することを特徴とする、請求項２３
に記載のコンピュータ読み取り可能な記憶媒体。 - 【請求項２６】 前記検索ステップは、 前記設計記述の構成セットを識別し； 前記構成セットの構成を識別し； 前記構成のオブジェクトを識別し； 前記オブジェクトの値の変更を制御する構成セットの第１の構成サブセットを
識別し； 前記識別された構成、オブジェクト、前記リレーショナルデータベースの第１
の構成サブセットを記憶する； ことを含むことを特徴とする、請求項２４に記載のコンピュータ読み取り可能な
記憶媒体。 - 【請求項２７】 さらに、前記検索ステップは、 その値が前記オブジェクトによって変更できる前記構成セット中の第２構成サ
ブセットを識別し； 前記リレーショナルデータベースの第２の構成サブセットを記憶する； ことを特徴とする、請求項２６に記載のコンピュータ読み取り可能な記憶媒体。 - 【請求項２８】 さらに、前記検索ステップは、前記構成中の他の全てのオ
ブジェクトに対して前記検索ステップ中の識別および記憶ステップを反復するこ
とを特徴とする請求項２７に記載のコンピュータ読み取り可能な記憶媒体。 - 【請求項２９】 さらに、前記検索ステップは、前記構成中の他の全てのオ
ブジェクトに対して前記検索ステップ中の識別、記憶および反復ステップを反復
することを特徴とする請求項２８に記載のコンピュータ読み取り可能な記憶媒体
。 - 【請求項３０】 さらに、前記第１のオブジェクトの発生が、前記設計記述
の前記第２のオブジェクトの発生に先行する場合、前記第１のオブジェクトをＦ
ＳＭ状態変数として識別するステップを含むことを特徴とする、請求項２４に記
載のコンピュータ読み取り可能な記憶媒体。 - 【請求項３１】 さらに、前記第２のオブジェクトの発生が、前記設計記述
の前記第１のオブジェクトの発生に先行する場合、前記第２のオブジェクトをＦ
ＳＭ状態変数として識別するステップを含むことを特徴とする、請求項２４に記
載の方法。 - 【請求項３２】 さらに、前記ＦＳＭ状態変数のための許容状態セットを識
別するステップを含むことを特徴とする、請求項３０に記載のコンピュータ読み
取り可能な記憶媒体。 - 【請求項３３】 さらに、前記許容状態セットの第１の許容状態から第２の
許容状態までの遷移をＦＳＭ状態要素として識別するステップを含むことを特徴
とする、請求項３２に記載のコンピュータ読み取り可能な記憶媒体。 - 【請求項３４】 設計記述を記憶する設計データベースと； 前記設計記述に基づいてシミュレート設計を生成する、前記設計データベース
に結合されるテストベンチと； 前記シミュレート設計中のテストされていない要素を識別するために、前記テ
ストベンチからの出力データを受け取るよう結合されているカバレージ解析ツー
ルと； 前記設計記述の有限状態機械要素を識別し、前記シミュレート設計中のテスト
されていない要素を機能試験するためにテストベクトルを生成し、前記テストベ
ンチに送出するために、設計データベース、テストベンチおよび前記カバレージ
解析ツールに結合されているテストジェネレータと； を備えることを特徴とする、有限状態機械を識別して回路設計を検査するシステ
ム。
Applications Claiming Priority (3)
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|---|---|---|---|
| US09/076,681 | 1998-05-12 | ||
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|---|---|---|---|
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