DE69928592T2 - Verfahren zur Anordnung/Verdrahtung einer Halbleitervorrichtung und Vorrichtung zur Anordnung/Verdrahtung einer Halbleitervorrichtung, geeignet zur Vermeidung eines Fehlbetriebs - Google Patents

Verfahren zur Anordnung/Verdrahtung einer Halbleitervorrichtung und Vorrichtung zur Anordnung/Verdrahtung einer Halbleitervorrichtung, geeignet zur Vermeidung eines Fehlbetriebs Download PDF

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Description

  • Hintergrund der Erfindung
  • 1. Bereich der Erfindung
  • Die vorliegende Erfindung betrifft im Allgemeinen ein Anordnungs-/Verdrahtungsverfahren einer Halbleitervorrichtung, und auch eine Halbleitervorrichtungs-Anordnungs-/Verdrahtungsvorrichtung. Insbesondere richtet sich die vorliegende Erfindung auf ein Halbleitervorrichtungs-Anordnungs-/Verdrahtungsverfahren und eine Halbleitervorrichtungs-Anordnungs-/Verdrahtungsvorrichtung, welche für einen integrierten Halbleiterschaltkreis geeignet sind, in dem ein sogenannter "Kern" innerhalb eines Halbleiterchips angeordnet ist.
  • 2. Beschreibung des zugehörigen Standes der Technik
  • Herkömmlicherweise wurden unterschiedliche Layoutdesignverfahren (wobei das Layout auch Verdrahtungsleitungen umfasst) bezüglich integrierter Halbleiterschaltkreise vorgeschlagen, wobei Kerne in Halbleiterchips angeordnet sind.
  • In dieser Beschreibung impliziert ein "Kern" einen funktionalen Block mit großen Abmessungen, welcher in der Lage ist, eine kom plexe Operationsfunktion durch Kombination grundlegender Funktionsblöcke, wie beispielsweise einen Inverter, einen UND-Gatter-Schaltkreis und einen ODER-Gatter-Schaltkreis, zu realisieren, welche in einem ASIC (applikationsspezifischer integrierter Schaltkreis) verwendet werden. Ein sogenannter "Kern" wird durch eine primitive Zellenkombination konstruiert, welche aus einer Funktionszelle und einer Vielzahl von Funktionszellen besteht.
  • Wie in 1 angezeigt, sind ein Kern 20 und ein weiterer Kern 21 als Abschnitt von Strukturelementen auf einer oberen Oberfläche eines Halbleiterchips 19 angeordnet. Eine Kernverdrahtungsleitung 22 und eine weitere Kernverdrahtungsleitung 23 sind innerhalb des Kerns 20 bzw. des Kerns 21 ausgebildet.
  • Wie vorstehend beschrieben, wird in diesem Halbleiterchip 19 verhindert, dass eine Halbleiterchip-Verdrahtungsleitung 24 durch Regionen dieser Kerne 20 und 21 verläuft. Als Folge verläuft diese Chipverdrahtungsleitung 24 durch eine Grenzregion Rk zwischen diesen benachbarten Kernen 20 und 21. Die Chipverdrahtungsleitungen 24 sind kollektiv in dieser Grenzregion Rk angeordnet.
  • In diesem Fall, dass sowohl der Kern 20 als auch der Kern 21 einander benachbart angeordnet sind, wie vorstehend beschrieben, muss das Intervall für die separate Anordnung dieser Kerne 20 und 21 angesichts des Layout-Designs groß ausgedehnt sein, damit diese Chipverdrahtungsleitungen 24 durch die Grenzregion Rk unter normalen Anordnungsbedingungen verlaufen können. Folglich besteht ein Problem darin, dass dieses Anordnungsintervall größer ausgedehnt sein muss als das Gebiet des Halbleiterchips.
  • Es sollte sich verstehen, dass dieses herkömmliche Verdrahtungsverfahren kein Ablaufdiagramm zur Erläuterung dieses Verdrahtungsverfahrens offenbart.
  • Als Nächstes wird mit Bezug auf 2A bis 2F nun der zweite zugehörige Stand der Technik beschrieben.
  • Wie aus diesen Zeichnungen hervorgeht, kann es, anders als in dem vorstehend beschriebenen ersten zugehörigen Stand der Technik, in diesem zweiten zugehörigen Stand der Technik zulässig sein, dass eine Halbleiterchip-Verdrahtungsleitung durch eine Region eines Kerns verläuft.
  • 2A ist ein Ablaufdiagramm zur Darstellung des Verdrahtungsverfahrens des integrierten Halbleiterschaltkreises gemäß diesem zweiten zugehörigen Stand der Technik.
  • 2B, 2C, 2D, 2E und 2F sind schematische Chiplayoutdiagramme zum Aufzeigen von Kernen/Chips entsprechend den jeweiligen, in 4A gezeigten Verdrahtungsschritten, und sind in rechtsseitigen Positionen der jeweiligen Schritte entsprechend dem vorstehend beschriebenen Ablaufdiagramm-Prozess aus 4A abgebildet.
  • Wie aus 2A hervorgeht, ist das Layout-Designverfahren dieses zweiten zugehörigen Standes der Technik aus einem Kerndesign-Ablaufschritt 401 und einem Chipdesign-Ablaufschritt 402 zusammengesetzt.
  • Konkret gesagt, enthält dieser Kerndesign-Ablaufschritt 401 einen Kernlayoutschritt 401-1 und einen Kernbetriebsprüfungs-Schritt 401-2.
  • Auch enthält der Chipdesignschritt 402 einen Kernanordnungsschritt 402-1, einen Chiplayoutschritt 402-2 und einen Chipbetriebsprüfungs-Schritt 402-3.
  • Insbesondere ist 2B ein schematisches Diagramm zum Aufzeigen eines Layoutstatus, welcher dem Kernlayoutschritt 401-1 entspricht. 2C ist ein schematisches Diagramm zum Aufzeigen eines Layoutstatus, welcher dem Kernbetriebsprüfungs-Schritt 401-2 entspricht. 2D ist ein schematisches Diagramm zum Anzeigen eines Layoutstatus, welcher dem Kernanordnungsschritt 402-1 entspricht. 4D ist ein schematisches Diagramm zum Anzeigen eines Layoutstatus, welcher dem Chiplayoutschritt 402-2 entspricht. Dann ist 2F ein schematisches Diagramm zum Anzeigen eines Layoutstatus, welcher dem Chipbetriebsprüfungs-Schritt 402-3 entspricht.
  • Mit Bezug auf 2A bis 2F werden nun die vorstehend erläuterten Schritte erläutert.
  • In dem Kernlayout-Designschritt 401-1 wird zunächst ein Layout eines Kerns 25 auf einem Halbleiterchip entworfen. Dann wird in diesem Schritt 401-1 eine Kernverdrahtungsleitung (Muster) 26 angeordnet, und diese Kernverdrahtungsleitung 26 muss die Funktion dieses Kerns 25 realisieren. Unter diesem Status ist diese Kernverdrahtungsleitung 26 auf dem Kern 25 anwesend (siehe schematisches Layoutdiagramm aus 2B).
  • Dann wird in dem Kernbetriebsprüfungs-Schritt 401-2 ein Betrieb des Kerns 25 basierend auf dem Verdrahtungs-Lastkapazitätswert der Kernverdrahtungsleitung 26 überprüft, welcher Wert in dem Kernlayoutschritt 401-1 berechnet wurde (siehe schematisches Layoutdiagramm aus 2C).
  • Als Nächstes wird in dem Kernanordnungsschritt 402-1 die Layoutanordnung des Kerns 25, dessen Betrieb geprüft wurde, mit Bezug auf den Halbleiterchip 27 ausgeführt (siehe schematisches Layoutdiagramm aus 2D).
  • Als Nächstes wird in dem Chiplayoutschritt 402-2 eine Chipverdrahtungsleitung 28, welche die Funktion des Chips 27 realisieren muss, gebildet. In diesem zweiten zugehörigen Stand der Technik kann diese Chipverdrahtungsleitung 28 durch die Region des Kerns 25 verlaufen. Als Folge wird die Chipverdrahtungsleitung 28 gebildet, während sie durch die interne Region des Kerns 25 verläuft, falls erforderlich (siehe schematisches Layoutdiagramm aus 2E).
  • Dann wird in dem Chipbetriebsprüfungs-Schritt 402-3 der Betrieb des Chips 27, auf welchem die Chipverdrahtungsleitung 28 in der Chiplayoutstufe 402-2 ausgebildet wurde, ausgeführt (siehe schematisches Layoutdiagramm aus 2F).
  • Mit Bezug auf 3 wird nun der dritte zugehörige Stand der Technik erläutert.
  • 3 zeigt schematisch ein Layoutbeispiel eines Halbleiterchips 29 in dem dritten zugehörigen Stand der Technik. In diesem Halbleiterchip 29 sind ein Kern 30 und ein weiterer Kern 31 angeordnet.
  • In diesem dritten zugehörigen Stand der Technik sind sowohl eine Kernverdrahtungsleitung 32, welche spezifisch für den Kern 30 ist, als auch eine weitere Kernverdrahtungsleitung 33, welche spezifisch für den Kern 31 ist, innerhalb der jeweiligen Regionen des Kerns 30 und des Kerns 31 angeordnet. Innerhalb der Regionen dieser Kerne 30 und 31 sind sowohl ein Kanal 35 als auch ein weiterer Kanal 36 im Voraus ausgebildet, durch welche 3 Sätze von Chipverdrahtungsleitungen 34, die auf dem Halbleiterchip 29 ausgebildet sind, verzweigt, und die verzweigten Chipverdrahtungsleitungen 24 können verlaufen. Es sollte sich verstehen, dass es, ähnlich wie beim ersten zugehörigen Stand der Technik, kein Ablaufdiagramm zur Erläuterung des Verdrahtungsverfahrens dieses dritten zugehörigen Standes der Technik gibt.
  • Die vorstehend beschriebenen herkömmlichen integrierten Halbleiterschaltkreise, und auch deren Verdrahtungsverfahren, welche durch den ersten bis dritten zugehörigen Stand der Technik realisiert sind, weisen die folgenden Probleme auf:
    Dies bedeutet, dass in dem Verdrahtungsverfahren des ersten zugehörigen Standes der Technik verhindert wird, dass die Chipverdrahtungsleitung durch die Region des Kerns auf dem Halbleiterchip verläuft. Als Folge entsteht, wenn eine Vielzahl von Kernen auf dem Chip angeordnet sind, wie in 1 angezeigt, das Layout dadurch, dass die Chipverdrahtungsleitungen kollektiv in der Grenzregion zwischen den Kernen ausgebildet sind. In dem Fall, dass das Intervall zwischen diesen Kernen eng ist, ist es praktisch unmöglich, diese Chipverdrahtungsleitungen in dieser engen Grenzregion anzuordnen. Um dieses Problem zu vermeiden, muss dieses enge Intervall geweitet und weiter die Chipfläche weiterhin vergrößert werden. Als Folge würde die durch den Halbleiterchip eingenommene Gesamtfläche notwendigerweise vergrößert.
  • In dem zweiten zugehörigen Stand der Technik kann die Chipverdrahtungsleitung durch die Region des Kerns verlaufen. Wie jedoch in 2E dargestellt, wird die durch die Chipverdrahtungsleitung 28 verursachte Verdrahtungslastkapazität zu der Kernverdrahtungsleitung 26 addiert. Da diese Verdrahtungslastkapazität addiert wird, würde die Signaltransferzeit innerhalb der Kernverdrahtungsleitung 26 innerhalb des Kerns 25 schwanken. In dem Kernbetriebsprüfungs-Schritt 401-2 wird diese Betriebsprüfungsaktion ohne Betrachtung des adversen Einflusses durchgeführt, welcher durch die Verdrahtungslastkapazität durch die Chipverdrahtungsleitung 28 verursacht wird. Folglich besteht, da diese Verdrahtungslastkapazität addiert wird, ein Risiko dahingehend, dass die in dem Chipbetriebsprüfungs-Schritt 402-3 ausgeführte logische Operation sich von der unterscheiden kann, die in dem Kernbetriebsprüfungs-Schritt 401-2 ausgeführt wird.
  • Insbesondere würde in einem derartigen Fall, dass eine höhere Betriebsfrequenz für einen Kern und eine höhere Präzision in Zeitverzögerungen innerhalb dieses Kerns nötig wäre, ein weiteres Risiko auftreten. Das bedeutet, dass, obgleich Vorrichtungen, welche in diesem Kern bereitgestellt sind, unter normalen Bedingungen während der Betriebsprüfungsaktion durch Simulation betrieben werden können, tatsächliche, in diesem Kern bereitgestellte Vorrichtungen fehlerhaft betrieben würden.
  • Um dieses Problem zu verhindern, kann entweder die Kapazität zwischen benachbarten Signalleitungen oder die Kapazität der Zwischenschicht-Verdrahtungsleitungen präzise extrahiert werden, je nach Verdrahtungsbedingungen. Dieses Extraktionsverfahren würde jedoch eine übermäßig große Ausführungszeit erfordern, um diese Verdrahtungsleitungskapazitäten zu extrahieren.
  • Weiterhin muss in dem Verdrahtungsverfahren des dritten zugehörigen Standes der Technik, wie in 3 dargestellt, der Kanal im Voraus innerhalb der Kernregion ausgebildet werden. Dieser Kanal wird ausschließlich dazu verwendet, um den Verlauf der Chipverdrahtungsleitung durch diesen Kanal zu veranlassen. Dies würde die zur Ausbildung des Kerns benötigte Fläche in Übereinstimmung mit der durch den Kanal belegten Fläche erhöhen. Folglich würde die Fläche des Halbleiterchips vergrößert.
  • Auch könnten im dritten zugehörigen Stand der Technik die für diesen Kanal erwarteten Effekte nicht ausreichend erhalten werden, abhängig von der Anordnungsrichtung des Kerns oder der Anordnungsposition des Kanals und der Gesamtanzahl an Kanälen. Dementsprechend würde die Verdrahtungsfunktionseigenschaft des Halbleiterchips verschlechtert.
  • Die japanische offengelegte Patentanmeldung (JP-A-Heisei 7-153844) beschreibt das Verfahren, dass, da die Scheinverdrahtungsleitung auf derartigen Verdrahtungsleitungen mit geringer Dichte am peripheren Abschnitt des Chips bereitgestellt ist, dieser Verdrahtungsleitungs-Abschnitt mit der Scheinverdrahtungsleitung anderen Verdrahtungsleitungs-Abschnitten mit hoher Dichte ähneln kann, welche im zentralen Abschnitt dieses Chips angeordnet sind. Diese herkömmliche Technik könnte die Verdrahtungskapazitäten auf dem Chip gleichsetzen, so dass die Schätzungsgenauigkeit der Verdrahtungs-Verzögerungszeit verbessert werden könnte.
  • Jedoch kann diese herkömmliche Technik nicht die vorstehend erläuterten Probleme lösen.
  • Auch beschreibt die japanische offengelegte Patentanmeldung (JP-A-Heisei 175832) die nachfolgend erwähnte CAD-Vorrichtung zum Entwurf von integrierten Halbleiterschaltkreisen. In dieser CAD-Vorrichtung werden die provisorischen Anordnungs-/Verdrahtungsoperationen für jeden Schichtblock mit Bezug auf die in jeden dieser Schichtblöcke eingegebenen logischen Schaltkreise ausgeführt. Basierend auf diesen provisorischen Anordnungs-/Verdrahtungsoperationen werden die Verdrahtungskapazitätswerte der relevanten Verdrahtungsleitungen basierend auf den Längen der relevanten Verdrahtungsleitungen berechnet.
  • Jedoch kann diese herkömmliche CAD-Vorrichtung diese Probleme nicht lösen.
  • Weiterhin offenbart die japanische offengelegte Patentanmeldung (JP-A-Heisei 9-153550) das folgende Mustererzeugungsverfahren. In diesem Mustererzeugungsverfahren kann, während die gleichförmigen Scheinmuster mit ausreichender Abdeckungsrate ohne jeden Fehler erzeugt werden, eine Verschlechterung der Halbleitervorrichtung durch eine Erhöhung der Verdrahtungskapazitäten auf ähnliche Weise vorhergesagt werden.
  • Jedoch kann dieses herkömmliche Mustererzeugungsverfahren die vorstehend beschriebenen Probleme nicht lösen.
  • PATENT ABSTRACTS OF JAPAN Bd. 1997, Nr. 09, 30. September 1997 (1997-09-30) & JP 09 116018 A (HITACHI LTD), 2. Mai 1997 (1997-05-02) beschreiben die Verwendung von Scheinleitungen (21, 22, 23) welche in einem leeren Kanal innerhalb von Blöcken (11, 15) ausgebildet werden, und welche als Umleitungspfad eines Interblockdrahtes verwendet werden können, um effektiv einen leeren Kanal innerhalb eines Blocks zu nutzen.
  • Wie jedoch vorstehend beschrieben und in der Figur zur Zusammenfassung dieser Druckschrift gezeigt, kann nur eine im Voraus bereitgestellte Scheinverdrahtung einen Block überqueren.
  • Die vorliegende Erfindung wurde gemacht, um die vorstehend erläuterten Probleme zu lösen, und hat daher zum Ziel, ein Halbleitervorrichtungs-Anordnungs-/Verdrahtungsverfahren und auch eine Halbleitervorrichtungs-Anordnungs-/Verdrahtungsvorrichtung bereitzustellen, welche in der Lage sind, einen fehlerhaften Betrieb tatsächlicher Vorrichtungen zu verhindern.
  • Weiterhin hat die vorliegende Erfindung weiter zum Ziel, ein Halbleitervorrichtungs-Anordnungs-/Verdrahtungsverfahren und auch eine Halbleitervorrichtungs-Anordnungs-/Verdrahtungsvorrichtung bereitzustellen, welche in der Lage sind, eine Größe einer Halbleitervorrichtung zu reduzieren.
  • Zusammenfassung der Erfindung
  • Die vorliegende Erfindung wurde gemacht, um die vorstehend beschriebenen Probleme des herkömmlichen Anordnungs-/Verdrahtungsverfahrens einer Halbleitervorrichtung zu lösen. Das bedeutet, dass dieses Anordnungs-/Verdrahtungsverfahren einer Halbleitervorrichtung in der Lage ist, einen fehlerhaften Betrieb der tatsächlichen Vorrichtung zu vermeiden, während die Chipgröße reduziert wird.
  • Um einen Aspekt der vorliegenden Erfindung zu erzielen, weist ein Verfahren zur Anordnung/Verdrahtung eines Kerns, der zur Bildung einer Halbleitervorrichtung auf einem Halbleiterchip verwendet wird, Folgendes auf: Bereitstellen eines Kerns, Anordnen einer Kernverdrahtungsleitung auf dem Kern, Durchführen einer Kernbetriebsprüfung an dem Kern, auf welchem die Kernverdrahtungsleitung angeordnet ist. Die Durchführung der Kernbetriebsprüfung des Kern weist Folgendes auf: Anordnen einer ersten Scheinverdrahtungsleitung auf dem Kern, so dass die Kernverdrahtungsleitung des Kerns eine maximale Verdrahtungsleitungskapazität zwischen der ersten Scheinverdrahtungsleitung und der Kernverdrahtungsleitung aufweist; Berechnen eines Wertes einer Verdrahtungsleitungskapazität der Kernverdrahtungsleitung, wenn die erste Scheinverdrahtungsleitung angeordnet ist; und Durchführen der Kernbetriebsprüfung basierend auf dem berechneten Wert der Verdrahtungsleitungskapazität. Das Verfahren zur Anordnung/Verdrahtung eines Kerns, der zur Bildung einer Halbleitervorrichtung auf einem Halbleiterchip verwendet wird, weist weiter Folgendes auf: Anordnen des Kerns, an welchem die Kernbetriebsprüfung durchgeführt wurde, auf einem Halbleiterchip, um einen angeordneten Kern herzustellen, Angleichen einer ersten Verdrahtungsleitungskapazität der Kernverdrahtungsleitung des angeordneten Kerns an eine zweite Verdrahtungsleitungskapazität der Kernverdrahtungsleitung des Kerns, wenn die Kernbetriebsprüfung des Kerns durchgeführt wird. Das Angleichen der ersten Verdrahtungsleitungskapazität an die zweite Verdrahtungsleitungskapazität weist Folgendes auf: Anordnen einer Chipverdrahtungsleitung auf dem Halbleiterchip, auf welchem der angeordnete Kern angeordnet ist, um einen angeordneten Chip zu erzeugen, und Anordnen einer zweiten Scheinverdrahtungsleitung auf dem angeordneten Kern des angeordneten Chips an einem Abschnitt, an dem die Chipverdrahtungsleitung nicht angeordnet ist, von einem Abschnitt, an dem die erste Scheinverdrahtungsleitung angeordnet ist. Das Verfahren zur Anordnung/Verdrahtung eines Kerns, der zur Bildung einer Halbleitervorrichtung auf einem Halbleiterchip verwendet wird, weist folgenden letzten Schritt auf: Durchführen einer Chipbetriebsprüfung an dem Halbleiterchip, auf welchem der angeordnete Kern unter einer Bedingung angeordnet ist, dass die erste Verdrahtungsleitungskapazität gleich der zweiten Verdrahtungsleitungskapazität ist.
  • In diesem Fall beinhaltet die Durchführung der Chipbetriebsprüfung des Halbleiterchips die Berechnung eines Wertes einer zweiten Verdrahtungsleitungskapazität der Kernverdrahtungsleitung, wenn die zweite Scheinverdrahtungsleitung angeordnet ist, und die Durchführung der Chipbetriebsprüfung des Halbleiterchips basierend auf dem Wert der berechneten zweiten Verdrahtungsleitungskapazität.
  • Weiter in diesem Fall beinhaltet die Anordnung der ersten Scheinverdrahtungsleitung die Anordnung der ersten Scheinver drahtungsleitung auf dem Kern an einem Abschnitt nahe der Kernverdrahtungsleitung, so dass die erste Scheinverdrahtungsleitung eine im Wesentlichen mindestens gleiche Länge wie die Kernverdrahtungsleitung entlang der Kernverdrahtungsleitung aufweist.
  • Um einen weiteren Aspekt der vorliegenden Erfindung zu erzielen, beinhaltet die Anordnung der Chipverdrahtungsleitung die Anordnung der Chipverdrahtungsleitung unter einer Bedingung, dass die Chipverdrahtungsleitung im Wesentlichen einen gesamten Abschnitt des Kerns durchlaufen kann.
  • In diesem Fall beinhaltet die Berechnung des Wertes der Verdrahtungsleitungskapazität die Berechnung eines Wertes von Parasitärkapazität pro Einheitslänge, welche erzeugt wird, wenn eine Verdrahtungsleitung benachbart zu der Kernverdrahtungsleitung angeordnet wird, und die Berechnung des Wertes der Verdrahtungsleitungskapazität basierend auf der berechneten Parasitärkapazität pro Einheitslänge, einer Länge der Kernverdrahtungsleitung und einer Länge der ersten Scheinverdrahtungsleitung.
  • Auch in diesem Fall beinhaltet die Anordnung der ersten Scheinverdrahtungsleitung auf dem Kern das Anordnen der ersten Scheinverdrahtungsleitung auf einer ersten Schicht, die sich von einer zweiten Schicht unterscheidet, auf welcher die Kernverdrahtungsleitung angeordnet ist, und wobei das Berechnen des Wertes der Verdrahtungsleitungskapazität Folgendes einschließt: Berechnen eines Wertes einer Parasitärkapazität einer Zwischenschichtverdrahtungsleitung pro Einheitslänge, die erzeugt wird, wenn eine Verdrahtungsleitung auf der ersten Schicht angeordnet ist, und Berechnen des Wertes der Verdahtungsleitungskapazität basierend auf der berechneten Parasitärkapazität der Zwischenschichtverdrahtungsleitung pro Einheitslänge, einer Länge der Kernverdrahtungsleitung und einer Länge der ersten Scheinverdrahtungsleitung.
  • Weiter in diesem Fall beinhaltet die Berechnung des Wertes der Verdrahtungsleitungskapazität das Berechnen eines Wertes der Verdrahtungsleitungskapazität unter einer Bedingung, dass ein Potential der ersten Scheinverdrahtungsleitung an ein Massepotential oder ein vorbestimmtes Potential gebunden ist.
  • Um noch einen weiteren Aspekt der vorliegenden Erfindung zu erzielen, beinhaltet die Bereitstellung des Kerns das Bereitstellen des Kerns bestehend aus einer Vielzahl an Blöcken, und wobei das Angleichen der ersten Verdrahtungsleitungskapazität an die zweite Verdrahtungsleitungskapazität das Angleichen der ersten Verdrahtungsleitungskapazität an die zweite Verdrahtungsleitungskapazität im Hinblick auf mindestens einen Block, der aus einer Vielzahl an Blöcken des Kerns ausgewählt wird, einschließt.
  • In diesem Fall beinhaltet die Bereitstellung des Kerns das Bereitstellen des Kerns bestehend aus einer Vielzahl an Blöcken, und wobei das Anordnen der Chipverdrahtungsleitung Folgendes einschließt: Anordnen der Chipverdrahtungsleitung auf einem ersten Block aus der Vielzahl an Blöcken unter einer Bedingung, dass die Chipverdrahtungsleitung im Wesentlichen einen gesamten Abschnitt des ersten Blocks durchlaufen kann und Anordnen der Chipverdrahtungsleitung auf einem zweiten Block aus der Vielzahl an Blöcken unter einer Bedingung, dass verhindert wird, dass die Chipverdrahtungsleitung den zweiten Block durchläuft.
  • Auch in diesem Fall beinhaltet die Anordnung der ersten Scheinverdrahtungsleitung auf dem Kern das Anordnen der ersten Scheinverdrahtungsleitung auf dem ausgewählten Block ohne das Anordnen der ersten Scheinverdrahtungsleitung auf mindestens einem anderen Block als dem ausgewählten Block aus der Vielzahl von Blöcken.
  • Weiter in diesem Fall weisen der ausgewählte Block und der andere Block als der ausgewählte Block voneinander unterschiedliche Schaltkreismerkmale auf.
  • Um noch einen weiteren Aspekt der vorliegenden Erfindung zu erzielen, weist eine Halbleitervorrichtungs-Anordnungs-/Verdrahtungsvorrichtng zum Anordnen/Verdrahten eines Kerns, der zur Bildung einer Halbleitervorrichtung auf einem Halbleiterchip verwendet wird, Folgendes auf: einen Abschnitt zum Bereitstellen eines Kerns, einen Abschnitt zum Anordnen einer Kernverdrahtungsleitung auf dem Kern, einen Abschnitt zum Durchführen einer Kernbetriebsprüfung an dem Kern, auf welchem die Kernverdrahtungsleitung angeordnet ist, wobei der Abschnitt zur Durchführung der Kernbetriebsprüfung des Kerns Folgendes aufweist: einen Abschnitt zum Anordnen einer ersten Scheinverdrahtungsleitung auf dem Kern, so dass die Kernverdrahtungsleitung des Kerns eine maximale Verdrahtungsleitungskapazität zwischen der ersten Scheinverdrahtungsleitung und der Kernverdrahtungsleitung aufweist, einen Abschnitt zum Berechnen eines Wertes einer Verdrahtungsleitungskapazität der Kernverdrahtungsleitung, wenn die erste Scheinverdrahtungsleitung angeordnet ist, und einen Abschnitt zum Durchführen der Kernbetriebsprüfung basierend auf dem berechneten Wert der Verdrahtungsleitungskapazität. Die Halbleitervorrichtungs-Anordnungs-/Verdrahtungs-Vorrichtung weist weiter Folgendes auf: einen Abschnitt zum Anordnen des Kerns, an welchem die Kernbetriebsprüfung durchgeführt wurde, auf einem Halbleiterchip, um einen angeordneten Kern herzustellen, einen Abschnitt zum Angleichen einer ersten Verdrahtungsleitungskapazität der Kernverdrahtungsleitung des angeordneten Kerns an eine zweite Verdrahtungsleitungskapazität der Kernverdrahtungsleitung des Kerns, wenn die Kernbetriebsprüfung des Kerns durchgeführt wird, wobei der Abschnitt zum Angleichen der ersten Verdrahtungsleitungskapazität an die zweite Verdrahtungsleitungskapazität Folgendes aufweist: einen Abschnitt zum Anordnen einer Chipverdrahtungsleitung auf dem Halbleiterchip, auf welchem der angeordnete Kern angeordnet ist, um einen angeordneten Chip zu erzeugen, und einen Abschnitt zum Anordnen einer zweiten Scheinverdrahtungsleitung auf dem angeordneten Kern des angeordneten Chips an einem Abschnitt, an dem die Chipverdrahtungsleitung nicht angeordnet ist, von einem Abschnitt, an dem die erste Scheinverdrahtungsleitung angeordnet ist. Die Halblei tervorrichtungs-Anordnungs-/Verdrahtungs-Vorrichtung weist weiter Folgendes auf: einen Abschnitt zum Durchführen einer Chipbetriebsprüfung an dem Halbleiterchip, auf welchem der angeordnete Kern unter einer Bedingung angeordnet ist, dass die erste Verdrahtungsleitungskapazität gleich der zweiten Verdrahtungsleitungskapazität ist.
  • In diesem Fall beinhaltet der Abschnitt zur Durchführung der Chipbetriebsprüfung des Halbleiterchips einen Abschnitt zur Berechnung eines Wertes einer zweiten Verdrahtungsleitungskapazität der Kernverdrahtungsleitung, wenn die zweite Scheinverdrahtungsleitung angeordnet ist, und einen Abschnitt zur Durchführung der Chipbetriebsprüfung des Halbleiterchips basierend auf dem Wert der berechneten zweiten Verdrahtungsleitungskapazität.
  • Weiter in diesem Fall beinhaltet der Abschnitt zur Anordnung der ersten Scheinverdrahtungsleitung einen Abschnitt zur Anordnung der ersten Scheinverdrahtungsleitung auf dem Kern an einem Abschnitt nahe der Kernverdrahtungsleitung, so dass die erste Scheinverdrahtungsleitung eine im Wesentlichen mindestens gleiche Länge wie die Kernverdrahtungsleitung entlang der Kernverdrahtungsleitung aufweist.
  • In diesem Fall beinhaltet der Abschnitt zur Anordnung der Chipverdrahtungsleitung einen Abschnitt zur Anordnung der Chipverdrahtungsleitung unter einer Bedingung, dass die Chipverdrahtungsleitung im Wesentlichen einen gesamten Abschnitt des Kerns durchlaufen kann.
  • Auch in diesem Fall beinhaltet der Abschnitt zur Berechnung des Wertes der Verdrahtungsleitungskapazität einen Abschnitt zur Berechnung eines Wertes von Parasitärkapazität pro Einheitslänge, welche erzeugt wird, wenn eine Verdrahtungsleitung benachbart zu der Kernverdrahtungsleitung angeordnet wird, und einen Abschnitt zur Berechnung des Wertes der Verdrahtungsleitungskapazität basierend auf der berechneten Parasitärkapazität pro Einheitslänge, einer Länge der Kernverdrahtungsleitung und einer Länge der ersten Scheinverdrahtungsleitung.
  • Weiter in diesem Fall beinhaltet der Abschnitt zur Anordnung der ersten Scheinverdrahtungsleitung auf dem Kern einen Abschnitt zum Anordnen der ersten Scheinverdrahtungsleitung auf einer ersten Schicht, die sich von einer zweiten Schicht unterscheidet, auf welcher die Kernverdrahtungsleitung angeordnet ist, und wobei der Abschnitt zum Berechnen des Wertes der Verdrahtungsleitungskapazität Folgendes einschließt: einen Abschnitt zum Berechnen eines Wertes einer Parasitärkapazität einer Zwischenschichtverdrahtungsleitung pro Einheitslänge, die erzeugt wird, wenn eine Verdrahtungsleitung auf der ersten Schicht angeordnet ist, und einen Abschnitt zum Berechnen des Wertes der Verdahtungsleitungskapazität basierend auf der berechneten Parasitärkapazität der Zwischenschichtverdrahtungsleitung pro Einheitslänge, einer Länge der Kernverdrahtungsleitung und einer Länge der ersten Scheinverdrahtungsleitung.
  • In diesem Fall beinhaltet der Abschnitt zur Berechnung des Wertes der Verdrahtungsleitungskapazität einen Abschnitt zum Berechnen des Wertes der Verdrahtungsleitungskapazität unter einer Bedingung, dass ein Potential der ersten Scheinverdrahtungsleitung an ein Massepotential oder ein vorbestimmtes Potential gebunden ist.
  • Auch in diesem Fall beinhaltet der Abschnitt zur Bereitstellung des Kerns einen Abschnitt zum Bereitstellen des Kerns bestehend aus einer Vielzahl an Blöcken, und wobei der Abschnitt zum Angleichen der ersten Verdrahtungsleitungskapazität an die zweite Verdrahtungsleitungskapazität einen Abschnitt zum Angleichen der ersten Verdrahtungsleitungskapazität an die zweite Verdrahtungsleitungskapazität im Hinblick auf mindestens einen Block, der aus der Vielzahl an Blöcken des Kerns ausgewählt wird, einschließt.
  • Weiter in diesem Fall beinhaltet der Abschnitt zur Bereitstellung des Kerns einen Abschnitt zum Bereitstellen des Kerns bestehend aus einer Vielzahl an Blöcken, und wobei der Abschnitt zum Anordnen der Chipverdrahtungsleitung Folgendes einschließt: einen Abschnitt zum Anordnen der Chipverdrahtungsleitung auf einem ersten Block aus der Vielzahl an Blöcken unter einer Bedingung, dass die Chipverdrahtungsleitung im Wesentlichen einen gesamten Abschnitt des ersten Blocks durchlaufen kann, und einen Abschnitt zum Anordnen der Chipverdrahtungsleitung auf einem zweiten Block aus der Vielzahl an Blöcken unter einer Bedingung, dass verhindert wird, dass die Chipverdrahtungsleitung den zweiten Block durchläuft.
  • In diesem Fall beinhaltet der Abschnitt zur Anordnung der ersten Scheinverdrahtungsleitung auf dem Kern einen Abschnitt zum Anordnen der ersten Scheinverdrahtungsleitung auf dem ausgewählten Block ohne das Anordnen der ersten Scheinverdrahtungsleitung auf mindestens einem anderen Block als dem ausgewählten Block aus der Vielzahl von Blöcken.
  • Auch in diesem Fall weisen der ausgewählte Block und der andere Block als der ausgewählte Block voneinander unterschiedliche Schaltkreismerkmale auf.
  • Kurzbeschreibung der Zeichnungen
  • Ein vollständigeres Verständnis der Lehren der vorliegenden Erfindung kann durch Bezug auf die beiliegenden Zeichnungen erhalten werden, in welchen ähnliche Bezugszeichen ähnliche Merkmale bezeichnen, und welche Folgendes darstellen:
  • 1 zeigt schematisch das Layoutdiagramm des Kerns in dem ersten zugehörigen Stand der Technik;
  • 2A ist ein Ablaufdiagramm zur Beschreibung des Layout-Designverfahrens des zweiten zugehörigen Standes der Technik;
  • 2B ist ein schematisches Diagramm zur Anzeige der Layoutbedingung, welche dem Kernlayoutschritt des zweiten zugehörigen Standes der Technik entspricht;
  • 2C ist ein schematisches Diagramm zum Aufzeigen des Layoutstatus, welcher dem Kernbetriebsprüfungs-Schritt des zweiten zugehörigen Standes der Technik entspricht;
  • 2D ist ein schematisches Diagramm zur Darstellung des Layoutstatus, welcher dem Kernanordnungsschritt des zweiten zugehörigen Standes der Technik entspricht;
  • 2E ist ein schematisches Diagramm zum Aufzeigen des Chiplayoutschrittes des zweiten zugehörigen Standes der Technik;
  • 2F ist ein schematisches Diagramm zum Anzeigen des Layoutstatus, welcher dem Chipbetriebsprüfungs-Schritt des zweiten zugehörigen Standes der Technik entspricht;
  • 3 zeigt das Layoutdiagramm des Kerns im dritten zugehörigen Stand der Technik an;
  • 4A ist ein Ablaufdiagramm zur Beschreibung eines Layout-Designverfahrens gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
  • 4B ist ein schematisches Diagramm zum Aufzeigen eines Layoutstatus, welcher einem Kernlayoutschritt der ersten Ausführungsform entspricht;
  • 4C ist ein schematisches Diagramm zur Darstellung eines Layoutstatus, welcher einem Scheinverdrahtungs-Lastberechnungsschritt der ersten Ausführungsform entspricht;
  • 4D ist ein schematisches Diagramm zum Aufzeigen eines Layoutstatus, welcher einem Kernbetriebsprüfungs-Schritt der ersten Ausführungsform entspricht;
  • 4E ist ein schematisches Diagramm zum Anzeigen eines Layoutstatus, welcher einem Kernanordnungsschritt der ersten Ausführungsform entspricht;
  • 4F ist ein schematisches Diagramm zum Aufzeigen eines Layoutstatus, welcher einem Chiplayoutschritt der ersten Ausführungsform entspricht;
  • 4G ist ein schematisches Diagramm zur Darstellung eines Layoutstatus, welcher einem Kern-Scheinverdrahtungsschritt der ersten Ausführungsform entspricht;
  • 4H ist ein schematisches Diagramm zum Anzeigen eines Layoutstatus, welcher einem Chipbetriebsprüfungs-Schritt der ersten Ausführungsform entspricht;
  • 5A ist ein schematisches Diagramm zum Anzeigen eines Beispiels einer virtuellen Scheinverdrahtungsanordnung in dem Scheinverdrahtungs-Lastberechnungsschritt der ersten Ausführungsform;
  • 5B ist ein schematisches Diagramm zum Aufzeigen eines weiteren Beispiels einer virtuellen Scheinverdrahtungsanordnung in dem Scheinverdrahtungs-Lastberechnungsschritt der ersten Ausführungsform;
  • 5C ist ein schematisches Diagramm zum Aufzeigen eines weiteren Beispiels einer virtuellen Scheinverdrahtungsanordnung in dem Scheinverdrahtungs-Lastberechnungsschritt der ersten Ausführungsform;
  • 6 ist ein Layoutdiagramm zum Anzeigen eines Kerns, an welchem eine zweite Ausführungsform der vorliegenden Erfindung angewendet wird;
  • 7A ist ein Ablaufdiagramm zur Beschreibung eines Layout-Designverfahrens gemäß einer zweiten Ausführungsform der vorliegenden Erfindung;
  • 7B ist ein schematisches Diagramm zum Aufzeigen eines Layoutstatus, welcher dem Kernlayout-Gruppierungsschritt der zweiten Ausführungsform entspricht;
  • 7C ist ein schematisches Diagramm zur Darstellung eines Layoutstatus, welcher einem Scheinverdrahtungs-Lastberechnungsschritt der zweiten Ausführungsform entspricht;
  • 7D ist ein schematisches Diagramm zum Aufzeigen eines Layoutstatus, welcher einem Kernbetriebsprüfungs-Schritt der zweiten Ausführungsform entspricht;
  • 7E ist ein schematisches Diagramm zum Anzeigen eines Layoutstatus, welcher einem Kernanordnungsschritt der zweiten Ausführungsform entspricht;
  • 7F ist ein schematisches Diagramm zum Aufzeigen eines Layoutstatus, welcher einem Chiplayoutschritt der zweiten Ausführungsform entspricht;
  • 7G ist ein schematisches Diagramm zur Darstellung eines Layoutstatus, welcher einem Kern-Scheinverdrahtungsschritt der zweiten Ausführungsform entspricht; und
  • 7H ist ein schematisches Diagramm zum Anzeigen eines Layoutstatus, welcher einem Chipbetriebsprüfungs-Schritt der zweiten Ausführungsform entspricht.
  • Beschreibung der bevorzugten Ausführungsformen
  • Mit Bezug auf die Zeichnungen werden nun unterschiedliche bevorzugte Ausführungsformen der vorliegenden Erfindung detailliert beschrieben.
  • ERSTES LAYOUT-DESIGNVERFAHREN
  • 4A ist ein Ablaufdiagramm zur Erläuterung eines Layout-Design(Verdrahtungs)-Verfahrens gemäß einer ersten Auführungsform der vorliegenden Erfindung.
  • Wie aus diesem Ablaufdiagramm hervorgeht, setzt sich das Layout-Designverfahren dieser ersten erfindungsgemäßen Ausführungsform aus einem Kerndesign-Ablaufschritt 101 und einem Chipdesign-Ablaufschritt 102 zusammen.
  • Konkret gesagt, beinhaltet dieser Kerndesign-Ablaufschritt 101 einen Kern-Layoutschritt 101-1, einen Scheinverdrahtungs-Lastberechnung-Schritt 101-2 und einen Kernbetriebsprüfungs-Schritt 101-3.
  • Auch beinhaltet der Chipdesignschritt 102 einen Kernanordnungsschritt 102-1, einen Chiplayoutschritt 102-2, einen Kern-Scheinverdrahtungsschritt 102-3 und einen Chipbetriebsprüfungs-Schritt 102-4.
  • 4B, 4C, 4D, 4E, 4F, 4G und 4H sind schematische Layoutdiagramme zum Aufzeigen von Kernen/Chips, welche den jeweiligen in 4A gezeigten Verdrahtungsschritten entsprechen, und sind in rechtsseitigen Positionen des jeweiligen Schrittes, welcher dem vorstehend beschriebenen Ablaufdiagrammprozess aus 4A entspricht, dargestellt.
  • Insbesondere ist 4B ein schematisches Diagramm zum Aufzeigen eines Layoutstatus, welcher dem Kernlayoutschritt 101-1 entspricht. 4C ist ein schematisches Diagramm zur Darstellung eines Layoutstatus, welcher dem Scheinverdrahtungs-Lastberechnungsschritt 101-2 entspricht. 4D ist ein schematisches Diagramm zum Aufzeigen eines Layoutstatus, welcher dem Kernbetriebsprüfungs-Schritt 101-3 entspricht. 4E ist ein schematisches Diagramm zum Anzeigen eines Layoutstatus, welcher dem Kernanordnungsschritt 102-1 entspricht. 4F ist ein schematisches Diagramm zum Aufzeigen eines Layoutstatus, welcher dem Chiplayoutschritt 102-2 entspricht. 4G ist ein schematisches Diagramm zur Darstellung eines Layoutstatus, welcher dem Kern-Scheinverdrahtungsschritt 102-3 entspricht. Dann ist 4H ein schematisches Diagramm zum Anzeigen eines Layoutstatus, welcher dem Chipbetriebsprüfungs-Schritt 102-4 entspricht.
  • In dem Kerndesign-Ablaufschritt 101 wird zunächst ein Layout eines Kerns 1 auf einem Halbleiterchip in dem Kernlayoutschritt 101-1 entworfen. Dann wird in diesem Schritt 101-1 eine Kernverdrahtungsleitung (Muster) 2 angeordnet, und diese Kernverdrahtungsleitung muss die Funktion dieses Kerns 1 realisieren. Wie vorstehend beschrieben, impliziert ein Begriff "Kern" einen Funktionsblock mit großen Abmessungen, welcher in der Lage ist, eine komplexe Betriebsfunktion durch Kombination von Basisfunktionsblöcken, wie beispielsweise einem Inverter und einem UND-Gatter-Schaltkreis und einem ODER-Gatter-Schaltkreis, welche in einem ASIC (applikationsspezifischer integrierter Schaltkreis) verwendet werden, zu realisieren.
  • Unter diesem Status ist nur diese Kernverdrahtungsleitung 2 auf dem Kern 1 vorhanden (siehe schematisches Layoutdiagramm aus 4B).
  • Als Nächstes wird nun unter der Annahme, dass eine Verdrahtungsleitung, oder ein Verdrahtungsmuster, in einer für die Verdrahtung verfügbaren Region innerhalb der Region dieses Kerns 1 in dem Scheinverdrahtungs-Lastberechnungsschritt 101-2 vorhanden ist, eine virtuelle Scheinverdrahtungsleitung 3 (entsprechend der Verdrahtungsleitung oder dem Verdrahtungsmuster) zusätzlich mit diesem Kern 1 bereitgestellt. Die Kernverdrahtungsleitung 2 weist ursprünglich eine Verdrahtungslastkapazität zwischen einer Grundfläche und der eigenen Kernverdrahtungsleitung 2 auf. In diesem Schritt wird, da die vorstehend erläuterte virtuelle Scheinverdrahtungsleitung 3 zu dem Kern 1 hinzugefügt wird, eine weitere Kapazität zusätzlich zu der vorstehend beschriebenen ursprünglichen Verdrahtungslastkapazität, welche zwischen der Grundfläche und der Kernverdrahtungsleitung 2 definiert ist, zusätzlich bereitgestellt. Diese zusätzliche Kapazität entspricht einer Lastkapazität zwischen benachbarten Verdrahtungsleitungen, und zwar zwischen der Kernverdrahtungsleitung 2 und der virtuellen Scheinverdrahtungsleitung 3 (siehe schematisches Layoutdiagramm aus 4C).
  • Zu diesem Zeitpunkt wird die virtuelle Scheinverdrahtungsleitung 3 in der nachfolgend beschriebenen Art und Weise hinzugefügt. Dies bedeutet, dass diese virtuelle Scheinverdrahtungsleitung 3 zusätzlich bereitgestellt wird, so dass die Kernverdrahtungsleitung 2, welche bereits in dem vorangehenden Kernlayoutschritt 101-1 angeordnet wurde, eine maximale Verdrahtungslastkapazität innerhalb eines Bezugs zu der virtuellen Scheinverdrahtungsleitung 3 aufweist. Anders gesagt kann, damit diese Kernverdrahtungsleitung 2 die maximale Verdrahtungslastkapazität aufweisen kann, die virtuelle Verdrahtungsleitung 3 an einer Position nahe der Kernverdrahtungsleitung 2 und entlang der Kernverdrahtungsleitung 2 über den gesamten Abschnitt dieser Kernverdrahtungsleitung 2 ausgebildet werden.
  • Wie in 4C dargestellt, ist die virtuelle Scheinverdrahtungsleitung 3 mit einem konstanten Intervall bereitgestellt und ist parallel zu der gerade geformten Kernverdrahtungsleitung 2 angeordnet und weist auch Längen auf, welche der gesamten Querbreite des Kerns 1 entsprechen. Es sollte sich verstehen, dass die Anordnung dieser virtuellen Scheinverdrahtungsleitung 3 nicht auf die in 4C gezeigte beschränkt ist.
  • Wie in 5A dargestellt, wird beispielsweise in dem Fall, dass eine Kernverdrahtungsleitung 2a eine gekrümmte Leitung ist, eine virtuelle Scheinverdrahtungsleitung 3a entlang dieser Kernverdrahtungsleitung 2a ausgebildet, und zwar kann die virtuelle Scheinverdrahtungsleitung 3a den gleichen Krümmungsgrad wie den der Kernverdrahtungsleitung 2a aufweisen.
  • Auch wird, da die virtuelle Scheinverdrahtungsleitung 3 derart geformt sein kann, dass die Kernverdrahtungsleitung 2 die vorstehend erläuterte maximale Verdrahtungsleitungs-Lastkapazität aufweisen kann, wie in 5B dargestellt, eine virtuelle Scheinverdrahtungsleitung 3b nicht mehr an einer Position entfernt von der Kernverdrahtungsleitung 2b ausgebildet, wo dieser Kernverdrahtungsleitung 2b keine Verdrahtungslastkapazität verliehen wird.
  • Auch besteht, wie in 5C dargestellt, in einem Fall, dass eine Kernverdrahtungsleitung 2C kurz ist, keine Notwendigkeit, eine virtuelle Scheinverdrahtungsleitung 3c auszubilden, so dass eine Länge der ausgebildeten virtuellen Scheinverdrahtungsleitung 3c länger ist als sie sein muss, um der kurzen Kerverdrahtungsleitung 2c eine Verdrahtungslastkapazität zu verleihen. Anders gesagt kann diese virtuelle Scheinverdrahtungsleitung ausreichend eine Länge aufweisen, welche im Wesentlichen der Länge der Kernverdrahtungsleitung 2c entspricht.
  • Als Folge wird in dem Scheinverdrahtungsleitungs-Lastberechnungsschritt 101-2 die vorstehend beschriebene maximale Verdrahtungslastkapazität berechnet. Die maximale Verdrahtungslastkapazität hat möglicherweise die Kernverdrahtungsleitung 2 inne, und sie entspricht dem Maximalwert, welcher durch eine angeordnete Chipverdrahtungsleitung 5 angegeben wird, wenn die Chipverdrahtungsleitung 5 in dem nachfolgenden Chiplayoutschritt 102-2 angeordnet wird, unabhängig von der Anordnungsweise dieser Chipverdrahtungsleitung 5 (und zwar unabhängig von einer Tatsache, dass wie die Chipverdrahtungsleitung 5 im Hinblick auf die Kernverdrahtungsleitung 2 angeordnet ist).
  • In diesem Scheinverdrahtungsleitungs-Lastberechnungsschritt 101-2 wird ein Parasitärkapazitätswert zwischen benachbarten Verdrahtungsleitungen pro Einheitslänge im Voraus berechnet, so dass benachbarte Verdrahtungsleitungen auf beiden Seiten einer Verdrahtungsleitung angeordnet werden. Basierend auf diesem berechneten Parasitärkapazitätswert zwischen den benachbarten Verdrahtungsleitungen pro Einheitslänge, der Länge der Kernverdrahtungsleitung 2 und auch der Länge der virtuellen Scheinverdrahtungsleitung 3 wird eine Berechnung eines Kapazitätswertes vorgenommen (und zwar des vorstehend beschriebenen hinzugefügten Wertes), welcher einer Lastkapazität zwischen benachbarten Leitungen im Hinblick auf die Kernverdrahtungsleitung 2 und die virtuelle Scheinverdrahtungsleitung 3 entspricht.
  • Auch werden als eine Anordnungsposition der virtuellen Scheinverdrahtungsleitung 3 die virtuelle Scheinverdrahtungsleitung 3 und die Kernverdrahtungsleitung 2 bevorzugt auf voneinander isolierte Positionen gesetzt, um zu verhindern, dass die virtuelle Scheinverdrahtungsleitung 3 mit der Kernverdrahtungsleitung 2 kurzgeschlossen wird.
  • Um ein Potential zu stabilisieren, wird die virtuelle Scheinverdrahtungsleitung 3 bevorzugt unter einer Bedingung berechnet, dass ein Potential der virtuellen Scheinverdrahtungsleitung 3 entweder am Massepotential oder einem vorbestimmten Energieversorgungspotential festgemacht ist.
  • Weiterhin wurde in 4A bis 4H das Layout-Designverfahren gemäß der ersten Ausführungsform lediglich auf der zweidimensionalen Einzelebene erläutert. Offenbar kann dieses Layout-Designverfahren auf ähnliche Weise auf die jeweiligen Verdrahtungsleitungsschichten angewandt werden, welche einen ASIC-Chip bilden. Folglich kann in diesem Scheinverdrahtungs-Lastberechnungsschritt 101-2 zusätzlich zu der Parasitärkapazität zwischen benachbarten Verdrahtungsleitungen eine Parasitärkapazität von Zwischenschicht-Verdrahtungsleitungen zu der berechneten Scheinverdrahtungslast addiert werden. Es sollte sich auch verstehen, dass dieses Verfahren zur Anordnung der virtuellen Scheinverdrahtungsleitung 3 in diesem dreidimensionalen Fall auf ähnliche Weise auf die zweidimensionalen Fälle, wie vorstehend mit Bezug auf 5A, 5B und 5C erläutert, angewandt werden kann.
  • Die vorstehend beschriebene "Nachbarleitungs-Parasitärkapazität" entspricht einer Parasitärkapazität zwischen den beiden virtuellen Scheinverdrahtungsleitungen 3, welche auf beiden Seiten der Kernverdrahtungsleitung 2 angeordnet sind.
  • Auch entspricht die vorstehend erläuterte "Zwischenschichtleitungs-Parasitärkapazität" einer Parasitärkapazität zwischen der Kernverdrahtungsleitung 2 und einer Kernverdrahtungsleitung oder einer virtuellen Scheinverdrahtungsleitung, welche in den oberen/unteren Verdrahtungsleitungsschichten angeordnet ist, außer derjenigen Schicht, in der die Kernverdrahtungsleitung 2 angeordnet ist.
  • Dann wird im Kernbetriebsprüfungs-Schritt 101-3 ein Betrieb des Kerns 1 basierend auf dem in dem Scheinverdrahtungs-Lastberechnungsschritt 101-2 berechneten Verdrahtungslast-Kapazitätswert geprüft. Dieser Verdrahtungslast-Kapazitätswert impliziert die vorstehend erläuterte maximale Verdrahtungslastkapazität, welche möglicherweise die Kernverdrahtungsleitung 2 innehat (siehe schematisches Layoutdiagramm aus 4D, und zwar entspricht das Layoutdiagramm aus 4D dem Layoutdiagramm aus 4C).
  • CHIPDESIGN-ABLAUFSCHRITT
  • Als Nächstes wird der Chipdesign-Ablaufschritt nun ausführlicher beschrieben.
  • In diesem Kernanordnungsschritt 102-1 wird die Layoutanordnung des Kerns 1 an einem Halbleiterchip 4 durchgeführt (siehe schematisches Layoutdiagramm aus 4E). In dem Kernanordnungs schritt 102-1 wurde der Kern in dem Kerndesign-Ablaufschritt 101 konstruiert.
  • Im Allgemeinen sind eine Anordnungsrichtung eines Kerns und ein für die Anordnung verfügbarer Abschnitt dieses Kerns durch eine automatische Verdrahtungsvorrichtung und ähnliches beschränkt. Im Gegensatz dazu wird die erste Ausführungsform in der Bedingung durchgeführt, dass keine derartige Beschränkung besteht. Anders gesagt sind in dem vorstehend beschriebenen herkömmlichen Verfahren zur Bereitstellung des Kanals, welches spezifisch für die Durchdringung der Chipverdrahtungsleitung in dem dritten zugehörigen Stand der Technik ist, sowohl die Anordnungsrichtung des Kerns 30, 31 als auch die für die Anordnung verfügbare Position desselben beschränkt. Im Gegensatz dazu wird in der ersten Ausführungsform, da die Chipverdrahtungsleitung 5 durch den im Wesentlichen gesamten Abschnitt des Kerns 1 durchdrungen werden kann, die vorstehend beschriebene Beschränkung darauf nicht angewandt.
  • Als Nächstes wird in dem Chiplayoutschritt 102-2 die zur Realisierung der Funktion des Chips 4 erforderliche Chipverdrahtungsleitung 5 ausgebildet. In diesem Fall kann diese Chipverdrahtungsleitung 5 durch den im wesentlichen gesamten Abschnitt des Kerns 1 verlaufen (siehe schematisches Layoutdiagramm aus 4F).
  • Danach wird, da die Anordnung dieser Chipverdrahtungsleitung 5 abgeschlossen ist, eine Scheinverdrahtungsleitung 6 in dem Kern-/Scheinverdrahtungsschritt 102-3 ausgebildet (siehe schematisches Layoutdiagramm aus 4G).
  • In diesem Kern-/Scheinverdrahtungsschritt 102-3 werden, wenn ein für die Verdrahtung verfügbarer Abschnitt mit Ausnahme des Abschnitts, an welchem die Chipverdrahtungsleitung 5 innerhalb des Kerns 1 ausgebildet wird, übrig ist, Scheinverdrahtungsleitungen 6 auf dem gesamten verbleibenden Abschnitt ausgebildet. In diesem Fall werden diese Scheinverdrahtungsleitungen 6 auf allen Positionen angeordnet, auf welchen die virtuelle Scheinverdrahtungsleitung 3 ausgebildet ist, doch die Chipverdrahtungsleitung 5 nicht ausgebildet ist.
  • Ähnlich wie die vorstehend beschriebene Bedingung des Scheinverdrahtungs-Lastberechnungsschrittes 101-2 wird diese Scheinverdrahtungsleitung 6 bevorzugt auf einen Status gesetzt, dass das Potential der Scheinverdrahtungsleitung 6 entweder am Massepotential oder einem vorbestimmten Potential der Energieversorgungsspannung festgemacht ist, um das Potential zu stabilisieren. Weiterhin muss die nachstehende Kurzschlussbedingung vermieden werden. Dies bedeutet, dass die Scheinverdrahtungsleitung 6 mit der Chipverdrahtungsleitung 5 kurzgeschlossen wird.
  • Dann wird, nachdem der Prozessbetrieb dieses Kern-/Scheinverdrahtungsschritts 102-3 vervollständigt ist, eine Verdrahtungslastkapazität unter einem Status berechnet, dass die Scheinverdrahtungsleitung 6 in jeder der Verdrahtungsschichten des ASIC-Chips in dem Chipbetriebsprüfungs-Schritt 102-4 positioniert ist. Basierend auf dieser berechneten Verdrahtungslastkapazität wird die Chipbetriebsprüfung durchgeführt, um den Betrieb des Chips 4 zu bestätigen.
  • Es sollte sich verstehen, dass die in dem Chipbetriebsprüfungs-Schritt 102-4 berechnete Verdrahtungslastkapazität der vorstehend erläuterten maximalen Verdrahtungslastkapazität entspricht, welche in dem Scheinverdrahtungs-Lastberechnungsschritt 101-2 berechnet wird. Anders gesagt entspricht die in dem Chipbetriebsprüfungs-Schritt 102-4 berechnete Verdrahtungslastkapazität einer Verdrahtungslastkapazität, wenn der Betrieb des Kerns 1 in dem Kernbetriebsprüfungs-Schritt 101-3 geprüft wird. Der Grund wird wie folgt angegeben. Dies bedeutet, dass die in dem Chipbetriebsprüfungs-Schritt 102-4 berechnete Verdrahtungslastkapazität kontinuierlich an die vorstehend erläuterte maximale Verdrahtungslastkapazität angeglichen wird. Die in dem Chipbetriebsprüfungs-Schritt 102-4 berechnete Verdrahtungslastkapazität wird auf der Annahme berechnet, dass die Scheinverdrahtungs leitung 6, welche in der Position angeordnet ist, die der Position der virtuellen Scheinverdrahtungsleitung 3 entspricht, zusätzlich zu der tatsächlich angeordneten Chipverdrahtungsleitung 5 vorhanden ist.
  • Als Folge besteht, selbst wenn die Chipverdrahtungsleitung 5 an beliebigen Positionen im Hinblich auf die Kernverdrahtungsleitung 2 in dem Chiplayoutschritt 102-2 angeordnet ist, kein Risiko, dass die logische Operation, welche sich von der als Ergebnis des Kernbetriebsprüfungs-Schrittes 101-3 erhaltenen logischen Operation unterscheidet, in dem Chipbetriebsprüfungs-Schritt 102-4 nicht auftritt.
  • Wie vorstehend ausführlich beschrieben, schließt in Übereinstimmung mit der ersten Ausführungsform das Verdrahtungsverfahren den Scheinverdrahtungs-Lastberechnungsschritt 101-2 in dem Kerndesign-Ablaufschritt 101 und den Kern-/Scheinverdrahtungsschritt 102-3 in dem Chipdesign-Ablaufschritt 102 ein.
  • Folglich kann die Verdrahtungslastkapazität des Kerns 1, welche berechnet wird, wenn der Betrieb des Kerns 1 geprüft wird (Schritt 101-3) an die Verdrahtungslastkapazität des Kerns 1 angeglichen werden, welche berechnet wird, wenn der Betrieb des Chips geprüft wird (Schritt 102-4), und zwar erfolgt die Angleichung an die maximale Verdrahtungslastkapazität. Als Folge ist es möglich, zu verhindern, dass die tatsächliche Vorrichtung basierend auf der Schwankung der Verdrahtungslastkapazität fehlerhaft betrieben wird.
  • In Übereinstimmung mit der ersten Ausführungsform kann die Chipverdrahtungsleitung 5 nicht durch die Passierverdrahtungsregion hindurch durchdrungen werden, welche im Voraus in dem Kern 1 ausgebildet wird, sondern durch die für die Passage verfügbare Region, welche verbleibt, wenn der Kern 1 konstruiert wird, und zwar eine Region, an welcher die Chipverdrahtungsleitung 5 nicht mit der Kernverdrahtungsleitung 2 kurzgeschlossen wird. Daher kann die Verdrahtungseffizienz des Chips erhöht werden. Weiter hin ist in der ersten Ausführungform ein derartiger Kanal, welcher verwendet wird, um die Chipverdrahtungsleitung durch den Kern hindurch zu durchdringen, nicht mehr erforderliche. Als Folge kann die durch den Kern belegte Region innerhalb des gesamten Chips verringert werden.
  • ZWEITES LAYOUTDESIGNVERFAHREN
  • Als Nächstes erfolgt nun eine Beschreibung eines Layoutdesignverfahrens gemäß einer zweiten Ausführungsform der vorliegenden Erfindung.
  • 6 zeigt schematisch ein Layout eines sogenannten "Kerns" 7 an, welcher durch das Layoutdesignverfahren der zweiten Ausführungsform konstruiert wurde. Wie in 6 angezeigt, setzt sich dieser Kern 7 aus einem zufallslogischen (asynchronen) Schaltkreis 8, einem weiteren zufallslogischen (einzelphasensynchronen) Schaltkreis 9 und einem RAM (Direktzugriffspeicher) 10 zusammen.
  • Die Schaltkreismerkmale des zufallslogischen (asynchronen) Schaltkreises 8, des zufallslogischen (einzelphasensynchronen) Schaltkreises 9 und des RAM 10 unterscheiden sich voneinander.
  • Der zufallslogische (asynchrone) Schaltkreis 8 weist das zeitsteuerungsspezifische Merkmal ohne Betonung der Betriebsgeschwindigkeit auf. Im Gegensatz dazu weist der zufallslogische (einzelphasensynchrone) Schaltkreis 9 das Merkmal ohne Betonung sowohl der Betriebsgeschwindigkeit als auch der Zeitsteuerung auf. Im Gegensatz dazu weist der RAM 10 das Merkmal mit Betonung sowohl der Betriebsgeschwindigkeit als auch der Zeitsteuerung auf.
  • In Übereinstimmung mit diesen für diese Schaltkreise 8, 9 und 10 spezifischen Merkmalen ist der Kern 7 so angeordnet, dass diese Schaltkreise 8, 9 und 10 wie in 6 angezeigt gruppiert sind.
  • Dieses Verdrahtungs(Layoutdesign)-Verfahren gemäß dieser zweiten Ausführungsform kann auf den Kern mit einem derartigen gruppierten Schaltkreis angewandt werden.
  • 7A ist ein Ablaufdiagramm zur Erläuterung eines Layoutdesign(Verdrahtungs)-Verfahrens gemäß einer zweiten Ausführungsform der vorliegenden Erfindung.
  • Wie aus diesem Ablaufdiagramm hervorgeht, setzt sich das Layoutdesignverfahren dieser zweiten Ausführungsform aus einem Kerndesign-Ablaufschritt 201 und einem Chipdesign-Ablaufschritt 202 zusammen.
  • Konkret gesagt beinhaltet dieser Kerndesign-Ablaufschritt 201 einen Kernlayout-Gruppierungsschritt 201-1, einen Scheinverdrahtungs-Lastberechnungsschritt 201-2 und einen Kernbetriebsprüfungs-Schritt 201-3.
  • Auch beinhaltet der Chipdesign-Ablaufschritt 202 einen Kernanordnungsschritt 202-1, einen Chiplayoutschritt 202-2, einen Kern-Scheinverdrahtungsschritt 202-3 und einen Chipbetriebsprüfungs-Schritt 202-4.
  • 7B, 7C, 7D, 7E, 7F, 7G und 7H sind schematische Layoutdiagramme zum Aufzeigen von Kernen/Chips entsprechend den jeweiligen in 7A gezeigten Verdrahtungsschritten, ähnlich der ersten Ausführungsform, und sind an rechtsseitigen Positionen der jeweiligen Schritte dargestellt, welche dem vorstehend beschriebenen Ablaufdiagrammprozess aus 7A entsprechen.
  • Zunächst wird nun der Kerndesignschritt 201 beschrieben.
  • In dem Kernlayout-Gruppierungsschritt 201-1 werden die Schaltkreise mit den voneinander verschiedenen Merkmalen gruppiert, um wie in 6 gezeigt in Übereinstimmung mit der jeweiligen Funktion angeordnet zu sein. Auch werden in dem Kernlayout-Gruppierungsschritt 201-1 die Kernverdrahtungsleitungen 11, 12, 13 und 14 gesetzt und angeordnet, um die Funktionen der jeweiligen Schaltkreise 8, 9 und 10 zu realisieren (siehe schematisches Layoutdiagramm aus 7B).
  • Anschließend wird in dem Scheinverdrahtungs-Lastberechnungsschritt 201-2, nun unter der Annahme, dass eine Verdrahtungsleitung in einer für die Verdrahtung verfügbaren Region des zufallslogischen (asynchronen) Schaltkreises 8 vorhanden ist, eine virtuelle Scheinverdrahtungsleitung 15 als die angenommene Verdrahtungsleitung angeordnet. Die Kernverdrahtungsleitung 11 des zufallslogischen (asynchronen) Schaltkreises 8 weist ursprünglich eine Verdrahtungslastkapazität zwischen einer Grundfläche und der eigenen Kernverdrahtungsleitung 11 auf. In diesem Schritt wird, da die vorstehend erläuterte virtuelle Scheinverdrahtungsleitung 15 hinzugefügt wird, eine weitere Kapazität zusätzlich zu der vorstehend beschriebenen ursprünglichen Verdrahtungslastkapazität, welche zwischen der Grundfläche und der Kernverdrahtungsleitung 11 definiert ist, zusätzlich bereitgestellt. Diese zusätzliche Kapazität entspricht einer Lastkapazität zwischen benachbarten Verdrahtungsleitungen, und zwar zwischen der Verdrahtungsleitung 11 und der virtuellen Scheinverdrahtungsleitung 15 (siehe schematisches Layoutdiagramm aus 7C).
  • Zu diesem Zeitpunkt wird die virtuelle Scheinverdrahtungsleitung 15 in der nachfolgend beschriebenen und in 5 aufgezeigten Art und Weise hinzugefügt. Dies bedeutet, dass diese virtuelle Scheinverdrahtungsleitung 15 zusätzlich bereitgestellt wird, so dass die Kernverdrahtungsleitung 11, welche bereits in dem vorangehenden Kernlayout-Gruppierungsschritt 201-1 angeordnet wurde, eine maximale Verdrahtungslastkapazität innerhalb eines Bezuges zu der virtuellen Scheinverdrahtungsleitung 15 aufweist. Anders gesagt kann, damit diese Kernverdrahtungsleitung 11 die maximale Verdrahtungslastkapazität aufweisen kann, die virtuelle Verdrahtungsleitung 15 an einer Position nahe der Kernverdrahtungsleitung 11 und entlang der Verdrahtungsleitung 11 über den gesamten Abschnitt dieser Kernverdrahtungsleitung 11 ausgebildet sein.
  • In diesem Scheinverdrahtungs-Lastberechnungsschritt 201-2 wird ein Parasitärkapazitätswert zwischen benachbarten Verdrahtungsleitungen pro Einheitslänge im Voraus berechnet, so dass benachbarte Verdrahtungsleitungen an beiden Seiten einer Verdrahtungsleitung angeordnet sind. Basierend auf diesem berechneten Parasitärkapazitätswert zwischen den benachbarten Verdrahtungsleitungen pro Einheitslänge, der Länge der Kernverdrahtungsleitung 11 und auch der Länge der virtuellen Scheinverdrahtungsleitung 15 erfolgt eine Berechnung eines Kapazitätswertes, welcher einer Lastkapazität zwischen benachbarten Leitungen im Hinblick auf die Kernverdrahtungsleitung 11 und die virtuelle Scheinverdrahtungsleitung 15 entspricht.
  • Auch werden als eine weitere Anordnungsposition der virtuellen Scheinverdrahtungsleitung 15 die virtuelle Scheinverdrahtungsleitung 15 und die Kernverdrahtungsleitung 11 bevorzugt an voneinander isolierten Positionen gesetzt, während vermieden wird, dass die virtuelle Scheinverdrahtungsleitung 15 mit der Kernverdrahtungsleitung 11 kurzgeschlossen wird.
  • Um ein Potential zu stabilisieren, wird die virtuelle Scheinverdrahtungsleitung 15 bevorzugt unter einer derartigen Bedingung berechnet, dass ein Potential dieser virtuellen Scheinverdrahtungsleitung 15 entweder am Massepotential oder einem vorbestimmten Energieversorgungspotential festgemacht wird.
  • Weiterhin wurde in 7A bis 7H das Layoutdesignverfahren gemäß der zweiten Ausführungsform lediglich auf der zweidimensionalen Einzelebene erläutert. Offenbar kann dieses Layoutdesignverfahren auf ähnliche Weise auf die jeweiligen Verdrahtungsleitungsschichten angewandt werden, welche einen ASIC-Chip ausmachen. Folglich kann in diesem Scheinverdrahtungs-Lastberechnungsschritt 201-2 nicht nur die Parasitärkapazität zwischen benachbarten Verdrahtungsleitungen, sondern auch eine Parasitär kapazität von Zwischenschicht-Verdrahtungsleitungen hinzugefügt werden.
  • Die vorstehend beschriebene "Nachbarleitungs-Parasitärkapazität" entspricht einer derartigen Parasitärkapazität existierend zwischen den beiden virtuellen Scheinverdrahtungsleitungen 15, welche auf beiden Seiten der Kernverdrahtungsleitung 11 angeordnet sind.
  • Auch die vorstehend erläuterte "Zwischenschichtleitungs-Parasitärkapazität" entspricht einer derartigen Parasitärkapazität existierend zwischen einer Kernverdrahtungsleitung und einer virtuellen Scheinverdrahtungsleitung, welche in anderen Verdrahtungsleitungsschichten positioniert sind, die über/unter der Kernverdrahtungsleitung 11 angeordnet sind.
  • Es sollte sich verstehen, dass in diesem Scheinverdrahtungs-Lastberechnungsschritt 201-2, bezüglich anderen Schaltkreisregionen, und zwar dem zufallslogischen (einzelphasensynchronen) Schaltkreis 9 und dem RAM 10, eine Verdrahtungslastkapazität unter einer derartigen Bedingung berechnet wird, dass aufgrund der nachfolgenden Ursache keine virtuelle Scheinverdrahtungsleitung existiert.
  • Wie vorstehend erläutert, weist dieser zufallslogische (einzelphasensynchrone) Schaltkreis 9 das Merkmal ohne Betonung sowohl der Betriebsgeschwindigkeit als auch der Zeitsteuerung auf. Als Folge ist eine nicht so hohe Präzision der Signaltransferzeit für die Kernverdrahtungsleitung 12 erforderlich, welche innerhalb des zufallslogischen (einzelphasensynchronen) Schaltkreises 9 bereitgestellt ist, dessen Betriebsfrequenz niedrig ist. Folglich besteht, selbst wenn eine Chipverdrahtungsleitung 17 in einem Abschnitt des zufallslogischen (einzelphasensynchronen) Schaltkreises 9 angeordnet ist, und auch die durch die Chipverdrahtungsleitung 17 verursachte Verdrahtungslastkapazität zu der Kernverdrahtungsleitung 12 addiert wird, kein Risiko, dass unterschiedliche logische Operationen sowohl in dem Kernbe triebsprüfungs-Schritt 201-3, welcher ausgeführt wird, ohne durch die verursachte Verdrahtungslastkapazität beeinflusst zu werden, als auch in dem Chipbetriebsprüfungs-Schritt 202-4, welcher ausgeführt wird, ohne durch die verursachte Verdrahtungslastkapazität beeinflusst zu werden, durchgeführt werden.
  • Andererseits wird mit Bezug auf die Schaltkreisregion des RAM 10 in dem Chiplayoutschritt 202-2 aufgrund folgender Ursache verhindert, dass die Chipverdrahtungsleitung 17 durch den RAM 10 verläuft. Als Folge besteht keine Notwendigkeit, die virtuelle Scheinverdrahtungsleitung zu diesem RAM 10 hinzuzufügen.
  • Der RAM 10 weist das Merkmal zur Betonung der Betriebsgeschwindigkeit auf. Unter einem derartigen Umstand kann die nachfolgend erwähnte Signaltransferverzögerung zu ernsthaften Problemen führen. Diese Signaltransferverzögerung wird durch die Verdrahtungslastkapazität verursacht, welche zu den Kernverdrahtungsleitungen 13 und 14 durch die Chipverdrahtungsleitung 17 addiert wird. Aufgrund der vorstehend erläuterten Ursache wird verhindert, dass die Chipverdrahtungsleitung 17 durch die Schaltkreisregion des RAM 10 verlaufen kann.
  • Dann wird in dem Kernbetriebsprüfungs-Schritt 201-3 der Betrieb des Kerns 7 basierend auf der in dem Scheinverdrahtungs-Lastberechnungsschritt 201-2 erhaltenen Verdrahtungslastkapazität geprüft (siehe schematisches Layoutdiagramm aus 7D, beachte Identität von 7D und 7C).
  • CHIPDESIGN-ABLAUFSCHRITT
  • Als Nächstes wird der Chipdesign-Ablaufschritt 202 nun ausführlicher beschrieben.
  • In diesem Kernanordnungsschritt 202-1 wird die Layoutanordnung des Kerns 7, welcher in dem Kerndesign-Ablaufschritt 201 konstruiert wurde, im Hinblick auf den Halbleiterchip 16 ausgeführt (siehe schematisches Layoutdiagramm aus 7E).
  • Im Allgemeinen sind eine Anordnungsrichtung eines Kerns und eine für die Anordnung verfügbare Region dieses Kerns durch eine automatische Verdrahtungsvorrichtung und ähnliches beschränkt. In Übereinstimmung mit dem durch diese zweite Ausführungsform erzielten Vorteil erfolgt eine derartige Beschränkung jedoch nicht, wenn der Kern 7 in/auf die für die Anordnung verfügbare Region angeordnet/ausgerichtet ist. Anders gesagt sind in dem vorstehend beschriebenen herkömmlichen Verfahren zur Bereitstellung des für die Durchdringung der Chipverdrahtungsleitung in dem dritten zugehörigen Stand der Technik spezifischen Kanals sowohl die Anordnungsrichtung des Kerns 7 als auch dessen für die Anordnung verfügbare Position beschränkt. Im Gegensatz dazu ist in der zweiten Ausführungsform, da die Chipverdrahtungsleitung 17 durch die Region des Kerns 7 durchdrungen werden kann, die vorstehend beschriebene Beschränkung hierauf nicht angewendet.
  • Als Nächstes wird im Chiplayoutschritt 202-2 die Chipverdrahtungsleitung 17, welche erforderlich ist, um die Funktion des Chips 16 zu realisieren, ausgebildet.
  • In diesem Fall kann, wie vorstehend erläutert, die Chipverdrahtungsleitung 17 auf derartige Weise angeordnet werden, dass diese Verdrahtungsleitung 17 durch die Schaltkreisregionen des zufallslogischen (asynchronen) Schaltkreises 8 und des zufallslogischen (einzelphasensynchronen) Schaltkreises 9 verläuft, jedoch nicht durch die Schaltkreisregion des RAM 10 verlaufen kann (siehe schematisches Layoutdiagramm aus 7F). Wie vorstehend beschrieben, besitzt der RAM 10 das Merkmal, welches in der Lage ist, die Betriebsgeschwindigkeit zu betonen. Daher induzieren die Signaltransferverzögerungen das ernsthafte Problem. Die Signaltransferverzögerungen werden durch die Verdrahtungsleitungs-Lastkapazität durch die Chipverdrahtungsleitung 17 verursacht, welche an die Kernverdrahtungsleitungen 13 und 14 angelegt wird. Als Folge wird so verhindert, dass diese Chipverdrahtungsleitung 17 durch den RAM 10 verläuft.
  • Danach wird, da die Anordnung dieser Chipverdrahtungsleitung vervollständigt ist, eine Scheinverdrahtungsleitung 18 in dem Kern-/Scheinverdrahtungsschritt 202-3 in der Schaltkreisregion des zufallslogischen Schaltkreises 8 ausgebildet (siehe in 7G angezeigtes schematisches Layoutdiagramm). Der Grund, warum die Scheinverdrahtungsleitung 18 nicht innerhalb der Schaltkreisregion des zufallslogischen (einzelphasensynchronen) Schaltkreises 9 ausgebildet wird, ähnelt dem vorstehend erläuterten Grund, warum die virtuelle Scheinverdrahtungsleitung nicht innerhalb der Schaltkreisregion des zufallslogischen (einzelphasensynchronen) Schaltkreises 9 ausgebildet wird.
  • In diesem Kern-/Scheinverdrahtungsschritt 202-3 werden in einem derartigen Fall, dass eine für die Verdrahtung verfügbare Region außer der Region, in welcher die Chipverdrahtungsleitung 17 innerhalb der Schalktreisregion des zufallslogischen (asynchronen) Schaltkreises ausgebildet wird, übrig ist, Scheinverdrahtungsleitungen 18 auf allen verbleibenden Regionen ausgebildet.
  • Ähnlich der vorstehend beschriebenen Bedingung des Scheinverdrahtungs-Lastberechnungsschrittes 201-2 wird diese Scheinverdrahtungsleitung 18 bevorzugt auf einen derartigen Status gesetzt, dass die Scheinverdrahtungsleitung 18 entweder am Massepotential oder einem voreingestellten Potential der Energieversorgungsspannung festgemacht ist, um das Potential zu stabilisieren. Weiterhin muss die folgende Kurzschlussbedingung vermieden werden. Dies bedeutet, dass die Scheinverdrahtungsleitung 18 mit der Chipverdrahtungsleitung 17 kurzgeschlossen wird.
  • Dann wird schließlich, nachdem der Prozessbetrieb dieses Kern-/Scheinverdrahtungsschrittes 202-3 abgeschlossen ist, eine Verdrahtungslastkapazität unter einem derartigen Status berechnet, dass die Scheinverdrahtungsleitung 18 in jeder der Verdrahtungsschichten des ASIC-Chips in dem Chipbetriebsprüfungs-Schritt 202-4 positioniert ist. Basierend auf dieser berechneten Verdrahtungslastkapazität wird die Chipbetriebsprüfungs-Aktion ausgeführt, um den Betrieb des Chips 16 zu bestätigen.
  • Es sollte sich verstehen, dass die Verdrahtungslastkapazität der Kernverdrahtungsleitung 11, welche in dem Chipbetriebsprüfungs-Schritt 202-4 berechnet wird, der vorstehend erläuterten maximalen Verdrahtungslastkapazität entspricht, welche in dem Scheinverdrahtungs-Lastberechnungsschritt 201-2 berechnet wird, und möglicherweise durch die Kernverdrahtungsleitung 11 innegehabt wird. Anders gesagt entspricht die Verdrahtungslastkapazität, welche in dem Chipbetriebsprüfungs-Schritt 202-4 berechnet wird, einer derartigen Verdrahtungslastkapazität, welche erhalten wird, wenn der Betrieb des Kerns 11 in dem Kernbetriebsprüfungs-Schritt 201-3 geprüft wird. Der Grund wird wie folgt angegeben. Dies bedeutet, dass die Verdrahtungslastkapazität der Kernverdrahtungsleitung 11, welche in dem Chipbetriebsprüfungs-Schritt 202-4 berechnet wird, kontinuierlich an die vorstehend erläuterte maximale Verdrahtungslastkapazität angeglichen wird, welche durch eine derartige Annahme berechnet wird, dass die Scheinverdrahtungsleitung 15, welche der Position der virtuellen Scheinverdrahtungsleitung 18 entspricht, zusätzlich zu der tatsächlich angeordneten Chipverdrahtungsleitung 15 vorhanden ist.
  • Andererseits wird die Chipverdrahtungsleitung 17 in einem Abschnitt des zufallslogischen (einzelphasensynchronen) Schaltkreises 9 ausgebildet, und die Verdrahtungslastkapazität, welche durch die Chipverdrahtungsleitung 17 verursacht wird, wird zu der Kernverdrahtungsleitung 12 addiert. Da höhere Präzision der Signaltransferzeit in der Kernverdrahtungsleitung 12, welche in dem zufallslogischen (einzelphasensynchronen) Schaltkreis 9 ausgebildet ist, dessen Betriebsfrequenz niedrig ist, nicht erforderlich ist, besteht kein Risiko, dass unterschiedliche logische Operationen sowohl in dem Kernbetriebsprüfungs-Schritt 201-3, welcher ausgeführt wird, ohne durch diese Verdrahtungslastkapazität advers beeinflusst zu werden, als auch in dem Chipbetriebsprüfungs-Schritt 202-4, welcher ausgeführt wird, indem er durch diese Verdrahtungslastkapazität advers beeinflusst wird, ausgeführt werden.
  • Auch existiert, da verhindert wird, dass die Chipverdrahtungsleitung 17 durch die Schaltkreisregion des RAM 10 verläuft, keine Veränderung der Verdrahtungslastkapazität, welche durch die Kernverdrahtungsleitungen 13 und 14 innegehabt wird, die vor/nach den Kernverdrahtungsleitungen 13 und 14 positioniert sind. Folglich besteht kein Risiko, dass unterschiedliche logische Operationen ausgeführt werden.
  • Folglich besteht, selbst wenn die Chipverdrahtungsleitung 17 an beliebigen Positionen im Hinblick auf den Kern 7 in dem Chiplayoutschritt 202-2 angeordnet wird, kein Risiko, dass eine derartige logische Operation, welche sich von der logischen Operation unterscheidet, wenn der Betrieb des Kerns 7 in dem Kernbetriebsprüfungs-Schritt 201-3 geprüft wird, nicht in dem Chipbetriebsprüfungs-Schritt 202-4 auftritt.
  • Wie vorstehend ausführlich beschrieben, besitzt in Übereinstimmung mit der zweiten Ausführungsform das Verdrahtungsverfahren spezifisch den Kernlayout-Gruppierungsschritt 201-1. In dem Fall, dass die Merkmale der Vielzahl von Schaltkreisen zum Zusammensetzen des Kerns sich voneinander unterscheiden, können die Verarbeitungsverfahren im Hinblick auf die jeweiligen Schaltkreise sich basierend auf deren Schaltkreismerkmalen unterscheiden. Beispielsweise wird, während eine Region zur Verhinderung der Durchdringung der Chipverdrahtungsleitung in dem ersten Schaltkreis (RAM 10) unter der Vielzahl von Schaltkreisen gesetzt wird, das Verarbeitungsverfahren der ersten Ausführungsform auf den dritten Schaltkreis (den zufallslogischen Schaltkreis 8, und zwar den asynchronen logischen Schaltkreis) angewandt, ohne dass dieses Verarbeitungsverfahren der ersten Ausführungsform auf den zweiten Schaltkreis (den zufallslogischen Schaltkreis 9, und zwar den einzelphasensynchronen Schaltkreis) angewandt wird. Wie vorstehend erläutert, unterscheiden sich, während ein einzelner Kern in eine Vielzahl von Gruppen unterg liedert ist, die Verdrahtungslayoutverfahren individuell im Hinblick auf die jeweiligen untergliederten Gruppen. Als Folge können die Verdrahtungsleitungen des integrierten Halbleiterschaltkreises, welche an die Merkmale des Kerns angepasst sind, auf geeignete Weise konstruiert werden, ohne die Verdrahtungseffizienz zu verringern, welche erreicht wird, wenn der IC-Chip konstruiert wird.

Claims (22)

  1. Verfahren zur Anordnung/Verdrahtung eines Kerns, der zur Bildung einer Halbleitervorrichtung auf einem Halbleiterchip verwendet wird, wobei das Verfahren die folgenden Schritte aufweist: – Bereitstellen eines Kerns (1; 7); – Anordnen (101-1; 201-1) einer Kernverdrahtungsleitung (2; 11) auf dem Kern (1; 7); – Durchführen (101-3; 201-3) einer Kernbetriebsprüfung an dem Kern (1; 7), auf welchem die Kernverdrahtungsleitung (2; 11) angeordnet ist, wobei das Durchführen (101-3; 201-3) der Kernbetriebsprüfung Folgendes einschließt: Anordnen (101-2; 201-2) einer ersten Scheinverdrahtungsleitung (3; 15) auf dem Kern (1; 7) durch einen Computer in einem automatischen Verdrahtungsprozess, so dass die Kernverdrahtungsleitung (2; 11) des Kerns (1; 7) eine maximale Verdrahtungsleitungskapazität zwischen der ersten Scheinverdrahtungsleitung (3; 15) und der Kernverdrahtungsleitung (2; 11) aufweist; Berechnen (101-2; 201-2) eines Wertes einer Verdrahtungsleitungskapazität der Kernverdrahtungsleitung (2; 11), wenn die erste Scheinverdrahtungsleitung (3; 15) angeordnet ist; und Durchführen (101-3; 201-3) der Kernbetriebsprüfung basierend auf dem berechneten wert der Verdrahtungsleitungskapazität; – Anordnen (102-1; 202-1) des Kerns (1; 7), an welchem die Kernbetriebsprüfung durchgeführt wurde, auf einem Halbleiterchip (4; 16), um einen angeordneten Kern (1; 7) herzustellen; – Angleichen (102-3; 202-3) einer ersten Verdrahtungsleitungskapazität der Kernverdrahtungsleitung (2; 11) des angeordneten Kerns (1; 7) an eine zweite Verdrahtungsleitungskapazität der Kernverdrahtungsleitung (2; 11) des Kerns (1; 7), wenn die Kernbetriebsprüfung (101-3; 201-3) des Kerns (1; 7) durchgeführt wird, wobei das Angleichen (102-3; 202-3) der ersten Verdrahtungsleitungskapazität an die zweite Verdrahtungsleitungskapazität Folgendes aufweist: Anordnen (102-2; 202-2) einer Chipverdrahtungsleitung (5; 17) auf dem Halbleiterchip (4; 16), auf welchem der angeordnete Kern (1; 7) angeordnet ist, um einen angeordneten Chip (4; 16) zu erzeugen; und Anordnen (102-3; 202-3) einer zweiten Scheinverdrahtungsleitung (6; 18) durch einen Computer in einem automatischen Verdrahtungsprozess auf dem angeordneten Kern (1; 7) des angeordneten Chips (4; 16) an einem Abschnitt, an dem die Chipverdrahtungsleitung (5; 17) nicht angeordnet ist, von einem Abschnitt, an dem die erste Scheinverdrahtungsleitung (3; 15) angeordnet ist; und – Durchführen (102-4; 202-4) einer Chipbetriebsprüfung an dem Halbleiterchip (4; 16), auf welchem der angeordnete Kern (1; 7) unter einer Bedingung angeordnet ist, dass die erste Verdrahtungsleitungskapazität gleich der zweiten Verdrahtungsleitungskapazität ist.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Durchführen (102-4; 202-4) der Chipbetriebsprüfung des Halbleiterchips (4; 16) Folgendes einschließt: – Berechnen eines Wertes einer zweiten Verdrahtungsleitungskapazität der Kernverdrahtungsleitung (2; 11), wenn die zweite Scheinverdrahtungsleitung (6; 18) angeordnet ist, und – Durchführen (102-4; 202-4) der Chipbetriebsprüfung des Halbleiterchips (4; 16) basierend auf dem berechneten Wert der zweiten Verdrahtungsleitungskapazität.
  3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass das Anordnen (101-2; 201-2) der ersten Scheinverdrahtungsleitung (3; 15) Folgendes einschließt: – Anordnen der ersten Scheinverdrahtungsleitung (3; 15) auf dem Kern (1; 7) an einem Abschnitt nahe der Kernverdrahtungsleitung (2; 11), so dass die erste Scheinverdrahtungsleitung (3; 15) im Wesentlichen mindestens die gleiche Länge wie die Kernverdrahtungsleitung (2; 11) entlang der Kernverdrahtungsleitung (2; 11) aufweist.
  4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass das Anordnen (102-2; 202-2) der Chipverdrahtungsleitung (5; 17) Folgendes aufweist: – Anordnen der Chipverdrahtungleitung (5; 17) unter einer Bedingung, dass die Chipverdrahtungsleitung (5; 17) im Wesentlichen einen gesamten Abschnitt des Kerns (1; 7) durchlaufen kann.
  5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass das Berechnen (101-2; 201-2) des Wertes der Verdrahtungsleitungkapazität Folgendes einschließt: – Berechnen eines Wertes von Parasitärkapazität pro Einheitslänge, die entsteht, wenn die Verdrahtungsleitung benachbart zu der Kernverdrahtungsleitung (2; 11) angeordnet ist; und – Berechnen des Wertes der Verdrahtungsleitungskapazität basierend auf der berechneten Parasitärkapazität pro Einheitslänge, einer Länge der Kernverdrahtungsleitung (2; 11) und einer Länge der ersten Scheinverdrahtungsleitung (3; 15).
  6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass das Anordnen (101-2; 201-2) der ersten Scheinverdrahtungsleitung (3; 15) auf dem Kerns (1; 7) das Anordnen der ersten Scheinverdrahtungsleitung (3; 15) auf einer ersten Schicht einschließt, die sich von einer zweiten Schicht unterscheidet, auf welcher die Kernverdrahtungsleitung (2; 11) angeordnet ist, und – wobei das Berechnen (101-2; 201-2) des Wertes der Verdrahtungsleitungskapazität Folgendes einschließt: – Berechnen eines Wertes einer Parasitärkapazität einer Zwischenschichtverdrahtungsleitung pro Einheitslänge, die erzeugt wird, wenn eine Verdrahtungsleitung auf der ersten Schicht angeordnet ist; und – Berechnen des Wertes der Verdrahtungleitungskapazität basierend auf der berechneten Parasitärkapazität der Zwischenschichtverdrahtungsleitung pro Einheitslänge, einer Länge der Kernverdrahtungsleitung (2; 11) und einer Länge der ersten Scheinverdrahtungsleitung (3; 15).
  7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass das Berechnen (101-2; 201-2) des Wertes der Verdrahtungsleitungskapazität das Berechnen des Wertes der Verdrahtungsleitungskapazität unter einer Bedingung einschließt, dass ein Potential der ersten Scheinverdrahtungsleitung (3; 15) an ein Erdpotential oder ein vorbestimmtes Potential gebunden ist.
  8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass das Bereitstellen des Kerns (7) das Bereitstellen des Kerns (7) bestehend aus einer Vielzahl an Blöcken (8, 9, 10) einschließt, und – wobei das Angleichen (202-3) der ersten Verdrahtungsleitunskapazität an die zweite Verdrahtungleitungskapazität das Angleichen der ersten Verdrahtungsleitungskapazität an die zweite Ver drahtungsleitungskapazität im Hinblick auf mindestens einen Block (8), der aus einer Vielzahl an Blöcken (8, 9, 10) des Kerns (7) ausgewählt wird, einschließt.
  9. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass das Bereitstellen des Kerns (7) das Bereitstellen des Kerns (7) bestehend aus einer Vielzahl an Blöcken (8, 9, 10) einschließt, und – wobei das Anordnen (202-2) der Chipverdrahtungsleitung (17) Folgendes einschließt: – Anordnen der Chipverdrahtungsleitung (17) auf einem ersten Block (8, 9) aus der Vielzahl an Blöcken (8, 9, 10) unter einer Bedingung, dass die Chipverdrahtungsleitung (17) im Wesentlichen einen gesamten Abschnitt des ersten Blocks (8, 9) durchlaufen kann; und – Anordnen der Chipverdrahtungsleitung (17) auf einem zweiten Block (10) aus der Vielzahl an Blöcken (8, 9, 10) unter einer Bedingung, dass verhindert wird, dass die Chipverdrahtungsleitung (17) den zweiten Block (10) durchläuft.
  10. Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass das Anordnen der ersten Scheinverdrahtungsleitung (15) auf dem Kern (7) das Anordnen der ersten Scheinverdrahtungsleitung (15) auf dem ausgewählten Block (8) ohne das Anordnen der ersten Scheinverdrahtungsleitung (15) auf mindestens einem anderen Block (9, 10) als dem ausgewählten Block (8) aus der Vielzahl an Blöcken (8, 9, 10) einschließt.
  11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass jeder ausgewählte Block (8) und der andere Block (9, 10) als der ausgewählte Block (8) ein sich voneinander unterscheidendes Schaltkreismerkmal aufweisen.
  12. Vorrichtung zur Anordnung/Verdrahtung einer Halbleitervorrichtung zum Anordnen/Verdrahten eines Kerns, der zur Bildung einer Halbleitervorrichtung auf einem Halbleiterchip verwendet wird, wobei die Vorrichtung Folgendes aufweist: – Vorrichtung zum Bereistellen eines Kerns (1; 7); – Vorrichtung (101-2; 201-1) zum Anordnen einer Kernverdrahtungsleitung (2; 11) auf dem Kern (1; 7); – Vorrichtung (101-3; 201-3) zum Durchführen einer Kernbetriebsprüfung an dem Kern (1; 7), auf welchem die Kernverdrahtungsleitung (2; 11) angeordnet wird, wobei die Vorrichtung (101-3; 201-3) zum Durchführen der Kernbetriebsprüfung Folgendes einschließt: Vorrichtung (101-2; 201-2) zum Anordnen einer ersten Scheinverdrahtungsleitung (3; 15) auf dem Kern (1; 7), so dass die Kernverdrahtungsleitung (2; 11) des Kerns (1; 7) eine maximale Verdrahtungsleitungskapazität zwischen der ersten Scheinverdrahtungsleitung (3; 15) und der Kernverdrahtungsleitung (2; 11) aufweist; Vorrichtung (101-2; 201-2) zum Berechnen eines Wertes einer Verdrahtungsleitungskapazität der Kernverdrahtungsleitung (2; 11), wenn die erste Scheinverdrahtungsleitung (3; 15) angeordnet ist; und Vorrichtung (101-3; 201-3) zum Durchführen der Kernbetriebsprüfung basierend auf dem berechneten Kapazitätswert der Verdrahtungsleitung; – Vorrichtung (102-1; 201-1) zum Anordnen des Kerns (1; 7), an welchem die Kernbetriebsprüfung durchgeführt wurde, auf einem Halbleiterchip (4; 16), um einen angeordneten Kern (1; 7) zu erzeugen; – Vorrichtung (102-3; 202-3) zum Angleichen einer ersten Verdrahtungsleitungskapazität der Kernverdrahtungsleitung (2; 11) des angeordneten Kerns (1; 7) an eine zweite Verdrahtungsleitungskapazität der Kernverdrahtungsleitung (2; 11) des Kerns (1; 7), wenn die Kernbetriebsprüfung (101-3; 201-3) des Kerns (1; 7) durchgeführt wird, wobei die Vorrichtung (102-3; 202-3) zum Angleichen der ersten Verdrahtungsleitungskapazität an die zweite Verdrahtungsleitungskapazität Folgendes einschließt: Vorrichtung (102-2; 202-2) zum Anordnen einer Chipverdrahtungsleitung (5; 17) auf dem Halbleiterchip (4; 16), auf welchem der angeordnete Kern (1; 7) angeordnet ist, um einen angeordneten Chip (4; 16) zu erzeugen, und Vorrichtung (102-3; 202-3) zum Anordnen einer zweiten Scheinverdrahtungsleitung (6; 18) auf dem angeordneten Kern (1; 7) des angeordneten Chips (4, 16) an einem Abschnitt, an dem die Chipverdrahtungsleitung (5; 17) nicht angeordnet ist, von einem Abschnitt, an dem die erste Scheinverdrahtungsleitung (3; 15) angeordnet ist; und – Vorrichtung (102-4; 202-4) zum Durchführen einer Chipbetriebsprüfung des Halbleiterchips (4; 16), auf welchem der angeordnete Kern (1; 7) unter einer Bedingung angeordnet ist, dass die erste Verdrahtungsleitungskapazität gleich der zweiten Verdrahtungsleitungskapazität ist.
  13. Vorrichtung nach Anspruch 12, dadurch gekennzeichnet, dass die Vorrichtung (102-4; 202-4) zum Durchführen der Chipbetriebsprüfung des Halbleiterchips (4; 16) Folgendes einschließt: – Vorrichtung zum Berechnen eines Wertes einer zweiten Verdrahtungsleitungskapazität der Kernverdrahtungsleitung (2; 11), wenn die zweite Scheinverdrahtungsleitung (6; 18) angeordnet ist; und – Vorrichtung (102-4; 202-4) zum Durchführen der Chipbetriebsprüfung an dem Halbleiterchip (4; 16) basierend auf dem Wert der berechneten zweiten Verdrahtungsleitungskapazität.
  14. Vorrichtung nach Anspruch 12 oder 13, dadurch gekennzeichnet, dass die Vorrichtung (101-2; 201-2) zum Anordnen der ersten Scheinverdrahtungsleitung (3; 15) Folgendes einschließt: – Vorrichtung zum Anordnen der ersten Scheinverdrahtungsleitung (3; 15) auf dem Kern (1; 7) an einem Abschnitt nahe der Kernver drahtungsleitung (2; 11), so dass die erste Scheinverdrahtungsleitung (3; 15) im Wesentlichen mindestens die gleiche Länge wie die Kernverdrahtungsleitung (2; 11) entlang der Kernverdrahtungsleitung (2; 11) aufweist.
  15. Vorrichtung nach einem der Ansprüche 12 bis 14, dadurch gekennzeichnet, dass die Vorrichtung (102-2; 202-2) zum Anordnen der Chipverdrahtungsleitung (5; 17) Folgendes einschließt: – Vorrichtung zum Anordnen der Chipverdrahtungsleitung (5; 17) unter einer Bedingung, dass die Chipverdrahtungsleitung (5; 17) im Wesentlichen einen gesamten Abschnitt des Kerns (1; 7) durchlaufen kann.
  16. Vorrichtung nach einem der Ansprüche 12 bis 15, dadurch gekennzeichnet, dass die Vorrichtung (101-2; 201-2) zum Berechnen des Wertes der Verdrahtungsleitungskapazität Folgendes einschließt: – Vorrichtung zum Berechnen eines Wertes der Parasitärkapazität pro Einheitslänge, die erzeugt wird, wenn eine Verdrahtungsleitung benachbart zu der Kernverdrahtungsleitung (2; 11) angeordnet ist; und – Vorrichtung zum Berechnen des Wertes der Verdrahtungsleitungskapazität basierend auf der berechneten Parasitärkapazität pro Einheitslänge, einer Länge der Kernverdrahtungsleitung (2; 11) und einer Länge der ersten Scheinverdrahtungsleitung (3; 15).
  17. Vorrichtung nach einem der Ansprüche 12 bis 16, dadurch gekennzeichnet, dass die Vorrichtung (101-2; 201-2) zum Anordnen der ersten Scheinverdrahtungsleitung (3; 15) auf dem Kern (1; 7) eine Vorrichtung zum Anordnen der ersten Scheinverdrahtungsleitung (3; 15) auf einer ersten Schicht, die sich von einer zweiten Schicht unterscheidet, auf welcher die Kernverdrahtungsleitung (2; 11) angeordnet ist, einschließt, und – wobei die Vorrichtung (101-2; 201-2) zum Berechnen des Wertes der Verdrahtungsleitungskapazität Folgendes einschließt: – Vorrichtung zum Berechnen eines Wertes einer Parasitärkapazität der Zwischenschichtverdrahtungsleitung pro Einheitslänge, die entsteht, wenn eine Verdrahtungsleitung auf der ersten Schicht angeordnet ist; und – Vorrichtung zum Berechnen des Wertes der Verdrahtungsleitungskapazität basierend auf der berechneten Parasitärkapazität der Zwischenschichtverdrahtungsleitung pro Einheitslänge, einer Länge der Kernverdrahtungsleitung (2; 11) und einer Länge der ersten Scheinverdrahtungsleitung (3; 15).
  18. Vorrichtung nach einem der Ansprüche 12 bis 17, dadurch gekennzeichnet, dass die Vorrichtung (101-2; 201-2) zum Berechnen des Wertes der Verdrahtungsleitungskapazität eine Vorrichtung zum Berechnen des Wertes der Verdrahtungsleitungskapazität unter einer Bedingung einschließt, dass ein Potential der ersten Scheinverdrahtungsleitung (3; 15) an ein Erdpotential oder ein vorbestimmtes Potential gebunden ist.
  19. Vorrichtung nach Anspruch 12, dadurch gekennzeichnet, dass die Vorrichtung zum Bereitstellen des Kerns (7) eine Vorrichtung zum Bereitstellen des Kerns (7) bestehend aus einer Vielzahl an Blöcken (8, 9, 10) einschließt, und – dass die Vorrichtung (202-3) zum Angleichen der ersten Verdrahtungsleitungskapazität an die zweite Verdrahtungsleitungskapazität eine Vorrichtung zum Angleichen der ersten Verdrahtungsleitungskapazität an die zweite Verdrahtungsleitungskapazität im Hinblick auf mindestens einen Block (8), der aus der Vielzahl an Blöcken (8, 9, 10) des Kerns (7) ausgewählt wird, einschließt.
  20. Vorrichtung nach einem der Ansprüche 12 bis 18, dadurch gekennzeichnet, dass die Vorrichtung zum Bereitstellen des Kerns (7) eine Vorrichtung zum Bereitstellen des Kerns (7) bestehend aus einer Vielzahl an Blöcken (8, 9, 10) einschließt, und – dass die Vorrichtung (202-2) zum Anordnen der Chipverdrahtungsleitung (17) Folgendes einschließt: – Vorrichtung zum Anordnen der Chipverdrahtungsleitung (17) auf einem ersten Block (8, 9) aus der Vielzahl an Blöcken (8, 9, 10) unter einer Bedingung, dass die Chipverdrahtungsleitung (17) im Wesentlichen einen gesamten Abschnitt des ersten Blocks (8, 9) durchlaufen kann; und – Vorrichtung zum Anordnen der Chipverdrahtungsleitung (17) auf einem zweiten Block (10) aus der Vielzahl an Blöcken (8, 9, 10) unter einer Bedingung, dass verhindert wird, dass die Chipverdrahtungsleitung (17) den zweiten Block (10) durchläuft.
  21. Vorrichtung nach Anspruch 19, dadurch gekennzeichnet, dass die Vorrichtung zum Anordnen der ersten Scheinverdrahtungsleitung (15) auf dem Kern (7) die Vorrichtung zum Anordnen der ersten Scheinverdrahtungsleitung (15) auf dem ausgewählten Block (8) ohne Anordnen der ersten Scheinverdrahtungsleitung (15) auf mindestens einem anderen Block (9, 10) als dem ausgewählten Block (8) aus der Vielzahl an Blöcken (8, 9, 10) einschließt.
  22. Vorrichtung nach Anspruch 21, dadurch gekennzeichnet, dass jeder ausgewählte Block (8) und der andere Block (9, 10) als der ausgewählte Block (8) ein sich voneinander unterscheidendes Schaltkreismerkmal aufweisen.
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