CN1149652C - 半导体器件的布线方法和布线装置 - Google Patents

Abstract

在半导体芯片上布置/布线用于构成半导体器件的核心的方法包括：提供步骤，布置核心布线(2)的步骤(101-1)，第一进行步骤(101-3)，布置核心的步骤(102-1)，制作步骤(102-3)和第二进行步骤(102-4)。提供步骤包括提供核心(1)。第一进行步骤(101-3)包括对其上布置核心布线(2)的核心(1)进行核心工作检验。步骤(102-3)在进行核心工作检验(101-3)时使布置核心(1)的核心布线(2)的第一布线电容等于核心(1)的核心布线(2)的第二布线电容。第二进行步骤(102-4)进行芯片工作检验。

Description

半导体器件的布线方法和布线装置

技术领域

本发明一般涉及半导体器件的布置/布线方法，还涉及半导体器件布置/布线装置。特别是，本发明所涉及的半导体器件的布置/布线方法，和半导体器件布置/布线装置，其适于在半导体芯片内布置所谓的“核心(core)”的半导体集成电路。

背景技术

按常规，关于在半导体芯片内布置核心的半导体集成电路，已经提出了各种布局(涉及布线)设计方法。

在此说明中，“核心”意思是通过组合基本功能块，诸如反相器、AND门电路、和OR门电路能够实现复杂操作功能并且用在ASIC(专用集成电路)中的大规模功能块。所谓的“核心”是用由一个功能单元和多个功能单元构成的基本单元组合设计的。

如图1中所示，核心20和另一核心21作为一部分结构元件布置在半导体芯片19的上表面上。在各个核心20和21内部形成核心布线22和另一核心布线23。

如前所述，在该半导体芯片19中，禁止半导体芯片布线24穿过这些核心20和21的区域。结果，此芯片布线24穿过这些相邻核心20和21之间的边界区域RK。芯片布线24全体布置在这边界区域RK中。

在核心20和21都彼此相邻布置的情况下，正如前面解释的，从布局设计观点看，为了在正常布置条件下使这些芯片布线24可以穿过边界区域RK，用于分开布置这些核心20和21的间隔必需大大延伸。结果，就有这种布置间隔必需延伸得比半导体芯片的面积还大的问题。

应该注意到，这种常规布线方法没有公开解释这种布线方法的流程。

下面参照图2A-2F说明第二相关技术。

从这些图中明显看出，与上述第一相关技术的区别在于，在第二相关技术中，可以容许半导体芯片布线穿过核心的区域。

图2A是根据第二相关技术用于表示半导体集成电路的布线方法的流程图。

图2B、2C、2D、2E和2F是用于表示对应于图4A中所示的各个布线步骤的核心/芯片的芯片布局示意图，并且是在对应于图4A的上述流程工艺的各个步骤的右侧位置表示的。

从图2A可以明显看出，此第二相关技术的布局设计方法是由核心设计流程步骤401和芯片设计流程步骤402构成的。

具体地说，此核心设计流程步骤401包括核心布局步骤401-1和核心工作检验步骤401-2。

而且，芯片设计步骤402包括核心布置步骤402-1、芯片布局步骤402-2和芯片工作检验步骤402-3。

更具体地说，图2B是表示对应于核心布局步骤401-1的布局状态的示意图。图2C是表示对应于核心工作检验步骤401-2的布局状态的示意图。图2D是表示对应于核心布置步骤402-1的布局状态的示意图。图4D是表示对应于芯片布局步骤402-2的布局状态的示意图。而图2F是表示对应于芯片工作检验步骤402-3的布局状态的示意图。

下面参照图2A-2F说明上述步骤。

在核心布局设计步骤401-1中，首先设计半导体芯片上的核心25的布局。然后，在该步骤401-1中，布置核心布线(图形)26，此核心布线26需要实现该核心25的功能。在这种状态下，此核心布线26位于核心25上(见图2B的布局示意图)。

然后，在核心工作检验步骤401-2中，以在核心布局步骤401-1中计算的核心布线26的布线负载电容为基础检验核心25的操作(见图2C的布局示意图)。

接着，在核心布置步骤402-1中，对于半导体芯片27进行已经被检验了操作的核心25的布局排列(参见图2D的布局示意图)。

然后，在芯片布局步骤402-2中，形成实现芯片27功能所需要的芯片布线28。在此第二相关技术中，此芯片布线28可以穿过核心25的区域。结果，如果需要，可以形成芯片布线28，同时穿过核心25的内部区域(参见图2E的布局示意图)。

此后，在芯片工作检验步骤402-3中，进行其上已经在芯片布局步骤402-2中形成芯片布线28的芯片27的操作(参见图2F的布局示意图)。

下面参照图3说明第三相关技术。

图3示意性地表示第三相关技术中的半导体芯片29的布局例子。在该半导体芯片29中，布置了核心30和另一核心31。

在此第三相关技术中，专用于核心30的核心布线32和专用于核心31的另一核心布线33都布置在核心30和核心31的各自区域内部。在这些核心30和31的区域内部，预先形成沟道35和另一沟道36，形成在半导体芯片29上的3组芯片布线34通过这些沟道产生分支，分支的芯片布线34可以通过。应该理解，没有描述与第一相关技术相同的用于解释此第三相关技术的布线方法的流程图。

通过第一到第三相关技术实现的上述常规半导体集成电路及其布线方法具有下列问题：

即，在第一相关技术中，禁止芯片布线穿过半导体芯片上的核心的区域。作为在芯片上布置多个核心时的结果，如图1中所示，布局是通过芯片布线全体形成在核心之间的边界区域中而形成的。在这些核心之间的间隔很窄的情况下，实际上不可能在这窄的边界区域中布置这些芯片布线。为解决这个问题，这个窄间隔必需增宽，另外芯片面积也必需增大。结果，将需要增加被半导体芯片占据的整个面积。

在第二相关技术中，芯片布线可以穿过核心的区域。但是，如图2E所示，由芯片布线28产生的布线负载电容加到核心布线26上。由于加上了该布线负载电容，所以在核心25内部的核心布线26内的信号传输时间将变化。在核心工作检验步骤401-2中，该工作检验工作是在没有考虑由芯片布线28产生的布线负载电容引起的不利影响的情况下进行的。结果，由于加上了该布线负载电容，所以就有在芯片工作检验步骤402-3中执行的逻辑操作可能与在核心工作检验步骤401-2中执行的逻辑操作不同的风险。

特别是，在核心需要更高工作频率的和需要更高精度的该核心内时间延迟情况下，还会有另一风险。就是说，虽然在由模拟进行的工作检验过程中设置在该核心中的器件可以在正常条件下工作，但是设置在该核心中的实际器件可能错误操作。

为避免这个问题，相邻信号线之间的电容或层间布线的电容可以被精确地抽取出，这取决于布线条件。但是，这种抽取方法将要求极大的执行时间，以便抽取这些布线电容。

另外，在第三相关技术的布线方法中，如图3所示，沟道必需预先形成在核心区域内部。此沟道只用于使芯片布线穿过该沟道。这将使形成核心需要的面积增加，其与沟道占据面积一致。结果，半导体芯片的面积将增加。

而且，在第三相关技术中，不可能获得对该沟道所期望的效果，这取决于核心的排列方向，或沟道的布置位置，和沟道的总数量。因而，半导体芯片的布线功能特性将退化。

日本特许公开专利申请(JP-A-平7-153844)公开了这样一项技术，由于虚设(dummy)布线以低密度设置在这种布线上，其位于芯片的外周边部分上，所以带有虚设布线的此布线部分可以与位于此芯片的中心部分的另一高密度的布线部分相似。该常规技术可以均衡芯片上的布线电容，从而可以提高布线延迟时间的估算精度。

但是，此常规技术不能解决上述问题。

而且，日本特许公开专利申请(JP-A-平7-175832)披露了下面提到的用于设计半导体集成电路的CAD装置。在CAD装置中，关于输入到这些层块(layer block)的逻辑电路，对每个层块进行暂时布置/布线操作。在这些暂时布置/布线操作的基础上，可以在相关布线的长度基础上计算相关布线的布线电容值。

但是这种常规CAD装置不能解决这些问题。

另外，日本特许公开专利申请(JP-A-平9-153550)公开了下面图形产生方法。在这种图形产生方法中，当没有任何错误地产生具有足够覆盖率的均匀虚设图形时，可以简单预测由增加布线电容引起的半导体器件的退化。

但是，这常规图形产生方法不能解决上述问题。

本发明就是为了解决上述问题，因此，本发明的目的是提供半导体器件布置/布线方法，和半导体器件布置/布线装置，其能够防止实际器件的错误工作。

另外，本发明的另一目的是提供半导体器件布置/布线方法和半导体器件布置/布线装置，其能够减少半导体器件的尺寸。

发明内容

本发明就是解决了上述半导体器件的常规布置/布线方法中的问题。即，该半导体器件的布置/布线方法能够防止实际器件的错误工作，同时减少芯片尺寸。

为了实现本发明的目的，布线用于在半导体芯片上构成半导体器件的核心的方法包括：提供核心，在核心上布置核心布线，在核心上布置第一虚设布线，以致于该核心的布线具有第一虚设布线电容和核心布线之间的最大电容，在布置第一虚设布线时，计算核心布线的布线电容；和在计算的布线电容值基础上对核心进行核心工作检验，在已安排好核心的半导体芯片上布置芯片布线，以构成布置芯片。

在这种情况下，进行核心的核心工作检验包括：在所布置的芯片的布置核心上，在没有布置芯片布线但在其部分上布置了第一虚设布线的部分布置第二虚设布线，在布置第二虚设布线电容时计算核心布线的第二布线电容，和在计算的第二布线电容值的基础上进行半导体芯片的芯片工作检验。

还是在这种情况下，布置第一虚设布线包括：在接近于核心布线的部分在核心上布置第一虚设布线，以致于第一虚设布线沿着核心布线具有至少与核心布线的长度相同的长度。

为实现本发明的第一方面，布置芯片布线包括在芯片布线可以穿过核心的整个部分的条件下布置芯片布线。

在这种情况下，计算布线电容的值包括计算在布线布置在核心布线附近时产生的每单位长度寄生电容的值，和在计算的每单位长度寄生电容的值、核心布线的长度和第一虚设布线的长度的基础上计算布线电容的值。

还是在这种情况下，在核心上布置第一虚设布线包括：不同于第二层的第一层上布置第一虚设布线，其中在第二层上布置核心布线；其中，计算布线电容的值包括计算在第一层上布置布线时产生的每单位长度层间布线寄生电容的值，和在计算的每单位长度层间布线寄生电容、核心布线的长度和第一虚设布线的长度的基础上计算布线电容的值。

还是在这种情况下，计算布线电容值包括在第一虚设布线的电势固定于地电势和预定电势之一条件下计算布线电容的值。

在这种情况下，提供核心包括提供由多个块构成的核心，其中布置芯片布线包括：在芯片布线可以穿过第一块的整个部分的条件下，在多个块的第一块上布置芯片布线；和在禁止芯片布线穿过第二块的条件下，在多个块的第二块上布置芯片布线。

还是在这种情况下，提供核心包括提供由多个块构成的核心，在核心上布置第一虚设布线包括在选自多个块的一个选择块上布置第一虚设布线，而没有在除了多个块的所选择块以外的至少一个块上布置第一虚设布线。

仍然在这种情况下，选择块和除了选择块以外的一个块的每个都具有彼此不同的电路特性。

为实现本发明的另一方面，对用于构成半导体芯片上的半导体器件核心的半导体器件进行布线的布线装置，包括：用于提供核心的部分；用于在核心上布置核心布线的部分；用于在核心上布置第一虚设布线的部分，以致于核心的核心布线具有在第一虚设布线和核心布线之间的最大布线电容；用于在布置第一虚设布线时计算核心布线的布线电容值的部分；和用于在计算的布线电容值的基础上对核心进行核心工作检验的部分；用于在半导体芯片上布置芯片布线的部分，在该半导体芯片上布置了布置核心以产生布置核心。

在这种情况下，用于进行核心工作检验的部分包括：用于在布置芯片的布置核心上的没有布置芯片布线而布置了第一虚设布线的部分上，布置第二虚设布线的部分，在布置第二虚设布线时计算核心布线的第二布线电容值的部分，和用于在计算的第二布线电容的基础上进行芯片工作检验的部分。

还是在这种情况下，用于布置第一虚设布线的部分包括：用于在核心上接近于核心布线的部分布置第一虚设布线的部分，从而第一虚设布线沿着核心布线具有至少与核心布线的长度相同的长度。

在这种情况下，用于布置芯片布线的部分包括在芯片布线穿过核心的整个部分的条件下布置芯片布线的部分。

还是在这种情况下，用于计算布线电容值的部分包括：用于计算在邻近于核心布线布置布线时产生的每单位长度寄生电容值的部分，和在计算的每单位长度寄生电容、核心布线长度和第一虚设布线长度的基础上计算布线电容值的部分。

仍然在这种情况下，用于在核心上布置第一虚设布线的部分包括在不同于其上布置核心布线的第二层的第一层上布置第一虚设布线的部分，其中用于计算布线电容值的部分包括：计算在第一层上布置布线时产生的每单位长度的层间布线寄生电容的部分，和用于在计算的每单位长度层间布线寄生电容、核心布线长度和第一虚设布线长度的基础上计算布线电容值的部分。

在这种情况下，用于计算布线电容值的部分包括在第一虚设布线的电势固定到地电势或预定电势之一的条件下计算布线电容值的部分。

仍然在这种情况下，用于提供核心的部分包括用于提供由多个块构成的核心的部分，其中用于布置芯片布线的部分包括，在芯片布线可以穿过第一块的整个部分条件下，在多个块的第一块上布置芯片布线的部分，和在禁止芯片布线可穿过第二块的条件下，在多个块的第二块上布置芯片布线的部分。

在这种情况下，用于提供核心的部分包括提供由多个块构成的核心，用于在核心上布置第一虚设布线的部分包括在选自多个块的一个选择块上布置第一虚设布线的部分，而没有在除了多个块中的所选择块以外的至少一个块上布置第一虚设布线。

仍然在这种情况下，被选择块和除了被选择块以外的块的每个具有彼此不同的电路特性。

附图说明

通过参照附图可以获得对本发明的更全面的理解，附图中相同的参考标记表示相同的特征，其中：

图1示意性地表示第一相关技术中的核心的布局图；

图2A是用于说明第二相关技术的布局设计方法的流程图；

图2B是用于表示对应于第二相关技术的核心布局步骤的布局条件的示意图；

图2C是用于表示对应于第二相关技术的核心工作检验步骤的布局状态的示意图；

图2D是用于表示对应于第二相关技术的核心布置步骤的布局状态的示意图；

图2E是用于表示第二相关技术的芯片布局步骤的示意图；

图2F是用于表示对应于第二相关技术的核心工作检验步骤的布局状态的示意图；

图3表示第三相关技术中的核心的布局图；

图4A是说明根据本发明的第一实施例的布局设计方法的流程图；

图4B是表示对应于第一实施例的核心布局步骤的布局状态的示意图；

图4C是表示对应于第一实施例的虚设布线负载计算步骤的布局状态的示意图；

图4D是表示对应于第一实施例的核心工作检验步骤的布局状态的示意图；

图4E是表示对应于第一实施例的核心布置步骤的布局状态的示意图；

图4F是表示对应于第一实施例的芯片布局步骤的布局状态的示意图；

图4G是表示对应于第一实施例的核心虚设布线步骤的布局状态的示意图；

图4H是表示对应于第一实施例的芯片工作检验步骤的布局状态的示意图；

图5A是表示在第一实施例的虚设布线负载计算步骤中的虚拟布线布置的例子示意图；

图5B是表示在第一实施例的虚设布线负载计算步骤中的虚拟布线布置的另一例子示意图；

图5C是表示在第一实施例的虚设布线负载计算步骤中的虚拟布线布置的另一例子示意图；

图6是表示适用于本发明第二实施例的核心的布局图；

图7A是表示根据本发明第二实施例的布局设计方法的流程图；

图7B是表示对应于第二实施例的核心布局分组步骤的布局状态的示意图；

图7C是表示对应于第二实施例的虚设布线负载计算步骤的布局状态的示意图；

图7D是表示对应于第二实施例的核心工作检验步骤的布局状态的示意图；

图7E是表示对应于第二实施例的核心布置步骤的布局状态的示意图；

图7F是表示对应于第二实施例的芯片布局步骤的布局状态的示意图；

图7G是表示对应于第二实施例的核心虚设布线步骤的布局状态的示意图；

图7H是表示对应于第二实施例的芯片工作检验步骤的布局状态的示意图。

具体实施方式

下面参照附图详细说明本发明的优选实施例。

图4A是用于解释根据本发明的第一实施例的布局设计(布线)方法的流程图。

从该流程图明显看出，根据本发明的第一实施例的布局设计方法是由核心设计流程步骤101和芯片设计流程步骤102构成的。

具体地说，该核心设计流程步骤101包括：核心布局步骤101-1、虚设布线负载计算步骤101-2、和核心工作检验步骤101-3。

而且，芯片设计步骤102包括：核心布置步骤102-1、芯片布局步骤102-2、核心虚设布线步骤102-3、和芯片工作检验步骤102-4。

图4B、4C、4D、4E、4F、4G和4H是表示对应于图4A中所示的各布线步骤的核心/芯片的布局示意图，并且是在对应于图4A的上述流程工艺的各个步骤的右侧位置表示的。

详细地说，图4B是表示对应于核心布局步骤101-1的布局状态的示意图。图4C是表示对应于虚设布线负载计算步骤101-2的布局状态的示意图。图4D是表示对应于核心工作检验步骤101-3的布局状态的示意图。图4E是表示对应于核心布置步骤102-1的布局状态的示意图。图4F是表示对应于芯片布局步骤102-2的布局状态的示意图。图4G是表示对应于核心虚设布线步骤102-3的布局状态的示意图。图4H是表示对应于芯片工作检验步骤102-4的布局状态的示意图。

在核心设计流程步骤101中，首先在核心布局步骤101-1中设计半导体芯片上的核心1的布局。然后，在该步骤101-1中，布置核心布线(图形)2，该核心布线2需要实现该核心1的功能。如前所述，术语“核心”指的是用在ASIC(专用集成电路)中的大规模功能块，其通过组合基本功能块，诸如反相器、AND门电路和OR门电路，能够实现复杂操作功能。

在这种情况下，只有核心布线2存在于核心上(见图4B的布局示意图)。

下面假设在虚设布线负载计算步骤101-2中，在核心1区域内的布线可用区域中存在布线或布线图形，该核心1另外提供有虚拟虚设(virtual dummy)布线3(对应于布线或布线图形)。核心布线2在底表面和核心布线2本身之间固有地具有布线负载电容。在该步骤中，由于上述虚拟布线3被加到核心1上，所以除了在底表面和核心布线2之间确定的的上述固有布线电容之外，还附加地提供另一电容。该附加电容等效于相邻布线之间，即核心布线2和虚拟虚设布线3之间的的负载电容(见图4C的布局示意图)。

此时，在下述方式中加上虚拟虚设布线3。即，附加地提供该虚拟虚设布线3，从而使已经在前面的核心布局步骤101-1中布置的核心布线2相对于虚拟虚设布线3具有最大布线负载电容。换言之，为了使核心布线2可以具有最大布线负载电容，可以在靠近核心布线2的位置，和沿着核心布线2的整个部分上的核心布线2，形成虚拟虚设布线3。

如图4C中所示，虚拟虚设布线3具有不变的间隔，并且平行于直线形核心布线2设置，而且还具有等于核心1的整个横向宽度的长度。还应该理解，此虚拟虚设布线3的布置不限于图4C中所示的那样。

如图5A中所示，例如，在核心布线2a是曲线的情况下，虚拟虚设布线3a如此形成：虚拟虚设布线3a沿着核心布线2a设置，即虚拟虚设布线3a可以具有与核心布线2a相同的曲率。

而且，由于虚拟虚设布线3可以形成得使核心布线2具有上述最大布线负载电容，如图5B所示，所以虚拟虚设布线3b不再形成在远离核心布线2b的位置，在该位置，布线负载电容没有给核心布线2b。

另外，如图5C所示，在核心布线2c较短的情况下，不必如此形成虚拟虚设布线3c，即使形成得虚拟虚设布线3c的长度比它把布线负载电容给短核心布线2c所需要的长度长。换言之，此虚拟虚设布线长度基本上等于核心布线2c长度即足够了。

最后，在虚设布线负载计算步骤101-2中，计算上述最大布线负载电容。在接下来的芯片布局步骤102-2中布置芯片布线5时，该最大布线负载电容可能被核心布线2所有，并对应于被布置的芯片布线5所给的最大值，与该芯片布线5的布置方法无关(即，与芯片布线5相对于核心布线2是怎样布置的无关)。

在此虚设布线负载计算步骤101-2中，预先计算相邻布线之间的每单位长度寄生电容值，从而相邻布线布置在一布线的两侧。在如此计算的相邻布线之间的每单位长度寄生电容值、核心布线2的长度和虚拟虚设布线3的长度的基础上，相对于核心布线2和虚拟虚设布线3，计算等效于相邻布线之间的负载电容的电容值(即，上述附加值)。

而且，作为虚拟布线3的布置位置，虚拟虚设布线3和核心布线2最好设置为彼此隔离的位置，以避免虚拟虚设布线3和核心布线2短路。

为使电势稳定化，最好在虚拟虚设布线3的电势固定到地电势或预定电源电势的条件下计算虚拟虚设布线3。

另外，在图4A-4H中，只在两维单一平面上解释了根据第一实施例的布局设计方法。显然，此布局设计方法可以同样适用于构成ASIC芯片的各个布线层。结果，在该虚设布线负载计算步骤101-2中，除了相邻布线之间的寄生电容之外，层间布线的寄生电容也可以加到计算的虚设布线负载中。还应该注意到，在三维情况下用于布置虚拟虚设布线3的此方法可以同样适用于关于图5A、5B和5C所解释的两维情况。

上述“相邻布线寄生电容”等于存在于布置在核心布线2两侧上的两虚拟虚设布线3，3之间的寄生电容。

而且上述“层间布线寄生电容”等于核心布线2和位于除了布置核心布线2以外的层的上/下布线层中的核心布线或虚拟布线之间的寄生电容。

然后，在核心工作检验步骤101-3中，在虚设布线负载计算步骤101-2中计算的布线负载电容值的基础上检验核心1的工作。该布线负载电容值指的是上述最大布线负载电容，其可能被核心布线2所有(见图4D的布局示意图，即图4D的布局示意图与图4C的布局示意图相同)。

芯片设计流程步骤

下面详细说明芯片设计流程步骤102。

在该核心布置步骤102-1中，对半导体芯片4进行核心的布局设置(参见图4E的布局示意图)。在核心布置步骤102-2中，核心1已经在核心设计流程步骤101中设计了。

一般情况下，核心的排列方向和该核心的可用于排列的部分用自动布线工具等限制。与此相反，第一实施例是在没有这种限制的条件下进行的。换言之，在第三相关技术中用于提供专用于芯片布线穿透的沟道的上述常规方法中，核心30、31的排列方向和其可用于排列的部分都被限制。与此相反，在第一实施例中，由于芯片布线5基本上可以穿过核心1的整个部分，所以上述限制不适用。

然后，在芯片布局步骤102-2中，形成需要实现芯片4的功能的芯片布线5。在这种情况下，芯片布线5可以基本上穿过核心1的整个部分(参见图4F的布局示意图)。

然后，由于实现了芯片布线5的布置，在核心/虚设布线步骤102-3中形成虚设布线6(参见图4G的布局示意图)。

在该核心/虚设布线步骤102-3中，当在核心1内留下除了形成芯片布线5的部分以外的布线可用部分时，在所有剩余部分上形成虚设布线6。在这种情况下，这些虚设布线6被布置在形成虚拟虚设布线3但是没有形成芯片布线5的所有位置上。

与上述虚设布线负载计算步骤101-2的条件一样，此虚设布线6最好设置为如下状态：即虚设布线6的电势被固定到地电势或电源电压的预定电势以稳定其电势。另外，必须避免下面的短路条件，即，避免虚设布线6与芯片布线5短路。

然后，在完成核心/虚设布线步骤102-3的工艺操作之后，在芯片工作检验步骤102-4中，在虚设布线6位于ASIC芯片的每个布线层中的状态下计算布线负载电容。在计算的布线负载电容的基础上，进行芯片工作检验以确认芯片4的工作。

应该注意到，在芯片工作检验步骤102-4中计算的布线负载电容等于在虚设布线负载计算步骤101-2中计算的最大布线负载电容。换言之，在芯片工作检验步骤102-4中计算的布线负载电容等于在核心工作检验步骤101-3中检验核心1的工作时的布线负载电容。原因如下。那就是，在芯片工作检验步骤102-4中计算的布线负载电容连续地与上述最大布线负载电容相等。在芯片工作检验步骤102-4中计算的布线负载电容是在假设除了实际布置芯片布线5以外，布置在与虚拟布线3的位置相同的位置上的虚设布线6也是存在的条件下计算的。

因而，即使在芯片布局步骤102-2中芯片布线5布置在相对于核心布线2的任何位置上，也不用担心在芯片工作检验步骤102-4中会发生逻辑操作与由核心工作检验步骤101-3获得的逻辑操作不同的情况。

如前详细的说明，根据第一实施例，布线方法包括在核心设计流程步骤101中的虚设布线负载计算步骤101-2，和芯片设计流程步骤102中的核心/虚设布线步骤102-3。

结果，可以使在检验核心1的工作(步骤101-3)时计算的核心1的布线负载电容等于在检验芯片的工作时(步骤102-4)计算的核心1的布线负载电容，即，等于最大布线负载电容。因而，可以防止实际器件在布线负载电容变化的基础上错误工作。

根据第一实施例，芯片布线5可以不穿过预先形成在核心1上的穿过布线区，但是穿过在设计核心1时保留的可穿过区，即芯片布线5没有与核心布线2短路的区域。因此，芯片的布线效率提高。另外，在第一实施例中，不再需要用于穿透芯片布线的沟道。因而，可以减少被整个芯片内的核心占据的面积。

第二布局设计方法

下面说明根据本发明的第二实施例的布局设计方法。

图6示意性地表示由第二实施例布局设计方法设计的称为“核心”7的布局。如图6所示，核心7由随机逻辑(异步)电路8、另一随机逻辑(单相同步)电路9和RAM(随机存取存储器)10构成。

随机逻辑(异步)电路8、随机逻辑(单相同步)电路9和RAM(随机存取存储器)10的电路特性彼此不同。

随机逻辑(异步)电路8具有特定时序(timing-specific)特性，而不强调工作速度。而随机逻辑(单相同步)电路9具有不强调工作速度和定时的特性。与此相反，RAM 10具有强调工作速度和定时的特性。

根据这些电路8、9和10的特殊特性，核心7如此布置，如图6所示，这些电路8、9和10被分组。

根据第二实施例的布线(布局设计)方法可以适用于具有这种分组电路的核心。

图7A是用于解释根据本发明的第二实施例的布局设计(布线)方法的流程图。

从该流程图明显看出，第二实施例的布局设计方法是由核心设计流程步骤201和芯片设计流程步骤202构成的。

具体地说，该核心设计流程步骤201包括核心布局分组步骤201-1、虚设布线负载计算步骤201-2和核心工作检验步骤201-3。

而且，芯片设计流程步骤202包括核心布置步骤202-1、芯片布局步骤202-2、核心虚设布线步骤202-3和芯片工作检验步骤202-4。

图7B、7C、7D、7E、7F、7G和7H与第一实施例相似是表示对应于图7A中所示的各个布线步骤的核心/芯片的布局示意图，而且是在对应于图7A的上述流程工艺的各个步骤的右侧位置表示的。

首先说明核心设计步骤201。

在核心布局分组步骤201-1中，具有彼此不同的特性的电路与各自功能相一致而被分组布置，如图6所示。而且，在核心布局分组步骤201-1中，设置和布置核心布线11、12、13和14以实现各个电路8、9和10的功能(参见图7B的布局示意图)。

然后，在虚设布线负载计算步骤201-2中，假设在随机逻辑(异步)电路8的可布线区中存在布线，象假设的布线那样布置虚拟虚设布线15。随机逻辑(异步)电路8的核心布线11最初具有在底表面和核心布线本身11之间的布线负载电容。在该步骤中，由于加上了上述虚拟虚设布线15，所以除了底表面和核心布线11之间的上述固有布线电容之外，附加地提供了另一电容。该附加电容等效于相邻布线之间的负载电容，即布线11和虚拟布线15之间的电容(见图7C的布局示意图)。

此时，以图5中所示的下面提到的方式加上虚拟虚设布线15。即，附加地提供该虚拟虚设布线15，以致于已经在前面核心布局分组步骤201-1中布置的核心布线11具有相对于虚拟虚设布线15内的最大布线负载电容。换言之，为了使该核心布线11可以具有最大布线负载电容，虚拟虚设布线15可以形成在接近于核心布线11的位置上，并且沿着该核心布线11的整个部分上的布线11。

在该虚设布线负载计算步骤201-2中，预先计算相邻布线之间每单位长度寄生电容，以致于相邻布线布置在布线的两侧上。在计算的相邻布线之间每单位长度寄生电容、核心布线11的长度和虚拟虚设布线15的长度的基础上，计算等效于相对于核心布线11和虚拟虚设布线15的相邻布线之间的负载电容的电容值。

而且，作为虚拟布线15的另一布置位置，虚拟布线15和核心布线11最好设置在彼此隔离的位置，同时避免虚拟布线15和核心布线11短路。

为了稳定电势，最好在虚拟布线15的电势固定到地电势或预定电源电势的条件下计算虚拟布线15。

另外，在图7A-7H中，根据第二实施例的布局设计方法只在两维单一平面中作了解释。显然，这种布局设计方法可以同样应用于构成ASIC芯片的各个布线层中。结果，在虚设布线负载计算步骤201-2中，不仅可以加上相邻布线之间的寄生电容，而且还可以加上层间布线的寄生电容。

上述“相邻布线寄生电容”等于存在于布置在核心布线11两侧的两虚拟布线15之间的寄生电容。

而且上述“层间布线寄生电容”等于存在于核心布线和虚拟布线之间的寄生电容，这两布线位于布置在核心布线11的上/下的另一布线层中。

应该理解，在虚设布线负载计算步骤201-2中，关于另一电路区，即随机逻辑(单相同步)电路9和RAM 10，布线负载电容是在由于下述原因而没有虚拟虚设布线的条件下计算的。

如前所述，该随机逻辑(单相同步)电路9具有不强调工作速度和定时的特性。因而，不必要求设置在其工作频率很低的随机逻辑(单相同步)电路9内的核心布线12具有很高的信号传输时间精度。结果，即使芯片布线17布置在随机逻辑(单相同步)电路9的部分中，由芯片布线17产生的布线负载电容被加到核心布线12上，不用担心在不受布线负载电容影响下进行的核心工作检验步骤201-3中和在受产生的布线负载电容的影响下进行的芯片工作检验步骤202-4中进行不同的逻辑操作。

另一方面，关于RAM 10的电路区，在芯片布局步骤202-2中，由于下面的原因而禁止芯片布线17穿过RAM 10。因而，不必把虚拟虚设布线加到该RAM 10上。

RAM 10具有用于强调工作速度的特性。在这种情况下，下述信号传输延迟可能导致几个问题。此信号延迟是由通过芯片布线17而使布线负载电容加到核心布线13和14上引起的。由于上述原因，禁止芯片布线17穿过RAM 10的电路区。

然后，在核心工作检验步骤201-3中，核心7的工作是在虚设布线负载计算步骤201-2中获得的布线负载电容基础上检验的(参见图7D的布局示意图，注意，图7D与图7C相同)。

芯片设计流程步骤

下面详细说明芯片设计流程步骤202。

在核心布置步骤202-1中，关于半导体芯片16进行已经在核心设计流程步骤201中设计的核心7的布局设置(参见图7E的布局示意图)。

一般情况下，核心的排列方向和该核心的可布置区用自动布线工具等限制。但是，根据该第二实施例实现的优点，在核心7布置/定向于可布置区时没有这种限制。换言之，在第三相关技术中在提供专用于芯片布线的穿透的沟道的上述常规方法中，核心7的布置方向和其可布置区都被限制。与此相反，在第二实施例中，由于芯片布线17可以穿过核心7的区域，所以上述限制不适用。

然后，在芯片布局步骤202-2中，形成需要实现芯片16的功能的芯片布线17。

在这种情况下，如前所述，芯片布线17可以以如下方式布置，即，该布线17穿过随机逻辑(异步)电路8和随机逻辑(单相同步)电路9，但是不能穿过RAM 10的电路区(参见图7F的布局示意图)。如前所述，RAM 10具有能够强调工作速度的特性。因此，信号传输延迟引起系列问题。信号传输延迟是由加到核心布线13和14上的芯片布线17产生的布线负载电容引起的。因而，禁止芯片布线17穿过RAM 10。

然后，由于完成了该芯片布线17的布置，在核心/虚设布线步骤202-3中在随机逻辑电路8的电路区中形成虚设布线18(参见图7G的布局示意图)。虚设布线18不形成在随机逻辑(单相同步)电路9的电路区内的原因与虚拟布线不形成在随机逻辑(单相同步)电路9的电路区内的上述原因相似。

在核心虚设布线步骤202-3中，在留下除了芯片布线17形成在随机逻辑(异步)电路8内的区域以外的可布线区的情况下，在所有剩余区域上形成虚设布线18。

与虚设布线负载计算步骤201-2的上述条件相似，虚设布线18最好设置到如下状态，即，虚设布线18被固定到地电势或电源电压的预置电势，以稳定化电势。另外，必须避免下面的短路条件。那就是，虚设布线18与芯片布线17短路。

最后，在完成该核心/布线步骤202-3的工艺操作之后，在芯片工作检验步骤202-4中，在虚设布线18位于ASIC芯片的每个布线层中的状态下计算布线负载电容。在计算的布线负载电容的基础上，进行芯片工作检验工作，以便确认芯片16的工作。

应该注意，在芯片工作检验步骤202-4中计算的核心布线11的布线负载电容等于在虚设布线负载计算步骤201-2中计算的上述最大布线负载电容，并可能由核心布线11所有。换言之，在芯片工作检验步骤202-4中计算的布线负载电容等于在核心工作检验步骤201-3中检验核心11的工作时获得的布线负载电容。原因如下。即，在芯片工作检验步骤202-4中计算的核心布线11的布线负载电容连续地等于上述最大布线负载电容，其是通过假设除了实际布置的芯片布线15之外还存在位于虚拟布线18的位置的虚设布线15计算的。

另一方面，芯片布线17形成在随机逻辑(单相同步)电路9的部分中，由芯片布线17产生的布线负载电容加到核心布线12上。由于在形成在工作频率较低的随机逻辑(单相同步)电路9中的核心布线12中不要求信号传输时间的较高精度，所以不用担心在没有被该布线负载电容不利地影响而进行的核心工作检验步骤201-3中和在被该布线负载电容不利地影响而进行芯片工作检验步骤202-4中进行不同的逻辑操作。

而且，由于禁止芯片布线17穿过RAM 10的电路区，所以由位于核心布线13和14之前/之后的核心布线13和14所有的布线负载电容不会变化。结果，不用担心进行不同的逻辑操作。

因而，即使在芯片布局步骤202-2中芯片布线17布置在相对于核心7的任何位置时，也不用担心在芯片工作检验步骤202-4中会发生这种逻辑操作不同于在核心工作检验步骤201-3中检验核心7的工作时的逻辑操作的情况。

如前所述，根据第二实施例，布线方法特别具有核心布局分组步骤201-1。在用于构成核心的多个电路的特性彼此不同的情况下，关于各个电路的处理方法可以在其电路特性的基础上改变。例如，当在多个电路当中的第一电路(RAM 10)中设置用于禁止芯片布线穿透的区域时，第一实施例的处理方法适用于第三电路(随机逻辑电路8，即，异步逻辑电路)，而第一实施例的处理方法不适用于第二电路(随机逻辑电路9，即单相同步电路)。如前所述，在一个核心被细分为多个组时，布线布局方法关于各个细分组可以单独变化。因而，可以适当设计适于核心特性的半导体集成电路的布线，而不降低在设计IC芯片时达到的布线效率。

Claims (20)

1.在半导体芯片上对用于构成半导体器件的核心进行布线的方法，包括：

提供核心(1)；

在所述核心(1)上布置核心布线(2)；

在所述核心(1)上布置第一虚设布线(3)，以致于所述核心(1)的所述核心布线(2)具有在所述第一虚设布线(3)和所述核心布线(2)之间的最大布线电容；

在布置所述第一虚设布线(3)时，计算所述核心布线(2)的布线电容值；

在所述计算的布线电容值的基础上对所述核心(1)进行核心工作检验；和

在其上布置了所述核心(1)的半导体芯片(4)上布置芯片布线(5)，以构成布置芯片(4)。

2.根据权利要求1所述的方法，其中所述进行所述核心(1)的所述核心工作检验包括：

在布置了所述第一虚设布线(3)的部分中没有布置所述芯片布线(5)的部分，在所述布置芯片(4)的所述布置核心(1)上布置第二虚设布线(6)；

在布置所述第二虚设布线(6)时计算所述核心布线(2)的第二布线电容值；和

在所述计算的第二布线电容的所述值的基础上进行所述芯片(4)的芯片工作检验。

3.根据权利要求1或2所述的方法，其中所述布置所述第一虚设布线(3)包括：

在接近于所述核心布线(2)的部分，在所述核心(1)上布置所述第一虚设布线(3)，从而使所述第一虚设布线(3)沿着所述核心布线(2)具有至少与所述核心布线(2)的长度相同的长度。

4.根据权利要求1或2所述的方法，其中所述布置所述芯片布线(5)包括：

在所述芯片布线(5)可以穿过所述核心(1)的整个部分条件下布置所述芯片布线(5)。

5.根据权利要求1或2所述的方法，其中所述计算所述布线电容的所述值包括：

计算当在布置与所述核心布线(2)相邻的布线时产生的每单位长度寄生电容；和

在所述计算的每单位长度寄生电容、所述核心布线(2)的长度和所述第一虚设布线(3)的长度的基础上，计算所述布线电容的值。

6.根据权利要求1或2所述的方法，其中所述在所述核心(1)上布置所述第一虚设布线(3)包括，在不同于其上布置了所述核心布线(2)的第二层的第一层上布置所述第一虚设布线(3)，和

所述计算所述布线电容的所述值包括：

计算当在所述第一层上布置布线时产生的每单位长度层间布线寄生电容；和

在所述计算的每单位长度层间布线寄生电容、所述核心布线(2)的长度和所述第一虚设布线(3)的长度的基础上，计算所述布线电容的所述值。

7.根据权利要求1或2所述的方法，其中所述计算所述布线电容的所述值包括在所述第一虚设布线(3)的电势固定到地电势和预定电势之一的条件下计算所述布线电容的所述值。

8.根据权利要求1或2所述的方法，其中所述提供所述核心(7)包括提供由多个块(8、9、10)构成的所述核心(7)，和

所述布置所述芯片布线(17)包括：

在所述芯片布线(17)可以穿过所述第一块(8、9)的整个部分的条件下，在所述多个块(8、9、10)的第一块(8、9)上布置所述芯片布线(17)；和

在所述芯片布线(17)禁止穿过所述第二块(10)的条件下，在所述多个块(8、9、10)的第二块(10)上布置所述芯片布线(17)。

9.根据权利要求1所述的方法，其中所述提供所述核心(7)包括提供由多个块(8、9、10)构成的所述核心(7)，和

其中在所述核心(7)上的所述布置所述第一虚设布线(15)包括在选自所述多个块(8、9、10)的一个选择块(8)上布置所述第一虚设布线(15)，而没有在除了所述多个块(8、9、10)的所述选择块(8)以外的至少一个块(9、10)上布置所述第一虚设布线(15)。

10.根据权利要求9所述的方法，其中所述选择块(8)和除了所述选择块(8)以外的所述块(9、10)的每个具有彼此不同的电路特性。

11.用于在半导体芯片上对核心布线的半导体器件布线装置，其中所述核心用于构成半导体器件，该装置包括：

用于提供核心(1)的装置；

用于在所述核心(1)上布置核心布线(2)的装置(101-1)；

用于在所述核心(1)上布置第一虚设布线(3)的装置(101-2)，从而使所述核心(1)的所述核心布线(2)具有在所述第一虚设布线(3)和所述核心布线(2)之间的最大布线电容；

在布置所述第一虚设布线(3)时用于计算所述核心布线(2)的布线电容值的装置(101-2)；和

用于在所述计算的布线电容的基础上对所述核心(1)进行核心工作检验的装置(101-3)，和

用于在其上布置了作为一个布置的核心(1)的所述核心(1)的所述半导体芯片(4)上布置芯片布线(5)以构成布置芯片(4)的装置(102-2)。

12.根据权利要求11所述的半导体器件布线装置，还包括：

在没有布置所述芯片布线(5)而布置了所述第一虚设布线(3)的部分上，在所述布置芯片(4)的所述核心(1)上布置第二虚设布线(6)的装置(102-3)；

在布置所述第二虚设布线(6)时用于计算所述核心布线(2)的第二布线电容值的装置；和

用于在所述计算的第二布线电容的所述值的基础上进行芯片工作检验的装置(102-4)。

13.根据权利要求11或12所述的半导体器件布线装置，其中用于布置所述第一虚设布线(3)的所述装置(101-2)包括：

在接近于所述核心布线(2)的部分在所述核心(1)上用于布置所述第一虚设布线(3)的装置，从而所述第一虚设布线(3)沿着所述核心布线(2)具有至少与所述核心布线(2)的长度相同的长度。

14.根据权利要求11或12所述的半导体器件布置/布线装置，其中用于布置所述芯片布线(5)的所述装置(102-2)包括：

在所述芯片布线(5)可以穿过所述核心(1)的整个部分的条件下用于布置所述芯片布线(5)的装置。

15.根据权利要求11或12所述的半导体器件布线装置，其中用于计算所述布线电容的所述值的所述装置(101-2)包括：

用于计算在靠近所述核心布线(2)布置布线时产生的每单位长度寄生电容的装置；和

在所述计算的每单位长度寄生电容、所述核心布线(2)的长度和所述第一虚设布线(3)的长度的基础上用于计算所述布线电容的所述值的装置。

16.根据权利要求11或12所述的半导体器件布线装置，其中用于在所述核心(1)布置所述第一虚设布线(3)的所述装置(101-2)包括，在不同于其上布置所述核心布线(2)的第二层的第一层上布置所述第一虚设布线(3)的装置，和

用于计算所述布线电容的所述值的所述装置(101-2)包括：

用于计算在所述第一层上布置布线时产生的每单位长度层间布线寄生电容的值的装置；和

在所述计算的每单位长度层间布线寄生电容、所述核心布线(2)的长度和所述第一虚设布线(3)的长度的基础上，用于计算所述布线电容的所述值的装置。

17.根据权利要求11或12所述的半导体器件布线装置，其中用于计算所述布线电容的所述值的所述装置(101-2)包括，在所述第一虚设布线(3)的电势固定到地电势和预定电势之一的条件下用于计算所述布线电容的所述值的装置。

18.根据权利要求11或12所述的半导体器件布线装置，其中用于提供所述核心(7)的所述装置包括用于提供由多个块(8、9、10)构成的所述核心(7)的装置，和

用于布置所述芯片布线(17)的所述装置(202-2)包括：

在所述芯片布线可以穿过所述第一块(8、9)的整个部分的条件下，用于在所述多个块(8、9、10)的第一块(8、9)上布置所述芯片布线(17)的装置；和

在禁止所述芯片布线(17)穿过所述第二块(10)的条件下，在所述多个块(8、9、10)的第二块(10)上布置所述芯片布线(17)的装置。

19.根据权利要求11所述的半导体器件布线装置，其中用于提供所述核心(7)的所述装置包括提供由多个块(8、9、10)构成的所述核心(7)，和

其中用于在所述核心(7)上布置所述第一虚设布线(15)的所述装置包括，用于在选自所述多个块(8、9、10)的一个选择块(8)上布置所述第一虚设布线(15)的装置，而没有在除了所述多个块(8、9、10)的所述选择块(8)以外的至少一个块(9、10)上布置所述第一虚设布线(15)。

20.根据权利要求19所述的半导体器件布置/布线装置，其中所述选择块(8)和除了所述选择块(8)以外的所述块(9、10)的每个具有彼此不同的电路特性。

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