CN115799261A - 集成电路及其制造方法 - Google Patents

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CN115799261A CN202210843512.9A CN202210843512A CN115799261A CN 115799261 A CN115799261 A CN 115799261A CN 202210843512 A CN202210843512 A CN 202210843512A CN 115799261 A CN115799261 A CN 115799261A
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陈志良
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Abstract

一种集成电路及其制造方法，集成电路包括在一源极/漏极区处与一第一作用区结构相交的一第一导体区段及在一源极/漏极区处与一第二作用区结构相交的一第二导体区段。该第一导体区段及该第二导体区段在近侧边缘处以一第一分离距离分开。该第一导体具有与一第一电力轨分开的一远侧边缘，且该第二导体区段经由一通孔连接件连接至一第二电力轨。自该第一电力轨至该第一导体区段的一近侧边缘的一距离比自该第二电力轨至该第二导体区段的一近侧边缘的一距离大一预定距离，该预定距离是该分离距离的一部分。

Description

集成电路及其制造方法
技术领域
本案是关于一种集成电路，特别是关于一种包含第一电力轨及第二电力轨、第一作用区结构及第二作用区结构以及第一端导体线的集成电路。
背景技术
使集成电路(integrated circuit，IC)小型化的最近趋势已导致消耗更少功率却以更高速度提供更多功能性的更小装置。小型化过程亦已导致更严格的设计及制造规范以及可靠性挑战。各种电子设计自动化(electronic design automation，EDA)工具产生、最佳化且验证集成电路的标准单元布局设计，同时确保满足标准单元布局设计及制造规范。
发明内容
本揭示案揭露的一种制造半导体装置的方法包括：形成含有机材料的第一层在本案的一实施例提供一种集成电路，包含在第一方向上延伸的第一电力轨及第二电力轨、在第一方向上延伸的第一作用区结构及第二作用区结构以及第一端导体线。第一端导体线具有第一导体区段及第二导体区段，第一导体区段及第二导体区段在近侧边缘处以第一分离距离分开且在垂直于第一方向的第二方向上延伸。第一端导体线的第一导体区段与第一作用区结构相交且具有沿着第二方向与第一电力轨分开的远侧边缘。第一端导体线的第二导体区段与第二作用区结构相交且经由第一通孔连接件连接至第二电力轨。沿着第二方向自第一电力轨的中心线至第一端导体线的第一导体区段的近侧边缘的第一垂直距离不同于沿着第二方向自第二电力轨的中心线至第一端导体线的第二导体区段的近侧边缘的第二垂直距离。第一垂直距离比第二垂直距离大第一预定垂直距离，第一预定垂直距离是第一分离距离的部分。
本案的另一实施例提供一种集成电路，包含第一电力轨及第二电力轨、第一作用区结构及第二作用区结构、第一端导体线、第二端导体线、第一水平单元边界以及第二水平单元边界。第一电力轨及第二电力轨在第一方向上延伸。第一作用区结构及第二作用区结构在第一方向上延伸。第一端导体线具有第一导体区段及第二导体区段，第一导体区段及第二导体区段在近侧边缘处以第一分离距离分开且在垂直于第一方向的第二方向上延伸，其中第一端导体线的第一导体区段与第一作用区结构相交且具有沿着第二方向与第一电力轨分开的远侧边缘，且其中第一端导体线的第二导体区段与第二作用区结构相交且经由第一通孔连接件连接至第二电力轨。第二端导体线具有第一导体区段及第二导体区段，第一导体区段及第二导体区段在近侧边缘处以第一分离距离分开且在第二方向上延伸，其中第二端导体线的第一导体区段与第一作用区结构相交且经由第二通孔连接件连接至第一电力轨，且其中第二端导体线的第二导体区段与第二作用区结构相交且具有沿着第二方向与第二电力轨分开的远侧边缘。第一水平单元边界在第一方向上延伸且邻接第二通孔连接件的外边缘。第二水平单元边界在第一方向上延伸且邻接第一通孔连接件的外边缘。其中沿着第二方向自第一水平单元边界至第一端导体线的第一导体区段的近侧边缘的垂直距离大于沿着第二方向自第二水平单元边界至第一端导体线的第二导体区段的近侧边缘的垂直距离。其中沿着第二方向自第一水平单元边界至第二端导体线的第一导体区段的近侧边缘的垂直距离小于沿着第二方向自第二水平单元边界至第二端导体线的第二导体区段的近侧边缘的垂直距离。
本案的另一实施例提供制造集成电路的方法，包含以下步骤：制造在第一方向上延伸的第一作用区结构及第二作用区结构；制造在垂直于第一方向的第二方向上延伸的第一端导体线及第二端导体线；蚀刻第一端导体线及第二端导体线，借此将第一端导体线及第二端导体线中的每一者分成与第一作用区结构相交的第一导体区段及与第二作用区结构相交的第二导体区段；形成在第一方向上延伸的第一电力轨及第二电力轨；将第一端导体线的第二导体区段经由第一通孔连接件连接至第二电力轨；且其中自第一电力轨的中心线至第一端导体线的第一导体区段的近侧边缘的垂直距离比自第二电力轨的中心线至第一端导体线的第二导体区段的近侧边缘的垂直距离大第一预定垂直距离，第一预定垂直距离是第一分离距离的部分，第一分离距离将第一端导体线的第一导体区段及第二导体区段分开。
附图说明
当结合随附附图来阅读时，根据以下详细描述将最好地理解本案的态样。请注意，根据业内的标准做法，并未按比例绘制各种特征。事实上，为了论述的清楚起见，可任意增大或减小各种特征的尺寸。
图1A至图1B是根据一些实施例的与或反相器单元(And-Or-Inverter单元，AOI单元)的布局图；
图1C是根据一些实施例的如图1A至图1B中的布局图所指明的AOI单元的等效电路；
图2A至图2C是根据一些实施例的如图1A至图1B所指明的AOI单元的横截面视图；
图3A至图3E是根据一些实施例的如图1A至图1B所指明的AOI单元的横截面视图；
图4A至图4C是根据一些实施例的AOI单元的布局图；
图5是根据一些实施例的具有三个AOI单元的集成电路的布局图；
图6是根据一些实施例的具有减小的单元高度的AOI单元的的布局图；
图7A至图7C是根据一些实施例的AOI单元的布局图；
图8A至图8C是根据一些实施例的具有三个AOI单元的集成电路的布局图；
图9是根据一些实施例的制造集成电路的方法的流程图；
图10是根据一些实施例的电子设计自动化(electronic design automation，EDA)系统的方块图；
图11是根据一些实施例的集成电路(integrated circuit，IC)制造系统及与其相关联的IC制造流程的方块图。
【符号说明】
20:基板
22:绝缘层
42,44:电力轨
42C,44C:中心线
80n,80p:作用区结构
100:与或反相器单元
111,119:垂直单元边界
112,118:水平单元边界
122,124A,124B,124C,126A,126B:水平导电线
132,134,135,136,138:端导体线
132p,132n,134p,134n,135p,135n,136p,138p,138n:导体区段
132pA,132nA,134nA,134pA,135nA,135pA,138nA,138pA:近侧边缘
132pB,134nB,135nB,135pB,138pB:远侧边缘
136i:绝缘结构
151,159:虚设栅极导体
151i,159i:边界隔离区
162U,162M,164M,164D,165U,165M,165D,166U,166D,168U,168M,662U,662M,664M,664D,665U,665M,665D,666U,666D,668U,668M,765AU,765AM,765AD,765BU,765BM,765BD,765CU,765CD:端导体线切口图案
172,174,178:通孔连接件
196:浮动端导体布局图案
400A,400B,400C,510,520,530,600,700A,700B,700C810,820,830:与或反相器单元
412,414:通孔连接件
465AU,465AM,465AD,465BU,465BM,465BD,465CU,465CM,465CD:
端导体线切口图案
500,600:集成电路
900:方法
910,920,930,940:操作
1000:电子设计自动化系统
1002:硬件处理器
1004:非暂时性计算机可读储存媒体
1006:计算机程序码
1007:标准单元库
1008:总线
1009:布局图
1010:I/O接口
1012:网络接口
1014:网络
1042:使用者界面
1100:制造系统
1120:设计工作室
1122:IC设计布局图
1130:遮罩工作室
1132:遮罩数据准备
1144:遮罩制造
1145:遮罩
1150:IC制造商/制造厂
1152:制造工具
1153:半导体晶圆
1160:IC装置
gA1,gA2,gB1,gB2:栅极导体
nB2,nB1,nA1,nA2:n型晶体管
pB2,pB1,pA1,pA2:p型晶体管
VD,VD2,VG:通孔连接件
VDD,VSS:供应电压
A-A’:切割平面
B-B’:切割平面
C-C’:切割平面
D-D’:切割平面
E-E’:切割平面
P-P’:切割平面
Q-Q’:切割平面
N-N’:切割平面
具体实施方式
以下揭示内容提供了用于实施所提供主题的不同特征的许多不同实施例或实例。以下描述了组件、值、操作、材料、排列等的特定实例以简化本案。当然，这些仅为实例，且不意欲具有限制性。想到了其他组件、值、操作、材料、排列等。例如，以下描述中在第二特征之上或上形成第一特征可包括其中第一特征及第二特征形成为直接接触的实施例，且亦可包括其中额外特征可形成于第一特征与第二特征之间以使得第一特征及第二特征可能不直接接触的实施例。另外，本案可在各种实例中重复参考数字及/或字母。此重复是为了简单及清楚的目的，且本身并不表示所论述的各种实施例及/或组态之间的关系。
此外，为便于描述，本文中可使用诸如“下方”、“之下”、“下部”、“上方”、“上部”等等空间相对术语来描述一个元件或特征与另一(些)元件或特征的关系，如图中所示出。除图中所描绘的定向之外，空间相对术语还意欲涵盖装置在使用或操作中的不同定向。可以其他方式来定向设备(旋转90度或以其他定向)，并且同样地可相应地解释本文所使用的空间相对描述词。
在一些实施例中，集成电路包括用以接收第一供应电压(例如VDD)的第一电力轨及用以接收第二供应电压(例如VSS)的第二电力轨。集成电路亦包括在第一类型晶体管(例如P型金氧半导体(p-type metal oxide semiconductor，PMOS))的源极/漏极区处与第一作用区结构相交的第一导体区段及在第二类型晶体管(例如N型金氧半导体(n-type metaloxide semiconductor，NMOS))的源极/漏极区处与第二作用区结构相交的第二导体区段。第一导体区段及第二导体区段是通过用蚀刻工艺移除端导体的曝露部分形成。端导体的曝露部分在布局设计中位于如端导体切口图案所界定的遮罩开口内。第一导体区段的最靠近第二导体区段的边缘及第二导体区段的最靠近第一导体区段的边缘被称为第一导体区段及第二导体区段的近侧边缘。第一导体区段及第二导体区段在近侧边缘处以分离距离分开，该分离距离由遮罩开口的高度界定。
自第一导体区段的近侧边缘至第一电力轨的中心线的第一距离不同于自第二导体区段的近侧边缘至第二电力轨的中心线的第二距离。在一些实施例中，当第一距离不同于第二距离达预定距离，该预定距离是两个近侧边缘之间的分离距离的一部分时，一或多个导体区段的长度与其中第一距离等于第二距离的替代设计相比有所减小。在一些实施例中，减小一或多个导体区段的长度导致更小的杂散电容耦合及/或更小的RC延迟。在一些实施例中，减小一或多个导体区段的长度导致具有所述的两个导体区段的电路单元的更小高度。
图1A至图1B是根据一些实施例的与或反相器(And-Or-Inverter)单元100(“AOI单元100”)的布局图。图1A的布局图包括用于指明栅极导体(gB2、gB1、gA1及gA2)、虚设栅极导体(151及159)及端导体线(132、134、135、136及138)的在Y方向上延伸的布局图案。图1A的布局图亦包括用于指明作用区结构(80p及80n)、电力轨(42及44)及水平导电线(122、124A、124B、124C、126A及126B)的在X方向上延伸的布局图案。
AOI单元100位于由单元边界定界的单元中。沿着X方向的单元宽度由在Y方向上延伸的两个垂直单元边界111及119定界，且沿着Y方向的单元高度由在X方向上延伸的两个水平单元边界112及118定界。在一些实施例中，垂直单元边界111及119对应地与虚设栅极导体151及159对准，而水平单元边界112及118对应地与电力轨42的中心线42C及电力轨44的中心线44C对准。
在图1A至图1B中，用于指明端导体线的布局图案由用于指明端导体线的切口的布局图案(“端导体线切口图案”)中的一或多者截断。端导体线切口图案(162U、162M、164M、164D、165U、165M、165D、166U、166D、168U及168M)与用于指明端导体线(132、134、135、136及138)的布局图案的组合提供针对对应的端导体线的导体区段的指明。图1A至图1B中的布局图案组合所指明的导体区段包括导体区段132p、132n、134p、134n、135p、135n、136p、138p及138n。在一些实施例中，导体区段中的每一者被称为MD导体。在一些实施例中，MD导体制造于扩散层上的金属中，且用于与平面晶体管连接的MD导体通常包括与平面晶体管的源极扩散区或漏极扩散区形成欧姆接触的金属导体。在一些实施例中，用于与鳍式场效晶体管(FinFET)连接的MD导体通常包括与FinFET的源极磊晶区或漏极磊晶区形成欧姆接触的金属导体。在图1B中更详细地描绘用于指明导体区段的布局图案的组合。
在图1B中，用于端导体线132的布局图案由端导体线切口图案162U及162M截断，其指明端导体线132分成导体区段132p及132n。导体区段132p的近侧边缘132pA及导体区段132n的近侧边缘132nA由端导体线切口图案162M的两个水平边缘界定。导体区段132p的远侧边缘132pB由端导体线切口图案162U的水平边缘界定。
在图1B中，用于端导体线134的布局图案由端导体线切口图案164M及164D截断，其指明端导体线134分成导体区段134p及134n。导体区段134p的近侧边缘134pA及导体区段134n的近侧边缘134nA由端导体线切口图案164M的两个水平边缘界定。导体区段134n的远侧边缘134nB由端导体线切口图案164D的水平边缘界定。
在图1B中，用于端导体线135的布局图案由端导体线切口图案165U、165M及165D截断，其指明端导体线135分成导体区段135p及135n。导体区段135p的近侧边缘135pA及导体区段135n的近侧边缘135nA由端导体线切口图案165M的两个水平边缘界定。导体区段135p的远侧边缘135pB由端导体线切口图案165U的水平边缘界定。导体区段135n的远侧边缘135nB由端导体线切口图案165D的水平边缘界定。
在图1B中，用于端导体线136的布局图案由端导体线切口图案166U及166D截断，其指明端导体线136在两端处被切割且缩短成导体区段136p。导体区段136p的第一边缘由端导体线切口图案166U的水平边缘界定。导体区段136p的第二边缘由端导体线切口图案166D的水平边缘界定。
在图1B中，用于端导体线138的布局图案由端导体线切口图案168U及168M截断，其指明端导体线138分成导体区段138p及138n。导体区段138p的近侧边缘138pA及导体区段138n的近侧边缘138nA由端导体线切口图案168M的两个水平边缘界定。导体区段138p的远侧边缘138pB由端导体线切口图案168U的水平边缘界定。
图1C是根据一些实施例的如图1A至图1B中的布局图所指明的AOI单元100的等效电路。图2A至图2C及图3A至图3E是根据一些实施例的如图1A至图1B中的布局图所指明的AOI单元100的横截面视图。
在如图1A的布局图所指明且如图1C的等效电路中所示的AOI单元100中，栅极导体gB2、gB1、gA1及gA2中的每一者在p型晶体管pB2、pB1、pA1及pA2的通道区处与作用区结构80p相交，从而形成对应的p型晶体管的栅极端子。栅极导体gB2、gB1、gA1及gA2中的每一者在n型晶体管nB2、nB1、nA1及nA2的通道区处与作用区结构80n相交，从而形成对应的n型晶体管的栅极端子。导体区段132p、134p、135p、136p及138p在p型晶体管pB2、pB1、pA1及pA2的各个源极/漏极区处与作用区结构80p相交，从而形成p型晶体管的对应的源极/漏极端子。导体区段132n、134n、135n及138n在n型晶体管nB2、nB1、nA1及nA2的各个源极/漏极区处与作用区结构80n相交，从而形成n型晶体管的对应的源极/漏极端子。在图1A中，在作用区结构80n及导体区段136p的相交处，浮动端导体布局图案196指明导体区段136p不与作用区结构80n中的源极/漏极区直接形成导电接触。在一些实施例中，浮动端导体布局图案被称为飞行MD布局图案或flyMD图案。
在一些实施例中，当作用区结构80p及80n由鳍结构形成时，p型晶体管(pB2、pB1、pA1及pA2)及n型晶体管(nB2、nB1、nA1及nA2)是FinFET。在一些实施例中，当作用区结构80p及80n由纳米片结构形成时，p型晶体管(pB2、pB1、pA1及pA2)及n型晶体管(nB2、nB1、nA1及nA2)是纳米片晶体管。在一些实施例中，当作用区结构80p及80n由纳米线结构形成时，p型晶体管(pB2、pB1、pA1及pA2)及n型晶体管(nB2、nB1、nA1及nA2)是纳米线晶体管。
在图1A中，用于在AOI单元100的垂直单元边界处的虚设栅极导体151及159的布局图案指明AOI单元100中的作用区(诸如源极区、漏极区及通道区)与相邻单元中的作用区隔离。
在如图1A的布局图所指明且如图1C的等效电路中所示的AOI单元100中，水平导电线(122、124A、124B、124C、126A及126B)及电力轨(42及44)定位在第一金属层M0中。导体区段134p经由用以提供第一供应电压VDD的通孔连接件VD2导电地连接至电力轨42。导体区段132n及138n中的每一者经由用以提供第二供应电压VSS的通孔连接件VD2导电地连接至电力轨44。水平导电线126A、124A、124B及124C中的每一者经由栅极通孔连接件VG对应地连接至栅极导体gB2、gB1、gA1及gA2中的一者。水平导电线126B经由通孔连接件VD导电地连接至导体区段136p及135n中的每一者。水平导电线122经由通孔连接件VD导电地连接至导体区段132p、135p及138p中的每一者。
水平导电线124A、124B、124C、126A及126B中的每一者充当接脚连接件。水平导电线126A、124A、124B及124C是对应地用于AOI单元100的输入信号“B2”、“B1”、“A1”及“A2”的接脚连接件。水平导电线126B是用于AOI单元100的输出信号“ZN”的接脚连接件。
图2A是根据一些实施例的如图1A至图1B所指明的AOI单元100在切割平面P-P’中的横截面视图。如图2A中所示，作用区结构80p在基板20上。栅极导体gB2、gB1、gA1及gA2中的每一者在p型晶体管pB2、pB1、pA1及pA2的通道区中的一者处与作用区结构80p相交。导体区段132p、134p、135p、136p及138p中的每一者在p型晶体管pB2、pB1、pA1及pA2的源极/漏极区中的一者处与作用区结构80p相交。在一些实施例中，作用区结构80p中的作用区(诸如源极区、通道区或漏极区)通过虚设栅极导体151下方的边界隔离区151i及虚设栅极导体159下方的边界隔离区159i与相邻单元中的作用区隔离。水平导电线122经由对应的通孔连接件VD导电地连接至导体区段132p、135p及138p中的每一者。
图2B是根据一些实施例的如图1A至图1B所指明的AOI单元100在切割平面Q-Q’中的横截面视图。在图2B中，栅极导体gB2、gB1、gA1及gA2、虚设栅极导体151及159以及导体区段136p全部在基板20上。水平导电线124A、124B及124C经由通孔连接件VG对应地连接至栅极导体gB1、gA1及gA2。
图2C是根据一些实施例的如图1A至图1B所指明的AOI单元100在切割平面N-N’中的横截面视图。如图2C中所示，作用区结构80n在基板20上。栅极导体gB2、gB1、gA1及gA2中的每一者在n型晶体管nB2、nB1、nA1及nA2的通道区中的一者处与作用区结构80n相交。导体区段132n、134n、135n及138n中的每一者在n型晶体管nB2、nB1、nA1及nA2的源极/漏极区中的一者处与作用区结构80n相交。然而，因为绝缘结构136i沉积在导体区段136p与作用区结构80n之间，所以导体区段136p不与作用区结构80n中的n型晶体管nA1或nA2的源极/漏极区进行直接导电接触。绝缘结构136i是如图1A中的浮动端导体布局图案196所指明的所需绝缘的具体实施。在如图2C中所示的实施例中，作用区结构80n中的作用区(诸如源极区、通道区或漏极区)通过虚设栅极导体151下方的边界隔离区151i及虚设栅极导体159下方的边界隔离区159i与相邻单元中的作用区隔离。水平导电线126A经由通孔连接件VG导电地连接至栅极导体gB2。水平导电线126B经由对应的通孔连接件VD导电地连接至导体区段135n及136p中的每一者。
图3A是根据一些实施例的如图1A至图1B所指明的AOI单元100在切割平面A-A’中的横截面视图。在图3A中，导体区段132p与基板20上的作用区结构80p相交，且导体区段132n与基板20上的作用区结构80n相交。绝缘层22覆盖导体区段132n及132p。电力轨(42及44)以及水平导电线122、124A及126A在上覆于绝缘层22的第一金属层中。水平导电线122经由穿过绝缘层22的通孔连接件VD连接至导体区段132p。电力轨44经由穿过绝缘层22的通孔连接件VD2(识别为通孔连接件172)连接至导体区段132n。导体区段132p的近侧边缘132pA及导体区段132n的近侧边缘132nA以沿着Y方向的分离距离S2aa分开。沿着Y方向自电力轨42的中心线42C至导体区段132p的近侧边缘132pA的垂直距离S2au大于沿着Y方向自电力轨44的中心线44C至导体区段132n的近侧边缘132nA的垂直距离S2ad。沿着Y方向自电力轨42的中心线42C至导体区段132p的远侧边缘132pB的垂直距离S2bu等于导体区段132p及132n的近侧边缘之间的分离距离S2aa。
图3B是根据一些实施例的如图1A至图1B所指明的AOI单元100在切割平面B-B’中的横截面视图。在图3B中，导体区段134p与基板20上的作用区结构80p相交，且导体区段134n与基板20上的作用区结构80n相交。绝缘层22覆盖导体区段134n及134p。电力轨(42及44)以及水平导电线122及124A在上覆于绝缘层22的第一金属层中。电力轨42经由穿过绝缘层22的通孔连接件VD2(识别为通孔连接件174)连接至导体区段134p。导体区段134p的近侧边缘134pA及导体区段134n的近侧边缘134nA以沿着Y方向的分离距离S4aa分开。沿着Y方向自电力轨42的中心线42C至导体区段134p的近侧边缘134pA的垂直距离S4au小于沿着Y方向自电力轨44的中心线44C至导体区段134n的近侧边缘134nA的垂直距离S4ad。沿着Y方向自电力轨44的中心线44C至导体区段134n的远侧边缘134nB的垂直距离S4bd等于导体区段134p及134n的近侧边缘之间的分离距离S4aa。
图3C是根据一些实施例的如图1A至图1B所指明的AOI单元100在切割平面C-C’中的横截面视图。在图3C中，导体区段135p与基板20上的作用区结构80p相交，且导体区段135n与基板20上的作用区结构80n相交。绝缘层22覆盖导体区段135n及135p。电力轨(42及44)以及水平导电线122及126B在上覆于绝缘层22的第一金属层中。水平导电线122经由导体区段135p上方的通孔连接件VD连接至导体区段135p，且水平导电线126B经由导体区段135n上方的通孔连接件VD连接至导体区段135n。导体区段135p的近侧边缘135pA及导体区段135n的近侧边缘135nA以沿着Y方向的分离距离S5aa分开。沿着Y方向自电力轨42的中心线42C至导体区段135p的近侧边缘135pA的垂直距离S5au等于沿着Y方向自电力轨44的中心线44C至导体区段135n的近侧边缘135nA的垂直距离S5ad。沿着Y方向自电力轨42的中心线42C至导体区段135p的远侧边缘135pB的垂直距离S5bu等于导体区段135p及135n的近侧边缘之间的分离距离S5aa。沿着Y方向自电力轨44的中心线44C至导体区段135n的远侧边缘135nB的垂直距离S5bd亦等于分离距离S5aa。
图3D是根据一些实施例的如图1A至图1B所指明的AOI单元100在切割平面D-D’中的横截面视图。在图3D中，导体区段136p与基板20上的作用区结构80p相交。即使导体区段136p在作用区结构80n之上延伸，但由于导体区段136p与作用区结构80n之间的绝缘结构136i，导体区段136p仍然不与作用区结构80n中的源极/漏极区直接形成导电接触。电力轨(42及44)以及水平导电线122及126B在上覆于绝缘层22的第一金属层中。水平导电线126B经由通孔连接件VD导电地连接至导体区段136p。垂直距离S6bu是沿着Y方向自电力轨42的中心线42C至导体区段136p的第一边缘的距离，且垂直距离S6bd是沿着Y方向自电力轨44的中心线44C至导体区段136p的第二边缘的距离。
图3E是根据一些实施例的如图1A至图1B所指明的AOI单元100在切割平面E-E’中的横截面视图。在图3E中，导体区段138p与基板20上的作用区结构80p相交，且导体区段138n与基板20上的作用区结构80n相交。绝缘层22覆盖导体区段138n及138p。电力轨(42及44)以及水平导电线122及126B在上覆于绝缘层22的第一金属层中。水平导电线122经由穿过绝缘层22的通孔连接件VD连接至导体区段138p。电力轨44经由穿过绝缘层22的通孔连接件VD2(识别为通孔连接件178)连接至导体区段138n。导体区段138p的近侧边缘138pA及导体区段138n的近侧边缘138nA以沿着Y方向的分离距离S8aa分开。沿着Y方向自电力轨42的中心线42C至导体区段138p的近侧边缘138pA的垂直距离S8au大于沿着Y方向自电力轨44的中心线44C至导体区段138n的近侧边缘138nA的垂直距离S8ad。沿着Y方向自电力轨42的中心线42C至导体区段138p的远侧边缘138pB的垂直距离S8bu等于导体区段138p及138n的近侧边缘之间的分离距离S8aa。
在图3A至图3E中，两个导体区段的近侧边缘之间的分离距离S2aa、S4aa、S5aa及S8aa由如图1B中所示的对应的端导体线切口图案162M、164M、165M或168M的高度(沿着Y方向)确定。如图1B中所示的端导体线切口图案162M、164M、165M及168M中的每一者的高度为基本高度单位H的1.2倍(即1.2H)。在一些实施例中，不一定端导体线切口图案的高度全部完全相同，为1.2H，而是端导体线切口图案162M、164M、165M及168M的高度在1.15H至1.25H的范围内。因此，分离距离S2aa、S4aa、S5aa及S8aa中的每一者在1.15H至1.25H的范围内。在一些实施例中，端导体线切口图案的高度超过1.2H。在一些实施例中，每个端导体线切口图案的高度被选择为尽可能大而不违反设计规则。在一些实施例中，每个端导体线切口图案的高度越大，大多数导体区段的长度越短，且导体区段的减小的长度导致更小的杂散电容耦合及/或更小的RC延迟，这改良了集成电路的速度效能。
在图1B中，端导体线切口图案165M沿着Y方向定位在介于电力轨42的中心线42C与电力轨44的中心线44C之间的中间位置处。因此，如图3C中所示，沿着Y方向自中心线42C至导体区段135p的近侧边缘135pA的垂直距离S5au等于沿着Y方向自中心线44C至导体区段135n的近侧边缘135nA的垂直距离S5ad。在图1B中，在端导体线切口图案165U及165D中的每一者具有为1.2H的高度时，端导体线切口图案165U的位置沿着Y方向被调整以保持导体区段135p的长度在1.0H至1.4H的范围内，且端导体线切口图案165D的位置沿着Y方向被调整以保持导体区段135n的长度亦在1.0H至1.4H的范围内。在一些实施例中，两个导体区段(135p及135n)中的至少一者的长度是由低于1.0H或高于1.4H的值实施。在一些实施例中，两个导体区段(135p及135n)中的一者的长度是由尽可能小而不违反设计规则的值实施。在一些实施例中，两个导体区段(135p及135n)中的一者的长度是由尽可能大而不违反设计规则的值实施。在一些实施例中，缩短导体区段的长度导致更小的杂散电容耦合及/或更小的RC延迟，这改良了集成电路的速度效能。如图1B及图3C中所示，导体区段135p的长度是自导体区段135p的近侧边缘135pA至远侧边缘135pB量测，且导体区段135n的长度是自导体区段135n近侧边缘135nA至远侧边缘135nB量测。
在图3A中，沿着Y方向自电力轨42的中心线42C至导体区段132p的远侧边缘132pB的垂直距离S2bu由图1B中的端导体线切口图案162U的高度(沿着Y方向)确定。当端导体线切口图案162U的高度等于端导体线切口图案162M的高度时，垂直距离S2bu等于导体区段132p及132n的近侧边缘之间的分离距离S2aa。在图1B中，端导体线切口图案162M沿着Y方向的位置自介于电力轨42的中心线42C与电力轨44的中心线44C之间的中间位置向下偏移。若端导体线切口图案162M的位置自中间位置向下偏移达等于Δ的垂直距离，则自中心线42C至导体区段132p的近侧边缘132pA的垂直距离S2au比自中心线44C至导体区段132n的近侧边缘132nA的垂直距离S2ad大等于2Δ的垂直距离。在图1B中，端导体线切口图案162U及162M中的每一者具有为1.2H的高度，且端导体线切口图案162M的位置自中间位置向下偏移，借此将导体区段132p的长度实施为在1.0H至1.4H的范围内。在一些实施例中，端导体线切口图案162M的位置自中间位置向下偏移达在0.1H至0.2H的范围内的垂直距离。对应地，垂直距离S2au比垂直距离S2ad大等于在0.2H至0.4H的范围内的垂直距离。
在一些实施例中，端导体线切口图案162M的位置自中间位置向下偏移达最小量以防止违反与端导体线切口图案162U的任何宽度增大相关联的设计规则，同时使导体区段132p的长度最小化以减小相关联的杂散电容耦合。在一些实施例中，端导体线切口图案162M的位置自中间位置尽可能向下偏移而不导致违反设计规则，同时使导体区段132n的长度最小化以减小相关联的杂散电容耦合。
在图3B中，沿着Y方向自电力轨44的中心线44C至导体区段134n的远侧边缘134nB的垂直距离S4bd由图1B中的端导体线切口图案164D的高度(沿着Y方向)确定。当端导体线切口图案164D的高度等于端导体线切口图案164M的高度时，垂直距离S4bd等于导体区段134p及134n的近侧边缘之间的分离距离S4aa。在图1B中，端导体线切口图案164D及164M中的每一者具有为1.2H的高度，且端导体线切口图案165M沿着Y方向的位置自介于电力轨42的中心线42C与电力轨44的中心线44C之间的中间位置向上偏移，借此将导体区段134n的长度实施为在1.0H至1.4H的范围内。在一些实施例中，端导体线切口图案164M的位置自中间位置向上偏移达在0.1H至0.2H的范围内的垂直距离。对应地，自中心线42C至导体区段134p的近侧边缘134pA的垂直距离S4au比自中心线44C至导体区段134n的近侧边缘134nA的垂直距离S4ad小等于在0.2H至0.4H的范围内的垂直距离。
在一些实施例中，端导体线切口图案164M的位置自中间位置向上偏移达最小量以防止违反与端导体线切口图案164D的任何宽度增大相关联的设计规则，同时使导体区段134n的长度最小化以减小相关联的杂散电容耦合。在一些实施例中，端导体线切口图案162M的位置自中间位置尽可能向上偏移而不导致违反设计规则，同时使导体区段134p的长度最小化以减小相关联的杂散电容耦合。
在图3D中，沿着Y方向自电力轨42的中心线42C至导体区段136p的第一边缘的垂直距离S6bu由图1B中的端导体线切口图案166U的高度(沿着Y方向)确定，且沿着Y方向自电力轨44的中心线44C至导体区段136p的第二边缘的垂直距离S6bd由端导体线切口图案166D的高度(沿着Y方向)确定。当端导体线切口图案166U的高度等于端导体线切口图案166D的高度时，垂直距离S6bu等于垂直距离S6bd。
在图3E中，沿着Y方向自电力轨42的中心线42C至导体区段138p的远侧边缘138pB的垂直距离S8bu由图1B中的端导体线切口图案168U的高度(沿着Y方向)确定。当端导体线切口图案168U的高度等于端导体线切口图案168M的高度时，垂直距离S8bu等于导体区段138p及138n的近侧边缘之间的分离距离S8aa。在图1B中，端导体线切口图案168U及168M中的每一者具有为1.2H的高度，且端导体线切口图案165M沿着Y方向的位置自介于电力轨42的中心线42C与电力轨44的中心线44C之间的中间位置向下偏移，借此将导体区段138p的长度实施为在1.0H至1.4H的范围内。在一些实施例中，端导体线切口图案168M的位置自中间位置向下偏移达在0.1H至0.2H的范围内的垂直距离。对应地，自中心线42C至导体区段138p的近侧边缘138pA的垂直距离S8au比自中心线44C至导体区段138n的近侧边缘138nA的垂直距离S8ad大等于在0.2H至0.4H的范围内的垂直距离。
在一些实施例中，端导体线切口图案168M的位置自中间位置向下偏移达最小量以防止违反与端导体线切口图案168U的任何宽度增大相关联的设计规则，同时使导体区段138p的长度最小化以减小相关联的杂散电容耦合。在一些实施例中，端导体线切口图案168M的位置自中间位置尽可能向下偏移而不导致违反设计规则，同时使导体区段138n的长度最小化以减小相关联的杂散电容耦合。
在图1A至图1B中，AOI单元100的单元高度在6.0H至8.0H的范围内。在一些实施例中，AOI单元100的布局设计由图4A至图4C中的AOI单元的额外布局设计补充。在一些实施例中，基本高度单位H是电路单元中的端导体线切口图案的最小高度而不导致违反设计规则。
当图1A至图1B中的AOI单元100的布局设计置于作为更大电路的电路组件的布局设计中时，端导体线切口图案165U(用于界定导体区段135p的远侧边缘135pB)及端导体线切口图案165D(用于界定导体区段135n的远侧边缘135nB)均不邻近于相邻单元中的通孔连接件VD2。另一方面，当用于界定导体区段135p的远侧边缘135pB的端导体线切口图案邻近于第一相邻单元中的通孔连接件412且用于界定导体区段135n的远侧边缘135nB的端导体线切口图案邻近于第二相邻单元中的通孔连接件414时，图4C中的AOI单元400C的布局设计用作更大电路中的电路组件。在图4C中，通孔连接件412是将电力轨42连接至第一相邻单元中的导体区段(图中未展示)的通孔连接件VD2且通孔连接件414是将电力轨44连接至第二相邻单元中的导体区段(图中未展示)的通孔连接件VD2。
此外，当用于界定导体区段135p的远侧边缘135pB的端导体线切口图案邻近于第一相邻单元中的通孔连接件412但用于界定导体区段135n的远侧边缘135nB的端导体线切口图案不邻近于相邻单元中的通孔连接件VD2时，图4A中的AOI单元400A的布局设计用作更大电路中的电路组件。当用于界定导体区段135n的远侧边缘135nB的端导体线切口图案邻近于第二相邻单元中的通孔连接件414但用于界定导体区段135p的远侧边缘135pB的端导体线切口图案不邻近于相邻单元中的通孔连接件VD2时，图4B中的AOI单元400B的布局设计用作更大电路中的电路组件。
图4A至图4C是根据一些实施例的AOI单元的布局图。图4A中的AOI单元400A的布局图是通过对应地用端导体线切口图案465AU、465AM及465AD替代端导体线切口图案165U、165M及165D自图1B中的AOI单元100的布局图修改而来。如同图1B中的端导体线切口图案165U、165M及165D的高度一样，图4A中的端导体线切口图案465AU、465AM及465AD中的每一者的高度亦维持在1.2H。然而，与图1B中的端导体线切口图案165U、165M及165D相比，图4A中的端导体线切口图案465AU、465AM及465AD中的每一者向下(朝向负Y方向)偏移。由于端导体线切口图案465AU、465AM及465AD的位置偏移，导体区段135p及135n的长度实施为在1.0H至1.4H的范围内。
在图4A中，端导体线切口图案465AU的第一水平边缘界定导体区段135p的远侧边缘135pB，且端导体线切口图案465AU的第二水平边缘与电力轨42的中心线42C对准。在一些替代实施例中，端导体线切口图案465AU向下偏移以在端导体线切口图案465AU的第二水平边缘与电力轨42的中心线42C之间留出分离间隙。端导体线切口图案465AD的第一水平边缘界定导体区段135n的远侧边缘135nB，且端导体线切口图案465AD的第二水平边缘位于由电力轨44的中心线44C的另一侧上的相邻单元占据的区域中。
图4B中的AOI单元400B的布局图是通过对应地用端导体线切口图案465BU、465BM及465BD替代端导体线切口图案165U、165M及165D自图1B中的AOI单元100的布局图修改而来。如同图1B中的端导体线切口图案165U、165M及165D的高度一样，图4B中的端导体线切口图案465BU、465BM及465BD中的每一者的高度亦维持在1.2H。然而，与图1B中的端导体线切口图案165U、165M及165D相比，图4B中的端导体线切口图案465BU、465BM及465BD中的每一者向上(朝向正Y方向)偏移。由于端导体线切口图案465BU、465BM及465BD的位置偏移，导体区段135p及135n的长度实施为在1.0H至1.4H的范围内。
在图4B中，端导体线切口图案465BU的第一水平边缘界定导体区段135p的远侧边缘135pB，且端导体线切口图案465BU的第二水平边缘位于由电力轨42的中心线42C的另一侧上的相邻单元占据的区域中。端导体线切口图案465BD的第一水平边缘界定导体区段135n的远侧边缘135nB，且端导体线切口图案465BD的第二水平边缘与电力轨44的中心线44C对准。在一些替代实施例中，端导体线切口图案465BD的第二水平边缘向上偏移以在端导体线切口图案465BD的第二水平边缘与电力轨44的中心线44C之间留出分离间隙。
图4C中的AOI单元400C的布局图是通过对应地用端导体线切口图案465CU、465CM及465CD替代端导体线切口图案165U、165M及165D自图1B中的AOI单元100的布局图修改而来。在图1B中的端导体线切口图案165U、165M及165D中的每一者的高度为1.2H时，图4C中的端导体线切口图案465CU、465CM及465CD中的每一者的高度减小为1.0H。如同图1B中的端导体线切口图案165M一样，图4C中的端导体线切口图案465CM沿着Y方向定位在电力轨42的中心线42C与电力轨44的中心线44C之间的中间位置处。端导体线切口图案465CU的第一水平边缘界定导体区段135p的远侧边缘135pB，且端导体线切口图案465CU的第二水平边缘邻近于通孔连接件412。端导体线切口图案465CD的第一水平边缘界定导体区段135n的远侧边缘135nB，且端导体线切口图案465CD的第二水平边缘邻近于通孔连接件414。
在图4C中，端导体线切口图案465CU的第二水平边缘与电力轨42的中心线42C对准，且端导体线切口图案465CD的第二水平边缘与电力轨44的中心线44C对准。在一些替代实施例中，端导体线切口图案465CU向下偏移以在端导体线切口图案465CU的第二水平边缘与中心线42C之间留出分离间隙，借此减小导体区段135p的长度。在一些替代实施例中，端导体线切口图案465CD向上偏移以在端导体线切口图案465CD的第二水平边缘与中心线44C之间留出分离间隙，借此减小导体区段135n的长度。
在一些实施例中，图1B中的AOI单元100及图4A至图4C中的AOI单元400A至400C的布局设计包括在单元布局库中。在集成电路的布局设计过程期间，当需要AOI单元作为集成电路中的组件时，选择AOI单元的四个布局设计中的一者(即，AOI单元100、400A、400B或400C中的一者)，且选择取决于邻近于经受选择的AOI单元的其他相邻单元的布局设计。
图5是根据一些实施例的具有三个AOI单元510、520及530的集成电路500的布局图。AOI单元400A、AOI单元400C及AOI单元400B被对应地选择为AOI单元510、520及530。图5中的AOI单元400C的布局与图4C中的AOI单元400C的布局相同。图5中的AOI单元400C自电力轨42接收第一供应电压VDD且自电力轨44接收第二供应电压VSS。图5中的AOI单元400A的布局是通过垂直地翻转AOI单元400A的布局自图4A获得。图5中的AOI单元400A自电力轨42接收第一供应电压VDD且自电力轨44A接收第二供应电压VSS。图5中的AOI单元400B的布局是通过垂直地翻转AOI单元400B的布局自图4B获得。图5中的AOI单元400A自电力轨42A接收第一供应电压VDD且自电力轨44接收第二供应电压VSS。
在图5中，因为AOI单元510中的端导体线切口图案465AU邻近于AOI单元520中的通孔连接件174，所以图4A的AOI单元400A被选择为AOI单元510。因为AOI单元520中的端导体线切口图案465CU邻近于AOI单元510中的通孔连接件174且AOI单元520中的端导体线切口图案465CD邻近于AOI单元530中的通孔连接件178，所以图4C的AOI单元400C被选择为AOI单元520。因为AOI单元530中的端导体线切口图案465BD邻近于AOI单元520中的通孔连接件172，所以图4B的AOI单元400B被选择为AOI单元530。
在如图1A至图1B及图4A至图4C中所示的实施例中，由于端导体线切口图案的高度与其中端导体线切口图案的高度维持在最小值1.0H的替代设计相比有所增大(例如1.2H)，AOI单元100及400A至400C全部设计成导体区段中的一些或全部具有减小的长度。在如图6及图7A至图7B中所示的一些实施例中，AOI单元600及700A至700B全部设计成具有减小的单元长度，而端导体线切口图案的高度维持在最小值1.0H。
图6是根据一些实施例的具有减小的单元高度的AOI单元600的布局图。图6中的AOI单元600的布局图是通过对应地用端导体线切口图案662U、662M、664M、664D、665U、665M、665D、666U、666D、668U及668M替代端导体线切口图案162U、162M、164M、164D、165U、165M、165D、166U、166D、168U及168M自图1B中的AOI单元100的布局图修改而来。在图1B中的每个端导体线切口图案(162U、162M、164M、164D、165U、165M、165D、166U、166D、168U或168M)的高度为1.2H时，图6中的每个端导体线切口图案(662U、662M、664M、664D、665U、665M、665D、666U、666D、668U或668M)的高度减小为1.0H。一些端导体线切口图案的垂直位置亦经调整。在图1B中的AOI单元100的单元高度为6H至8H时，图6中的AOI单元600的单元高度减小为4H至6H。
正如图1B中的端导体线切口图案162M及168M一样，图6中的端导体线切口图案662M及668M的位置亦自介于电力轨42的中心线42C与电力轨44的中心线44C之间的中间位置向下偏移。然而，图6中的端导体线切口图案662M及668M中的每一者的位置偏移量不同于图1B中的端导体线切口图案162M及168M的位置偏移量。具体而言，端导体线切口图案662M及668M中的每一者自中间位置向下偏移达在0.2H至0.3H的范围内的垂直距离。在一些实施例中，即使可通过改变端导体线切口图案662M的位置偏移量调整导体区段132p及132n的长度以最佳化与导体区段132p及132n中的每一者相关联的杂散电容耦合，但位置偏移的最小量及位置偏移的最大量受设计规则限制。类似地，在一些实施例中，即使可通过改变端导体线切口图案668M的位置偏移量调整导体区段138p及138n的长度以最佳化与导体区段138p及138n中的每一者相关联的杂散电容耦合，但位置偏移的最小量及位置偏移的最大量受设计规则限制。
正如图1B中的端导体线切口图案164M一样，图6中的端导体线切口图案664M的位置亦自介于电力轨42的中心线42C与电力轨44的中心线44C之间的中间位置向上偏移。具体而言，端导体线切口图案664M自中间位置向上偏移达在0.2H至0.3H的范围内的垂直距离，该范围不同于图1B中的端导体线切口图案164M的位置偏移的范围。在一些实施例中，即使可通过改变端导体线切口图案664M的位置偏移量调整导体区段134p及134n的长度以最佳化与导体区段134p及134n中的每一者相关联的杂散电容耦合，但位置偏移的最小量及位置偏移的最大量受设计规则限制。
正如图1B中的端导体线切口图案165U及165D一样，图6中的端导体线切口图案665U及665D的位置亦沿着Y方向被调整。具体而言，端导体线切口图案665U的位置沿着Y方向被调整以保持图6中的导体区段135p的长度在1.4H至1.8H的范围内，且端导体线切口图案665D的位置沿着Y方向被调整以保持图6中的导体区段135n的长度亦在1.4H至1.8H的范围内。相比之下，图1B中的导体区段135p及135n的长度保持在1.0H至1.4H的范围内。在图6中，端导体线切口图案665U的上边缘不与电力轨42的中心线42C对准，而是自中心线42C向上偏移达在0.2H至0.3H的范围内的垂直距离，且端导体线切口图案665D的下边缘不与电力轨44的中心线44C对准，而是自中心线44C向下偏移达在0.2H至0.3H的范围内的垂直距离。
在一些实施例中，端导体线切口图案665U的上边缘向上偏移达至少最小量以保持导体区段135p的长度大于设计规则所需要的最小长度，而端导体线切口图案665U的上边缘不向上偏移太多以致于不必要地增大相关联的杂散电容。在一些实施例中，端导体线切口图案665D的下边缘向下偏移达至少最小量以保持导体区段135n的长度大于设计规则所需要的最小长度，而端导体线切口图案665D的下边缘不向下偏移太多以致于不必要地增大相关联的杂散电容。在一些实施例中，当导体区段135p或导体区段135n小于预设制造程序所需要的最小长度时，只要导体区段135p及135n的长度不太小且仍然大于补救制造程序所需要的最小长度，便使用补救制造程序来制造图6中的AOI单元600。在一个具体实例中，预设制造程序需要一个遮罩来制造第一金属层中的导电线，但补救制造程序需要两个遮罩来制造第一金属层中的导电线。因此，保持导体区段135p及135n的长度大于与预设制造程序相关联的设计规则所需要的最小长度减小了制造期间的遮罩数。
当图6中的AOI单元600的布局设计置于作为更大电路的电路组件的布局设计中时，端导体线切口图案665U(用于界定导体区段135p的远侧边缘135pB)及端导体线切口图案665D(用于界定导体区段135n的远侧边缘135nB)均不邻近于相邻单元中的通孔连接件VD2。
当用于界定导体区段135p的远侧边缘135pB的端导体线切口图案邻近于相邻单元中的通孔连接件412但用于界定导体区段135n的远侧边缘135nB的端导体线切口图案不邻近于相邻单元中的通孔连接件VD2时，图7A中的AOI单元700A的布局设计用作更大电路中的电路组件。在图7A中，通孔连接件412是将电力轨42连接至相邻单元中的导体区段(图中未展示)的通孔连接件VD2。
当用于界定导体区段135n的远侧边缘135nB的端导体线切口图案邻近于相邻单元中的通孔连接件414但用于界定导体区段135p的远侧边缘135pB的端导体线切口图案不邻近于相邻单元中的通孔连接件VD2时，图7B中的AOI单元700B的布局设计用作更大电路中的电路组件。在图7B中，通孔连接件414是将电力轨44连接至相邻单元中的导体区段(图中未展示)的通孔连接件VD2。
当用于界定导体区段135p的远侧边缘135pB的端导体线切口图案邻近于第一相邻单元中的通孔连接件412且用于界定导体区段135n的远侧边缘135nB的端导体线切口图案邻近于第二相邻单元中的通孔连接件414时，图7C中的布局排列构成对设计规则的违反。对违反设计规则的一种补救措施是将AOI单元700C的布局位置水平地(即，沿着X方向)偏移至新位置，在此位置中可用AOI单元600、700A或700B中的一者替代AOI单元700C。其他补救措施包括将邻近于AOI单元700C的相邻单元的布局位置偏移至新位置，直至可用AOI单元600、700A或700B中的一者替代AOI单元700C为止。
图7A至图7B是根据一些实施例的AOI单元的布局图。图7A至图7B中的AOI单元700A至700B的布局图是自图6中的AOI单元600的布局图修改而来。
图7A中的AOI单元700A的布局图是通过对应地用端导体线切口图案765AU、765AM及765AD替代端导体线切口图案665U、665M及665D自图6中的AOI单元600的布局图修改而来。如同图6中的端导体线切口图案665U、665M及665D的高度一样，图7A中的端导体线切口图案765AU、765AM及765AD中的每一者的高度亦维持在1.0H。然而，与图6中的端导体线切口图案665U、665M及665D相比，图7A中的端导体线切口图案765AU、765AM及765AD中的每一者向下偏移。由于端导体线切口图案765AU、765AM及765AD的位置偏移，导体区段135p及135n的长度实施为在1.4H至1.8H的范围内。
在图7A中，端导体线切口图案765AU的下边缘界定导体区段135p的远侧边缘135pB，且端导体线切口图案765AD的上边缘界定导体区段135n的远侧边缘135nB。端导体线切口图案765AM的上边缘界定导体区段135p的近侧边缘135pA，且端导体线切口图案765AM的下边缘界定导体区段135n的近侧边缘135nA。端导体线切口图案765AU的上边缘与电力轨42的中心线42C对准。在一些替代实施例中，端导体线切口图案765AU向下偏移以在端导体线切口图案765AU的第二水平边缘与电力轨42的中心线42C之间留出分离间隙。端导体线切口图案665AD的下边缘不与电力轨44的中心线44C对准，而是自中心线44C向下偏移达在0.2H至0.3H的范围内的垂直距离。端导体线切口图案665AM自介于电力轨42的中心线42C与电力轨44的中心线44C之间的中间位置向下偏移，且端导体线切口图案665AM的偏移量在0.2H至0.3H的范围内。
图7B中的AOI单元700B的布局图是通过对应地用端导体线切口图案765BU、765BM及765BD替代端导体线切口图案665U、665M及665D自图6中的AOI单元600的布局图修改而来。如同图6中的端导体线切口图案665U、665M及665D的高度一样，图7B中的端导体线切口图案765BU、765BM及765BD中的每一者的高度亦维持在1.0H。然而，与图6中的端导体线切口图案665U、665M及665D相比，图7B中的端导体线切口图案765BU、765BM及765BD中的每一者向上偏移。由于端导体线切口图案765BU、765BM及765BD的位置偏移，导体区段135p及135n的长度实施为在1.4H至1.8H的范围内。
在图7B中，端导体线切口图案765BU的下边缘界定导体区段135p的远侧边缘135pB，且端导体线切口图案765BD的上边缘界定导体区段135n的远侧边缘135nB。端导体线切口图案765BM的上边缘界定导体区段135p的近侧边缘135pA，且端导体线切口图案765BM的下边缘界定导体区段135n的近侧边缘135nA。
端导体线切口图案665BU的上边缘不与电力轨42的中心线42C对准，而是自中心线42C向上偏移达在0.2H至0.3H的范围内的垂直距离。端导体线切口图案765BD的下边缘与电力轨44的中心线44C对准。在一些替代实施例中，端导体线切口图案765BD向上偏移以在端导体线切口图案765BD的第二水平边缘与电力轨44的中心线44C之间留出分离间隙。端导体线切口图案665BM自介于电力轨42的中心线42C与电力轨44的中心线44C之间的中间位置向上偏移，且端导体线切口图案665BM的偏移量在0.2H至0.3H的范围内。
图8A至图8C是根据一些实施例的具有三个AOI单元810、820及830的集成电路800A至800C的布局图。在图8A中，若第一AOI单元600被选择为AOI单元810且第二AOI单元600被选择为AOI单元830，则AOI单元600及AOI单元700A至700B均不可被选择为AOI单元820。在图8A中，AOI单元810中的通孔连接件174邻近于用于界定导体区段135p的远侧边缘135pB的端导体线切口图案(例如765CU)，且AOI单元830中的通孔连接件172邻近于用于界定导体区段135n的远侧边缘135nB的端导体线切口图案(例如765CD)。对AOI单元820的任何选择都将导致违反设计规则，正如图7C中的布局排列中的设计规则违反一样。然而，可通过将AOI单元820及/或AOI单元830水平地偏移(即，沿着X方向)来解决设计规则违反。
图8B中的布局图是通过将图8A中的AOI单元830水平地向左偏移而对图8A中的布局图进行的修改。在图8B中，第一AOI单元600被选择为AOI单元810且第二AOI单元600被选择为AOI单元830。另外，AOI单元700A被选择为AOI单元820。图8B中的AOI单元820的布局与图7A中的AOI单元700A的布局相同。图8B中的AOI单元810的布局是通过垂直地翻转图6中的AOI单元600的布局获得。图8B中的AOI单元830的布局亦是通过垂直地翻转图6中的AOI单元600的布局获得。
在图8B中，因为端导体线切口图案665U及665D均不邻近于相邻单元中的通孔连接件VD2(例如172、174或178)，所以两个AOI单元600被选择为AOI单元810及830。因为用于界定导体区段135p的远侧边缘135pB的端导体线切口图案(即，765AU)邻近于AOI单元810中的通孔连接件VD2(即，174)但用于界定导体区段135n的远侧边缘135nB的端导体线切口图案(即，765AD)不邻近于AOI单元830中的通孔连接件VD2(例如172、174或178)，所以AOI单元700A被选择为AOI单元820。
作为另一实例补救措施，通过将AOI单元810及AOI单元830水平地偏移来解决图8A中的设计规则违反，且在图8C中展示所得布局图。AOI单元700A被选择为AOI单元810，第一AOI单元600被选择为AOI单元820，且第二AOI单元600被选择为AOI单元830。图8C中的AOI单元810的布局是通过垂直地翻转图7A中的AOI单元700A的布局获得。图8C中的AOI单元820的布局与图6中的AOI单元600的布局相同。图8C中的AOI单元830的布局是通过垂直地翻转图6中的AOI单元600的布局获得。
在图8C中，因为用于界定导体区段135p的远侧边缘135pB的端导体线切口图案(即，765AU)邻近于AOI单元820中的通孔连接件VD2(即，174)但用于界定导体区段135n的远侧边缘135nB的端导体线切口图案(即，765AD)不邻近于相邻单元中的通孔连接件VD2，所以AOI单元700A被选择为AOI单元810。因为AOI单元820及830中的端导体线切口图案665U及665D均不邻近于相邻单元中的通孔连接件VD2(例如172、174或178)，所以两个AOI单元600被选择为AOI单元820及830。
图9是根据一些实施例的制造集成电路的方法900的流程图。在图9中描绘方法900的操作的顺序仅用于说明，方法900的操作能够按不同于图9中所描绘的顺序的顺序执行。应理解，可在图9中所描绘的方法900之前、期间及/或之后执行额外操作，且本文中可能仅简要描述一些其他过程。
在方法900的操作910中，在基板上制造作用区结构。在如图2A至图2C及图3A至图3E中所示的实例实施例中，在基板20上制造作用区结构80p及作用区结构80n。作用区结构80p及作用区结构80n中的每一者在X方向上延伸。在操作910中制造的作用区结构的实例包括鳍结构、纳米片结构及纳米线结构。
在方法900的操作920中，制造与作用区结构相交的端导体线。在一些实施例中，端导体线(即，源极或漏极导体)被称为MD导体。在如图1A至图1B中的布局图所指明的集成电路的实例实施例中，制造与作用区结构80p及80n相交的端导体线132、134、135、136及138。在图3A至图3E中，仅描绘端导体线的区段。
在方法900的操作930中，蚀刻端导体线以形成导体区段。在一些实施例中，在如端导体线切口图案所界定的遮罩开口内曝露端导体线的需要移除的部分。例如，为了形成如图1A至图1B中的布局图所指明的集成电路，由布局图中的端导体线切口图案162U、162M、164M、164D、165U、165M、165D、166U、166D、168U及168M指明端导体线的曝露部分。
在操作930中，在通过蚀刻工艺移除如端导体线切口图案162U及164M所指明的端导体线132的曝露部分之后，将端导体线132分成以分离距离S2aa分开的两个导体区段132p及132n，如图3A中所示。在通过蚀刻工艺移除如端导体线切口图案164M及164D所指明的端导体线134的曝露部分之后，将端导体线134分成以分离距离S4aa分开的两个导体区段134p及134n，如图3B中所示。在通过蚀刻工艺移除如端导体线切口图案165U、165M及165D所指明的端导体线135的曝露部分之后，将端导体线135分成以分离距离S5aa分开的两个导体区段135p及135n，如图3C中所示。在通过蚀刻工艺移除如端导体线切口图案166U及166D所指明的端导体线136的曝露部分之后，端导体线136变成缩短的导体区段136p，如图3D中所示。在通过蚀刻工艺移除如端导体线切口图案168U及168M所指明的端导体线138的曝露部分之后，将端导体线138分成以分离距离S8aa分开的两个导体区段138p及138n，如图3E中所示。
在方法900的操作940中，形成电力轨且将一些导体区段经由通孔连接件连接至电力轨。在如图2A至图2C及图3A至图3E中所示的实例实施例中，在上覆于绝缘层22的第一金属层M0中制造电力轨42及44。在图3A中，导体区段132n经由通孔连接件VD2连接至电力轨44。在图3B中，导体区段134p经由通孔连接件VD2连接至电力轨42。在图3E中，导体区段138n经由通孔连接件VD2连接至电力轨44。
在根据图1A至图1B、图4A至图4C、图6及图7A至图7B中的任一者中的布局图的指明利用方法900制造的集成电路中，至少一条端导体线分成两个区段，且两个区段的近侧边缘具有距对应的电力轨的不同垂直距离。例如，自电力轨42的中心线42C至第一导体区段(例如132p、143p或138p)的近侧边缘的第一垂直距离与自电力轨44的中心线44C至第二导体区段(例如132n、143n或138n)的近侧边缘的第二垂直距离不同达预定垂直距离。表征第一垂直距离与第二垂直距离之间的差异的该预定垂直距离是基本高度单位H的一部分。在图1A至图1B的AOI单元100及图4A至图4C的AOI单元400A至400C中，表征该差异的预定垂直距离在0.2H至0.4H的范围内。在图6的AOI单元600及图7A至图7B的AOI单元700A至700B中，表征该差异的预定垂直距离在0.4H至0.6H的范围内。
图10是根据一些实施例的电子设计自动化(electronic design automation，EDA)系统1000的方块图。
在一些实施例中，EDA系统1000包括自动放置及布线(automatic placement androuting，APR)系统。本文中描述的设计布局图的方法表示根据一或多个实施例的布线排列，可例如使用根据一些实施例的EDA系统1000实施。
在一些实施例中，EDA系统1000是包括硬件处理器1002及非暂时性计算机可读储存媒体1004的通用计算装置。其中储存媒体1004编码有(即，储存)计算机程序码1006(即，可执行指令集)。由硬件处理器1002执行计算机程序码1006(至少部分地)表示EDA工具，该EDA工具实施根据一或多个实施例的本文中描述的方法(下文中为所述过程及/或方法)的一部分或全部。
硬件处理器1002经由总线1008电耦接至非暂时性计算机可读储存媒体1004。硬件处理器1002亦通过总线1008电耦接至I/O接口1010。网络接口1012亦经由总线1008电连接至硬件处理器1002。网络接口1012连接至网络1014，因此硬件处理器1002及非暂时性计算机可读储存媒体1004能够经由网络1014连接至外部元件。硬件处理器1002用以执行编码于非暂时性计算机可读储存媒体1004中的计算机程序码1006以便致使系统1000可用于执行所述过程及/或方法的一部分或全部。在一或多个实施例中，硬件处理器1002是中央处理单元(central processing unit，CPU)、多处理器、分散式处理系统、特殊应用集成电路(application specific integrated circuit，ASIC)及/或合适的处理单元。
在一或多个实施例中，非暂时性计算机可读储存媒体1004是电子、磁性、光学、电磁、红外及/或半导体系统(或设备或装置)。例如，非暂时性计算机可读储存媒体1004包括半导体或固态记忆体、磁带、可移式计算机磁片、随机存取记忆体(random access memory，RAM)、只读记忆体(read-only memory，ROM)、硬磁盘及/或光盘。在使用光盘的一或多个实施例中，非暂时性计算机可读储存媒体1004包括只读光盘记忆体(compact disk-readonly memory，CD-ROM)、读/写光盘(compact disk-read/write，CD-R/W)及/或数字视频光盘(digital video disc，DVD)。
在一或多个实施例中，非暂时性计算机可读储存媒体1004储存用以致使系统1000(其中此种执行(至少部分地)表示EDA工具)可用于执行所述过程及/或方法的一部分或全部的计算机程序码1006。在一或多个实施例中，非暂时性计算机可读储存媒体1004亦储存有助于执行所述过程及/或方法的一部分或全部的信息。在一或多个实施例中，非暂时性计算机可读储存媒体1004储存包括如本文中所揭示的此类标准单元的标准单元库1007。在一或多个实施例中，非暂时性计算机可读储存媒体1004储存对应于本文中所揭示的一或多个布局的一或多个布局图1009。
EDA系统1000包括I/O接口1010。I/O接口1010耦接至外部电路。在一或多个实施例中，I/O接口1010包括键盘、小键盘、鼠标、轨迹球、轨迹垫、触控屏幕及/或游标方向键，用于向硬件处理器1002传达信息及命令。
EDA系统1000亦包括耦接至硬件处理器1002的网络接口1012。网络接口1012允许系统1000与网络1014通信，一或多个其他计算机系统连接至网络1014。网络接口1012包括无线网络接口，诸如蓝牙、WIFI、WIMAX、GPRS或WCDMA；或有线网络接口，诸如乙太网络、USB或IEEE-1364。在一或多个实施例中，在两个或两个以上系统1000中实施所述过程及/或方法的一部分或全部。
系统1000用以经由I/O接口1010接收信息。经由I/O接口1010接收的信息包括用于由硬件处理器1002处理的指令、数据、设计规则、标准单元库及/或其他参数中的一或多者。信息经由总线1008传送至硬件处理器1002。EDA系统1000用以经由I/O接口1010接收与UI相关的信息。该信息作为使用者界面(user interface，UI)1042储存于非暂时性计算机可读储存媒体1004中。
在一些实施例中，所述过程及/或方法的一部分或全部被实施为供处理器执行的独立软件应用程序。在一些实施例中，所述过程及/或方法的一部分或全部被实施为额外软件应用程序的一部分的软件应用程序。在一些实施例中，所述过程及/或方法的一部分或全部被实施为软件应用程序的外挂程序。在一些实施例中，所述过程及/或方法中的至少一者被实施为EDA工具的一部分的软件应用程序。在一些实施例中，所述过程及/或方法的一部分或全部被实施为由EDA系统1000使用的软件应用程序。在一些实施例中，包括标准单元的布局图是使用诸如
Figure BDA0003751271070000281
(可购自CADENCE DESIGN SYSTEMS公司)的工具或另一种合适的布局产生工具产生的。
在一些实施例中，过程被实现为储存于非暂时性计算机可读储存媒体中的程序的功能。非暂时性计算机可读储存媒体的实例包括但不限于外部/可移式及/或内部/内建式储存器或记忆体单元，例如，光盘(诸如DVD)、磁盘(诸如硬盘)、半导体记忆体(诸如ROM、RAM)、记忆卡等中的一或多者。
图11是根据一些实施例的集成电路(integrated circuit，IC)制造系统1100及与其相关联的IC制造流程的方块图。在一些实施例中，基于布局图，使用制造系统1100制造以下中的至少一者：(A)一或多个半导体遮罩或(B)半导体集成电路的层中的至少一个组件。
在图11中，制造系统1100包括在与制造IC装置1160相关的设计、开发及制造周期及/或服务中彼此互动的实体，诸如设计工作室1120、遮罩工作室1130及IC制造商/制造厂(IC manufacturer/fabricator，可简称为IC fab)1150。制造系统1100中的实体通过通信网络连接起来。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是多种不同的网络，诸如内部网络及网际网络。通信网络包括有线及/或无线通信通道。每个实体与其他实体中的一或多者互动且向其他实体中的一或多者提供服务且/或自其他实体中的一或多者接收服务。在一些实施例中，单个更大的公司拥有设计工作室1120、遮罩工作室1130及IC fab 1150中的两者或两者以上。在一些实施例中，设计工作室1120、遮罩工作室1130及IC fab 1150中的两者或两者以上共存于公用设施中且使用公用资源。
设计工作室(或设计团队)1120产生IC设计布局图1122。IC设计布局图1122包括针对IC装置1160设计的各种几何图案。几何图案对应于金属、氧化物或半导体层的图案，该等层构成要制造的IC装置1160的各种组件的。各种层组合起来形成各种IC特征。例如，IC设计布局图1122的一部分包括要在半导体基板(诸如硅晶圆)中形成的各种IC特征(诸如作用区、闸电极、源极及漏极、金属线或层间互连介层窗及用于焊垫的开口)及安置于半导体基板上的各种材料层。设计工作室1120实施适当的设计程序以形成IC设计布局图1122。设计程序包括逻辑设计、实体设计或布局及布线中的一或多者。IC设计布局图1122呈现在具有几何图案的信息的一或多个数据文件中。例如，IC设计布局图1122可以GDSII文件格式或DFII文件格式表达。
遮罩工作室1130包括遮罩数据准备1132及遮罩制造1144。遮罩工作室1130使用IC设计布局图1122来制造一或多个遮罩1145，一或多个遮罩1145将被用于根据IC设计布局图1122制造IC装置1160的各种层。遮罩工作室1130执行遮罩数据准备1132，其中将IC设计布局图1122转译成代表性数据文件(representative data file，RDF)。遮罩数据准备1132向遮罩制造1144提供RDF。遮罩制造1144包括遮罩写入器。遮罩写入器将RDF转换成基板上的影像，诸如遮罩(标线片)1145或半导体晶圆1153。IC设计布局图1122由遮罩数据准备1132操纵以符合遮罩写入器的特定特性及/或IC fab 1150的要求。在图11中，遮罩数据准备1132及遮罩制造1144被示出为单独的元件。在一些实施例中，遮罩数据准备1132及遮罩制造1144可被共同称为遮罩数据准备。
在一些实施例中，遮罩数据准备1132包括光学近接修正(optical proximitycorrection，OPC)，OPC使用微影增强技术来补偿影像误差，诸如可由绕射、干涉、其他工艺效应等引起的影像误差。OPC调整IC设计布局图1122。在一些实施例中，遮罩数据准备1132包括另外的解析度增强技术(resolution enhancement technique，RET)，诸如偏轴照明、次级解析辅助特征、相移遮罩、其他合适的技术及类似技术或其组合。在一些实施例中，亦使用逆向微影技术(inverse lithography technology，ILT)，ILT将OPC当做逆向成像问题。
在一些实施例中，遮罩数据准备1132包括遮罩规则核对器(mask rule checker，MRC)，MRC利用含有某些几何限制及/或连接性限制的一组遮罩创建规则来核对已在OPC中经历处理的IC设计布局图1122，以确保足够的边限、考量半导体工艺中的可变性等。在一些实施例中，MRC修改IC设计布局图1122以补偿遮罩制造1144期间的限制，这可能撤销OPC所执行的修改的一部分以便满足遮罩创建规则。
在一些实施例中，遮罩数据准备1132包括微影工艺核对(lithography processchecking，LPC)，LPC模拟将由IC fab 1150实施以制造IC装置1160的处理。LPC基于IC设计布局图1122来模拟此处理以创建模拟的已制造装置，诸如IC装置1160。LPC模拟中的处理参数可包括与IC制造周期的各种过程相关联的参数、与用于制造IC的工具相关联的参数及/或工艺的其他态样。LPC考虑到各种因素，诸如空中影像对比、焦点深度(depth of focus，DOF)、遮罩误差增强因素(mask error enhancement factor，MEEF)、其他合适的因素及类似因素或其组合。在一些实施例中，在LPC已创建模拟的已制造装置之后，若模拟的装置的形状不够接近而无法满足设计规则，则重复OPC及/或MRC以进一步改善IC设计布局图1122。
应理解，为了清晰起见，已简化以上对遮罩数据准备1132的描述。在一些实施例中，遮罩数据准备1132包括额外特征，诸如逻辑运算(logic operation，LOP)，以根据制造规则修改IC设计布局图1122。另外，在遮罩数据准备1132期间应用于IC设计布局图1122的过程可按多种不同的次序执行。
在遮罩数据准备1132之后且在遮罩制造1144期间，基于修改后的IC设计布局图1122制造遮罩1145或一组遮罩1145。在一些实施例中，遮罩制造1144包括基于IC设计布局图1122执行一或多次微影曝光。在一些实施例中，使用电子束(e束)或多个e束的机制来基于IC设计布局图1122在遮罩(光罩或标线片)1145上形成图案。遮罩1145可以各种技术形成。在一些实施例中，遮罩1145是使用二元技术形成。在一些实施例中，遮罩图案包括不透明区及透明区。用于曝露已涂布于晶圆上的影像敏感材料层(例如光阻剂)的辐射束，诸如紫外(ultraviolet，UV)射束，受到不透明区阻挡且透射穿过透明区。在一个实例中，遮罩1145的二元遮罩版本包括透明基板(例如熔融石英)及涂布于二元遮罩的不透明区中的不透明材料(例如铬)。在另一实施例中，遮罩1145是使用相移技术形成。在遮罩1145的相移遮罩(phase shift mask，PSM)版本中，在相移遮罩上形成的图案中的各种特征组态成具有适当的相位差以增强解析度及成像品质。在各种实例中，相移遮罩可为衰减式PSM或交替式PSM。由遮罩制造1144产生的遮罩用于多种工艺中。例如，此种(此类)遮罩在离子植入工艺中用于在半导体晶圆1153中形成各种掺杂区，在蚀刻工艺中用于在半导体晶圆1153中形成各种蚀刻区，且/或用于其他合适的工艺中。
IC fab 1150是包括用于制造多种不同的IC产品的一或多个制造设施的IC制造企业。在一些实施例中，IC fab 1150是半导体代工厂。例如，可存在用于多个IC产品的前端制造(前端工艺(front-end-of-line，FEOL)制造)的制造设施，而第二制造设施可提供用于IC产品的互连及封装的后端制造(后端工艺(back-end-of-line，BEOL)制造)，且第三制造设施可提供用于代工厂企业的其他服务。
IC fab 1150包括制造工具1152，其用以对半导体晶圆1153执行各种制造操作，使得根据遮罩(例如遮罩1145)制造IC装置1160。在各种实施例中，制造工具1152包括以下中的一或多者：晶圆步进机、离子植入机、光阻剂涂布机、处理室(例如，化学气相沉积(chemical vapor deposition，CVD)室或低压化学气相沉积(low-pressure chemicalvapor deposition，LPCVD)炉)、化学机械研磨(chemical mechanical polishing，CMP)系统、电浆蚀刻系统、晶圆清洗系统，或能够执行如本文所论述的一或多个合适工艺的其他制造设备。
IC fab 1150使用由遮罩工作室1130制造的遮罩1145来制造IC装置1160。因此，ICfab 1150至少间接地使用IC设计布局图1122来制造IC装置1160。在一些实施例中，IC fab1150使用遮罩1145来加工半导体晶圆1153以形成IC装置1160。在一些实施例中，IC制造包括至少间接地基于IC设计布局图1122执行一或多次微影曝光。半导体晶圆1153包括上面形成有材料层的硅基板或其他适当的基板。半导体晶圆1153进一步包括各种掺杂区、介电特征、多层互连等(在后续制造步骤处形成)中的一或多者。
关于集成电路(integrated circuit，IC)制造系统(例如图11的制造系统1100)及与其相关联的IC制造流程的细节在2016年2月9日授予的美国专利第9,256,709号、2015年10月1日公开的美国预授予公开案第20150278429号、2014年2月6日公开的美国预授予公开案第20140040838号及2007年8月21日授予的美国专利第7,260,442号中找到，该些案中的每一者以全文引用的方式并入本文中。
本案的态样涉及一种集成电路。集成电路包括在第一方向上延伸的第一电力轨及第二电力轨、在第一方向上延伸的第一作用区结构及第二作用区结构，以及在垂直于第一方向的第二方向上延伸的具有第一导体区段及第二导体区段的第一端导体线。第一导体区段及第二导体区段在近侧边缘处以第一分离距离分开。第一端导体线的第一导体区段与第一作用区结构相交且具有沿着第二方向与第一电力轨分开的远侧边缘。第一端导体线的第二导体区段与第二作用区结构相交且经由第一通孔连接件连接至第二电力轨。沿着第二方向自第一电力轨的中心线至第一端导体线的第一导体区段的近侧边缘的第一垂直距离不同于沿着第二方向自第二电力轨的中心线至第一端导体线的第二导体区段的近侧边缘的第二垂直距离。更具体而言，第一垂直距离比第二垂直距离大第一预定垂直距离，该第一预定垂直距离是第一分离距离的一部分。
在一些实施例中，沿着第二方向自第一电力轨的中心线至第一端导体线的第一导体区段的远侧边缘的垂直距离等于第一分离距离。
在一些实施例中，集成电路进一步包含第二端导体线。第二端导体线具有第一导体区段及第二导体区段，第一导体区段及第二导体区段在近侧边缘处以第一分离距离分开且在第二方向上延伸，其中第二端导体线的第一导体区段与第一作用区结构相交且经由第二通孔连接件连接至第一电力轨，且其中第二端导体线的第二导体区段与第二作用区结构相交且具有沿着第二方向与第二电力轨分开的远侧边缘。沿着第二方向自第一电力轨的中心线至第二端导体线的第一导体区段的近侧边缘的第三垂直距离不同于沿着第二方向自第二电力轨的中心线至第二端导体线的第二导体区段的近侧边缘的第四垂直距离。第三垂直距离比第四垂直距离小等于第一预定垂直距离的量。
在一些实施例中，沿着第二方向自第二电力轨的中心线至第二端导体线的第二导体区段的远侧边缘的垂直距离等于第一分离距离。
在一些实施例中，集成电路进一步包含第三端导体线。第三端导体线具有第一导体区段及第二导体区段，第一导体区段及第二导体区段在近侧边缘处以第一分离距离分开且在第二方向上延伸，其中第三端导体线的第一导体区段与第一作用区结构相交且具有沿着第二方向与第一电力轨分开的远侧边缘，且其中第三端导体线的第二导体区段与第二作用区结构相交且具有沿着第二方向与第二电力轨分开的远侧边缘。沿着第二方向自第一电力轨的中心线至第三端导体线的第一导体区段的近侧边缘的第三垂直距离不同于沿着第二方向自第二电力轨的中心线至第三端导体线的第二导体区段的近侧边缘的第四垂直距离。第三垂直距离不同于第四垂直距离达等于第一预定垂直距离的量。
在一些实施例中，沿着第二方向自第一电力轨的中心线至第三端导体线的第一导体区段的远侧边缘的第五垂直距离不同于沿着第二方向自第二电力轨的中心线至第三端导体线的第二导体区段的远侧边缘的第六垂直距离，且其中第五垂直距离或第六垂直距离均不等于第一分离距离。
在一些实施例中，集成电路进一步包含第三端导体线。第三端导体线具有第一导体区段及第二导体区段，第一导体区段及第二导体区段在近侧边缘处以第二分离距离分开且在第二方向上延伸，其中第三端导体线的第一导体区段与第一作用区结构相交且具有沿着第二方向与第一电力轨分开的远侧边缘，且其中第三端导体线的第二导体区段与第二作用区结构相交且具有沿着第二方向与第二电力轨分开的远侧边缘。沿着第二方向自第一电力轨的中心线至第三端导体线的第一导体区段的近侧边缘的第三垂直距离等于沿着第二方向自第二电力轨的中心线至第三端导体线的第二导体区段的近侧边缘的第四垂直距离。第一分离距离大于第二分离距离。
在一些实施例中，第一分离距离与第二分离距离之间的比率大于或等于1.20。
在一些实施例中，沿着第二方向自第一电力轨的中心线至第三端导体线的第一导体区段的远侧边缘的第五垂直距离等于沿着第二方向自第二电力轨的中心线至第三端导体线的第二导体区段的远侧边缘的第六垂直距离，且其中第五垂直距离及第六垂直距离中的每一者等于第二分离距离。
在一些实施例中，集成电路进一步包含第三端导体线。第三端导体线具有一第一导体区段及一第二导体区段，第一导体区段及第二导体区段在近侧边缘处以第一分离距离分开且在第二方向上延伸，其中第三端导体线的第一导体区段与第一作用区结构相交且具有沿着第二方向与第一电力轨分开的远侧边缘，且其中第三端导体线的第二导体区段与第二作用区结构相交且具有沿着第二方向与第二电力轨分开的远侧边缘。沿着第二方向自第一电力轨的中心线至第三端导体线的第一导体区段的近侧边缘的第三垂直距离等于沿着第二方向自第二电力轨的中心线至第三端导体线的第二导体区段的近侧边缘的第四垂直距离。沿着第二方向自第一电力轨的中心线至第三端导体线的第一导体区段的远侧边缘的第五垂直距离小于第一分离距离，且沿着第二方向自第二电力轨的中心线至第三端导体线的第二导体区段的远侧边缘的第六垂直距离小于第一分离距离。
在一些实施例中，量测为沿着第二方向自第一电力轨的中心线至第二电力轨的中心线的垂直距离的单元高度在4.0H至6.0H的范围内，其中第五垂直距离及第六垂直距离中的每一者在0.7H至0.8H的范围内，且其中第一分离距离在0.95H至1.05H的范围内。
本案的另一态样亦涉及一种集成电路。集成电路包括在第一方向上延伸的第一电力轨及第二电力轨、在第一方向上延伸的第一作用区结构及第二作用区结构，以及具有第一导体区段及第二导体区段且在垂直于第一方向的第二方向上延伸的第一端导体线。第一端导体线的第一导体区段及第二导体区段在近侧边缘处以第一分离距离分开。第一端导体线的第一导体区段与第一作用区结构相交且具有沿着第二方向与第一电力轨分开的远侧边缘。第一端导体线的第二导体区段与第二作用区结构相交且经由第一通孔连接件连接至第二电力轨。集成电路亦包括具有第一导体区段及第二导体区段且在第二方向上延伸的第二端导体线。第二端导体线的第一导体区段及第二导体区段在近侧边缘处以第一分离距离分开。第二端导体线的第一导体区段与第一作用区结构相交且经由第二通孔连接件连接至第一电力轨。第二端导体线的第二导体区段与第二作用区结构相交且具有沿着第二方向与第二电力轨分开的远侧边缘。集成电路进一步包括：第一水平单元边界，该第一水平单元边界在第一方向上延伸且邻接第二通孔连接件的外边缘；以及第二水平单元边界，该第二水平单元边界在第一方向上延伸且邻接第一通孔连接件的外边缘。沿着第二方向自第一水平单元边界至第一端导体线的第一导体区段的近侧边缘的垂直距离大于沿着第二方向自第二水平单元边界至第一端导体线的第二导体区段的近侧边缘的垂直距离。沿着第二方向自第一水平单元边界至第二端导体线的第一导体区段的近侧边缘的垂直距离小于沿着第二方向自第二水平单元边界至第二端导体线的第二导体区段的近侧边缘的垂直距离。
在一些实施例中，集成电路进一步包含第三端导体线。第三端导体线具有第一导体区段及第二导体区段，第一导体区段及第二导体区段在近侧边缘处以第二分离距离分开且在第二方向上延伸，其中第三端导体线的第一导体区段与第一作用区结构相交且具有沿着第二方向与第一电力轨分开的远侧边缘，且其中第三端导体线的第二导体区段与第二作用区结构相交且具有沿着第二方向与第二电力轨分开的远侧边缘。沿着第二方向自第一水平单元边界至第二端导体线的第一导体区段的近侧边缘的垂直距离等于沿着第二方向自第二水平单元边界至第三端导体线的第二导体区段的近侧边缘的垂直距离。第一分离距离大于第二分离距离。
在一些实施例中，集成电路进一步包含第三端导体线。第三端导体线具有第一导体区段及第二导体区段，第一导体区段及第二导体区段在近侧边缘处以第一分离距离分开且在第二方向上延伸，其中第三端导体线的第一导体区段与第一作用区结构相交且具有沿着第二方向与第一电力轨分开的远侧边缘，且其中第三端导体线的第二导体区段与第二作用区结构相交且具有沿着第二方向与第二电力轨分开的远侧边缘。沿着第二方向自第一水平单元边界至第二端导体线的第一导体区段的近侧边缘的垂直距离等于沿着第二方向自第二水平单元边界至第三端导体线的第二导体区段的近侧边缘的垂直距离。沿着第二方向自第一水平单元边界至第三端导体线的第一导体区段的远侧边缘的垂直距离小于第一分离距离，且沿着第二方向自第二水平单元边界至第三端导体线的第二导体区段的远侧边缘的垂直距离小于第一分离距离。
在一些实施例中，集成电路进一步包含在第二方向上延伸的两个垂直单元边界。垂直单元边界中的每一者经过第一作用区结构中的第一单元边界隔离区及第二作用区结构中的第二单元边界隔离区。第一端导体线及第二端导体线平行定位于垂直单元边界之间。
本案的另一态样涉及一种方法。方法包括：制造在第一方向上延伸的第一作用区结构及第二作用区结构；制造在垂直于第一方向的第二方向上延伸的第一端导体线及第二端导体线；以及蚀刻第一端导体线及第二端导体线，借此将第一端导体线及第二端导体线中的每一者分成与第一作用区结构相交的第一导体区段及与第二作用区结构相交的第二导体区段。方法亦包括：形成在第一方向上延伸的第一电力轨及第二电力轨；以及将第一端导体线的第二导体区段经由第一通孔连接件连接至第二电力轨。自第一电力轨的中心线至第一端导体线的第一导体区段的近侧边缘的垂直距离比自第二电力轨的中心线至第一端导体线的第二导体区段的近侧边缘的垂直距离大第一预定垂直距离，该第一预定垂直距离是第一分离距离的一部分，该第一分离距离将第一端导体线的第一导体区段及第二导体区段分开。
在一些实施例中，方法进一步包含以下步骤：将第二端导体线的第一导体区段经由第二通孔连接件连接至第一电力轨；且其中自第一电力轨的中心线至第二端导体线的第一导体区段的近侧边缘的垂直距离比自第二电力轨的中心线至第二端导体线的第二导体区段的近侧边缘的垂直距离小第一预定垂直距离。
在一些实施例中，方法进一步包含以下步骤：制造在第二方向上延伸的第三端导体线；蚀刻第三端导体线且将第三端导体线分成与第一作用区结构相交的第一导体区段及与第二作用区结构相交的第二导体区段；且其中自第一电力轨的中心线至第三端导体线的第一导体区段的近侧边缘的垂直距离不同于自第二电力轨的中心线至第三端导体线的第二导体区段的近侧边缘的垂直距离达第一预定垂直距离。
在一些实施例中，方法进一步包含以下步骤：制造在第二方向上延伸的第三端导体线；蚀刻第三端导体线且将第三端导体线分成与第一作用区结构相交的第一导体区段及与第二作用区结构相交的第二导体区段；且其中自第一电力轨的中心线至第三端导体线的第一导体区段的近侧边缘的垂直距离不同于自第二电力轨的中心线至第三端导体线的第二导体区段的近侧边缘的垂直距离。
在一些实施例中，方法进一步包含以下步骤：制造在第二方向上延伸的第三端导体线；蚀刻第三端导体线且将第三端导体线分成与第一作用区结构相交的第一导体区段及与第二作用区结构相交的第二导体区段；其中自第一电力轨的中心线至第三端导体线的第一导体区段的近侧边缘的垂直距离等于自第二电力轨的中心线至第三端导体线的第二导体区段的近侧边缘的垂直距离；且其中将第一端导体线的第一导体区段及第二导体区段分开的第一分离距离大于将第三端导体线的第一导体区段及第二导体区段分开的第二分离距离。
前述内容概述了若干实施例的特征，以便熟习此项技术者可更好地理解本案的态样。熟习此项技术者应了解，他们可容易使用本案的一实施例作为基础来设计或修改其他工艺及结构以便实现本文所介绍的实施例的相同目的及/或达成此等实施例的相同优点。熟习此项技术者亦应意识到，此类等效构造不脱离本案的精神及范畴，且他们可在不脱离本案的精神及范畴的情况下在本文中进行各种改变、替代及变更。

Claims (10)

1.一种集成电路，其特征在于，包含：
在一第一方向上延伸的一第一电力轨及一第二电力轨；
在该第一方向上延伸的一第一作用区结构及一第二作用区结构；以及
一第一端导体线，该第一端导体线具有一第一导体区段及一第二导体区段，该第一导体区段及该第二导体区段在近侧边缘处以一第一分离距离分开且在垂直于该第一方向的一第二方向上延伸，其中该第一端导体线的该第一导体区段与该第一作用区结构相交且具有沿着该第二方向与该第一电力轨分开的一远侧边缘，且其中该第一端导体线的该第二导体区段与该第二作用区结构相交且经由一第一通孔连接件连接至该第二电力轨；
其中沿着该第二方向自该第一电力轨的一中心线至该第一端导体线的该第一导体区段的一近侧边缘的一第一垂直距离不同于沿着该第二方向自该第二电力轨的一中心线至该第一端导体线的该第二导体区段的一近侧边缘的一第二垂直距离；且
其中该第一垂直距离比该第二垂直距离大，一第一预定垂直距离，该第一预定垂直距离是该第一分离距离的一部分。
2.如权利要求1所述的集成电路，其特征在于，其中沿着该第二方向自该第一电力轨的该中心线至该第一端导体线的该第一导体区段的一远侧边缘的一垂直距离等于该第一分离距离。
3.如权利要求1所述的集成电路，其特征在于，进一步包含：
一第二端导体线，该第二端导体线具有一第一导体区段及一第二导体区段，该第一导体区段及该第二导体区段在近侧边缘处以该第一分离距离分开且在该第二方向上延伸，其中该第二端导体线的该第一导体区段与该第一作用区结构相交且经由一第二通孔连接件连接至该第一电力轨，且其中该第二端导体线的该第二导体区段与该第二作用区结构相交且具有沿着该第二方向与该第二电力轨分开的一远侧边缘；
其中沿着该第二方向自该第一电力轨的该中心线至该第二端导体线的该第一导体区段的一近侧边缘的一第三垂直距离不同于沿着该第二方向自该第二电力轨的该中心线至该第二端导体线的该第二导体区段的一近侧边缘的一第四垂直距离；且
其中该第三垂直距离比该第四垂直距离小等于该第一预定垂直距离的一量。
4.如权利要求3所述的集成电路，其特征在于，其中沿着该第二方向自该第二电力轨的该中心线至该第二端导体线的该第二导体区段的一远侧边缘的一垂直距离等于该第一分离距离。
5.如权利要求1所述的集成电路，其特征在于，进一步包含：
一第三端导体线，该第三端导体线具有一第一导体区段及一第二导体区段，该第一导体区段及该第二导体区段在近侧边缘处以该第一分离距离分开且在该第二方向上延伸，其中该第三端导体线的该第一导体区段与该第一作用区结构相交且具有沿着该第二方向与该第一电力轨分开的一远侧边缘，且其中该第三端导体线的该第二导体区段与该第二作用区结构相交且具有沿着该第二方向与该第二电力轨分开的一远侧边缘；
其中沿着该第二方向自该第一电力轨的该中心线至该第三端导体线的该第一导体区段的一近侧边缘的一第三垂直距离不同于沿着该第二方向自该第二电力轨的该中心线至该第三端导体线的该第二导体区段的一近侧边缘的一第四垂直距离；且
其中该第三垂直距离不同于该第四垂直距离达等于该第一预定垂直距离的一量。
6.如权利要求5所述的集成电路，其特征在于，其中沿着该第二方向自该第一电力轨的该中心线至该第三端导体线的该第一导体区段的一远侧边缘的一第五垂直距离不同于沿着该第二方向自该第二电力轨的该中心线至该第三端导体线的该第二导体区段的一远侧边缘的一第六垂直距离，且其中该第五垂直距离或该第六垂直距离均不等于该第一分离距离。
7.如权利要求1所述的集成电路，其特征在于，进一步包含：
一第三端导体线，该第三端导体线具有一第一导体区段及一第二导体区段，该第一导体区段及该第二导体区段在近侧边缘处以一第二分离距离分开且在该第二方向上延伸，其中该第三端导体线的该第一导体区段与该第一作用区结构相交且具有沿着该第二方向与该第一电力轨分开的一远侧边缘，且其中该第三端导体线的该第二导体区段与该第二作用区结构相交且具有沿着该第二方向与该第二电力轨分开的一远侧边缘；
其中沿着该第二方向自该第一电力轨的该中心线至该第三端导体线的该第一导体区段的一近侧边缘的一第三垂直距离等于沿着该第二方向自该第二电力轨的该中心线至该第三端导体线的该第二导体区段的一近侧边缘的一第四垂直距离；且
其中该第一分离距离大于该第二分离距离。
8.如权利要求7所述的集成电路，其特征在于，其中该第一分离距离与该第二分离距离之间的一比率大于或等于1.20。
9.一种集成电路，其特征在于，包含：
在一第一方向上延伸的一第一电力轨及一第二电力轨；
在一第一方向上延伸的一第一作用区结构及一第二作用区结构；
一第一端导体线，该第一端导体线具有一第一导体区段及一第二导体区段，该第一导体区段及该第二导体区段在近侧边缘处以一第一分离距离分开且在垂直于该第一方向的一第二方向上延伸，其中该第一端导体线的该第一导体区段与该第一作用区结构相交且具有沿着该第二方向与该第一电力轨分开的一远侧边缘，且其中该第一端导体线的该第二导体区段与该第二作用区结构相交且经由一第一通孔连接件连接至该第二电力轨；
一第二端导体线，该第二端导体线具有一第一导体区段及一第二导体区段，该第一导体区段及该第二导体区段在近侧边缘处以该第一分离距离分开且在该第二方向上延伸，其中该第二端导体线的该第一导体区段与该第一作用区结构相交且经由一第二通孔连接件连接至该第一电力轨，且其中该第二端导体线的该第二导体区段与该第二作用区结构相交且具有沿着该第二方向与该第二电力轨分开的一远侧边缘；
一第一水平单元边界，该第一水平单元边界在该第一方向上延伸且邻接该第二通孔连接件的一外边缘；
一第二水平单元边界，该第二水平单元边界在该第一方向上延伸且邻接该第一通孔连接件的一外边缘；
其中沿着该第二方向自该第一水平单元边界至该第一端导体线的该第一导体区段的一近侧边缘的一垂直距离大于沿着该第二方向自该第二水平单元边界至该第一端导体线的该第二导体区段的一近侧边缘的一垂直距离；且
其中沿着该第二方向自该第一水平单元边界至该第二端导体线的该第一导体区段的一近侧边缘的一垂直距离小于沿着该第二方向自该第二水平单元边界至该第二端导体线的该第二导体区段的一近侧边缘的一垂直距离。
10.一种制造集成电路的方法，其特征在于，包含以下步骤：
制造在一第一方向上延伸的一第一作用区结构及一第二作用区结构；
制造在垂直于该第一方向的一第二方向上延伸的一第一端导体线及一第二端导体线；
蚀刻该第一端导体线及该第二端导体线，借此将该第一端导体线及该第二端导体线中的每一者分成与该第一作用区结构相交的一第一导体区段及与该第二作用区结构相交的一第二导体区段；
形成在该第一方向上延伸的一第一电力轨及一第二电力轨；
将该第一端导体线的该第二导体区段经由一第一通孔连接件连接至该第二电力轨；且
其中自该第一电力轨的一中心线至该第一端导体线的该第一导体区段的一近侧边缘的一垂直距离比自该第二电力轨的一中心线至该第一端导体线的该第二导体区段的一近侧边缘的一垂直距离大一第一预定垂直距离，该第一预定垂直距离是一第一分离距离的一部分，该第一分离距离将该第一端导体线的该第一导体区段及该第二导体区段分开。
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US9465906B2 (en) 2014-04-01 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for integrated circuit manufacturing
KR20210060695A (ko) * 2019-11-18 2021-05-27 삼성전자주식회사 반도체 소자
KR20210133444A (ko) * 2020-04-29 2021-11-08 삼성전자주식회사 중앙의 파워 레일들을 갖는 스탠다드 셀 및 스탠다드 셀 블록
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