CN105097013A - 存储器电路与其导电层的布线 - Google Patents

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Abstract

本发明提供一种存储器电路，包括至少一个存储器单元，用于存储数据，该存储器单元耦接字元线、位元线、反位元线、第一电压线以及第二电压线；以及第一导电层、第二导电层以及第三导电层，排列在不同层并且布线为定义所述字元线、所述位元线、所述反位元线、所述第一电压线以及所述第二电压线；其中所述第二导电层电耦接所述第一导电层；所述第三导电层电耦接所述第二导电层；以及所述第三导电层布线为所述字元线并且未包括该存储器单元内的所述位元线、所述反位元线、所述第一电压线以及所述第二电压线。本发明具有布线合理及其所带来的字元线电阻降低、RC时间延迟缩短等优点。

Description

存储器电路与其导电层的布线
本申请是2010年01月15日提交的优先权日为2010年01月15日的申请号为201010002963.7的名称为“存储器电路与其导电层的布线”的发明专利申请的分案申请。
技术领域
本发明涉及半导体电路，特别涉及存储器电路与其导电层的布线。
背景技术
存储器电路已经实现于各种应用。存储器电路可能包括动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)以及非易失性存储器电路。SRAM电路包括多个存储器单元(cell)。对于提供存储器单元阵列的6-T静态存储器来说，存储器单元的每一个包含六个晶体管。6-TSRAM存储器单元耦接一条位元线BL、一条反位元线BLB以及一条字元线WL。六个晶体管的其中四个形成两组交错耦合的反向器以用于存储代表“0”或“1”的数据。其余两个晶体管作为存取晶体管以控制存储在存储器单元的数据的存取。
6-TSRAM存储器单元，如上述，也耦接电源Vdd以及其他电源Vss。6-TSRAM存储器单元有多个金属层。6-TSRAM存储器单元的金属3(M3)层用于存储器单元内的字元线WL与本地电压线。字元线与本地电压线互相平行。在M3层上的金属4(M4)层布线成电压线，电压线组态成耦接本地电压线与电源Vss。电压线的金属4层正交于字元线与本地电压线。
可发现使用M3层作为字元线WL与本地电压线的布线方式造成字元线WL的宽度不能任意的延伸。假如使用薄型SRAM存储器单元这种情况会更加恶化。薄型SRAM存储器单元大约有2.5或更大的长宽比。高的长/宽比值造成窄的字元线布线。窄字元线增加字元线的电阻，反向地影响通过耦接到128、256或更多存储器单元的字元线的信号的RC时间延迟。此外，M4层用于电压线以提振本地电压线。M4层的一部分的面积被电压线的布线所消耗掉。
基于上述，存储器电路的位元线、电压线以及字元线的布线是有需要的。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种存储器电路，包括：至少一个存储器单元，用于存储数据，该存储器单元耦接字元线、位元线、反位元线、第一电压线以及第二电压线；以及第一导电层、第二导电层以及第三导电层，排列在不同层并且布线为定义所述字元线、所述位元线、所述反位元线、所述第一电压线以及所述第二电压线；其中所述第二导电层电耦接所述第一导电层；所述第三导电层电耦接所述第二导电层；以及所述第三导电层布线为所述字元线并且未包括该存储器单元内的所述位元线、所述反位元线、所述第一电压线以及所述第二电压线；以及其中布线为该存储器单元中的所述字元线的所述第三导电层的宽度约为所述存储器单元的短边的宽度的50％或50％以上。
在该存储器电路中，该第二导电层布线为所述位元线、所述反位元线、所述第一电压线以及所述第二电压线，并且所述第二导电线位于所述第一导电层上方。
在该存储器电路中，所述位元线配置于该第一电压线与该第二电压线之间。
在该存储器电路中，所述第二电压线配置于所述位元线与所述第一电压线之间。
在该存储器电路中，该第一电压线是Vdd线并且该第二电压线是Vss线，并且所述字元线正交于所述Vss线。
在该存储器电路中，所述存储器单元的长边的长度为所述存储器单元的短边的宽度的至少2.5倍。
在该存储器电路中，所述字元线的长度为所述位元线的长度的至少2.5倍。
根据本发明的另一方面，提供了一种存储器电路，包括：至少一个存储器单元，用于存储数据，该存储器单元耦接字元线、位元线、反位元线、第一电压线以及第二电压线；第一金属层；第二金属层，电耦接所述第一金属层，所述第二金属层布线为所述第一电压线以及所述第二电压线；以及一第三金属层，电耦接所述第二金属层，所述第三金属层布线为所述存储器单元中的所述字元线并且未包括该存储器单元内的所述位元线、所述反位元线、所述第一电压线以及所述第二电压线，其中所述第三金属层位于所述第二金属层上，其中布线为所述存储器单元内的所述第三金属层的宽度为所述存储器单元的短边的宽度的50％或50％以上，其中，所述位元线和所述反位元线均设置在所述第一电压线以及所述第二电压线之间。
在该存储器电路中，所述第二金属层还布线为所述位元线与所述反位元线。
在该存储器电路中，所述第一电压线是Vdd线以及所述第二电压线是Vss线，并且所述字元线是正交于所述Vss线。
在该存储器电路中，布线为所述字元线的所述第三金属层未包括该存储器单元内的所述位元线、所述反位元线、所述第一电压线以及所述第二电压线。
在该存储器电路中，所述存储器单元的长边的长度为所述存储器单元的短边的宽度的至少2.5倍。
根据本发明的又一方面，提供了一种存储器电路，包括：至少一个存储器单元，用于存储数据，所述存储器单元耦接字元线、位元线、反位元线、第一电压线以及第二电压线；第一金属层，限定所述存储器单元内的电连接件；第二金属层，与所述第一金属层电连接；第三金属层，与所述第二金属层电连接，其中布线为所述存储器单元内的所述字元线的所述第三金属层的宽度为所述存储器单元的短边的宽度的50％或50％以上。
在该存储器电路中，所述第二金属层布线为所述第一电压线和所述第二电压线，所述第二金属层位于所述第三金属层之下。
在该存储器电路中，所述第二金属层还布线为所述位元线和所述反位元线。
在该存储器电路中，所述第一电压线为Vdd线和所述第二电压线为Vss线，并且所述字元线正交于所述Vss线。
在该存储器电路中，所述第一金属层布线为所述位元线以及所述反位元线，并且所述第一金属层位于所述第二金属层之下。
在该存储器电路中，所述第一金属层限定所述存储器单元内的电连接件；以及所述第二金属层位于所述第一金属层之上。
附图说明
图1为说明范例的存储器电路的电路图；
图2为显示范例的存储器单元的位元线、电压线以及字元线的执行方向的电路图；
图3为显示另一范例的存储器单元的位元线、电压线以及字元线的执行方向的电路图；
图4A为显示包括范例的存储器电路的一部分的阱层、氧化定义层、多晶层、接点层以及金属1(M1)层的电路布局的电路图；
图4B为显示图4A所示的包括电路布局的金属2(M2)层、介孔2层以及金属3(M3)层；
图5A为显示包括范例的存储器电路的一部分的阱层、氧化定义层、多晶层、接触层以及金属1(M1)层的另一电路布局的电路图；
图5B为显示包括金属1(M1)层、介孔1层、金属2(M2)层、介孔2层以及金属3(M3)层的另一电路布局；以及
图6为显示包括范例的存储器电路的系统的示意图。
上述附图中的附图标记说明如下：
100～存储器电路101～存储器阵列
101a～存储器单元105～感测放大器
110、115、120、125、130、135～晶体管
150～第一电压线155～第二电压线
400～存储器电路
401a、401b、401c、401d～存储器单元
405～阱区域
407a407b407c～氧化定义区域
409a-409f～多晶区域411a-411g～接点
413a-413b～节点
501a-501d～存储器单元505～阱区域
507a-507c～氧化定义区域509a-509d～多晶区域
511a-511g～接点513a-513b～节点
600～存储器电路的系统610～处理器
具体实施方式
为使本发明的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下。
可以了解到以下揭示提供实施不同特征的许多不同实施例或范例。特定范例的组合与排列描述如下以简化本发明。当然这仅仅是范例而不是限制。举例来说，当描述第一特征在第二特征之上的形式时，可能包括第一特征与第二特征直接接触，以及可能包括额外的特征形成于第一特征与第二特征之间以致于第一与第二特征可能不是直接接触。此外，本发明在各种实施例中可能重复参考数字和/或字母。这些重复是为了简化与清楚的目的，而不是指定各种实施例和/或组态之间的关系。
图1为说明范例的存储器电路的电路图。在图1中，存储器电路100可能包括具有多个字元线WLs与多个位元线BLs与BLBs的存储器阵列101。存储器阵列101可能耦接感测放大器105。存储器电路100可能是静态随机存取存储器(SRAM)电路、嵌入式SRAM电路、动态随机存取存储器(DRAM)电路、嵌入式DARM电路、非易失性存储器例如快闪(FLASH)、可编程只读存储器(PROM)、电子可擦除可编程只读存储器(EEPROM)或其他存储器电路。存储器阵列101可能包括至少一存储器单元101a。存储器单元101a可能耦接位元线BL、反位元线BLB、字元线WL、耦接电源如Vdd的电压线150，以及耦接其他电源如存储器阵列101的Vss的第二电压线155。感测放大器105能感测位元线BL与反位元线BLB之间的电压差以输出表示存在存储器单元101a的一个信号。对于使用6-TSRAM单元的实施例来说，存储器单元101a可能包括晶体管110、115、120、125、130与135。
需注意到虽然仅描述存储器单元101a，但是其他存储器单元(未显示)可能耦接到存储器电路的多个字元线与位元线。存储器电路100的一部分可能有以字元宽度排列的8、16、32、64、128或更多的列数。在一个或更多实施例中，字元线可能布局成实质上正交于位元线。在其他实施例中，提供字元线与位元线的其他排列。
再参考图1，存储器单元101a可能包括晶体管110、115、120、125、130与135。在一个或更多实施例中晶体管110、120与115、125组成两组交错闩锁反向器用以形成存储数据的正反器。晶体管130与135操作成两开关晶体管、存取晶体管或传输栅。在一个或更多实施例中，晶体管110与115可称为上拉晶体管，并且晶体管120与125可成为下拉晶体管。上拉晶体管用于将一电位提升到耦接第一电压线150的电源Vdd。下拉晶体管用于将一电位降低为耦接第二电压线155的电源Vss。
在一个或更多实施例中，晶体管110与115的源极端可电耦接第一电压线150，第一电压线耦接电源Vdd。晶体管110的漏极可电耦接晶体管130的源极、晶体管120的漏极以及晶体管115的栅极。晶体管115的漏极可电耦接晶体管135的源极、晶体管125的漏极与晶体管110的栅极。晶体管120与125的源极可电耦接第二电压线155，第二电压线耦接电源Vss例如接地端、公共端或小于电源Vdd的电压状态。晶体管110与晶体管120的栅极以及晶体管115与晶体管125的栅极分别电连接。
晶体管130与135的漏极可分别电耦接位元线BL与反位元线BLB。晶体管130与135的栅极可电耦接字元线WL。位元线BL、BLB与字元线WL可能延伸到存储器阵列101的其他存储器单元。须注意到晶体管110、115、120、125、130与135的数目、类型与配置只是范例。该领域中技术人员能变更晶体管的数目、类型与配置达到需要的存储器单元。
图2为显示范例的存储器单元的位元线、电压线以及字元线的执行方向的电路图。如所述，存储器电路100(图1所示)可包括多个导电层例如布线为位元线BL、BLB、电压线150、155以及字元线WL的金属层。举例来说，多个金属层可包括金属1(M1)层、金属2(M2)层与金属3(M3)层，这些层依序地形成于多层互连架构之下。M3层可在M2层上，M2层在M1层上。在图2，M2层可布线为位元线BL、BLB以及电压线150、155。M3层可布线为字元线WL。在存储器单元101a内，M3层可免于布线为位元线BL、BLB以及电压线150、155。在一个或更多实施例中，布线为字元线WL的M3层可实质上地正交于存储器单元101内布线为位元线BL、BLB、第一电压线150与第二电压线的M2层。在一个或更多实施例中，存储器单元101a可能有长度Lc的长边与宽度Wc的短边。Lc/Wc的比例可能是大约2.5以上。在其他实施例中，比例可能是3以上。在其他实施例中，在存储器单元101a内字元线WL的长度与位元线BL的长度的比例可以大约2.5以上。在其他实施例中，比例可以是3以上。
在一个或更多的实施例中，在存储器单元101a内，布线成位元线BL的M2层可布置于M2层的第一电压线150第二电压线155之间。布线为反位元线BLB的M2层可以布置于M2层的第一电压线150与第二电压线155之间。在其他实施例中，布线为第二电压线155的M2层可以布置于M2层的第一电压线150与位元线BL之间。布线为第二电压线155的M2层可以布置在M2层的第一电压线150与反位元线BLB之间。可以发现位元线BL与反位元线BLB可以根据需要以第一电压线150和/或第二电压线155遮蔽。位元线BL以及反位元线BLB上的电压可以根据需要由其他端口存取以防止被干扰。
图3为显示另一范例的存储器单元的位元线、电压线以及字元线的执行方向的电路图。图3M1层可布线为位元线BL与BLB。M2层可布线为电压线150与155。M3层可布线为字元线WL。在存储器单元101a之内，M3层可免于布线为位元线BL、BLB以及电压线150与155。
在一个或更多实施例中，在存储器单元101a之内，布线为电压线155的M2层可配置于M2层的第一电压线150与M1层的位元线BL之间。布线成第二电压线155的M2层可以配置于M2层的第一电压线150与M1层的反位元线BLB之间。如所述，布线为字元线WL的M3层可以实质上正交于布线为位元线BL、BLB的M1层以及布线成电压线150、155的M2层。
如所述，利用M2层可布线为耦接电源Vss的第二电压线155。对照以金属4(M4)层布线成电压线耦接本地电压线与电源Vss，第二电压线155的布线可节省布线为电压线M4层的部分。可发现因为M1层用于布线位元线BL与BLB，使用M2层布线成的电压线150与155的尺寸可以是很弹性的。须注意到布线成位元线、电压线和/或字元线的金属层的数目和/或顺序可以互相交换。该领域技术人员可变更金属层的布线以达到需要的存储器电路。也须注意到金属层的数目并非限于图2与图3的描述。
图4A为显示包括范例的存储器电路的一部分的阱层、氧化定义(OD)层、多晶层、接点层以及第一导电层，例如金属1(M1)层的电路布局的电路图。在图4A中，存储器电路400的一部分可包括存储器单元401a-401d。存储器电路400与存储器单元401a-401d的每个可分别类似于存储器电路100与存储器单元101a，如上述关连图1-图3。
存储器单元401a-401d的每个可包括阱区域405，例如N型阱区域。阱区域405可实质上平行存储器单元401a的短边。OD区域407a-407c可布线在存储器单元401a之内。多晶区域409a-409f可分别作为晶体管110、115、120、125、130与135(如图1所示)的栅极节点。
接点411a可耦接晶体管110的源极节点与电源Vdd。M1层的节点413a可耦接晶体管110的漏极节点与晶体管130的源极节点、晶体管120的漏极节点以及晶体管115栅极节点。同样地，接点411b可耦接晶体管115的源极节点与电源Vdd。M1层的节点413b可耦接晶体管的漏极节点与晶体管135的源极节点、晶体管125的漏极节点以及晶体管110的栅极节点。接点411c与411d分别可耦接晶体管120与125的源极节点与电源Vss。接点411e与411f可分别耦接位元线BL及反位元线BLB与晶体管130与135的漏极节点。接点411g与411h可耦接位元线BL及反位元线BLB与晶体管130与135的栅极节点。须注意到上述阱层、氧化定义层、多晶层、接点层、以及金属1(M1)层仅仅是范例。存储器电路400可包括更多层，例如P型阱或其他半导体层。其他排列不脱离本发明的范围。
图4B为显示图4A所示的包括电路布局的第2导电层例如金属2(M2)层、介孔2层以及第3导电层例如金属3(M3)层，其位于图4A的电路布局的上方。在图4B中，M2层可布线成位元线BL、BLB与电压线150、155。在图4B中，M2层可布线成位元线BL、BLB与电压线150、155。M3可布线为字元线WL。在一个或更多实施例中，布线为字元线WL的M3层具有大约存储器单元401a的短边50％的宽度Ww或更大的宽度Wc。在一个或更多实施例中，M2层可包括耦接介孔2(未标示)的着路垫415a与415b，介孔2系用于让M2层可耦接M3层。
可发现在存储器单元401a内，M3层实质上布线为字元线WL。字元线WL的宽度可能需要延伸。通过增加字元线WL的宽度可减少字元线WL的电阻。因为字元线WL的电阻减少，通过字元线WL的信号的RC时间延迟可能应需要地降低。假如字元线是耦接大数目的存储器单元，例如128、256或更多存储器单元，RC时间延迟的降低可实质上达到。因此，存储器电路400的速度可应需要地增强。须注意到存储器单元401a可包括在M3层之上的额外的金属层和/或介电层。也须注意到上述层数目以及金属与介孔的层的数目仅仅是范例。本发明领域中技术人员可变更它们达到存储器电路的需要的布线。
图5A为显示包括范例的存储器电路的一部分的阱层、氧化定义层、多晶层、接触层以及第一导电层例如金属1(M1)层的另一电路布局的电路图。图5A中参考数字所指示的元件类似于图4A所显示以100递增的参考数字。图5A中，M1层可布线为位元线BL与反位元线BLB。布线为位元线BL与反位元线BLB的M1层可设置成分别相邻于M1层的着陆垫521a与521b。在一个或更多实施例中，布线为位元线BL的M1层可位于布线成着路垫(landingpad)521a与节点513a的M1层之间。布线为反位元线的M1层可位于M1层的着路垫521a与节点531a之间。
图5B为显示包括金属1(M1)层、介孔1层、第二导电层例如金属2(M2)层、介孔2层以及第3导电层例如金属3(M3)层的另一电路布局。图5B中，M1层可布线成位元线BL与BLB。M2层可布线为电压线150与155。布线为字元线L的M3具有大约存储器单元501a的短边的50％的宽度Ww或更大宽度Wc。在一个或更多实施例中，M2层可包括耦接介孔2(未显示)的着路垫515a与515b，介孔2用于耦接M2层与M3层。
可发现到存储器单元501a内的位元线BL与反位元线BLB利用M1层布线。在M1层内的位元线BL与反位元线BLB的配置可应需要地降低位元线的耦合电容。需注意到存储器单元501a可包括M3层上额外的金属层和/或介电层。也需注意到上述层数目以及金属与介孔的层的数目仅仅是范例。该领域中技术人员可变更他们达到存储器电路需要的布线。
图6为显示包括范例的存储器电路的系统的示意图。在图6中，系统600可能包括耦接存储器电路100的处理器610。处理器610能存取存储在存储器电路的存储器单元101a的数据(图1所示)。在一个或更多实施例中，处理器610可能是处理器单位、中央处理器单元、数字信号处理器或适用于存取存储器电路数据的其他处理器。
在一个或更多实施例中，处理器610与存储器电路100可以形成在一个系统之中，且可以物理上或电路上耦接印刷电路板(PCB)以形成电子配件。电子配件可能是电子系统例如计算机、无线通信装置、计算机相关周边、娱乐装置或其类似装置的一部分。
在一个或更多实施例中，包括存储器电路100的系统600可能提供整体系统在一个IC中，所谓系统芯片(SOC)或系统集成电路(SOIC)装置。这些SOC装置可能提供例如实施蜂窝式电话、个人数字助理(PDA)、数字VCR、数字摄录象机、数字摄影机、MP3播放器或其类似装置的所有电路在一个单一集成电路中。
最后，本发明所属技术领域中普通技术人员，在不脱离本发明所附权利要求的精神下，可以本发明所揭示的概念及实施例为基础，轻易地设计及修改其他用以实现与本发明目标相同的架构。

Claims (18)

1.一种存储器电路，包括:
至少一个存储器单元，用于存储数据，该存储器单元耦接字元线、位元线、反位元线、第一电压线以及第二电压线；以及
第一导电层、第二导电层以及第三导电层，排列在不同层并且布线为定义所述字元线、所述位元线、所述反位元线、所述第一电压线以及所述第二电压线；
其中所述第二导电层电耦接所述第一导电层；
所述第三导电层电耦接所述第二导电层；以及
所述第三导电层布线为所述字元线并且未包括该存储器单元内的所述位元线、所述反位元线、所述第一电压线以及所述第二电压线；以及
其中布线为该存储器单元中的所述字元线的所述第三导电层的宽度约为所述存储器单元的短边的宽度的50％或50％以上。
2.根据权利要求1所述的存储器电路，其中该第二导电层布线为所述位元线、所述反位元线、所述第一电压线以及所述第二电压线，并且所述第二导电线位于所述第一导电层上方。
3.根据权利要求2所述的存储器电路，其中所述位元线配置于该第一电压线与该第二电压线之间。
4.根据权利要求2所述的存储器电路，其中所述第二电压线配置于所述位元线与所述第一电压线之间。
5.根据权利要求1所述的存储器电路，其中该第一电压线是Vdd线并且该第二电压线是Vss线，并且所述字元线正交于所述Vss线。
6.根据权利要求1所述的存储器电路，其中，所述存储器单元的长边的长度为所述存储器单元的短边的宽度的至少2.5倍。
7.根据权利要求1所述的存储器电路，其中，所述字元线的长度为所述位元线的长度的至少2.5倍。
8.一种存储器电路，包括:
至少一个存储器单元，用于存储数据，该存储器单元耦接字元线、位元线、反位元线、第一电压线以及第二电压线；
第一金属层；
第二金属层，电耦接所述第一金属层，所述第二金属层布线为所述第一电压线以及所述第二电压线；以及
一第三金属层，电耦接所述第二金属层，所述第三金属层布线为所述存储器单元中的所述字元线并且未包括该存储器单元内的所述位元线、所述反位元线、所述第一电压线以及所述第二电压线，其中所述第三金属层位于所述第二金属层上，
其中布线为所述存储器单元内的所述第三金属层的宽度为所述存储器单元的短边的宽度的50％或50％以上，
其中，所述位元线和所述反位元线均设置在所述第一电压线以及所述第二电压线之间。
9.根据权利要求8所述的存储器电路，其中所述第二金属层还布线为所述位元线与所述反位元线。
10.根据权利要求8所述的存储器电路，其中所述第一电压线是Vdd线以及所述第二电压线是Vss线，并且所述字元线是正交于所述Vss线。
11.根据权利要求8所述的存储器电路，其中，布线为所述字元线的所述第三金属层未包括该存储器单元内的所述位元线、所述反位元线、所述第一电压线以及所述第二电压线。
12.根据权利要求8所述的存储器电路，其中，所述存储器单元的长边的长度为所述存储器单元的短边的宽度的至少2.5倍。
13.一种存储器电路，包括：
至少一个存储器单元，用于存储数据，所述存储器单元耦接字元线、位元线、反位元线、第一电压线以及第二电压线；
第一金属层，限定所述存储器单元内的电连接件；
第二金属层，与所述第一金属层电连接；
第三金属层，与所述第二金属层电连接，其中布线为所述存储器单元内的所述字元线的所述第三金属层的宽度为所述存储器单元的短边的宽度的50％或50％以上。
14.根据权利要求13所述的存储器电路，其中，所述第二金属层布线为所述第一电压线和所述第二电压线，所述第二金属层位于所述第三金属层之下。
15.根据权利要求13所述的存储器电路，其中，所述第二金属层还布线为所述位元线和所述反位元线。
16.根据权利要求13所述的存储器电路，其中，所述第一电压线为Vdd线和所述第二电压线为Vss线，并且所述字元线正交于所述Vss线。
17.根据权利要求13所述的存储器电路，其中，所述第一金属层布线为所述位元线以及所述反位元线，并且所述第一金属层位于所述第二金属层之下。
18.根据权利要求17所述的存储器电路，其中，所述第一金属层限定所述存储器单元内的电连接件；以及所述第二金属层位于所述第一金属层之上。
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