CN100499165C - 自偏压晶体管结构以及sram单元 - Google Patents
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Abstract
通过提供自偏压半导体开关，可实现具有较少数目的个别主动元件的静态存储器(SRAM)单元(450)。在特定实施例中，可以双沟道场效晶体管(400)的形式提供该自偏压半导体装置，而该双沟道场效晶体管可以少于六个晶体管元件形成SRAM单元(450)，且在较佳实施例中，可以少至两个个别晶体管元件形成SRAM单元。
Description
技术领域
本发明大致有关集成电路的制造，尤有关能够具有晶体管装置的延伸功能的晶体管架构因而提供了简化诸如寄存器及静态存储器(下文中亦称为静态RAM、SRAM)单元等的电路元件的结构的可能性。
背景技术
在诸如微处理器及储存装置等的现代集成电路中，是在有限的芯片面积中提供并操作大量的电路元件(尤其是晶体管)。虽然最近数十年中在电路元件的更佳之效能及更小的线宽上已有了相当大的进展，但是对电子装置更强大功能的不间断之需求促使半导体制造商持续地减少电路元件的尺寸并增加电路元件的工作速度。然而，对线宽的持续微缩需要在制程技术的重新设计及新制程策略及工具的开发以符合新的设计规则上投入相当多的努力。一般而言，在其中包括复杂逻辑电路部分的复杂电路中，MOS技术在装置效能及(或)电力消耗上目前是一种较佳的制造技术。在由MOS技术形成的其中包括逻辑电路部分之集成电路中，提供了大量的场效晶体管(Field Effect Transistor；简称FET)，而这些FET通常系在切换模式下工作，亦即，这些装置呈现高导电状态(导通状态)及高阻抗状态(断路状态)。场效晶体管的状态受栅电极的控制，而当将适当的控制电压施加到栅电极时，栅电极可影响到在漏极端与源极端之间形成的沟道区之电导率。
图1a示出现代以MOS为基础的逻辑电路中使用的典型场效晶体管元件之横断面图。晶体管元件(100)包含诸如硅基材等的基材(101)，该基材(101)具有形成于其上或其中的结晶区(102)，而在该结晶区(102)之上或之中形成晶体管元件(100)的其它组成部分。基材(101)亦可代表绝缘基材，该绝缘基材上形成有可容纳晶体管(100)的其它组成部分的具有指定厚度之结晶半导体层。结晶区(102)包含两种或多种具有不同浓度的不同之掺杂剂材料，以便得到所需的晶体管功能。为达到此目的，在结晶区(102)内形成了定义为诸如N导电性等之第一导电性类型之重度掺杂漏极及源极区(104)，且该漏极及源极区(104)具有指定的横向及垂直掺杂剂分布。另一方面，提供相反导电性类型(亦即，在所示之例子中为P导电性)的材料掺杂介于漏极与源极区(104)之间的结晶区(102)，以便与漏极及源极区(104)的每一区产生PN接面。此外，可在漏极与源极区(104)之间建立较薄的沟道区(103)，且当晶体管(100)代表N沟道增强型晶体管时，可以P型材料掺杂该沟道区(103)，或当晶体管(100)代表N沟道空乏型晶体管时，可以N型材料轻度掺杂该沟道区(103)。在沟道区(103)之上形成栅电极(105)，且薄栅极绝缘层(106)使栅电极(105)与沟道区(103)隔离，并使栅电极(105)在电气上与沟道区(103)绝缘。在典型的现代晶体管元件中，可在栅电极(105)的侧壁上设有侧壁间隔层(107)，而在以离子注入法形成漏极及源极区(104)期间及(或)在增强栅电极(105)(在硅晶体管元件中，通常系以掺杂多晶硅构成栅电极(105))的电导率之后续制程中，可使用侧壁间隔层(107)。为了便于图标，第图1a中并未示出诸如金属硅化物等的任何其它的组成部分。
如前文所述，适当的制程需要多种极复杂的制程技术，而该等制程技术取决于规定晶体管元件(100)的关键尺寸及各别制程范围之指定设计规则。例如，晶体管(100)的一个必要的尺寸是沟道长度，亦即，在图1a中，沟道长度是沟道区(103)的水平延伸部分，其中系由栅电极(105)的尺寸大致决定沟道长度，这是因为于形成漏极及源极区(104)期间，系将栅电极(105)(也可能再加上诸如间隔层(107)等的任何侧壁间隔层)用来作为离子注入罩幕层。由于先进晶体管元件的关键尺寸目前是在大约50奈米或更小，所以在增强集成电路性能上的任何进一步之进展都需要在修改已确立的制程技术及开发新的制程技术及制程工具上投下很多努力。不论晶体管元件(100)的实际尺寸为何，基本作业结构都是如下文所述。在作业期间，漏极及源极区(104)被连接到诸如接地电位及供应电压VDD等的各别电压，其中现在假定以P型材料将沟道区(103)轻度掺杂，以便提供N沟道增强型晶体管。进一步假定左方区域(104)被连接到接地电位，且因而将被称为源极区，而纵然原则上图1a所示之晶体管架构在该等区域(104)上是对称的，因此，将把被连接到VDD的右侧之区域(104)称为漏极区。此外，结晶区(102)也被连接到指定的电位，而该电位可以是接地电位，且系将下文中提到的任何电压视为相对于被供应到结晶区(102)及源极区(104)的接地电位之电压。在并未将电压施加到栅电极(105)，或以负电压施加到栅电极(105)的情形下，沟道区(103)的电导率保持在相当低的状态，这是因为自沟道区(103)至漏极区(104)的PN接面被施加逆向偏压，且只有数目可被忽略的少数电荷载子出现在沟道区(103)中。在提高施加到栅电极(105)的电压时，在沟道区(103)中之少数电荷载子(亦即，电子)的数目可因栅极电位被电容耦合到沟道区(103)而增加，但是并未显著增加沟道区(103)的总电导率，这是因为仍然并未对PN接面施加足够的顺向偏压。在进一步提高栅极电压之后，沟道的电导率突然增加，这是因为少数电荷载子的数目增加到消除了PN接面中之空间电荷区，因而对PN接面施加顺向偏压，使电子可自源极区移到漏极区。将会使沟道区(103)的电导率突然增加之栅极电压称为临界电压VT。
图1b以定性之方式示出当装置(100)代表N沟道增强型晶体管时的该装置之特性。水平轴上绘出栅极电压VG，而垂直轴表示电流，亦即，电子自源极区经由沟道区(103)而流到漏极区。我们当了解，漏极电流系取决于所施加的电压及晶体管(100)的细节。无论如何，漏极电流可代表沟道导电性的特性，而沟道导电性可受栅极电压VG的控制。尤其系由临界电压VT界定高阻抗状态及高导电性状态。
图1c以示意方式示出以N沟道空乏型晶体管的形式提供晶体管元件(100)时(亦即，当以N型材料轻度掺杂沟道区(103)时)的该晶体管元件之特性。在此种情形中，多数电荷载子(电子)提供了在零栅极电压时以及甚至在负栅极电压时的沟道区(103)之导电性，但例外的情形为负栅极电压高到可产生足够的少数电荷载子，而对PN接面建立了逆向偏压，因而突然降低了沟道电导率。当与N沟道增强型晶体管的特性比较时，在N沟道空乏型晶体管中之临界电压VT移到了负栅极电压。
请注意，P沟道增强型及空乏型晶体管有类似的特性，但是其中负栅极电压的沟道电导率是高的，且再进一步提高栅极电压时，在各别的临界电压的沟道电导率会突然减少。
由诸如晶体管元件(100)等的场效晶体管的偏压会产生更复杂的电路元件。例如，形式为寄存器、静态存储器(静态RAM)、及动态随机存取存储器(动态RAM)的储存元件代表了复杂的逻辑电路的重要元件。例如，在复杂的CPU核心作业期间，必须暂时性地储存及撷取大量的资料，其中储存元件的工作速度及容量对CPU的整体效能有显著的影响。根据复杂集成电路中所使用之存储器阶层，而使用不同种类储存元件。例如，由于寄存器及静态RAM单元优异的存取时间，而通常将寄存器及静态RAM单元用于CPU核心，但是由于动态RAM元件有比寄存器及静态RAM单元更大的位密度，而最好是将动态RAM元件用来作为工作存储器。动态RAM单元通常包含储存电容及单一晶体管，但是其中需要有复杂的存储器管理系统，以便定期更新储存电容中储存的电荷，否则该电荷将因无法避免的漏电流而失掉。虽然DRAM装置的位密度相当高，但是必须使电荷转移进出储存电容，还必须有定期的更新脉波，因而使这些装置在速度及电力消耗上比静态RAM单元有较低的效率。另一方面，静态RAM单元需要有多个晶体管元件，以便可储存信息位。
图1d以示意图标出组态为通常可用于现代集成电路的静态RAM单元(150)。单元(150)包含位单元(110)，而该位单元(110)包含诸如两个被倒置耦合之反相器(111)。各别的选择晶体管元件(114)、(115)可将位单元(110)连接到位线(112)及反相位线(113)(图1d中并未示出)。可由诸如图1a所示之晶体管(100)等的晶体管元件形成位单元(110)(亦即，反相器(111))以及选择晶体管元件(114)、(115)。例如，该等反相器(111)可分别包含互补晶体管(100)对，亦即，以图1d所示之方式耦合的一个P沟道增强型晶体管及一个N沟道增强型晶体管。同样地，可由N沟道增强型晶体管构成选择晶体管元件(114)、(115)。
在RAM单元(150)的作业期间，可诸如分别以逻辑高及逻辑零将位线(112)、(113)预先充电，并激活选择线(116)，因而将位单元(110)连接到该等位线(112)，而“烧录”(″programmed″)位单元(110)，因此，将位线(110)与位线(112)、(113)连接，停止激活选择线(116)之后，只要供应电压被连接到单元(150)，或者只要执行新的写入周期，即可维持位单元(110)的状态。诸如使位线(112)、(113)进入高阻抗状态，并激活选择线(116)，即可撷取位单元(110)的状态。
如图1d所示，单元(150)由于并未设有储存电容，而可实现高工作速度，且提供了对位单元(110)的读取及写入之简化管理，这是因为不需要与更新脉波同步。另一方面，为了储存信息位而需要至少六个个别的晶体管元件(100)，因而使单元(150)的架构较无空间上的效率。因此，经常必须在位密度与速度及效能要求之间作出取舍。
有鉴于前文所述之问题，目前需要一种可以更有空间效率的方式形成储存元件之改良式装置架构。
发明内容
下文中提供了本发明的简化摘要，以提供对本发明的某些面向有基本了解。该摘要并不是本发明的彻底的概述。其目的并不是识别本发明的关键性或紧要的元件，也不是描述本发明的范围。其唯一目的只是以简化的形式提供某些观念，作为将于后文中提供的更详细的说明之前言。
一般而言，本发明有关一种技术，该技术可以一种更有空间效率的方式形成其中包括晶体管元件的电路元件(尤其是静态存储器装置)，这是因为延伸了晶体管元件的功能，因而可得到自偏压导电状态。
根据本发明的一实施例，半导体装置包含漏极区，以大致结晶的半导体材料形成该漏极区，且以第一类型的掺杂剂材料掺杂该漏极区，以便提供第一导电性类型。该装置进一步包含源极区，以该大致结晶的半导体材料形成该源极区，且以该第一类型的掺杂剂材料掺杂该源极区，以便提供该第一导电性类型。第一沟道区位于该漏极区与该源极区之间，且以该第一类型的掺杂剂材料掺杂该第一沟道区，以便提供该第一导电性类型。此外，第二沟道区位于该漏极区与该源极区之间，并邻接该第一沟道区，且以第二类型的掺杂剂材料掺杂该第二沟道区，以便提供与该第一导电性类型不同的第二导电性类型。最后，在可控制该第一及第二沟道区之处设有栅电极。
根据本发明的另一实施例，晶体管元件包含漏极区、源极区、及沟道区，在该漏极区与该源极区之间形成该沟道区，且将该沟道区的结构配置成定义至少有该沟道区的第一突然电导率改变之第一临界值、以及第二突然电导率改变之第二临界值。该晶体管元件进一步包含栅电极，且在可以电容耦合控制该沟道区之处设有该栅电极。
根据本发明的另一实施例，静态RAM单元包含选择晶体管以及被耦合到该选择晶体管的信息储存元件，其中该信息储存元件包含少于四个晶体管元件。
根据本发明的另一实施例，静态RAM单元包含晶体管元件，该晶体管元件具有栅电极、漏极区、源极区、以及在电气上被连接到该栅电极的沟道区。此外，该晶体管元件的结构被配置成对该栅电极施加自偏压，以便将该沟道区保持在固定的导电状态。
根据本发明的另一实施例，静态RAM单元包含两个或更少的晶体管元件。
附图说明
若参照前文中之说明，并配合各附图，将可了解本发明，而在该等附图中，相同的代号将识别类似的元件，这些附图有：
图1a是典型的传统场效晶体管的横断面图；
图1b及图1c分别示出在N沟道增强型晶体管及N沟道空乏型晶体管中的漏极电流的变化(亦即，沟道电导率的变化)与所施加的栅极电压间的关系图；
图1d示出其中包含至少六个个别晶体管元件的典型的传统静态RAM单元的电路图；
图2a示出根据本发明的实施例的包含自偏压半导体装置的储存元件的电路图；
图2b示出根据本发明的实施例而得到自偏压固定导电性状态的沟道电导率的变化与所施加的控制电压间的定性关系图；
图3a及3b分别示出根据本发明的特定实施例而在N型双沟道晶体管及P型双沟道晶体管中分别具有两个以相反导电性类型的材料掺杂沟道区的晶体管元件的横断面图；
图3c示出根据本发明的实施例的双沟道场效晶体管的简化模型的电路图；
图3d以简化方式示出双沟道晶体管的两个沟道中之每一沟道的沟道电导率的图形；
图3e根据本发明的实施例的双沟道晶体管的漏极电流(亦即，沟道电导率)与栅极电压的变化间的定性关系图；
图4a示出根据本发明的特定实施例的包含双沟道晶体管的静态RAM单元的电路图，其中RAM单元包括只有两个的晶体管元件；
图4b示出根据本发明的包含另一实施例的少于六个晶体管元件的RAM单元的电路图；
图5示出根据一实施例的具有两个以相反导电性类型的材料掺杂的沟道区的SOI晶体管元件的横断面图；以及
图6示出具有以相反导电性类型的材料掺杂的若干沟道区的晶体管元件的横断面图，其中该等沟道区也在材料成分及内在应变中的至少一项有所不同。
虽然本发明易于作出各种修改及替代形式，但是该等图式中系以举例方式示出本发明的一些特定实施例，且已在本说明书中详细说明了这些特定实施例。然而，我们当了解，本说明书对这些特定实施例的说明之用意并非将本发明限制在所揭示的该等特定形式，相反地，本发明将涵盖最后的申请专利范围所界定的本发明的精神及范围内之所有修改、等效物、及替代。
具体实施方式
下文中将说明本发明之实施例。为了顾及说明的清晰，本说明书中将不说明真实的实施例之所有特征。然而，我们当了解，于开发任何此类真实的实施例时，必须作出许多与实施例相关的决定，以便达到开发者的特定目标，例如符合与系统相关的及与商业相关的限制条件，而这些限制条件将随着不同的实施例而变。此外，我们当了解，开发工作可能是复杂且耗时的，但对已从本发明的揭示事项获益的拥有此项技艺的一般知识者而言，仍然将是一种例行的工作。
现在将参照各附图而说明本发明。只为了解说之用，在该等图式中以示意图之方式示出各种结构、系统、及装置，而不会以此项技术习知的细节模糊了本发明。然而加入，该等附图，以便描述并解说本发明之各个例子。应将本说明书所用的字及词汇了解及诠释为与习知之相关技术对这些字及词汇一致之意义。不会因持续地在本说明书中使用某术语或词汇，即意味着该术语或词汇有特殊的定义(亦即与熟习此项技术所了解的一般及惯常的意义不同之定义)。如果想要使术语或词汇有特殊的意义(亦即与熟习此项技术者所了解的意义不同之意义)，则会将在本说明书中以一种直接且毫不含糊地提供该术语或词汇的特殊定义之下定义之方式明确地述及该特殊的定义。
一般而言，本发明系基于下列观念，大幅简化多个逻辑电路部分(尤其是寄存器及静态存储器单元等的部分)之电路架构，这是因为可修改半导体切换元件之一项或多项特性，以便得到延伸的功能。本案发明人尤其想到提供一种自偏压的半导体开关，该半导体开关可基于本发明对具有经过修改的沟道区的场效晶体管设计之特定实施例，其中一旦激活导电状态之后，除非自外部激活导电状态的改变，否则只要施加供应电压，都将会维持该导电状态。在此种方式下，尤其与传统的RAM单元之设计比较时，可大幅少静态RAM单元中之个别切换元件的数目，且该数目可小于六，因而可在类似于动态RAM装置的位密度之位密度下制造储存装置。
图2a示出包含用来储存信息位的位单元(210)的基本静态RAM单元(250)之电路图。位单元(210)被耦合到选择晶体管(214)，该选择晶体管(214)又被连接到位线(212)及选择线(216)。位单位(210)系由包含结构被配置成提供可控制的导电性的沟道区(203)之半导体元件所构成，其中设有栅电极(205)，该栅电极(205)可经由电容耦合而控制沟道区(203)。此外，以诸如具有指定电阻系数的导电区等的形式提供了回授部分(208)，用以经由输出端(204s)而将沟道区(203)连接到栅电极(205)。此外，可由各别的输出端(204d)将沟道区(203)连接到诸如供应电压VDD的供应来源之指定电压源。位单元(210)的结构被配置成将指定的控制电压施加到栅电极(205)时，沟道区(203)的导电性即自适度高的阻抗状态改变为适度高的导电性之状态，且纵然在中断该起始的控制电压之后，也可经由回授部分(208)而维持该状态。为达到此目的，一旦半导体装置(210)处于导通状态之后，装置(210)即呈现因所施加的控制电压VG而形成的沟道区(203)的导电性有关之指定特性，而下文中将参照图2b而说明其中之情形。
图2b以定性之方式描述以前文所述的结构配置得到的位单元(210)之特性。在图2b中，系沿着垂直轴按照任意的单位绘出沟道区(203)之电导率，并在水平轴上示出施加到栅电极(205)之控制电压VG。系将半导体装置(210)之结构配置成在后文中图3a、3b、5、及6中更详细说明的结构配置之方式设定的指定之临界电压VT上，沟道区(203)的电导率显现明显突然的改变，或者在特定实施例中，显现电导率的局部最大值，且再进一步提高栅电极(205)上的控制电压VG时，得到电导率的显著下降。在进一步的说明中，假设电压VDD高于临界电压VT。因此，在施加超过临界电压VT的起始控制电压之后，沟道区(203)系处于高导电性状态，因而供应电压VDD也大致出现在输出端(2045)，且经由回授部分(208)而出现在栅电极(205)。因此，纵使在切断起始控制电压之后，对应的电压系经由导电的沟道区(203)及回授部分(208)而被施加到栅电极(205)，其中建立了自我稳定状况，这是因为在诸如电荷载子泄漏等的原因而使起始时供应的控制电压脉波中断期间，当栅电极(205)上的电压将要降低时，沟道电导率增加。因此，由于该电导率随着栅电极(205)上的电压降低到VT而突然增加，所以沟道区(203)两端上的电压降减少，且栅电极(205)上为了维持沟道区(203)的电导率所需之电荷逐渐被取代，因而将控制电压VG保持在高于或等于临界电压VT。因此，实现了沟道区(203)之固定的导电状态，且只要提供供应电压VDD，即可保持该固定的导电状态。后文中亦将该状态称为位单元(210)的自偏压状态。
请再参阅图2a，在静态RAM单元(250)的作业期间，可以诸如VDD等的高于或等于临界电压VT之电压将位线(212)预先充电，并激活选择线(216)，因而将选择晶体管(214)自其断路状态切换到其导通状态，而写入位单元(210)。当选择晶体管(214)处于其导通状态时，位线(212)上的电压经由回授部分(208)而被供应到栅电极(205)，栅电极(205)被相应地充电，以便在等于或高于临界电压VT下产生沟道区(203)的电导率，如以图2b中定性所示出然后，可使选择晶体管(214)不导通，并可使位线(212)进入高阻抗状态，以便使该位线为读取作业而作准备。由于位单元(210)的自偏压机制，所以纵然中断了经由选择晶体管(214)供应的起始控制电压脉波，也可将沟道区(203)的电导率保持在适度高的值。如前文所述，位单元(210)的低阻抗状态是固定的，且只要供应电压VDD存在或开始一个新的写入周期，即可保持该低阻抗状态。
在读取位单元(210)期间，位线(212)可处于高阻抗状态，且可激活选择线(216)，而将选择晶体管(214)切换到其导通状态。由于位单元(210)的自偏压高导电性状态，所以可将电荷自供应电压源VDD供应到位线(212)，而在位线(212)上建立电压VDD，且可由对应的感测放大器(图中未示出)感测到该电压VDD。因此，可识别并读出与位单元(210)的自偏压状态对应的逻辑状态。同样地，可诸如以接地电位将位线(212)预先充电，并激活选择线(216)，而将高阻抗状态写入位单元(210)。在此种情形中，接地电位系经由回授部分(208)而被供应到栅电极(205)(其中假定位线(212)之固有电阻值远小于处于高导电性状态的沟道区(203)之电阻值)，因而使沟道区(203)进入其高阻抗状态，且纵使停止激活选择线(216)而使位线(212)不与输出端(204s)耦合，也将维持该高阻抗状态。
因此，在使用半导体位单元(210)的情形下，得到了大幅简化的静态RAM单元架构，其中尤其是个别半导体元件之数目可少于前文中参照图1d所述的传统RAM单元的个别半导体元件之数目。
图3a示出可用来形成诸如图2a所示的自偏压位单元(210)等的自偏压半导体装置的晶体管元件(300)之横断面图。晶体管元件(300)包含基材(301)，该基材(301)可以是诸如块状半导体基材及其上形成有结晶半导体层的绝缘基材等的任何适当之基材。在特定实施例中，基材(301)可代表块状基材或绝缘层上覆硅(Silicon On Insulator；简称SOI)基材，这是因为在目前及不久的将来，系以且将以硅为基础而制造绝大部分的复杂集成电路。然而，我们当了解，亦可以诸如砷化镓及锗等的其它之半导体材料为基础而实现本发明的原理。在基材(301)上形成大致结晶的半导体区(302)，该半导体区(302)可包含指定的掺杂剂材料，以便将指定的导电性类型提供给区域(302)。在图3a所示之实施例中，掺杂半导体区(302)，以便提供P导电性。在邻接区域(302)处形成漏极及源极区(304)，而漏极及源极区(304)包含可提供与半导体区(302)相反的导电性类型之掺杂剂材料。在本例中，漏极及源极区(304)被重度掺杂，因而沿着漏极及源极区(304)与半导体区(302)间之接口形成对应的PN接面。此外，在漏极与源极区(304)之间形成沟道区(303)，其中与前文中图1a所述的传统晶体管设计相反，沟道区(303)被修改成使其定义一指定之临界电压，在该临界电压上，将发生突然的导电性改变，但仍然在该指定之临界电压的两侧提供适度高的导电性。
在一特定实施例中，沟道区(303)可包含以与漏极及源极区(304)相反导电性类型的材料掺杂之第一沟道次区(303a)。因此，可将第一沟道次区(303a)视为诸如图1a所示晶体管(100)等的传统增强型晶体管之“传统的”沟道区。此外，在该特定实施例中，沟道区(303)可进一步包含以与第一沟道次区(303a)相反导电性类型的材料掺杂之第二沟道次区(303b)，因而可将第二沟道次区(303b)视为“空乏型”沟道。因为图3a所示之晶体管元件(300)代表N型晶体管，所以以P型材料掺杂第一沟道次区(303a)，以N型材料掺杂第二沟道次区(303b)。晶体管元件(300)进一步包含位于可以电容耦合控制第一及第二沟道次区(303a)及(303b)处之栅电极(305)。在所示之实施例中，由二氧化硅及(或)氮化硅及(或)氮氧化硅及(或)高k值介电材料等的材料构成之栅极绝缘层(306)使栅电极(305)与沟道区(303)隔离。此外，晶体管元件(300)可包含在栅电极(305)的侧壁上形成之侧壁间隔层(307)。我们当了解，更多的组成部分(在栅电极(305)以及漏极及源极区(304)中大致由硅构成之情形下诸如金属硅化物)，在此并未示出，但可根据设计要求而提供这些组成部分。此外，请注意，亦可配合本发明而采用诸如其中包括提升式漏极及源极区(raised drain and source)等的其它晶体管结构。此外，并未示出通常提供对漏极及源极区(304)以及栅电极(305)的电气连接之任何接触部分。在特定实施例中，如同图2a中以回授部分(208)之形式示出的，可提供将漏极及源极区(304)的其中之连接到栅电极(305)的连接。可以所谓的局部联机之形式建立对应的连接。
图3b以示意图标出结构被配置为P型晶体管之晶体管元件(300)。因此，图3b所示之晶体管元件(300)包含与前文中图3a所述之相同组成部分，但例外之处在于：以与图3a所示元件相反导电性类型的材料掺杂之漏极及源极区(304)、沟道次区(303a)及(303b)、以及半导体区(302)。
用来形成图3a或图3b所示的晶体管元件(300)之典型流程可包含下文所述之程序。在形成用来界定晶体管(300)的整体尺寸并提供对邻近电路元件的电气绝缘之任何隔离结构(图中未示出)之后，可以已为大家接受的离子注入制程周期产生半导体区(302)的垂直掺杂剂分布。在该离子注入程序期间，也可产生沟道区(303)的垂直掺杂剂分布。例如，在利用离子注入法以P型材料掺杂半导体区(302)之后，及(或)提供预先掺杂的基材之后，或在其中包括掺杂剂的沉积气体中以磊晶法生长半导体层之后，可产生与第二沟道次区(303b)(图3a)对应的以N型材料掺杂之区域。为达到此目的，可预先将半导体区(302)的表面部分非晶化，以便减少界定第二沟道次区(303b)时以N型掺杂剂材料进行离子注入期间的任何沟道效应(channelingeffect)。然后，可执行进一步的离子注入程序，以便产生被P型材料掺杂的第一沟道次区(303a)，其中在两个离子注入周期中，可适当地选择剂量及注入能量，以便得到半导体区(302)内的所需浓度及指定深度。执行仿真计算及(或)试产可易于得到对应的制程参数。在其它的实施例中，可在含有所需类型的掺杂剂之沉积气体中以磊晶法生长一个或两个半导体层。例如，可在半导体区(302)上生长N型半导体层，然后以磊晶法生长具有所需厚度之P型半导体层。同样地，可注入半导体区(302)，以便产生第二沟道次区(303b)，然后可在含有掺杂剂的气体中以磊晶生长法形成用于第一沟道次区(303a)的一层。此外，在形成沟道区(303)之后，可执行额外的临界电压之注入，以便针对利用栅电极(305)对沟道区(303)进行的操控性，而对应地调整最后得到的临界电压。然后，可以符合已为大家接受的制程之方式形成栅极绝缘层(306)及栅电极(305)，然后进行先进的离子注入周期，以便形成漏极及源极区(304)。然后，根据已为大家接受的制程技术而执行其中包括用来活化掺杂剂的退火周期、以及对漏极及源极区(304)、半导体区(302)、及沟道区(303)的非晶化部分或损坏的结晶部分进行之重新结晶、以及接续的诸如金属硅化等的其它制程等其它制程之进一步制程。
现在将参照图3a所示之N型晶体管而说明晶体管元件(300)的基本作业特性，其中在相反电压下的对应之说明也适用于图3b之元件(300)。假设图3a左端的区域(304)代表源极区，且该区域(304)被连接到接地电位。同样地，半导体区(302)被连接到接地电位，而右端的区域(304)被连接到供应电压VDD，而被用来作为漏极区。栅电极(305)被连接到可提供控制电压VG的电压源。系以接地电位为基准而提供任何所施加的电压值，而在所示之例子中，半导体区(302)及源极区(304)被连接到接地电位。施加零电压VG时，可造成沟道区(303)的较低导电性，亦即，该状况可代表晶体管(300)的相当高阻抗的状态，这是因为如前文中参照图1b的增强型晶体管所述，第一沟道次区(303a)可在低于其临界电压的情形下操作，以便提供足够的少数电荷载子，而建立导电沟道。另一方面，与上方区域(303a)形成PN接面的第二沟道次区(303b)可将其多数电荷载子释出到区域(303a)，该区域(303a)又可将其多数电荷载子的一部分提供给区域(303b)，直到建立了对应的空间电荷区为止。因此，第二沟道次区(303b)亦可与邻近的漏极区(304)形成空间电荷区，其中系以VDD及接地电位对该区域施加逆向偏压，而大幅减少第二沟道次区(303b)的电导率。因此，沟道区(303)的整体电导是适度低的。在提高控制电压VG时，电子逐渐地重新分布到第二沟道次区(303b)，因而增加了整体电导率，而第一沟道次区(303a)仍然低于其临界值。当控制电压VG到达第一沟道次区(303a)的临界电压(将被称为VT1)时，该区的电导率突然增加，因而沟道区(303)的整体电导率也突然增加。进一步假设第二沟道次区(303b)具有在后文中将被称为VT2的第二临界值，而沟道在该临界值上将完全空乏，其中将对应的临界电压调整成远高于第一临界电压VT1，而决定了第一沟道次区(303a)的特性。因此，在进一步提高电压VG时，两个沟道都是导电的，因而使整个沟道区(303)具有较高的电导率。在到达第二临界电压VT2且因而造成第二沟道次区(303b)的空乏时，整体电导率突然减少，这是因为电流现在被限制在第一沟道次区(303a)。在进一步提高电压VG时，整体电导率再度增加，这是因为第一沟道次区(303a)的电导率持续增加，而此时第二沟道次区(303b)仍然处于高阻抗状态。
图3c以示意图标出图3a或3b所示的晶体管元件之简化电气模型。此处假设以第一电阻R1代表第一沟道次区(303a)，并以电阻R2代表第二沟道次区(303b)。电阻R1及R2可具有1000欧姆的数量级之电阻值。此外，在该简化模型中，假设R1的电阻值可呈现低于第一临界电压VT1的高值，其中系由晶体管元件(300)的结构细节大致决定该第一临界电压VT1。同样地，在该模型中且如前文所述，假设电阻R2在以等于或高于第二临界电压VT2的栅极电压操作元件(300)时呈现高阻抗状态，这是因为此时第二沟道次区(303b)是大致完全空乏的。
图3d以定性之方式示出前文所述之特性，其中垂直轴代表电阻R1及R2的电阻值，而水平轴指示所施加的栅极电压VG。如该简化模型所示，第二沟道次区(303b)在低于第二临界电压VT2的栅极电压(在本例中大约是0.45伏特)下呈现大约1200欧姆的大致固定之欧姆电阻值。同样地，第一沟道次区(303a)在低于第一临界电压VT1的栅极电压(在此处选择该栅极电压为大约0.15伏特)下呈现高电阻值，且在高于第一临界电压VT1的栅极电压下突然的改变为大约800欧姆。我们当了解，实际上，在低阻抗状态下的沟道电导率系随着栅极电压的改变而变，然而，其中该变化与在各别临界电压VT1及VT2时发生的突然的改变相比时是可忽略的，因而图3d中并未示出该变化。
图3e以示意图标出代表流经沟道区(303)的电流之图形，亦可将该图形视为代表具有变动的栅极电压的沟道区(303)之电导率。对于负栅极电压而言，电阻R1系处于其高阻抗状态，而电阻R2系处于其低阻抗状态，其中可观察到由于漏极电流与栅极电压之间有典型的相依性而使得该电导率稍微减少，亦即，栅极电位决定了自由电荷载子的数目，且因而造成沟道电导率及相关的沟道电阻值的典型变化，但图3d所示之模型并未考虑到上述的情形，这是因为与高阻抗状态与高导电性状态间之差异相比时，在导通状态下的电阻值变化小了许多。如前文所述，在大约为0的栅极电压下，总电导率具有最小值，且在到达临界电压VT1之前的正栅极电压下，总电导率将稍微增加，而在到达临界电压VT1时，将造成电导率的突然改变。然后，电阻R1及R2都处于其低电阻值状态，且漏极电流及电导率主要因第一沟道电阻值的变化而随着栅极电压的提高而增加。在第二临界电压VT2下，第二沟道是空乏的，因而总漏极电流及沟道区(303)的总电导率突然减少，且因第一沟道次区(303a)的电导率之持续增加而随着栅极电压的增加而开始自较低位准增加。因此，晶体管元件(300)呈现前文中参照图2b所述的沟道电导率之特性，因而可根据传统的晶体管技术，并在诸如沟道区(303)所述的对沟道区进行修改的情形下，形成诸如图2a所示的位单元(210)之半导体装置。
图4a示出其中包含具有经过修改的沟道区的晶体管元件而可用来储存的信息位的SRAM单元(450)之电路图。单元(450)包含晶体管元件(400)，晶体管元件(400)具有经过修改的沟道区(403)，经过修改的沟道区(403)可包含诸如在图3a及3b所示之第一沟道区及第二沟道区。此外，晶体管元件(400)包含栅电极(405)、漏极端(404d)、以及源极端(404s)。图4a亦示出场效晶体管的电路符号，该场效晶体管具有提供了前文所述特性之经过修改的沟道结构，且在特定实施例中，该场效晶体管提供了一种双沟道结构。此外，栅电极(405)及源极端(404s)系在电气上被连接，且都被连接到选择晶体管(414)，而选择晶体管(414)的栅极(414g)被连接到选择线(416)，而源极/漏极端(414s)被连接到位线(412)。在特定实施例中，SRAM单元(450)只包含晶体管元件(414)及(400)，作为仅有的晶体管元件，且不需要任何其它的主动组成部分。在其它的实施例中，可设有其它的晶体管元件，以便以将于后文中所述之方式增强单元(450)的功能及(或)可靠性。然而，请注意，晶体管元件的总数仍然可少于如图1d所示的传统设计之六个晶体管元件。我们当了解，可易于根据前文中图3a及3b所述的流程而形成晶体管元件(400)及(414)，其中可执行诸如以离子注入法方式而形成经过修改的沟道区(403)之任何额外制程步骤，同时系以罩幕层保护晶体管(414)，因而在形成单元(450)的整个流程中，仍然维持高度的兼容性。
单元(450)的操作大致与前文中图2a及2b所述之操作相同。亦即，当将逻辑1状态写到单元(450)时，亦即，写到晶体管元件(400)时，将位线(412)预先充电，并可激活选择线(416)而使选择晶体管(414)导通。因而将栅极(405)设定为位线(412)的电位，而该电位呈现高于指定临界电压的VDD，其中在指定临界电压下，沟道区(403)之电导率具有局部最大值。为了便于说明，如图3e及3d所示，可将该指定临界电压称为VT2。由于在栅电极(405)上施加了VDD，所以沟道电导率系处于其低阻抗状态，但系位于临界电压值VT2的右侧(图3e)。在停止激活选择线(416)而使晶体管元件(400)不与预先充电的位线(412)连接之后，仍然维持高导电性状态，这是因为晶体管元件(400)现在处于自偏压的固定状态，因而在栅极电压将要降低时造成电导率的增加。因此，源极端(4045)维持在等于或高于临界电压VT2的电压，因而指示了逻辑高状态。可以与前文中参照图2a所述相同之方式读出该状态。同样地，对应地将位线(412)预先充电，并激活选择线(416)，而将高阻抗状态写到单元(450)。在此种情形中，沟道区(403)的电导率是低的，且除非将新的状态写到单元(450)，否则都将保持在低的状态。
图4b示出用来描述其中包含多于两个晶体管元件但少于六个晶体管元件的SRAM单元(450)之电路图。在该实施例中，设有第一双沟道晶体管元件(400a)及第二双沟道晶体管元件(400b)，而这两个晶体管元件不同之处在于具有不同的临界电压VT2a及VT2b。以两个不同的供应电压VDD操作单元(450)时，对应的配置可能是有利的，其中可将第一工作模式视为具有较低的供应电压及可能较低的工作速度之小电流模式，而大电流模式可在较高的供应电压下工作，因而可能提高总工作速度及(或)信号噪声比，以便将信息储存在单元(450)中。假设晶体管元件(400a)可具有低于晶体管元件(400b)的临界电压VT2b之临界电压VT2a。在单元(450)的制造期间易于完成不同的临界电压VT2之产生，亦即，诸如在以罩幕层保护元件(400b)时，执行第一离子注入程序，以便形成元件(400a)的沟道区，以及在以罩幕层保护元件(400a)且露出元件(400b)时，执行第二离子注入程序。下文中也将参照图6而说明产生不同的临界电压之其它方法。
在单元(450)的工作期间，可以前文所述之方式执行写入及读取周期，其中当在较高的VDD下工作时，晶体管元件(400b)系在自偏压模式工作，因而维持其栅极电压，且当晶体管元件(400a)维持在高导电性状态时，晶体管元件(400a)的栅极电压系处于较高的临界电压VT2b。同样地，当在范围晶体管(400b)与晶体管(400a)的临界电压VT2b与VT2a之间的低VDD下工作时，元件(400a)保持在高导电性状态，且因而将元件(400a)及(400b)的栅极电压保持在较低的临界电压VT2a。
我们亦当了解，在单元(450)中提供具有不同临界电压VT2的两个以上之元件，因而提供了更强大功能之可能性。例如，可将装置(450)用来储存三个不同的状态，其中一个状态代表高阻抗状态，一个状态代表在较低临界电压VT2a下栅极电压的高导电性状态，以及一个状态代表在装置(400b)的较高临界电压VT2b下的高导电性状态。当将对应的状态写到单元(450)中时，必须以各别的电压将位线预先充电。同样地，当提供具有不同临界电压VT2的两个以上之晶体管元件时，可将对应数目的不同状态储存在单元(450)中，其中单一的选择线(416)及单一的位线(412)即足以寻址到储存有多个不同状态的单元(450)。在其它的应用中，可将较低的临界电压VT2a视为备用临界电压，以便在因休眠模式(在休眠模式期间，可由储存电容等的元件提供供应电压)而使供应电压VDD降低到低于正常工作电压时，确保资料的完整性。
图5示出形式为被配置为如SOI装置的N型晶体管的双沟道晶体管元件(500)之横断面图。因此，晶体管元件(500)包含在位于绝缘层(520)之上的半导体层(502)中形成之漏极及源极区(504)。绝缘层(520)可代表在任何适当基材(501)(该基材通常是诸如硅基材等的块状半导体基材)上形成的薄介质层。此外，装置(500)包含第一沟道区(503a)及第二沟道区(503b)，且如前文所述，系以相反导电性类型的材料掺杂该第一沟道区及该第二沟道区，以便提供所需的沟道特性。在沟道区(503a)、(503b)之上形成栅电极(505)，且系以栅极绝缘层(506)使该栅电极与该等沟道区隔离。
可根据传统的制程技术而制造晶体管元件(500)，其中如前中图3a及3b所述之方式，可以离子注入及(或)磊晶生长技术形成沟道区(503a)、(503b)。有利地将SOI装置(500)纳入复杂的微处理器中，而愈来愈多的微处理器系以SOI装置之方式来制造。
图6以示意图标出双沟道晶体管元件(600)，该晶体管元件(600)包含基材(601)以及在该基材上或该基材中形成的结晶半导体区(602)。在区域(602)内形成具有第一导电性类型的漏极及源极区(604)，以便与被掺杂而呈现第二导电性类型的半导体区(602)之其余部分形成PN接面。在漏极与源极区域(604)之间形成第一沟道区(603a)及第二沟道区(603b)，使第一沟道区(603a)位于更接近栅电极(605)之处，且系以栅极绝缘层(606)将该栅电极(605)与第一沟道区(603a)隔离。可将第一沟道区(603a)掺杂成呈现第二导电性类型，而第二沟道区(603b)可呈现第一导电性类型。在所示的例子中，可考虑采用N型双沟道晶体管。有关任何临界电压VT1及VT2(图3d及3e)，适用前文所述之相同准则。此外，第一及第二沟道区(603a)、(603b)在材料成分及内在应变的至少其中一项互不相同。亦即，不只是由掺杂剂浓度决定各别沟道区的特性，而且也由诸如材料成分及内在应变等的其它参数决定该等特性。例如，可由硅/锗成分构成第二沟道区(603b)，且可以磊晶生长法形成第二沟道区(603b)，然后生长用于第一沟道区(603a)的硅层，其中根据制程要求，可使层(603b)松弛，或不使层(603b)具有指定的内在应变，或将指定应力施加到层(603a)。同样地，可以加上应变的硅/锗层之方式提供沟道区(603a)。此外，可将具有适当成分的诸如硅/碳等的其它材料用于沟道区(603a)及(603b)的其中之一或两者。因此，对应地选择指定的材料成分及(或)指定的内在应变，可有效地调整沟道区(603a)及(603b)的各别临界电压VT1及VT2。因为应变工程在先进MOS装置中变得愈来愈重要，所以亦可在设计双沟道晶体管特性时有利地采用对应的制程体系。例如，可局部由修改应变，在同一晶体管结构的不同晶粒区(die regions)中产生不同的临界电压。
在其它的实施例中，利用诸如包封晶体管元件(600)的具体含应力之覆盖层施加外部应力，而在沟道区(603a)及(或)(603b)中产生特定内在应变。在其它的实施例中，可在第一及第二沟道区(603a)、(603b)中或附近对应地注入诸如氢、氦、及氧等的特定离子材料，而以额外或替代之方式产生应力，因而具体地调整各别的临界电压。当必须在不同的晶粒位置或不同的基材位置上产生多个不同的临界电压时，以离子注入法产生的应力调整临界电压是有利的，这是因为利用符合装置要求之不同的罩幕层架构易于执行各别的注入。
因此，本发明提供了一种配合诸如RAM单元等的静态储存单元以便大幅减少必须的晶体管元件数目而最有利地使用之自偏压半导体装置。因为在形成如形式为双沟道晶体管的对应之自偏压晶体管元件时，使用已为大家接受的制程技术，所以在特定的技术节点下实现位密度及(或)效能的显著改善。此外，因为现在可以位密度足以比拟动态RAM装置的高效率之方式制造SRAM装置，所以易于取代通常被用来作为CPU的外部工作存储器之动态存储器装置，因而在成本上及效能上提供了相当大的优势。此外，由于本发明的简化SRAM设计加上低成本的电源供应器，因而可在目前采用磁性储存装置或EEPROM的多种应用中有成本效益的使用SRAM装置。
前文所揭示的特定实施例只是供举例之用，这是因为熟悉此项技术者在参阅本发明的揭示之后，将可易于以不同但等效之方式修改及实施本发明。例如，可按照不同的顺序执行前文所述之制程步骤。此外，除了在最后的申请专利范围中所述者之外，本发明将不受本说明书中示出的结构或设计细节之限制。因而显然可改变或修改前文揭示的特定实施例，且将所有此类的变化视为在本发明的范围及精神内。因此，最后的申请专利范围将述及本发明所寻求的保护。
Claims (7)
1.一种半导体装置，包含：
漏极区，形成在基本上晶体的半导体材料中且掺杂有第一类型的掺杂剂材料；
源极区，形成在该基本上晶体的半导体材料中且掺杂有该第一类型的掺杂剂材料；
第一沟道区，位于该漏极区与该源极区之间且掺杂有该第一类型的掺杂剂材料；
第二沟道区，位于该漏极区与该源极区之间且邻接该第一沟道区，并掺杂有与该第一类型的掺杂剂材料不同的第二类型的掺杂剂材料，其中该第一沟道区位在该第二沟道区下方，该第一类型的掺杂剂材料具有第一导电性类型，而该第二类型的掺杂剂材料具有与该第一导电类型相反的第二导电性类型；以及
栅电极，位于可控制该第一及第二沟道区之处，其中该第一及第二沟道区共同界定该半导体装置的第一临界电压，该第一临界电压用来将该第一及第二沟道区的总电导率转变成低阻抗状态，以及当该第一及第二沟道区的总电导率处于低阻抗状态时，该第一及第二沟道区共同界定该半导体装置的第二临界电压，该第二临界电压导致该总电导率的突然电导率改变。
2.根据权利要求1所述的半导体装置，进一步包含与该栅电极及该第二沟道区接触的栅极绝缘层。
3.根据权利要求1所述的半导体装置，进一步包含将该漏极区及该源极区的其中一区连接到该栅电极的导电区。
4.根据权利要求3所述的半导体装置，进一步包含选择晶体管，该选择晶体管具有漏极端、源极端及栅极端，该漏极端及该源极端的其中一端连接到该导电区。
5.根据权利要求4所述的半导体装置，其中该漏极端及该源极端中的另一端连接到读取/写入线，且该栅电极连接到选择线。
6.根据权利要求1所述的半导体装置，进一步包含：
第二漏极区，形成在第二基本上晶体的半导体材料中且掺杂有该第一类型的掺杂剂材料；
第二源极区，形成在该第二基本上晶体的半导体材料中且掺杂有该第一类型的掺杂剂材料；
第三沟道区，位于该第二漏极区与该第二源极区之间且掺杂有该第一类型的掺杂剂材料；
第四沟道区，位于该第二漏极区与该第二源极区之间且邻接该第三沟道区，并掺杂有与该第一类型不同的该第二类型的掺杂剂材料；以及
第二栅电极，位于可控制该第三及第四沟道区之处，其中该漏极区、源极区、第一和第二沟道区以及该栅电极界定第一晶体管，而该第二漏极区、第二源极区、第三和第四沟道区以及第二栅电极界定第二晶体管。
7.一种静态RAM单元，包含：
选择晶体管；以及
耦合到该选择晶体管的信息储存元件，该信息储存元件包含少于四个晶体管元件，其中该晶体管元件的其中一个包含第一可控制的半导体装置，该第一可控制的半导体装置至少包含有：
第一漏极区，形成在基本上晶体的半导体材料中且掺杂有第一类型的掺杂剂材料；
第一源极区，形成在该基本上晶体的半导体材料中且掺杂有该第一类型的掺杂剂材料；
第一沟道区，位于该第一漏极区与该第一源极区之间且掺杂有该第一类型的掺杂剂材料；
第二沟道区，位于该第一漏极区与该第一源极区之间且邻接该第一沟道区，并掺杂有与该第一类型不同的第二类型的掺杂剂材料，其中该第一沟道区位在该第二沟道区下方，该第一类型的掺杂剂材料具有第一导电性类型，而该第二类型的掺杂剂材料具有与该第一导电类型相反的第二导电性类型；以及
第一栅电极，位于可控制该第一及第二沟道区之处，其中该第一及第二沟道区共同界定该半导体装置的第一临界电压以及当该第一及第二沟道区的总电导率处于低阻抗状态时共同界定该半导体装置的第二临界电压，该第一临界电压用来将该第一及第二沟道区的总电导率转变成低阻抗状态，该第二临界电压导致该总电导率的突然电导率改变。
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