TWI452694B - 自偏壓電晶體結構以及具有少於六個電晶體之靜態隨機存取記憶體（ｓｒａｍ）單元 - Google Patents
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- 239000004065 semiconductor Substances 0.000 claims description 62
- 230000003068 static effect Effects 0.000 claims description 48
- 239000000463 material Substances 0.000 claims description 40
- 239000000758 substrate Substances 0.000 claims description 24
- 238000003860 storage Methods 0.000 claims description 20
- 230000008859 change Effects 0.000 claims description 17
- 230000009977 dual effect Effects 0.000 claims description 13
- 239000000203 mixture Substances 0.000 claims description 8
- 230000008878 coupling Effects 0.000 claims description 5
- 238000010168 coupling process Methods 0.000 claims description 5
- 238000005859 coupling reaction Methods 0.000 claims description 5
- 238000002955 isolation Methods 0.000 claims description 3
- 230000007704 transition Effects 0.000 claims 1
- 238000000034 method Methods 0.000 description 36
- 230000008569 process Effects 0.000 description 22
- 239000002019 doping agent Substances 0.000 description 16
- 238000005468 ion implantation Methods 0.000 description 14
- 230000001965 increasing effect Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 12
- 239000002800 charge carrier Substances 0.000 description 9
- 238000013461 design Methods 0.000 description 9
- 238000005516 engineering process Methods 0.000 description 9
- 230000005669 field effect Effects 0.000 description 8
- 125000006850 spacer group Chemical group 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 5
- 238000002425 crystallisation Methods 0.000 description 5
- 230000008025 crystallization Effects 0.000 description 5
- 230000007423 decrease Effects 0.000 description 5
- 239000013078 crystal Substances 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 229910052732 germanium Inorganic materials 0.000 description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000035882 stress Effects 0.000 description 4
- 238000011161 development Methods 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 230000015654 memory Effects 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000000407 epitaxy Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 230000005693 optoelectronics Effects 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- XSOKHXFFCGXDJZ-UHFFFAOYSA-N telluride(2-) Chemical compound [Te-2] XSOKHXFFCGXDJZ-UHFFFAOYSA-N 0.000 description 2
- 230000003936 working memory Effects 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 230000005465 channeling Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 230000006355 external stress Effects 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000001953 recrystallisation Methods 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/105—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with vertical doping variation
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Description
本發明係大致有關積體電路的製造，尤係有關能夠具有電晶體裝置的延伸功能之電晶體架構因而提供了簡化諸如暫存器及靜態隨機存取記憶體(下文中亦稱為靜態RAM、SRAM)單元等的電路元件的結構的可能性。
在諸如微處理器及儲存裝置等的現代積體電路中，係在有限的晶片面積中提供並操作大量的電路元件(尤其是電晶體)。雖然最近數十年中在電路元件的更佳之效能及更小之線寬上已有了相當大的進展，但是對電子裝置更強大功能的不間斷之需求促使半導體製造商持續地減少電路元件的尺寸並增加電路元件的工作速度。然而，對線寬的持續微縮需要在製程技術的重新設計及新製程策略及工具的開發以符合新的設計規則上投入相當多的努力。一般而言，在其中包括複雜邏輯電路部分的複雜電路中，MOS技術在裝置效能及(或)電力消耗上目前是一種較佳的製造技術。在由MOS技術形成的其中包括邏輯電路部分之積體電路中，提供了大量的場效電晶體(Field Effect Transistor；簡稱FET)，而這些FET通常係在切換模式下工作，亦即，這些裝置呈現高導電狀態(導通狀態)及高阻抗狀態(斷路狀態)。場效電晶體的狀態受閘極電極的控制，而當將適當的控制電壓施加到閘極電極時，閘極電極可影響到在汲極端與源極端之間形成的通道區之導電係
數(conductivity)。
第1a圖示出現代以MOS為基礎的邏輯電路中使用的典型場效電晶體元件之橫斷面圖。電晶體元件(100)包含諸如矽基材等的基材(101)，該基材(101)具有形成於其上或其中的結晶區(102)，而在該結晶區(102)之上或之中形成電晶體元件(100)的其他組成部分。基材(101)亦可代表絕緣基材，該絕緣基材上形成有可容納電晶體(100)的其他組成部分的具有指定厚度之結晶半導體層。結晶區(102)包含兩種或多種具有不同濃度的不同之摻雜劑材料，以便得到所需的電晶體功能。為達到此目的，在結晶區(102)內形成了定義為諸如N導電係數等之第一導電係數類型之重度摻雜汲極及源極區(104)，且該汲極及源極區(104)具有指定的橫向及垂直摻雜劑分佈。另一方面，提供相反導電係數類型(亦即，在所示之例子中為P導電係數)的材料摻雜介於汲極與源極區(104)之間的結晶區(102)，以便與汲極及源極區(104)的每一區產生PN接面。此外，可在汲極與源極區(104)之間建立較薄的通道區(103)，且當電晶體(100)代表N通道增強型電晶體時，可以P型材料摻雜該通道區(103)，或當電晶體(100)代表N通道空乏型電晶體時，可以N型材料輕度摻雜該通道區(103)。在通道區(103)之上形成閘極電極(105)，且薄閘極絕緣層(106)使閘極電極(105)與通道區(103)隔離，並使閘極電極(105)在電氣上與通道區(103)絕緣。在典型的現代電晶體元件中，可在閘極電極(105)的
側壁上設有側壁間隔層(107)，而在以離子植入法形成汲極及源極區(104)期間及(或)在增強閘極電極(105)(在矽電晶體元件中，通常係以摻雜多晶矽構成閘極電極(105))的導電係數之後續製程中，可使用側壁間隔層(107)。為了便於圖示，第1a圖中並未示出諸如金屬矽化物等的任何其他的組成部分。
如前文所述，適當的製程需要複數種極複雜的製程技術，而該等製程技術取決於規定電晶體元件(100)的關鍵尺寸及各別製程範圍之指定設計規則。例如，電晶體(100)的一個必要的尺寸是通道長度，亦即，在第1a圖中，通道長度是通道區(103)的水平延伸部分，其中係由閘極電極(105)的尺寸大致決定通道長度，這是因為於形成汲極及源極區(104)期間，係將閘極電極(105)(也可能再加上諸如間隔層(107)等的任何側壁間隔層)用來作為離子植入罩幕層。由於先進電晶體元件的關鍵尺寸目前是在大約50奈米或更小，所以在增強積體電路性能上的任何進一步之進展都需要在修改已確立的製程技術及開發新的製程技術及製程工具上投下很多努力。不論電晶體元件(100)的實際尺寸為何，基本作業結構都是如下文所述。在作業期間，汲極及源極區(104)被連接到諸如接地電位及供應電壓VDD等的各別電壓，其中現在假定以P型材料將通道區(103)輕度摻雜，以便提供N通道增強型電晶體。進一步假定左方區域(104)被連接到接地電位，且因而將被稱為源極區，而縱然原則上第1a圖所示之電晶體架構在該等區
域(104)上是對稱的，因此，將把被連接到VDD的右側之區域(104)稱為汲極區。此外，結晶區(102)也被連接到指定的電位，而該電位可以是接地電位，且係將下文中提到的任何電壓視為相對於被供應到結晶區(102)及源極區(104)的接地電位之電壓。在並未將電壓施加到閘極電極(105)，或以負電壓施加到閘極電極(105)的情形下，通道區(103)的導電係數保持在相當低的狀態，這是因為自通道區(103)至汲極區(104)的PN接面被施加逆向偏壓，且只有數目可被忽略的少數電荷載子出現在通道區(103)中。在提高施加到閘極電極(105)的電壓時，在通道區(103)中之少數電荷載子(亦即，電子)的數目可因閘極電位被電容耦合到通道區(103)而增加，但是並未顯著增加通道區(103)的總導電係數，這是因為仍然並未對PN接面施加足夠的順向偏壓。在進一步提高閘極電壓之後，通道的導電係數突然增加，這是因為少數電荷載子的數目增加到消除了PN接面中之空間電荷區，因而對PN接面施加順向偏壓，使電子可自源極區移到汲極區。將會使通道區(103)的導電係數突然增加之閘極電壓稱為臨界電壓VT。
第1b圖以定性之方式示出當裝置(100)代表N通道增強型電晶體時的該裝置之特性。水平軸上繪出閘極電壓VG，而垂直軸表示電流，亦即，電子自源極區經由通道區(103)而流到汲極區。我們當了解，汲極電流係取決於所施加的電壓及電晶體(100)的細節。無論如何，汲極電流
可代表通道導電係數的特性，而通道導電係數可受閘極電壓VG的控制。尤其係由臨界電壓VT界定高阻抗狀態及高導電係數狀態。
第1c圖以示意方式示出以N通道空乏型電晶體的形式提供電晶體元件(100)時(亦即，當以N型材料輕度摻雜通道區(103)時)的該電晶體元件之特性。在此種情形中，多數電荷載子(電子)提供了在零閘極電壓時以及甚至在負閘極電壓時的通道區(103)之導電係數，但例外的情形為負閘極電壓高到可產生足夠的少數電荷載子，而對PN接面建立了逆向偏壓，因而突然降低了通道導電係數。當與N通道增強型電晶體的特性比較時，在N通道空乏型電晶體中之臨界電壓VT移到了負閘極電壓。
請注意，P通道增強型及空乏型電晶體有類似的特性，但是其中負閘極電壓的通道導電係數是高的，且再進一步提高閘極電壓時，在各別的臨界電壓的通道導電係數會突然減少。
由諸如電晶體元件(100)等的場效電晶體的偏壓會產生更複雜的電路組件。例如，形式為暫存器、靜態隨機存取記憶體(靜態RAM)、及動態隨機存取記憶體(動態RAM)的儲存元件代表了複雜的邏輯電路的重要組件。例如，在複雜的CPU核心作業期間，必須暫時性地儲存及擷取大量的資料，其中儲存元件的工作速度及容量對CPU的整體效能有顯著的影響。根據複雜積體電路中所使用之記憶體階層，而使用不同種類儲存元件。例如，由於暫存器及靜態
RAM單元優異的存取時間，而通常將暫存器及靜態RAM單元用於CPU核心，但是由於動態RAM元件有比暫存器及靜態RAM單元更大的位元密度，而最好是將動態RAM元件用來作為工作記憶體。動態RAM單元通常包含儲存電容及單一電晶體，但是其中需要有複雜的記憶體管理系統，以便定期更新儲存電容中儲存的電荷，否則該電荷將因無法避免的漏電流而失掉。雖然DRAM裝置的位元密度相當高，但是必須使電荷轉移進出儲存電容，還必須有定期的更新脈波，因而使這些裝置在速度及電力消耗上比靜態RAM單元有較低的效率。另一方面，靜態RAM單元需要有複數個電晶體元件，以便可儲存資訊位元。
第1d圖以示意圖示出組態為通常可用於現代積體電路的靜態RAM單元(150)。單元(150)包含位元單元(110)，而該位元單元(110)包含諸如兩個被倒置耦合之反相器(111)。各別的選擇電晶體元件(114)、(115)可將位元單元(110)連接到位元線(112)及反相位元線(113)(第1d圖中並未示出)。可由諸如第1a圖所示之電晶體(100)等的電晶體元件形成位元單元(110)(亦即，反相器(111))以及選擇電晶體元件(114)、(115)。例如，該等反相器(111)可分別包含互補電晶體(100)對，亦即，以第1d圖所示之方式耦合的一個P通道增強型電晶體及一個N通道增強型電晶體。同樣地，可由N通道增強型電晶體構成選擇電晶體元件(114)、(115)。
在RAM單元(150)的作業期間，可諸如分別以邏輯高
及邏輯零將位元線(112)、(113)預先充電，並啟動選擇線(116)，因而將位元單元(110)連接到該等位元線(112)，而“燒錄”(〝programmed〞)位元單元(110)，因此，將位元線(110)與位元線(112)、(113)連接，停止啟動選擇線(116)之後，只要供應電壓被連接到單元(150)，或者只要執行新的寫入週期，即可維持位元單元(110)的狀態。諸如使位元線(112)、(113)進入高阻抗狀態，並啟動選擇線(116)，即可擷取位元單元(110)的狀態。
如第1d圖所示，單元(150)由於並未設有儲存電容，而可實現高工作速度，且提供了對位元單元(110)的讀取及寫入之簡化管理，這是因為不需要與更新脈波同步。另一方面，為了儲存資訊位元而需要至少六個個別的電晶體元件(100)，因而使單元(150)的架構較無空間上的效率。因此，經常必須在位元密度與速度及效能要求之間作出取捨。
有鑑於前文所述之問題，目前需要一種可以更有空間效率的方式形成儲存元件之改良式裝置架構。
下文中提供了本發明的簡化摘要，以提供對本發明的某些面向有基本了解。該摘要並不是本發明的徹底的概述。其目的並不是識別本發明的關鍵性或緊要的元件，也不是描述本發明的範圍。其唯一目的只是以簡化的形式提供某些觀念，作為將於後文中提供的更詳細的說明之前言。
一般而言，本發明係有關一種技術，該技術可以一種
更有空間效率的方式形成其中包括電晶體元件的電路組件(尤其是靜態記憶體裝置)，這是因為延伸了電晶體元件的功能，因而可得到自偏壓導電狀態。
根據本發明的一實施例，半導體裝置包含汲極區，係以大致結晶的半導體材料形成該汲極區，且係以第一類型的摻雜劑材料摻雜該汲極區，以便提供第一導電係數類型。該裝置進一步包含源極區，係以該大致結晶的半導體材料形成該源極區，且係以該第一類型的摻雜劑材料摻雜該源極區，以便提供該第一導電係數類型。第一通道區係位於該汲極區與該源極區之間，且係以該第一類型的摻雜劑材料摻雜該第一通道區，以便提供該第一導電係數類型。此外，第二通道區係位於該汲極區與該源極區之間，並鄰接該第一通道區，且係以第二類型的摻雜劑材料摻雜該第二通道區，以便提供與該第一導電係數類型不同的第二導電係數類型。最後，在可控制該第一及第二通道區之處設有閘極電極。
根據本發明的另一實施例，電晶體元件包含汲極區、源極區、及通道區，係在該汲極區與該源極區之間形成該通道區，且係將該通道區配置成定義至少有該通道區的第一突然導電係數改變之第一臨界值、以及第二突然導電係數改變之第二臨界值。該電晶體元件進一步包含閘極電極，且係在可以電容耦合控制該通道區之處設有該閘極電極。
根據本發明的另一實施例，靜態RAM單元包含選擇電
晶體以及被耦合到該選擇電晶體的資訊儲存元件，其中該資訊儲存元件包含少於四個電晶體元件。
根據本發明的另一實施例，靜態RAM單元包含電晶體元件，該電晶體元件具有閘極電極、汲極區、源極區、以及在電氣上被連接到該閘極電極的通道區。此外，該電晶體元件被配置成對該閘極電極施加自偏壓，以便將該通道區保持在固定的導電狀態。
根據本發明的另一實施例，靜態RAM單元包含兩個或更少的電晶體元件。
下文中將說明本發明之實施例。為了顧及說明的清晰，本說明書中將不說明真實的實施例之所有特徵。然而，我們當了解，於開發任何此類真實的實施例時，必須作出許多與實施例相關的決定，以便達到開發者的特定目標，例如符合與系統相關的及與商業相關的限制條件，而這些限制條件將隨著不同的實施例而變。此外，我們當了解，開發工作可能是複雜且耗時的，但對已從本發明的揭示事項獲益的擁有此項技藝的一般知識者而言，仍然將是一種例行的工作。
現在將參照各附圖而說明本發明。只為了解說之用，在該等圖式中以示意圖之方式示出各種結構、系統、及裝置，而不會以此項技術習知的細節模糊了本發明。然而加入，該等附圖，以便描述並解說本發明之各個例子。應將本說明書所用的字及辭彙了解及詮釋為與習知之相關技術
對這些字及辭彙一致之意義。不會因持續地在本說明書中使用某術語或辭彙，即意味著該術語或辭彙有特殊的定義(亦即與熟習此項技術所了解的一般及慣常的意義不同之定義)。如果想要使術語或辭彙有特殊的意義(亦即與熟習此項技術者所了解的意義不同之意義)，則會將在本說明書中以一種直接且毫不含糊地提供該術語或辭彙的特殊定義之下定義之方式明確地述及該特殊的定義。
一般而言，本發明係基於下列觀念，大幅簡化複數個邏輯電路部分(尤其是暫存器及靜態記憶體單元等的部分)之電路架構，這是因為可修改半導體切換元件之一項或多項特性，以便得到延伸的功能。本案發明人尤其想到提供一種自偏壓的半導體開關，該半導體開關可基於本發明對具有經過修改的通道區的場效電晶體設計之特定實施例，其中一旦啟動導電狀態之後，除非自外部啟動導電狀態的改變，否則只要施加供應電壓，都將會維持該導電狀態。在此種方式下，尤其與傳統的RAM單元之設計比較時，可大幅少靜態RAM單元中之個別切換元件的數目，且該數目可小於六，因而可在類似於動態RAM裝置的位元密度之位元密度下製造儲存裝置。
第2a圖示出包含用來儲存資訊位元的位元單元(210)的基本靜態RAM單元(250)之電路圖。位元單元(210)被耦合到選擇電晶體(214)，該選擇電晶體(214)又被連接到位元線(212)及選擇線(216)。位元單位(210)係由包含結構被配置成提供可控制的導電係數的通道區(203)
之半導體元件所構成，其中設有閘極電極(205)，該閘極電極(205)可經由電容耦合而控制通道區(203)。此外，以諸如具有指定電阻係數的導電區等的形式提供了回授部分(208)，用以經由輸出端(204s)而將通道區(203)連接到閘極電極(205)。此外，可由各別的輸出端(204d)將通道區(203)連接到諸如供應電壓VDD的供應來源之指定電壓源。位元單元(210)被配置成將指定的控制電壓施加到閘極電極(205)時，通道區(203)的導電係數即自適度高的阻抗狀態改變為適度高的導電係數之狀態，且縱然在中斷該起始的控制電壓之後，也可經由回授部分(208)而維持該狀態。為達到此目的，一旦半導體裝置(210)處於導通狀態之後，裝置(210)即呈現因所施加的控制電壓VG而形成的通道區(203)的導電係數有關之指定特性，而下文中將參照第2b圖而說明其中之情形。
第2b圖以定性之方式描述以前文所述的配置得到的位元單元(210)之特性。在第2b圖中，係沿著垂直軸按照任意的單位繪出通道區(203)之導電係數，並在水平軸上示出施加到閘極電極(205)之控制電壓VG。係將半導體裝置(210)之結構配置成在後文中第3a、3b、5、及6圖中更詳細說明的配置之方式設定的指定之臨界電壓VT上，通道區(203)的導電係數顯現明顯突然的改變，或者在特定實施例中，顯現導電係數的局部最大值，且再進一步提高閘極電極(205)上的控制電壓VG時，得到導電係數的顯著下降。在進一步的說明中，假設電壓VDD高於臨
界電壓VT。因此，在施加超過臨界電壓VT的起始控制電壓之後，通道區(203)係處於高導電係數狀態，因而供應電壓VDD也大致出現在輸出端(204s)，且經由回授部分(208)而出現在閘極電極(205)。因此，縱使在切斷起始控制電壓之後，對應的電壓係經由導電的通道區(203)及回授部分(208)而被施加到閘極電極(205)，其中建立了自我穩定狀況，這是因為在諸如電荷載子洩漏等的原因而使起始時供應的控制電壓脈波中斷期間，當閘極電極(205)上的電壓將要降低時，通道導電係數增加。因此，由於該導電係數隨著閘極電極(205)上的電壓降低到VT而突然增加，所以通道區(203)兩端上的電壓降減少，且閘極電極(205)上為了維持通道區(203)的導電係數所需之電荷逐漸被取代，因而將控制電壓VG保持在高於或等於臨界電壓VT。因此，實現了通道區(203)之固定的導電狀態，且只要提供供應電壓VDD，即可保持該固定的導電狀態。後文中亦將該狀態稱為位元單元(210)的自偏壓狀態。
請再參閱第2a圖，在靜態RAM單元(250)的作業期間，可以諸如VDD等的高於或等於臨界電壓VT之電壓將位元線(212)預先充電，並啟動選擇線(216)，因而將選擇電晶體(214)自其斷路狀態切換到其導通狀態，而寫入位元單元(210)。當選擇電晶體(214)處於其導通狀態時，位元線(212)上的電壓經由回授部分(208)而被供應到閘極電極(205)，閘極電極(205)被相應地充電，以便在等於或高於臨界電壓VT下產生通道區(203)的導電係數，
如以第2b圖中定性所示出然後，可使選擇電晶體(214)不導通，並可使位元線(212)進入高阻抗狀態，以便使該位元線為讀取作業而作準備。由於位元單元(210)的自偏壓機制，所以縱然中斷了經由選擇電晶體(214)供應的起始控制電壓脈波，也可將通道區(203)的導電係數保持在適度高的值。如前文所述，位元單元(210)的低阻抗狀態是固定的，且只要供應電壓VDD存在或開始一個新的寫入週期，即可保持該低阻抗狀態。
在讀取位元單元(210)期間，位元線(212)可處於高阻抗狀態，且可啟動選擇線(216)，而將選擇電晶體(214)切換到其導通狀態。由於位元單元(210)的自偏壓高導電係數狀態，所以可將電荷自供應電壓源VDD供應到位元線(212)，而在位元線(212)上建立電壓VDD，且可由對應的感測放大器(圖中未示出)感測到該電壓VDD。因此，可識別並讀出與位元單元(210)的自偏壓狀態對應的邏輯狀態。同樣地，可諸如以接地電位將位元線(212)預先充電，並啟動選擇線(216)，而將高阻抗狀態寫入位元單元(210)。在此種情形中，接地電位係經由回授部分(208)而被供應到閘極電極(205)(其中假定位元線(212)之固有電阻值遠小於處於高導電係數狀態的通道區(203)之電阻值)，因而使通道區(203)進入其高阻抗狀態，且縱使停止啟動選擇線(216)而使位元線(212)不與輸出端(204s)耦合，也將維持該高阻抗狀態。
因此，在使用半導體位元單元(210)的情形下，得到
了大幅簡化的靜態RAM單元架構，其中尤其是個別半導體元件之數目可少於前文中參照第1d圖所述的傳統RAM單元的個別半導體元件之數目。
第3a圖示出可用來形成諸如第2a圖所示的自偏壓位元單元(210)等的自偏壓半導體裝置的電晶體元件(300)之橫斷面圖。電晶體元件(300)包含基材(301)，該基材(301)可以是諸如塊狀半導體基材及其上形成有結晶半導體層的絕緣基材等的任何適當之基材。在特定實施例中，基材(301)可代表塊狀基材或絕緣層上覆矽(Silicon On Insulator；簡稱SOI)基材，這是因為在目前及不久的將來，係以且將以矽為基礎而製造絕大部分的複雜積體電路。然而，我們當了解，亦可以諸如砷化鎵及鍺等的其他之半導體材料為基礎而實現本發明的原理。在基材(301)上形成大致結晶的半導體區(302)，該半導體區(302)可包含指定的摻雜劑材料，以便將指定的導電係數類型提供給區域(302)。在第3a圖所示之實施例中，摻雜半導體區(302)，以便提供P導電係數。在鄰接區域(302)處形成汲極及源極區(304)，而汲極及源極區(304)包含可提供與半導體區(302)相反的導電係數類型之摻雜劑材料。在本例中，汲極及源極區(304)被重度摻雜，因而沿著汲極及源極區(304)與半導體區(302)間之介面形成對應的PN接面。此外，在汲極與源極區(304)之間形成通道區(303)，其中與前文中第1a圖所述的傳統電晶體設計相反，通道區(303)被修改成使其定義一指定之臨界電壓，在該臨界
電壓上，將發生突然的導電係數改變，但仍然在該指定之臨界電壓的兩側提供適度高的導電係數。
在一特定實施例中，通道區(303)可包含以與汲極及源極區(304)相反導電係數類型的材料摻雜之第一通道次區(303a)。因此，可將第一通道次區(303a)視為諸如第1a圖所示電晶體(100)等的傳統增強型電晶體之“傳統的”通道區。此外，在該特定實施例中，通道區(303)可進一步包含以與第一通道次區(303a)相反導電係數類型的材料摻雜之第二通道次區(303b)，因而可將第二通道次區(303b)視為“空乏型”通道。因為第3a圖所示之電晶體元件(300)代表N型電晶體，所以以P型材料摻雜第一通道次區(303a)，以N型材料摻雜第二通道次區(303b)。電晶體元件(300)進一步包含位於可以電容耦合控制第一及第二通道次區(303a)及(303b)處之閘極電極(305)。在所示之實施例中，由二氧化矽及(或)氮化矽及(或)氮氧化矽及(或)高k值介電材料等的材料構成之閘極絕緣層(306)使閘極電極(305)與通道區(303)隔離。此外，電晶體元件(300)可包含在閘極電極(305)的側壁上形成之側壁間隔層(307)。我們當了解，更多的組成部分(在閘極電極(305)以及汲極及源極區(304)中大致由矽構成之情形下諸如金屬矽化物)，在此並未示出，但可根據設計要求而提供這些組成部分。此外，請注意，亦可配合本發明而採用諸如其中包括提升式汲極及源極區(raised drain and source)等的其他電晶體結構。此外，
並未示出通常提供對汲極及源極區(304)以及閘極電極(305)的電氣連接之任何接觸部分。在特定實施例中，如同第2a圖中以回授部分(208)之形式示出的，可提供將汲極及源極區(304)的其中之連接到閘極電極(305)的連接。可以所謂的局部連線之形式建立對應的連接。
第3b圖以示意圖示出結構被配置為P型電晶體之電晶體元件(300)。因此，第3b圖所示之電晶體元件(300)包含與前文中第3a圖所述之相同組成部分，但例外之處在於：以與第3a圖所示元件相反導電係數類型的材料摻雜之汲極及源極區(304)、通道次區(303a)及(303b)、以及半導體區(302)。
用來形成第3a圖或第3b圖所示的電晶體元件(300)之典型流程可包含下文所述之程序。在形成用來界定電晶體(300)的整體尺寸並提供對鄰近電路元件的電氣絕緣之任何隔離結構(圖中未示出)之後，可以已為大家接受的離子植入製程週期產生半導體區(302)的垂直摻雜劑分佈。在該離子植入程序期間，也可產生通道區(303)的垂直摻雜劑分佈。例如，在利用離子植入法以P型材料摻雜半導體區(302)之後，及(或)提供預先摻雜的基材之後，或在其中包括摻雜劑的沈積氣體中以磊晶法生長半導體層之後，可產生與第二通道次區(303b)(第3a圖)對應的以N型材料摻雜之區域。為達到此目的，可預先將半導體區(302)的表面部分非晶化，以便減少界定第二通道次區(303b)時以N型摻雜劑材料進行離子植入期間的任何通
道效應(channeling effect)。然後，可執行進一步的離子植入程序，以便產生被P型材料摻雜的第一通道次區(303a)，其中在兩個離子植入週期中，可適當地選擇劑量及植入能量，以便得到半導體區(302)內的所需濃度及指定深度。執行模擬計算及(或)試產可易於得到對應的製程參數。在其他的實施例中，可在含有所需類型的摻雜劑之沈積氣體中以磊晶法生長一個或兩個半導體層。例如，可在半導體區(302)上生長N型半導體層，然後以磊晶法生長具有所需厚度之P型半導體層。同樣地，可植入半導體區(302)，以便產生第二通道次區(303b)，然後可在含有摻雜劑的氣體中以磊晶生長法形成用於第一通道次區(303a)的一層。此外，在形成通道區(303)之後，可執行額外的臨界電壓之植入，以便針對利用閘極電極(305)對通道區(303)進行的操控性，而對應地調整最後得到的臨界電壓。然後，可以符合已為大家接受的製程之方式形成閘極絕緣層(306)及閘極電極(305)，然後進行先進的離子植入週期，以便形成汲極及源極區(304)。然後，根據已為大家接受的製程技術而執行其中包括用來活化摻雜劑的退火週期、以及對汲極及源極區(304)、半導體區(302)、及通道區(303)的非晶化部分或損壞的結晶部分進行之重新結晶、以及接續的諸如金屬矽化等的其他製程等其他製程之進一步製程。
現在將參照第3a圖所示之N型電晶體而說明電晶體元件(300)的基本作業特性，其中在相反電壓下的對應之
說明也適用於第3b圖之元件(300)。假設第3a圖左端的區域(304)代表源極區，且該區域(304)被連接到接地電位。同樣地，半導體區(302)被連接到接地電位，而右端的區域(304)被連接到供應電壓VDD，而被用來作為汲極區。閘極電極(305)被連接到可提供控制電壓VG的電壓源。係以接地電位為基準而提供任何所施加的電壓值，而在所示之例子中，半導體區(302)及源極區(304)被連接到接地電位。施加零電壓VG時，可造成通道區(303)的較低導電係數，亦即，該狀況可代表電晶體(300)的相當高阻抗的狀態，這是因為如前文中參照第1b圖的增強型電晶體所述，第一通道次區(303a)可在低於其臨界電壓的情形下操作，以便提供足夠的少數電荷載子，而建立導電通道。另一方面，與上方區域(303a)形成PN接面的第二通道次區(303b)可將其多數電荷載子釋出到區域(303a)，該區域(303a)又可將其多數電荷載子的一部分提供給區域(303b)，直到建立了對應的空間電荷區為止。因此，第二通道次區(303b)亦可與鄰近的汲極區(304)形成空間電荷區，其中係以VDD及接地電位對該區域施加逆向偏壓，而大幅減少第二通道次區(303b)的導電係數。因此，通道區(303)的整體電導是適度低的。在提高控制電壓VG時，電子逐漸地重新分佈到第二通道次區(303b)，因而增加了整體導電係數，而第一通道次區(303a)仍然低於其臨界值。當控制電壓VG到達第一通道次區(303a)的臨界電壓(將被稱為VT1)時，該區的導電係數突然增
加，因而通道區(303)的整體導電係數也突然增加。進一步假設第二通道次區(303b)具有在後文中將被稱為VT2的第二臨界值，而通道在該臨界值上將完全空乏，其中將對應的臨界電壓調整成遠高於第一臨界電壓VT1，而決定了第一通道次區(303a)的特性。因此，在進一步提高電壓VG時，兩個通道都是導電的，因而使整個通道區(303)具有較高的導電係數。在到達第二臨界電壓VT2且因而造成第二通道次區(303b)的空乏時，整體導電係數突然減少，這是因為電流現在被限制在第一通道次區(303a)。在進一步提高電壓VG時，整體導電係數再度增加，這是因為第一通道次區(303a)的導電係數持續增加，而此時第二通道次區(303b)仍然處於高阻抗狀態。
第3c圖以示意圖示出第3a或3b圖所示的電晶體元件之簡化電氣模型。此處假設以第一電阻R1代表第一通道次區(303a)，並以電阻R2代表第二通道次區(303b)。電阻R1及R2可具有1000歐姆的數量級之電阻值。此外，在該簡化模型中，假設R1的電阻值可呈現低於第一臨界電壓VT1的高值，其中係由電晶體元件(300)的結構細節大致決定該第一臨界電壓VT1。同樣地，在該模型中且如前文所述，假設電阻R2在以等於或高於第二臨界電壓VT2的閘極電壓操作元件(300)時呈現高阻抗狀態，這是因為此時第二通道次區(303b)是大致完全空乏的。
第3d圖以定性之方式示出前文所述之特性，其中垂直軸代表電阻R1及R2的電阻值，而水平軸指示所施加的閘
極電壓VG。如該簡化模型所示，第二通道次區(303b)在低於第二臨界電壓VT2的閘極電壓(在本例中大約是0.45伏特)下呈現大約1200歐姆的大致固定之歐姆電阻值。同樣地，第一通道次區(303a)在低於第一臨界電壓VT1的閘極電壓(在此處選擇該閘極電壓為大約0.15伏特)下呈現高電阻值，且在高於第一臨界電壓VT1的閘極電壓下突然的改變為大約800歐姆。我們當了解，實際上，在低阻抗狀態下的通道導電係數係隨著閘極電壓的改變而變，然而，其中該變化與在各別臨界電壓VT1及VT2時發生的突然的改變相比時是可忽略的，因而第3d圖中並未示出該變化。
第3e圖以示意圖示出代表流經通道區(303)的電流之圖形，亦可將該圖形視為代表具有變動的閘極電壓的通道區(303)之導電係數。對於負閘極電壓而言，電阻R1係處於其高阻抗狀態，而電阻R2係處於其低阻抗狀態，其中可觀察到由於汲極電流與閘極電壓之間有典型的相依性而使得該導電係數稍微減少，亦即，閘極電位決定了自由電荷載子的數目，且因而造成通道導電係數及相關的通道電阻值的典型變化，但第3d圖所示之模型並未考慮到上述的情形，這是因為與高阻抗狀態與高導電係數狀態間之差異相比時，在導通狀態下的電阻值變化小了許多。如前文所述，在大約為0的閘極電壓下，總導電係數具有最小值，且在到達臨界電壓VT1之前的正閘極電壓下，總導電係數將稍微增加，而在到達臨界電壓VT1時，將造成導電係數
的突然改變。然後，電阻R1及R2都處於其低電阻值狀態，且汲極電流及導電係數主要因第一通道電阻值的變化而隨著閘極電壓的提高而增加。在第二臨界電壓VT2下，第二通道是空乏的，因而總汲極電流及通道區(303)的總導電係數突然減少，且因第一通道次區(303a)的導電係數之持續增加而隨著閘極電壓的增加而開始自較低位準增加。因此，電晶體元件(300)呈現前文中參照第2b圖所述的通道導電係數之特性，因而可根據傳統的電晶體技術，並在諸如通道區(303)所述的對通道區進行修改的情形下，形成諸如第2a圖所示的位元單元(210)之半導體裝置。
第4a圖示出其中包含具有經過修改的通道區的電晶體元件而可用來儲存的資訊位元的SRAM單元(450)之電路圖。單元(450)包含電晶體元件(400)，電晶體元件(400)具有經過修改的通道區(403)，經過修改的通道區(403)可包含諸如在第3a及3b圖所示之第一通道區及第二通道區。此外，電晶體元件(400)包含閘極電極(405)、汲極端(404d)、以及源極端(404s)。第4a圖亦示出場效電晶體的電路符號，該場效電晶體具有提供了前文所述特性之經過修改的通道結構，且在特定實施例中，該場效電晶體提供了一種雙通道結構。此外，閘極電極(405)及源極端(404s)係在電氣上被連接，且都被連接到選擇電晶體(414)，而選擇電晶體(414)的閘極(414g)被連接到選擇線(416)，而源極/汲極端(414s)被連接到位元線(412)。在特定實施例中，SRAM單元(450)只包含電晶體元件(414)
及(400)，作為僅有的電晶體元件，且不需要任何其他的主動組成部分。在其他的實施例中，可設有其他的電晶體元件，以便以將於後文中所述之方式增強單元(450)的功能及(或)可靠性。然而，請注意，電晶體元件的總數仍然可少於如第1d圖所示的傳統設計之六個電晶體元件。我們當了解，可易於根據前文中第3a及3b圖所述的流程而形成電晶體元件(400)及(414)，其中可執行諸如以離子植入法方式而形成經過修改的通道區(403)之任何額外製程步驟，同時係以罩幕層保護電晶體(414)，因而在形成單元(450)的整個流程中，仍然維持高度的相容性。
單元(450)的操作大致與前文中第2a及2b圖所述之操作相同。亦即，當將邏輯1狀態寫到單元(450)時，亦即，寫到電晶體元件(400)時，將位元線(412)預先充電，並可啟動選擇線(416)而使選擇電晶體(414)導通。因而將閘極(405)設定為位元線(412)的電位，而該電位呈現高於指定臨界電壓的VDD，其中在指定臨界電壓下，通道區(403)之導電係數具有局部最大值。為了便於說明，如第3e及3d圖所示，可將該指定臨界電壓稱為VT2。由於在閘極電極(405)上施加了VDD，所以通道導電係數係處於其低阻抗狀態，但係位於臨界電壓值VT2的右側(第3e圖)。在停止啟動選擇線(416)而使電晶體元件(400)不與預先充電的位元線(412)連接之後，仍然維持高導電係數狀態，這是因為電晶體元件(400)現在處於自偏壓的固定狀態，因而在閘極電壓將要降低時造成導
電係數的增加。因此，源極端(404s)維持在等於或高於臨界電壓VT2的電壓，因而指示了邏輯高狀態。可以與前文中參照第2a圖所述相同之方式讀出該狀態。同樣地，對應地將位元線(412)預先充電，並啟動選擇線(416)，而將高阻抗狀態寫到單元(450)。在此種情形中，通道區(403)的導電係數是低的，且除非將新的狀態寫到單元(450)，否則都將保持在低的狀態。
第4b圖示出用來描述其中包含多於兩個電晶體元件但少於六個電晶體元件的SRAM單元(450)之電路圖。在該實施例中，設有第一雙通道電晶體元件(400a)及第二雙通道電晶體元件(400b)，而這兩個電晶體元件不同之處在於具有不同的臨界電壓VT2a及VT2b。以兩個不同的供應電壓VDD操作單元(450)時，對應的配置可能是有利的，其中可將第一工作模式視為具有較低的供應電壓及可能較低的工作速度之小電流模式，而大電流模式可在較高的供應電壓下工作，因而可能提高總工作速度及(或)信號雜訊比，以便將資訊儲存在單元(450)中。假設電晶體元件(400a)可具有低於電晶體元件(400b)的臨界電壓VT2b之臨界電壓VT2a。在單元(450)的製造期間易於完成不同的臨界電壓VT2之產生，亦即，諸如在以罩幕層保護元件(400b)時，執行第一離子植入程序，以便形成元件(400a)的通道區，以及在以罩幕層保護元件(400a)且露出元件(400b)時，執行第二離子植入程序。下文中也將參照第6圖而說明產生不同的臨界電壓之其他方法。
在單元(450)的工作期間，可以前文所述之方式執行寫入及讀取週期，其中當在較高的VDD下工作時，電晶體元件(400b)係在自偏壓模式工作，因而維持其閘極電壓，且當電晶體元件(400a)維持在高導電係數狀態時，電晶體元件(400a)的閘極電壓係處於較高的臨界電壓VT2b。同樣地，當在範圍電晶體(400b)與電晶體(400a)的臨界電壓VT2b與VT2a之間的低VDD下工作時，元件(400a)保持在高導電係數狀態，且因而將元件(400a)及(400b)的閘極電壓保持在較低的臨界電壓VT2a。
我們亦當了解，在單元(450)中提供具有不同臨界電壓VT2的兩個以上之元件，因而提供了更強大功能之可能性。例如，可將裝置(450)用來儲存三個不同的狀態，其中一個狀態代表高阻抗狀態，一個狀態代表在較低臨界電壓VT2a下閘極電壓的高導電係數狀態，以及一個狀態代表在裝置(400b)的較高臨界電壓VT2b下的高導電係數狀態。當將對應的狀態寫到單元(450)中時，必須以各別的電壓將位元線預先充電。同樣地，當提供具有不同臨界電壓VT2的兩個以上之電晶體元件時，可將對應數目的不同狀態儲存在單元(450)中，其中單一的選擇線(416)及單一的位元線(412)即足以定址到儲存有複數個不同狀態的單元(450)。在其他的應用中，可將較低的臨界電壓VT2a視為備用臨界電壓，以便在因休眠模式(在休眠模式期間，可由儲存電容等的元件提供供應電壓)而使供應電壓VDD降低到低於正常工作電壓時，確保資料的完整性。
第5圖示出形式為被配置為如SOI裝置的N型電晶體的雙通道電晶體元件(500)之橫斷面圖。因此，電晶體元件(500)包含在位於絕緣層(520)之上的半導體層(502)中形成之汲極及源極區(504)。絕緣層(520)可代表在任何適當基材(501)(該基材通常是諸如矽基材等的塊狀半導體基材)上形成的薄介質層。此外，裝置(500)包含第一通道區(503a)及第二通道區(503b)，且如前文所述，係以相反導電係數類型的材料摻雜該第一通道區及該第二通道區，以便提供所需的通道特性。在通道區(503a)、(503b)之上形成閘極電極(505)，且係以閘極絕緣層(506)使該閘極電極與該等通道區隔離。
可根據傳統的製程技術而製造電晶體元件(500)，其中如前中第3a及3b圖所述之方式，可以離子植入及(或)磊晶生長技術形成通道區(503a)、(503b)。有利地將SOI裝置(500)納入複雜的微處理器中，而愈來愈多的微處理器係以SOI裝置之方式來製造。
第6圖以示意圖示出雙通道電晶體元件(600)，該電晶體元件(600)包含基材(601)以及在該基材上或該基材中形成的結晶半導體區(602)。在區域(602)內形成具有第一導電係數類型的汲極及源極區(604)，以便與被摻雜而呈現第二導電係數類型的半導體區(602)之其餘部分形成PN接面。在汲極與源極區域(604)之間形成第一通道區(603a)及第二通道區(603b)，使第一通道區(603a)位於更接近閘極電極(605)之處，且係以閘極絕緣層(606)
將該閘極電極(605)與第一通道區(603a)隔離。可將第一通道區(603a)摻雜成呈現第二導電係數類型，而第二通道區(603b)可呈現第一導電係數類型。在所示的例子中，可考慮採用N型雙通道電晶體。有關任何臨界電壓VT1及VT2(第3d及3e圖)，適用前文所述之相同準則。此外，第一及第二通道區(603a)、(603b)在材料成分及內在應變的至少其中一項互不相同。亦即，不只是由摻雜劑濃度決定各別通道區的特性，而且也由諸如材料成分及內在應變等的其他參數決定該等特性。例如，可由矽/鍺成分構成第二通道區(603b)，且可以磊晶生長法形成第二通道區(603b)，然後生長用於第一通道區(603a)的矽層，其中根據製程要求，可使層(603b)鬆弛，或不使層(603b)具有指定的內在應變，或將指定應力施加到層(603a)。同樣地，可以加上應變的矽/鍺層之方式提供通道區(603a)。此外，可將具有適當成分的諸如矽/碳等的其他材料用於通道區(603a)及(603b)的其中之一或兩者。因此，對應地選擇指定的材料成分及(或)指定的內在應變，可有效地調整通道區(603a)及(603b)的各別臨界電壓VT1及VT2。因為應變工程在先進MOS裝置中變得愈來愈重要，所以亦可在設計雙通道電晶體特性時有利地採用對應的製程體系。例如，可局部由修改應變，在同一電晶體結構的不同晶粒區(die regions)中產生不同的臨界電壓。
在其他的實施例中，利用諸如包封電晶體元件(600)的具體含應力之覆蓋層施加外部應力，而在通道區(603a)
及(或)(603b)中產生特定內在應變。在其他的實施例中，可在第一及第二通道區(603a)、(603b)中或附近對應地植入諸如氫、氦、及氧等的特定離子材料，而以額外或替代之方式產生應力，因而具體地調整各別的臨界電壓。當必須在不同的晶粒位置或不同的基材位置上產生複數個不同的臨界電壓時，以離子植入法產生的應力調整臨界電壓是有利的，這是因為利用符合裝置要求之不同的罩幕層架構易於執行各別的植入。
因此，本發明提供了一種配合諸如RAM單元等的靜態儲存單元以便大幅減少必須的電晶體元件數目而最有利地使用之自偏壓半導體裝置。因為在形成如形式為雙通道電晶體的對應之自偏壓電晶體元件時，使用已為大家接受的製程技術，所以在特定的技術節點下實現位元密度及(或)效能的顯著改善。此外，因為現在可以位元密度足以比擬動態RAM裝置的高效率之方式製造SRAM裝置，所以易於取代通常被用來作為CPU的外部工作記憶體之動態記憶體裝置，因而在成本上及效能上提供了相當大的優勢。此外，由於本發明的簡化SRAM設計加上低成本的電源供應器，因而可在目前採用磁性儲存裝置或EEPROM的多種應用中有成本效益的使用SRAM裝置。
前文所揭示的特定實施例只是供舉例之用，這是因為熟悉此項技術者在參閱本發明的揭示之後，將可易於以不同但等效之方式修改及實施本發明。例如，可按照不同的順序執行前文所述之製程步驟。此外，除了在最後的申請
專利範圍中所述者之外，本發明將不受本說明書中示出的結構或設計細節之限制。因而顯然可改變或修改前文揭示的特定實施例，且將所有此類的變化視為在本發明的範圍及精神內。因此，最後的申請專利範圍將述及本發明所尋求的保護。
100,300,400,500,600‧‧‧電晶體元件
101,501,601‧‧‧基材
102‧‧‧結晶區
103,203,303‧‧‧通道區
104,304,504,604‧‧‧汲極及源極區
105,205,305,405,505‧‧‧閘極電極
106,306,506‧‧‧閘極絕緣層
107,307‧‧‧側壁間隔層
110,210‧‧‧位元單元
111‧‧‧反相器
112,212,412‧‧‧位元線
113‧‧‧反相位元線
114,115,214,414‧‧‧選擇電晶體
116,216,416‧‧‧選擇線
150‧‧‧靜態隨機存取記憶體單元
204d,204s‧‧‧輸出端
208‧‧‧回授部分
250‧‧‧靜態RAM單元
301‧‧‧基材
302,602‧‧‧半導體區
303a‧‧‧第一通道次區
303b‧‧‧第二通道次區
400a‧‧‧第一雙通道電晶體元件
400b‧‧‧第二雙通道電晶體元件
403‧‧‧經過修改的通道區
404d‧‧‧汲極端
404s‧‧‧源極端
414g‧‧‧閘極
414s‧‧‧源極/汲極端
450‧‧‧SRAM單元
502‧‧‧半導體層
503a,603a‧‧‧第一通道區
503b,603b‧‧‧第二通道區
520‧‧‧絕緣層
若參照前文中之說明，並配合各附圖，將可了解本發明，而在該等附圖中，相同的代號將識別類似的元件，這些附圖有：第1a圖係典型的傳統場效電晶體之橫斷面圖；第1b圖及第1c圖分別示出在N通道增強型電晶體及N通道空乏型電晶體中之汲極電流的變化(亦即，通道導電係數的變化)與所施加的閘極電壓間之關係圖；第1d圖示出其中包含至少六個個別電晶體元件的典型的傳統靜態RAM單元之電路圖；第2a圖示出根據本發明的實施例的包含自偏壓半導體裝置的儲存元件之電路圖；第2b圖示出根據本發明的實施例而得到自偏壓固定導電係數狀態的通道導電係數的變化與所施加的控制電壓間之定性關係圖；第3a及3b圖分別示出根據本發明的特定實施例而在N型雙通道電晶體及P型雙通道電晶體中分別具有兩個以相反導電係數類型的材料摻雜通道區的電晶體元件之橫斷面圖；
第3c圖示出根據本發明的實施例的雙通道場效電晶體的簡化模型之電路圖；第3d圖以簡化之方式示出雙通道電晶體的兩個通道中之每一通道的通道導電係數之圖形；第3e圖根據本發明的實施例的雙通道電晶體的汲極電流(亦即，通道導電係數)與閘極電壓的變化間之定性關係圖；第4a圖示出根據本發明的特定實施例的包含雙通道電晶體的靜態RAM單元之電路圖，其中RAM單元包括只有兩個的電晶體元件；第4b圖示出根據本發明的包含另一實施例的少於六個電晶體元件的RAM單元之電路圖；第5圖示出根據一實施例的具有兩個以相反導電係數類型的材料摻雜的通道區的SOI電晶體元件之橫斷面圖；以及第6圖示出具有以相反導電係數類型的材料摻雜的若干通道區的電晶體元件之橫斷面圖，其中該等通道區也在材料成分及內在應變中之至少一項有所不同。
雖然本發明易於作出各種修改及替代形式，但是該等圖式中係以舉例方式示出本發明的一些特定實施例，且已在本說明書中詳細說明了這些特定實施例。然而，我們當了解，本說明書對這些特定實施例的說明之用意並非將本發明限制在所揭示的該等特定形式，相反地，本發明將涵蓋最後的申請專利範圍所界定的本發明的精神及範圍內之
所有修改、等效物、及替代。
203‧‧‧通道區
205‧‧‧閘電極
214‧‧‧選擇電晶體
216‧‧‧選擇線
204d,204s‧‧‧輸出端
208‧‧‧回授部分
210‧‧‧位元單元
212‧‧‧位元線
250‧‧‧靜態RAM單元
Claims (30)
- 一種電晶體元件，包括：汲極區；源極區；通道區，係包括第一及第二通道次區鄰接該汲極區與該源極區，且係將該通道區配置成於總導電係數處於低阻抗狀態時，界定用來將該通道區的該總導電係數轉變為低阻抗狀態之半導體裝置的第一臨界電壓，以及造成該通道區的該總導電係數的第一突然負導電係數改變之該半導體裝置的該第二臨界電壓；以及位於藉由電容耦合控制該通道區之處的閘極電極。
- 如申請專利範圍第1項之電晶體元件，其中，係針對將該通道區保持在低阻抗狀態的閘極電壓之絕對量而界定該第一突然負導電係數改變，以便界定與該絕對量有關的局部導電係數最大值。
- 如申請專利範圍第1項之電晶體元件，其中，該第一通道次區具有第一導電係數類型，以及該第二通道次區具有與該第一導電係數類型不同之第二導電係數類型。
- 如申請專利範圍第3項之電晶體元件，其中，該第一通道次區的該第一導電係數類型與該汲極及源極區的導電係數類型不同，且該第一通道次區係位於比該第二通道次區更接近該閘極電極之處。
- 如申請專利範圍第1項之電晶體元件，進一步包括在鄰接該汲極及源極區以及該通道區之處形成的絕緣層，該絕緣層將該電晶體元件與基材隔離。
- 如申請專利範圍第3項之電晶體元件，其中，該第一及第二通道次區在材料成分及內在應變中之至少一項上有所不同。
- 如申請專利範圍第1項之電晶體元件，其中，該源極與汲極區係包含具有第一深度之延伸區，且該第一及第二通道次區係具有小於該第一深度之第二深度。
- 一種靜態隨機存取記憶體(RAM)單元，包括：選擇電晶體；以及耦合到該選擇電晶體的資訊儲存元件，該資訊儲存元件包含少於四個電晶體元件，其中，該電晶體元件之其中一者係包括第一可控制半導體裝置，其至少包含：汲極區；源極區；通道區，係形成為包括第一及第二通道次區鄰接該汲極區與該源極區，且係將該通道區配置成於總導電係數處於低阻抗狀態時，界定用來將該通道區的該總導電係數轉變為低阻抗狀態之該半導體裝置的第一臨界電壓，以及造成該通道區的該總導電係數的第一突然負導電係數改變之該半導體裝置的第二臨界電壓；以及位於藉由電容耦合控制該通道區之處的閘極電 極。
- 如申請專利範圍第8項之靜態RAM單元，其中，該第一可控制的半導體裝置具有至少一個固定導電狀態，且其中，該通道區連接到該閘極電極，且在該半導體裝置處於該至少一固定導電狀態時，該通道區配置成對該閘極電極施加自偏壓。
- 如申請專利範圍第9項之靜態RAM單元，其中，該通道區配置成針對施加到該閘極電極的絕對電壓量而至少界定第一臨界電壓，該第一臨界電壓是用來轉變到該自偏壓至少一固定導電狀態的閘極電壓之下限。
- 如申請專利範圍第10項之靜態RAM單元，其中，該第一通道次區係具有第一導電係數類型，以及該第二通道次區係具有與該第一導電係數類型不同之第二導電係數類型。
- 如申請專利範圍第11項之靜態RAM單元，其中，該第一通道次區的該第一導電係數類型與該汲極及源極區的導電係數類型不同，且該第一通道次區係位於比該第二通道次區更接近該閘極電極之處。
- 如申請專利範圍第10項之靜態RAM單元，其中，該第一可控制的半導體裝置進一步包括在鄰接該汲極及源極區以及該通道區之處形成的絕緣層，該絕緣層將該半導體裝置與基材隔離。
- 如申請專利範圍第12項之靜態RAM單元，其中，該第一及第二通道次區在材料成分及內在應變中之至少一項上有所不同。
- 如申請專利範圍第8項之靜態RAM單元，其中，該資訊儲存元件包括第二可控制的半導體裝置，該第二可控制的半導體裝置具有至少一個固定導電狀態，且具有第二通道區、及配置成控制該第二通道區的導電係數之第二閘極電極，該第二通道區連接到該第二閘極電極，且該第二通道區配置成在該半導體裝置處於該至少一個固定導電狀態時對該第二閘極電極施加自偏壓。
- 如申請專利範圍第15項之靜態RAM單元，其中，利用與在自偏壓狀態下操作該第一可控制的半導體裝置所需的第一控制電壓不同之第二控制電壓，使該第二可控制的半導體裝置在自偏壓狀態下可操作。
- 如申請專利範圍第8項之靜態RAM單元，其中，該源極與汲極區係包含具有第一深度之延伸區，且該第一及第二通道次區係具有小於該第一深度之第二深度。
- 一種靜態RAM單元，包括：電晶體元件，該電晶體元件具有閘極電極、汲極區、源極區、以及在電氣上連接到該閘極電極且可被該閘極電極控制的通道區，該電晶體元件配置成於總導電係數處於低阻抗狀態時，界定用來將該通道區的該總導電係數轉變為低阻抗狀態之半導體裝置的第一臨界電壓，以及造成該通道區的該總導電係數的第一突然負導電係數改變之該半導體裝置的第二臨界電壓，該通道區連接到該閘極電極，且配置成對該閘極電極施加自偏壓，以便將該通道區保持在固定導電 狀態。
- 如申請專利範圍第18項之靜態RAM單元，進一步包括耦合到該電晶體元件的選擇電晶體元件。
- 如申請專利範圍第19項之靜態RAM單元，其中，電晶體元件的總數小於六。
- 如申請專利範圍第18項之靜態RAM單元，其中，係在該汲極區與該源極區之間形成該通道區，且該通道區配置成針對施加到該閘極電極的絕對電壓量而至少界定第一臨界電壓，該第一臨界電壓是用來轉變到該自偏壓固定導電狀態的閘極電壓之下限。
- 如申請專利範圍第21項之靜態RAM單元，其中，該第一通道次區係具有第一導電係數類型，以及該第二通道次區係具有與該第一導電係數類型不同之第二導電係數類型。
- 如申請專利範圍第22項之靜態RAM單元，其中，該第一通道次區的該第一導電係數類型與該汲極及源極區的導電係數類型不同，且該第一通道次區係位於比該第二通道次區更接近該閘極電極之處。
- 如申請專利範圍第18項之靜態RAM單元，其中，該電晶體元件進一步包括在鄰接該汲極及源極區以及該通道區之處形成的絕緣層，該絕緣層將該電晶體元件與基材隔離。
- 如申請專利範圍第22項之靜態RAM單元，其中，該第一及第二通道次區在材料成分及內在應變中之至少一項上有所不同。
- 如申請專利範圍第18項之靜態RAM單元，進一步包括第二電晶體元件，該第二電晶體元件具有至少一個自偏壓固定導電狀態，且具有第二通道區、及配置成控制該第二通道區的導電係數之第二閘極電極，該第二通道區連接到該第二閘極電極，且該第二通道區配置成在該電晶體元件處於該至少一個自偏壓固定導電狀態時對該第二閘極電極施加自偏壓。
- 如申請專利範圍第18項之靜態RAM單元，其中，該源極與汲極區係包含具有第一深度之延伸區，且該第一及第二通道次區係具有小於該第一深度之第二深度。
- 一種包括兩個或更少的電晶體元件之靜態RAM單元，其中，該等兩個或更少的電晶體元件之至少其中一者包括雙通道電晶體元件，其係包括：汲極區，係以大致結晶的半導體材料形成該汲極區，且係將該汲極區摻雜成提供第一導電係數類型；源極區，係以大致結晶的半導體材料形成該源極區，且係將該源極區摻雜成提供該第一導電係數類型；通道區，係形成為包括第一及第二通道次區鄰接該汲極區與該源極區，且係將該通道區配置成於總導電係數處於低阻抗狀態時，界定用來將該通道區的總導電係數轉變為低阻抗狀態之半導體裝置的第一臨界電壓，以及造成該通道區的該總導電係數的第一突然負導電係數改變之該半導體裝置的第二臨界電 壓；以及位於藉由電容耦合控制該通道區之處的閘極電極。
- 如申請專利範圍第28項之靜態RAM單元，其中，該第一通道次區具有第一導電係數類型，以及該第二通道次區具有與該第一導電係數類型不同之第二導電係數類型。
- 如申請專利範圍第28項之靜態RAM單元，其中，該源極與汲極區係包含具有第一深度之延伸區，且該第一及第二通道次區係具有小於該第一深度之第二深度。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE102004037087A DE102004037087A1 (de) | 2004-07-30 | 2004-07-30 | Selbstvorspannende Transistorstruktur und SRAM-Zellen mit weniger als sechs Transistoren |
| US11/045,177 US7442971B2 (en) | 2004-07-30 | 2005-01-28 | Self-biasing transistor structure and an SRAM cell having less than six transistors |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW200620655A TW200620655A (en) | 2006-06-16 |
| TWI452694B true TWI452694B (zh) | 2014-09-11 |
Family
ID=35731163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW094125085A TWI452694B (zh) | 2004-07-30 | 2005-07-25 | 自偏壓電晶體結構以及具有少於六個電晶體之靜態隨機存取記憶體（ｓｒａｍ）單元 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US7442971B2 (zh) |
| CN (1) | CN100499165C (zh) |
| DE (1) | DE102004037087A1 (zh) |
| TW (1) | TWI452694B (zh) |
Families Citing this family (69)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004037087A1 (de) * | 2004-07-30 | 2006-03-23 | Advanced Micro Devices, Inc., Sunnyvale | Selbstvorspannende Transistorstruktur und SRAM-Zellen mit weniger als sechs Transistoren |
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