JPS6212999A - 半導体メモリセル - Google Patents
半導体メモリセルInfo
- Publication number
- JPS6212999A JPS6212999A JP61156041A JP15604186A JPS6212999A JP S6212999 A JPS6212999 A JP S6212999A JP 61156041 A JP61156041 A JP 61156041A JP 15604186 A JP15604186 A JP 15604186A JP S6212999 A JPS6212999 A JP S6212999A
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- JP
- Japan
- Prior art keywords
- base
- collector
- npn transistor
- turned
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/30—Hydrogen technology
- Y02E60/50—Fuel cells
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、PNPN交差結合型メモリセルの改良に関す
るもので、書き込みパルス幅を小さくするためのメモリ
セルを提供するものである。
るもので、書き込みパルス幅を小さくするためのメモリ
セルを提供するものである。
第1図に、従来のPNPN交差結合型メモリセルとその
周辺回路の一部を示した。このようなセルは1例えば特
開昭50−38428号公報等に開示される。第1図に
おいてセル1の有する情報″′l″を# O##に書き
かえる場合を考える。すなわち、トランジスタT4とT
6とがオンでT3とT5とがオフの状態から、トランジ
スタT4とT6とがオフ、T3とT5とがオンとなる状
態にする。今ワード線Wlが選択され、Wlの電位がv
x8の時、トランジスタT4.T6がオン、トランジス
タT3.T5がオフとすると、T6から、ディジット線
D2へ読み出し電流I3が流れている。この時、T12
のベース電位v r e r cをT6のベース電位v
1より高い電位V w Mへ上げると同時に、T11の
ベース電位をV r F! r CからT5のベース電
位v2より低い電位V wt、へ下げると、T5がオン
して、T3がT5からディジット線DIに流れ出る。こ
の時、読み出し電流エアが、T5から流れ始めた時点で
は、Vlの電位が高く、T3がオフ、T4がオンのため
、T5のコレクタに流れこむ電流は、T4のコレクタお
よび法話により蓄積された電荷があるT6のベースから
供給される(第2図)、T6のベースから蓄積電荷が引
き抜かれながら、vlの電位がゆっくりと降下するため
、T3がオンとなるまでに、長時間を要す、やがて、T
5のコレクタ電流が。
周辺回路の一部を示した。このようなセルは1例えば特
開昭50−38428号公報等に開示される。第1図に
おいてセル1の有する情報″′l″を# O##に書き
かえる場合を考える。すなわち、トランジスタT4とT
6とがオンでT3とT5とがオフの状態から、トランジ
スタT4とT6とがオフ、T3とT5とがオンとなる状
態にする。今ワード線Wlが選択され、Wlの電位がv
x8の時、トランジスタT4.T6がオン、トランジス
タT3.T5がオフとすると、T6から、ディジット線
D2へ読み出し電流I3が流れている。この時、T12
のベース電位v r e r cをT6のベース電位v
1より高い電位V w Mへ上げると同時に、T11の
ベース電位をV r F! r CからT5のベース電
位v2より低い電位V wt、へ下げると、T5がオン
して、T3がT5からディジット線DIに流れ出る。こ
の時、読み出し電流エアが、T5から流れ始めた時点で
は、Vlの電位が高く、T3がオフ、T4がオンのため
、T5のコレクタに流れこむ電流は、T4のコレクタお
よび法話により蓄積された電荷があるT6のベースから
供給される(第2図)、T6のベースから蓄積電荷が引
き抜かれながら、vlの電位がゆっくりと降下するため
、T3がオンとなるまでに、長時間を要す、やがて、T
5のコレクタ電流が。
T3から供給されるようになると、V2の電位が上昇し
、T4はオフとなり書き込みが完了する。
、T4はオフとなり書き込みが完了する。
〔発明が解決しようとする問題点〕
このように、従来のPNPN交差結合型メモリセルは、
トランジスタT5のコレクタ電流が流れた時点で、オン
状態にあるT4が障害になって。
トランジスタT5のコレクタ電流が流れた時点で、オン
状態にあるT4が障害になって。
T6のベースに蓄積された電荷を引き抜くのに使用され
る電流が少なく、時間を要するため、書き込み完了まで
に相当の時間を要し、書き込みパルス幅が大きくなると
いう欠点を有していた。
る電流が少なく、時間を要するため、書き込み完了まで
に相当の時間を要し、書き込みパルス幅が大きくなると
いう欠点を有していた。
本発明は、前述の如き欠点を改善したものであり、その
目的は、書き込みパルス幅の小さいPNPN交差結合型
メモリセルを得ることにある。
目的は、書き込みパルス幅の小さいPNPN交差結合型
メモリセルを得ることにある。
、□4□よオうぇあ。工4 :この目
的を達成するために2本発明の半導体メモリセルは、従
来のPNPN交差結合型メモリセルに抵抗を付加したも
のである。
的を達成するために2本発明の半導体メモリセルは、従
来のPNPN交差結合型メモリセルに抵抗を付加したも
のである。
抵抗は、PNPトランジスタのコレクタとNPNトラン
ジスタのベース間にあって、書き込み開始時に、抵抗に
流れる電流によって、オン側のNPNトランジスタのベ
ース電位の降下をすみやかに引き起こすと同時に、前記
抵抗によりPNPトランジスタT4から流れる電流を押
えて、NPNトランジスタT6のベース蓄積電荷の引き
抜き゛を速くし、書き込みパルス幅を低減させる手段を
提供する。
ジスタのベース間にあって、書き込み開始時に、抵抗に
流れる電流によって、オン側のNPNトランジスタのベ
ース電位の降下をすみやかに引き起こすと同時に、前記
抵抗によりPNPトランジスタT4から流れる電流を押
えて、NPNトランジスタT6のベース蓄積電荷の引き
抜き゛を速くし、書き込みパルス幅を低減させる手段を
提供する。
以下実施例について詳細に説明する。
第3図を用いて1本発明の詳細な説明する。いまセル1
の情報It 1 ##を′0″に書きかえる場合を考え
る。ワード線Wlが選択され、Wlの電位がVYMの時
、トランジスタT4.T6がオン。
の情報It 1 ##を′0″に書きかえる場合を考え
る。ワード線Wlが選択され、Wlの電位がVYMの時
、トランジスタT4.T6がオン。
トランジスタT3.T5がオフとすると、T6からディ
ジット、lID2へ読み出し電流工。が流れている。一
方、ディジットmD1には、トランジスタTllから工
。が流れている。この時、T12のベース電位vy、。
ジット、lID2へ読み出し電流工。が流れている。一
方、ディジットmD1には、トランジスタTllから工
。が流れている。この時、T12のベース電位vy、。
、。をT6のベース電位v1より高い電位V w Mへ
上げると同時に、T11のベース電位をvv−6、。か
ら、T5のベース電位v2より低い電位V w T、へ
下げるとT5がオンして、■aがT5からDlに流れ出
る。この際、T5のコレクタ電流は、流れ始めた時点で
は、T3がオフ、T4がオンのため、飽和による電荷が
蓄積されているT6のベースおよび抵抗R2を介して、
T4のコレクタから供給されるが、R2に流れる電流が
電圧降下を引き起こす。この電圧降下によりT5のコレ
クタ電流の多くがT6のベース蓄積電荷の引き抜きに使
用される。この結果、I=CXdv/dt (C:拡
散容量)より、T6のベースに蓄積されている電荷を速
く引き抜くと同時に、Vlの電位がすみやかに降下する
(第4図)。このため、T3が、迅速にオンとなり。
上げると同時に、T11のベース電位をvv−6、。か
ら、T5のベース電位v2より低い電位V w T、へ
下げるとT5がオンして、■aがT5からDlに流れ出
る。この際、T5のコレクタ電流は、流れ始めた時点で
は、T3がオフ、T4がオンのため、飽和による電荷が
蓄積されているT6のベースおよび抵抗R2を介して、
T4のコレクタから供給されるが、R2に流れる電流が
電圧降下を引き起こす。この電圧降下によりT5のコレ
クタ電流の多くがT6のベース蓄積電荷の引き抜きに使
用される。この結果、I=CXdv/dt (C:拡
散容量)より、T6のベースに蓄積されている電荷を速
く引き抜くと同時に、Vlの電位がすみやかに降下する
(第4図)。このため、T3が、迅速にオンとなり。
T5のコレクタ電流は、T3のベースから供給されるよ
うになる。この結果T4がオフとなる。すなわち、T3
.T5がオン、T4.T6がオフの状態になり、メモリ
セルのフリップフロップが迅速に反転し、セル1のda
1 jjからII O##への書き込みがすみやかに
行なわれる。
うになる。この結果T4がオフとなる。すなわち、T3
.T5がオン、T4.T6がオフの状態になり、メモリ
セルのフリップフロップが迅速に反転し、セル1のda
1 jjからII O##への書き込みがすみやかに
行なわれる。
次に本発明の抵抗付加方法の一例としてメモリセルの断
面図を示す。
面図を示す。
第5図に本発明のメモリセルの回路図とその半導体集積
回路用の横断面を示した6回路図で10はPNPトラン
ジスタのエミッタ、20はPNP 。
回路用の横断面を示した6回路図で10はPNPトラン
ジスタのエミッタ、20はPNP 。
トランジスタのベース、30はPNPトランジスタのコ
レクタとダブルエミッタ型NPNトランジスタのベース
との間に付加した抵抗、40はダブルエミッタ型NPN
トランジスタのエミッタで情報保持電流を済す。50は
ダブルエミッタ型NPNトランジスタのエミッタで読み
出し電流を流す、60は、ダブルエミッタ型NPNトラ
ンジスタのベースである。又横断面図で、■はp影領域
でラテラルPNPトランジスタのエミッタ、2はn形エ
ピタキシャル領域でラテラルPNPトランジスタのべ一
天、3はP影領域でラテラルPNPトランジスタのコレ
クタおよび、PNPトランジスタのコレクタとダブルエ
ミッタ型NPNトランジスタのベースとの間に付加する
抵抗および、ダブルエミッタ型NPNトランジスタのベ
ースを表わす領域である。4はN小領域でダブルエミッ
タ型NPN)−ランジスタのエミッタで情報保持電流を
流す。5はN小領域でダブルエミッタ型NPNトランジ
スタのエミッタで読み出し電流を流す、6はダブルエミ
ッタ型トランジスタのベース電極、7はN小領域でダブ
ルエミッタ型トランジスタのコレクタ、8は、酸化膜、
9はp形基板である。
レクタとダブルエミッタ型NPNトランジスタのベース
との間に付加した抵抗、40はダブルエミッタ型NPN
トランジスタのエミッタで情報保持電流を済す。50は
ダブルエミッタ型NPNトランジスタのエミッタで読み
出し電流を流す、60は、ダブルエミッタ型NPNトラ
ンジスタのベースである。又横断面図で、■はp影領域
でラテラルPNPトランジスタのエミッタ、2はn形エ
ピタキシャル領域でラテラルPNPトランジスタのべ一
天、3はP影領域でラテラルPNPトランジスタのコレ
クタおよび、PNPトランジスタのコレクタとダブルエ
ミッタ型NPNトランジスタのベースとの間に付加する
抵抗および、ダブルエミッタ型NPNトランジスタのベ
ースを表わす領域である。4はN小領域でダブルエミッ
タ型NPN)−ランジスタのエミッタで情報保持電流を
流す。5はN小領域でダブルエミッタ型NPNトランジ
スタのエミッタで読み出し電流を流す、6はダブルエミ
ッタ型トランジスタのベース電極、7はN小領域でダブ
ルエミッタ型トランジスタのコレクタ、8は、酸化膜、
9はp形基板である。
ところで、メモリセルの回路図における抵抗30は、従
来のp影領域の寄生抵抗を利用するだけでは、出来ない
。しかし、抵抗式R=ρ×Q/(aXb)、ρ:抵抗率
、Q:長さ、a:幅、b:深さで示されるように、p影
領域の抵抗率ρを増すか、長さΩを増すか2幅aを減ら
すか、深さbを小さくして抵抗30を必要な値にするこ
とが出来る。
来のp影領域の寄生抵抗を利用するだけでは、出来ない
。しかし、抵抗式R=ρ×Q/(aXb)、ρ:抵抗率
、Q:長さ、a:幅、b:深さで示されるように、p影
領域の抵抗率ρを増すか、長さΩを増すか2幅aを減ら
すか、深さbを小さくして抵抗30を必要な値にするこ
とが出来る。
以上説明した如く1本発明の半導体メモリセルは、メモ
リセルの書き込みの際、書き込まれるダブルエミッタ型
NPNトランジスタのコレクタ電流が、交差結合した反
対側のダブルエミッタ型NPNトランジスタのベースに
蓄積されている電荷を速く引き抜き、サイリスタを構成
するPNPトランジスタから、すみやかに前記コレクタ
電流を供給するようにしているので、書き込みパルス幅
を低減出来、その特徴を遺憾なく発揮することが出来る
。
リセルの書き込みの際、書き込まれるダブルエミッタ型
NPNトランジスタのコレクタ電流が、交差結合した反
対側のダブルエミッタ型NPNトランジスタのベースに
蓄積されている電荷を速く引き抜き、サイリスタを構成
するPNPトランジスタから、すみやかに前記コレクタ
電流を供給するようにしているので、書き込みパルス幅
を低減出来、その特徴を遺憾なく発揮することが出来る
。
第一1図は、従来のPNPN交差結合型メモリセルとそ
の周辺回路図、第2図は、PNPN交差結合型メモリセ
ルの書き込み時における各部の電圧。 電流を示した説明図、第3図は1本発明の一実施例の半
導体メモリセルとその周辺回路図、第4図は、従来のP
NPN交差結合型メモリセルと本発明の半導体メモリセ
ルとの書き込み時における比較図、第5図は1本発明の
一実施例の断面図及び回路図である。 T1〜TI2・・・トランジスタ、■1〜I4・・・定
電流源。 ′:A 1 国 Vtξ ViE 第 2 図 (α) (b) −丁4 第 3 図 Ihξ VEE
の周辺回路図、第2図は、PNPN交差結合型メモリセ
ルの書き込み時における各部の電圧。 電流を示した説明図、第3図は1本発明の一実施例の半
導体メモリセルとその周辺回路図、第4図は、従来のP
NPN交差結合型メモリセルと本発明の半導体メモリセ
ルとの書き込み時における比較図、第5図は1本発明の
一実施例の断面図及び回路図である。 T1〜TI2・・・トランジスタ、■1〜I4・・・定
電流源。 ′:A 1 国 Vtξ ViE 第 2 図 (α) (b) −丁4 第 3 図 Ihξ VEE
Claims (1)
- 1、第1PNPトランジスタのベースを第1ダブルエミ
ッタ型NPNトランジスタのコレクタに接続し、第1P
NPトランジスタのコレクタを第1の抵抗を介して、第
1ダブルエミッタ型NPNトランジスタのベースに接続
し、第2PNPトランジスタのベースを第2ダブルエミ
ッタ型NPNトランジスタのコレクタに接続し、第2N
PNトランジスタのコレクタを第2の抵抗を介して、第
2ダブルエミッタ型NPNトランジスタのベースに接続
し、第1ダブルエミッタ型NPNトランジスタのコレク
タを第2ダブルエミッタ型NPNトランジスタのベース
に接続し、第1ダブルエミッタ型NPNトランジスタの
ベースを第2ダブルエミッタ型NPNトランジスタのコ
レクタに接続することにより1つの交差型メモリセルを
構成し、従来のPNPN交差結合型メモリセルに比較し
て、PNPトランジスタのコレクタに抵抗をもうけたこ
とを特徴とする半導体メモリセル。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61156041A JPS6212999A (ja) | 1986-07-04 | 1986-07-04 | 半導体メモリセル |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61156041A JPS6212999A (ja) | 1986-07-04 | 1986-07-04 | 半導体メモリセル |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6212999A true JPS6212999A (ja) | 1987-01-21 |
JPH057797B2 JPH057797B2 (ja) | 1993-01-29 |
Family
ID=15619024
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61156041A Granted JPS6212999A (ja) | 1986-07-04 | 1986-07-04 | 半導体メモリセル |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6212999A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP3149738A4 (en) * | 2014-09-25 | 2018-01-24 | Kilopass Technology, Inc. | Cross-coupled thyristor sram circuits and methods of operation |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58127368A (ja) * | 1982-01-18 | 1983-07-29 | フエアチアイルド・カメラ・アンド・インストルメント・コ−ポレ−シヨン | 高集積度ram用のイオン注入したメモリセル |
-
1986
- 1986-07-04 JP JP61156041A patent/JPS6212999A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58127368A (ja) * | 1982-01-18 | 1983-07-29 | フエアチアイルド・カメラ・アンド・インストルメント・コ−ポレ−シヨン | 高集積度ram用のイオン注入したメモリセル |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP3149738A4 (en) * | 2014-09-25 | 2018-01-24 | Kilopass Technology, Inc. | Cross-coupled thyristor sram circuits and methods of operation |
Also Published As
Publication number | Publication date |
---|---|
JPH057797B2 (ja) | 1993-01-29 |
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