JPS6212999A - 半導体メモリセル - Google Patents
半導体メモリセルInfo
- Publication number
- JPS6212999A JPS6212999A JP61156041A JP15604186A JPS6212999A JP S6212999 A JPS6212999 A JP S6212999A JP 61156041 A JP61156041 A JP 61156041A JP 15604186 A JP15604186 A JP 15604186A JP S6212999 A JPS6212999 A JP S6212999A
- Authority
- JP
- Japan
- Prior art keywords
- base
- collector
- npn transistor
- turned
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/30—Hydrogen technology
- Y02E60/50—Fuel cells
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＰＮＰＮ交差結合型メモリセルの改良に関す
るもので、書き込みパルス幅を小さくするためのメモリ
セルを提供するものである。
るもので、書き込みパルス幅を小さくするためのメモリ
セルを提供するものである。
第１図に、従来のＰＮＰＮ交差結合型メモリセルとその
周辺回路の一部を示した。このようなセルは１例えば特
開昭５０−３８４２８号公報等に開示される。第１図に
おいてセル１の有する情報″′ｌ″を＃ Ｏ＃＃に書き
かえる場合を考える。すなわち、トランジスタＴ４とＴ
６とがオンでＴ３とＴ５とがオフの状態から、トランジ
スタＴ４とＴ６とがオフ、Ｔ３とＴ５とがオンとなる状
態にする。今ワード線Ｗｌが選択され、Ｗｌの電位がｖ
ｘ８の時、トランジスタＴ４．Ｔ６がオン、トランジス
タＴ３．Ｔ５がオフとすると、Ｔ６から、ディジット線
Ｄ２へ読み出し電流Ｉ３が流れている。この時、Ｔ１２
のベース電位ｖ ｒ ｅ ｒ ｃをＴ６のベース電位ｖ
１より高い電位Ｖ ｗ Ｍへ上げると同時に、Ｔ１１の
ベース電位をＶ ｒ Ｆ！ ｒ ＣからＴ５のベース電
位ｖ２より低い電位Ｖ ｗｔ、へ下げると、Ｔ５がオン
して、Ｔ３がＴ５からディジット線ＤＩに流れ出る。こ
の時、読み出し電流エアが、Ｔ５から流れ始めた時点で
は、Ｖｌの電位が高く、Ｔ３がオフ、Ｔ４がオンのため
、Ｔ５のコレクタに流れこむ電流は、Ｔ４のコレクタお
よび法話により蓄積された電荷があるＴ６のベースから
供給される（第２図）、Ｔ６のベースから蓄積電荷が引
き抜かれながら、ｖｌの電位がゆっくりと降下するため
、Ｔ３がオンとなるまでに、長時間を要す、やがて、Ｔ
５のコレクタ電流が。
周辺回路の一部を示した。このようなセルは１例えば特
開昭５０−３８４２８号公報等に開示される。第１図に
おいてセル１の有する情報″′ｌ″を＃ Ｏ＃＃に書き
かえる場合を考える。すなわち、トランジスタＴ４とＴ
６とがオンでＴ３とＴ５とがオフの状態から、トランジ
スタＴ４とＴ６とがオフ、Ｔ３とＴ５とがオンとなる状
態にする。今ワード線Ｗｌが選択され、Ｗｌの電位がｖ
ｘ８の時、トランジスタＴ４．Ｔ６がオン、トランジス
タＴ３．Ｔ５がオフとすると、Ｔ６から、ディジット線
Ｄ２へ読み出し電流Ｉ３が流れている。この時、Ｔ１２
のベース電位ｖ ｒ ｅ ｒ ｃをＴ６のベース電位ｖ
１より高い電位Ｖ ｗ Ｍへ上げると同時に、Ｔ１１の
ベース電位をＶ ｒ Ｆ！ ｒ ＣからＴ５のベース電
位ｖ２より低い電位Ｖ ｗｔ、へ下げると、Ｔ５がオン
して、Ｔ３がＴ５からディジット線ＤＩに流れ出る。こ
の時、読み出し電流エアが、Ｔ５から流れ始めた時点で
は、Ｖｌの電位が高く、Ｔ３がオフ、Ｔ４がオンのため
、Ｔ５のコレクタに流れこむ電流は、Ｔ４のコレクタお
よび法話により蓄積された電荷があるＴ６のベースから
供給される（第２図）、Ｔ６のベースから蓄積電荷が引
き抜かれながら、ｖｌの電位がゆっくりと降下するため
、Ｔ３がオンとなるまでに、長時間を要す、やがて、Ｔ
５のコレクタ電流が。
Ｔ３から供給されるようになると、Ｖ２の電位が上昇し
、Ｔ４はオフとなり書き込みが完了する。
、Ｔ４はオフとなり書き込みが完了する。
〔発明が解決しようとする問題点〕
このように、従来のＰＮＰＮ交差結合型メモリセルは、
トランジスタＴ５のコレクタ電流が流れた時点で、オン
状態にあるＴ４が障害になって。
トランジスタＴ５のコレクタ電流が流れた時点で、オン
状態にあるＴ４が障害になって。
Ｔ６のベースに蓄積された電荷を引き抜くのに使用され
る電流が少なく、時間を要するため、書き込み完了まで
に相当の時間を要し、書き込みパルス幅が大きくなると
いう欠点を有していた。
る電流が少なく、時間を要するため、書き込み完了まで
に相当の時間を要し、書き込みパルス幅が大きくなると
いう欠点を有していた。
本発明は、前述の如き欠点を改善したものであり、その
目的は、書き込みパルス幅の小さいＰＮＰＮ交差結合型
メモリセルを得ることにある。
目的は、書き込みパルス幅の小さいＰＮＰＮ交差結合型
メモリセルを得ることにある。
、□４□よオうぇあ。工４ ：この目
的を達成するために２本発明の半導体メモリセルは、従
来のＰＮＰＮ交差結合型メモリセルに抵抗を付加したも
のである。
的を達成するために２本発明の半導体メモリセルは、従
来のＰＮＰＮ交差結合型メモリセルに抵抗を付加したも
のである。
抵抗は、ＰＮＰトランジスタのコレクタとＮＰＮトラン
ジスタのベース間にあって、書き込み開始時に、抵抗に
流れる電流によって、オン側のＮＰＮトランジスタのベ
ース電位の降下をすみやかに引き起こすと同時に、前記
抵抗によりＰＮＰトランジスタＴ４から流れる電流を押
えて、ＮＰＮトランジスタＴ６のベース蓄積電荷の引き
抜き゛を速くし、書き込みパルス幅を低減させる手段を
提供する。
ジスタのベース間にあって、書き込み開始時に、抵抗に
流れる電流によって、オン側のＮＰＮトランジスタのベ
ース電位の降下をすみやかに引き起こすと同時に、前記
抵抗によりＰＮＰトランジスタＴ４から流れる電流を押
えて、ＮＰＮトランジスタＴ６のベース蓄積電荷の引き
抜き゛を速くし、書き込みパルス幅を低減させる手段を
提供する。
以下実施例について詳細に説明する。
第３図を用いて１本発明の詳細な説明する。いまセル１
の情報Ｉｔ １ ＃＃を′０″に書きかえる場合を考え
る。ワード線Ｗｌが選択され、Ｗｌの電位がＶＹＭの時
、トランジスタＴ４．Ｔ６がオン。
の情報Ｉｔ １ ＃＃を′０″に書きかえる場合を考え
る。ワード線Ｗｌが選択され、Ｗｌの電位がＶＹＭの時
、トランジスタＴ４．Ｔ６がオン。
トランジスタＴ３．Ｔ５がオフとすると、Ｔ６からディ
ジット、ｌＩＤ２へ読み出し電流工。が流れている。一
方、ディジットｍＤ１には、トランジスタＴｌｌから工
。が流れている。この時、Ｔ１２のベース電位ｖｙ、。
ジット、ｌＩＤ２へ読み出し電流工。が流れている。一
方、ディジットｍＤ１には、トランジスタＴｌｌから工
。が流れている。この時、Ｔ１２のベース電位ｖｙ、。
、。をＴ６のベース電位ｖ１より高い電位Ｖ ｗ Ｍへ
上げると同時に、Ｔ１１のベース電位をｖｖ−６、。か
ら、Ｔ５のベース電位ｖ２より低い電位Ｖ ｗ Ｔ、へ
下げるとＴ５がオンして、■ａがＴ５からＤｌに流れ出
る。この際、Ｔ５のコレクタ電流は、流れ始めた時点で
は、Ｔ３がオフ、Ｔ４がオンのため、飽和による電荷が
蓄積されているＴ６のベースおよび抵抗Ｒ２を介して、
Ｔ４のコレクタから供給されるが、Ｒ２に流れる電流が
電圧降下を引き起こす。この電圧降下によりＴ５のコレ
クタ電流の多くがＴ６のベース蓄積電荷の引き抜きに使
用される。この結果、Ｉ＝ＣＸｄｖ／ｄｔ （Ｃ：拡
散容量）より、Ｔ６のベースに蓄積されている電荷を速
く引き抜くと同時に、Ｖｌの電位がすみやかに降下する
（第４図）。このため、Ｔ３が、迅速にオンとなり。
上げると同時に、Ｔ１１のベース電位をｖｖ−６、。か
ら、Ｔ５のベース電位ｖ２より低い電位Ｖ ｗ Ｔ、へ
下げるとＴ５がオンして、■ａがＴ５からＤｌに流れ出
る。この際、Ｔ５のコレクタ電流は、流れ始めた時点で
は、Ｔ３がオフ、Ｔ４がオンのため、飽和による電荷が
蓄積されているＴ６のベースおよび抵抗Ｒ２を介して、
Ｔ４のコレクタから供給されるが、Ｒ２に流れる電流が
電圧降下を引き起こす。この電圧降下によりＴ５のコレ
クタ電流の多くがＴ６のベース蓄積電荷の引き抜きに使
用される。この結果、Ｉ＝ＣＸｄｖ／ｄｔ （Ｃ：拡
散容量）より、Ｔ６のベースに蓄積されている電荷を速
く引き抜くと同時に、Ｖｌの電位がすみやかに降下する
（第４図）。このため、Ｔ３が、迅速にオンとなり。
Ｔ５のコレクタ電流は、Ｔ３のベースから供給されるよ
うになる。この結果Ｔ４がオフとなる。すなわち、Ｔ３
．Ｔ５がオン、Ｔ４．Ｔ６がオフの状態になり、メモリ
セルのフリップフロップが迅速に反転し、セル１のｄａ
１ ｊｊからＩＩ Ｏ＃＃への書き込みがすみやかに
行なわれる。
うになる。この結果Ｔ４がオフとなる。すなわち、Ｔ３
．Ｔ５がオン、Ｔ４．Ｔ６がオフの状態になり、メモリ
セルのフリップフロップが迅速に反転し、セル１のｄａ
１ ｊｊからＩＩ Ｏ＃＃への書き込みがすみやかに
行なわれる。
次に本発明の抵抗付加方法の一例としてメモリセルの断
面図を示す。
面図を示す。
第５図に本発明のメモリセルの回路図とその半導体集積
回路用の横断面を示した６回路図で１０はＰＮＰトラン
ジスタのエミッタ、２０はＰＮＰ 。
回路用の横断面を示した６回路図で１０はＰＮＰトラン
ジスタのエミッタ、２０はＰＮＰ 。
トランジスタのベース、３０はＰＮＰトランジスタのコ
レクタとダブルエミッタ型ＮＰＮトランジスタのベース
との間に付加した抵抗、４０はダブルエミッタ型ＮＰＮ
トランジスタのエミッタで情報保持電流を済す。５０は
ダブルエミッタ型ＮＰＮトランジスタのエミッタで読み
出し電流を流す、６０は、ダブルエミッタ型ＮＰＮトラ
ンジスタのベースである。又横断面図で、■はｐ影領域
でラテラルＰＮＰトランジスタのエミッタ、２はｎ形エ
ピタキシャル領域でラテラルＰＮＰトランジスタのべ一
天、３はＰ影領域でラテラルＰＮＰトランジスタのコレ
クタおよび、ＰＮＰトランジスタのコレクタとダブルエ
ミッタ型ＮＰＮトランジスタのベースとの間に付加する
抵抗および、ダブルエミッタ型ＮＰＮトランジスタのベ
ースを表わす領域である。４はＮ小領域でダブルエミッ
タ型ＮＰＮ）−ランジスタのエミッタで情報保持電流を
流す。５はＮ小領域でダブルエミッタ型ＮＰＮトランジ
スタのエミッタで読み出し電流を流す、６はダブルエミ
ッタ型トランジスタのベース電極、７はＮ小領域でダブ
ルエミッタ型トランジスタのコレクタ、８は、酸化膜、
９はｐ形基板である。
レクタとダブルエミッタ型ＮＰＮトランジスタのベース
との間に付加した抵抗、４０はダブルエミッタ型ＮＰＮ
トランジスタのエミッタで情報保持電流を済す。５０は
ダブルエミッタ型ＮＰＮトランジスタのエミッタで読み
出し電流を流す、６０は、ダブルエミッタ型ＮＰＮトラ
ンジスタのベースである。又横断面図で、■はｐ影領域
でラテラルＰＮＰトランジスタのエミッタ、２はｎ形エ
ピタキシャル領域でラテラルＰＮＰトランジスタのべ一
天、３はＰ影領域でラテラルＰＮＰトランジスタのコレ
クタおよび、ＰＮＰトランジスタのコレクタとダブルエ
ミッタ型ＮＰＮトランジスタのベースとの間に付加する
抵抗および、ダブルエミッタ型ＮＰＮトランジスタのベ
ースを表わす領域である。４はＮ小領域でダブルエミッ
タ型ＮＰＮ）−ランジスタのエミッタで情報保持電流を
流す。５はＮ小領域でダブルエミッタ型ＮＰＮトランジ
スタのエミッタで読み出し電流を流す、６はダブルエミ
ッタ型トランジスタのベース電極、７はＮ小領域でダブ
ルエミッタ型トランジスタのコレクタ、８は、酸化膜、
９はｐ形基板である。
ところで、メモリセルの回路図における抵抗３０は、従
来のｐ影領域の寄生抵抗を利用するだけでは、出来ない
。しかし、抵抗式Ｒ＝ρ×Ｑ／（ａＸｂ）、ρ：抵抗率
、Ｑ：長さ、ａ：幅、ｂ：深さで示されるように、ｐ影
領域の抵抗率ρを増すか、長さΩを増すか２幅ａを減ら
すか、深さｂを小さくして抵抗３０を必要な値にするこ
とが出来る。
来のｐ影領域の寄生抵抗を利用するだけでは、出来ない
。しかし、抵抗式Ｒ＝ρ×Ｑ／（ａＸｂ）、ρ：抵抗率
、Ｑ：長さ、ａ：幅、ｂ：深さで示されるように、ｐ影
領域の抵抗率ρを増すか、長さΩを増すか２幅ａを減ら
すか、深さｂを小さくして抵抗３０を必要な値にするこ
とが出来る。
以上説明した如く１本発明の半導体メモリセルは、メモ
リセルの書き込みの際、書き込まれるダブルエミッタ型
ＮＰＮトランジスタのコレクタ電流が、交差結合した反
対側のダブルエミッタ型ＮＰＮトランジスタのベースに
蓄積されている電荷を速く引き抜き、サイリスタを構成
するＰＮＰトランジスタから、すみやかに前記コレクタ
電流を供給するようにしているので、書き込みパルス幅
を低減出来、その特徴を遺憾なく発揮することが出来る
。
リセルの書き込みの際、書き込まれるダブルエミッタ型
ＮＰＮトランジスタのコレクタ電流が、交差結合した反
対側のダブルエミッタ型ＮＰＮトランジスタのベースに
蓄積されている電荷を速く引き抜き、サイリスタを構成
するＰＮＰトランジスタから、すみやかに前記コレクタ
電流を供給するようにしているので、書き込みパルス幅
を低減出来、その特徴を遺憾なく発揮することが出来る
。
第一１図は、従来のＰＮＰＮ交差結合型メモリセルとそ
の周辺回路図、第２図は、ＰＮＰＮ交差結合型メモリセ
ルの書き込み時における各部の電圧。 電流を示した説明図、第３図は１本発明の一実施例の半
導体メモリセルとその周辺回路図、第４図は、従来のＰ
ＮＰＮ交差結合型メモリセルと本発明の半導体メモリセ
ルとの書き込み時における比較図、第５図は１本発明の
一実施例の断面図及び回路図である。 Ｔ１〜ＴＩ２・・・トランジスタ、■１〜Ｉ４・・・定
電流源。 ′：Ａ １ 国 Ｖｔξ ＶｉＥ 第 ２ 図 （α） （ｂ） −丁４ 第 ３ 図 Ｉｈξ ＶＥＥ
の周辺回路図、第２図は、ＰＮＰＮ交差結合型メモリセ
ルの書き込み時における各部の電圧。 電流を示した説明図、第３図は１本発明の一実施例の半
導体メモリセルとその周辺回路図、第４図は、従来のＰ
ＮＰＮ交差結合型メモリセルと本発明の半導体メモリセ
ルとの書き込み時における比較図、第５図は１本発明の
一実施例の断面図及び回路図である。 Ｔ１〜ＴＩ２・・・トランジスタ、■１〜Ｉ４・・・定
電流源。 ′：Ａ １ 国 Ｖｔξ ＶｉＥ 第 ２ 図 （α） （ｂ） −丁４ 第 ３ 図 Ｉｈξ ＶＥＥ
Claims (1)
- １、第１ＰＮＰトランジスタのベースを第１ダブルエミ
ッタ型ＮＰＮトランジスタのコレクタに接続し、第１Ｐ
ＮＰトランジスタのコレクタを第１の抵抗を介して、第
１ダブルエミッタ型ＮＰＮトランジスタのベースに接続
し、第２ＰＮＰトランジスタのベースを第２ダブルエミ
ッタ型ＮＰＮトランジスタのコレクタに接続し、第２Ｎ
ＰＮトランジスタのコレクタを第２の抵抗を介して、第
２ダブルエミッタ型ＮＰＮトランジスタのベースに接続
し、第１ダブルエミッタ型ＮＰＮトランジスタのコレク
タを第２ダブルエミッタ型ＮＰＮトランジスタのベース
に接続し、第１ダブルエミッタ型ＮＰＮトランジスタの
ベースを第２ダブルエミッタ型ＮＰＮトランジスタのコ
レクタに接続することにより１つの交差型メモリセルを
構成し、従来のＰＮＰＮ交差結合型メモリセルに比較し
て、ＰＮＰトランジスタのコレクタに抵抗をもうけたこ
とを特徴とする半導体メモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61156041A JPS6212999A (ja) | 1986-07-04 | 1986-07-04 | 半導体メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61156041A JPS6212999A (ja) | 1986-07-04 | 1986-07-04 | 半導体メモリセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6212999A true JPS6212999A (ja) | 1987-01-21 |
| JPH057797B2 JPH057797B2 (ja) | 1993-01-29 |
Family
ID=15619024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61156041A Granted JPS6212999A (ja) | 1986-07-04 | 1986-07-04 | 半導体メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6212999A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3149738A4 (en) * | 2014-09-25 | 2018-01-24 | Kilopass Technology, Inc. | Cross-coupled thyristor sram circuits and methods of operation |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58127368A (ja) * | 1982-01-18 | 1983-07-29 | フエアチアイルド・カメラ・アンド・インストルメント・コ−ポレ−シヨン | 高集積度ｒａｍ用のイオン注入したメモリセル |
-
1986
- 1986-07-04 JP JP61156041A patent/JPS6212999A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58127368A (ja) * | 1982-01-18 | 1983-07-29 | フエアチアイルド・カメラ・アンド・インストルメント・コ−ポレ−シヨン | 高集積度ｒａｍ用のイオン注入したメモリセル |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3149738A4 (en) * | 2014-09-25 | 2018-01-24 | Kilopass Technology, Inc. | Cross-coupled thyristor sram circuits and methods of operation |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH057797B2 (ja) | 1993-01-29 |
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