JPH01145854A - 半導体メモリセル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は高速動作に適したバイポーラ・メモリ用のメモ
リセルに関する。

〔従来の技術〕

現在最高速のバイポーラ・メモリセルは、第２図（ａ）
に示したものである（特公昭６２−７６３９号）。

また、小形のメモリセルとして、同図（ｂ）に示した交
さ結合型のｐｎｐｎセル（特開昭５０−３８４２８号）
が知られている。

〔発明が解決しようとする問題点〕

第２図（ａ）のメモリセルは超高速ではあるが大電流を
流すため、ワード線幅を太くする必要があり。

また高抵抗を小形に形成することが困難、耐α線用に大
容量（つまり大面積）のキャパシタが必要などの欠点を
有している。一方、同図中）のセルは高抵抗が不要、ト
ランジスタが飽和しているため耐α線用のキャパシタ不
要などの利点を有する。

しかし、このセルではトランジスタが深く飽和するため
書込み時間が大きくなり、超高速メモリには向かないと
いう欠点を有する。また、このメモリセルでも高速読出
しを行なうためには大電流動作をさせる必要があり、太
いワード線を使用する必要がある。

したがって１本発明の目的は、ワード線に大電流を流す
必要がなく、高抵抗及びキャパシタ及び８ＢＤが不要な
高速メモリセルを提供することにある。

〔問題点を解決するための手段〕

上記目的は、交さ結合型ｐｎｐｎセルにエミッタホロワ
と低抵抗値の負荷抵抗とを付加し、ワード線で前記エミ
ッタホロワのベースを駆動してメモリセルを選択し、上
記負荷抵抗に読出し電流を流してその電圧降下で選択時
の情報保持を行なうことにより、達成される。

〔作用〕

本メモリセルは、非選択時には飽和しているので、耐α
線強度は大きい。一方１選択時には、メモリセルの電位
は負荷抵抗で決まるので、非飽和となるように設計する
ことが可能である。従って。

書込みは非常に高速で行ない得る。また、ワード線はエ
ミッタホロワのベースを駆動するだけなので負荷容量は
小さく大電流で充放電する必要はない。また、非選択時
の情報保持はｐｎｐｎで行なうので、高抵抗値の負荷抵
抗は不要である。

〔実施例〕

第１図は本発明のメモリセルの実施例の回路図である。

このメモリセルは基本的にはｔｐｎｐトランジスタリス
ｉ、Ｔｒ２とｎｐｎ）ランリスタＴｒ３．Ｔｒ４からな
る。交さ結合したｐｎ　ｐｎで構成されている。本発明
のセルでは、更にエミッタホロワＴｒ５．Ｔｒ６と抵抗
Ｒ１，Ｒ，２とが付加されている。非選択時には上側ワ
ード線Ｗ１は低レベルにあるため、エミッタホロワＴｒ
５゜Ｔｒ６は導通せず、ｐｎｐｎ部分で情報を保持する
。保持電流の値は、ワード線Ｗ、′またはＷｔに接続さ
れた定電流源または抵抗により決定する。

メモリセルを選択するには、ワード線Ｗ、を高レベルに
すると同時にデイジット線り、Ｉｎ低レベルにする。ど
ちらかのエミッタホロワが導通シ。

記憶情報に従って抵抗を経てどちらかのデイジット線へ
と電流が流れる。抵抗での電圧降下ヲ３００〜４０ｏｍ
ｖ程度にしておけば、選択状態ではトランジスタは飽和
しない。なお、ワード線選択。

デイジット線非選択、ディジット線非選択のメモリセル
でエミッタホロワが導通すると、ディジット線非選択の
ため読出し電流は流れないので抵抗での電圧降下（つま
り、メモリセルの信号振幅）は極く僅かとなり、情報破
壊が生ずる。そこで。

これらの半選択セルの情報破壊を防ぐためｓＷｍが高７
ベルとなると同時に下側ワード線Ｗｔの電位を適当に上
げ、半選択セルではエミッタホロワＴｒ５．Ｔｒ６がオ
フとなるようにする。

このような、上側および下側ワード線駆動回路の例を第
３図に示す。同図（ａ）においてレベルシフト回路と記
したブロックは、同図（ｂ）に示した回路のどれであっ
てもよいし、この他の回路のどのようなものであっても
よい。また、駆動回路も第３図以外のどのようなもので
あってもよい。たとえば、下側ワード線の駆動用信号を
負荷抵抗孔りの途中からエミッタホロワと適当なレベル
シフト回路とを経て取出してもよい。

第４図に１本発明のメモリセルを用いたセルアレーの一
実施例を示す。ワード線駆動回路は、たとえば第３図に
示したような回路である。ワード線Ｗ、′は共通に抵抗
比８を経て電源に接続されている。この電源の代りに定
電流源を使用してもよい。Ｙ１〜Ｙｎはデイジット線選
択信号である。

その他周辺回路は従来回路であるので詳しい説明は省く
。

第５図は１本発明のメモリセルの断面構造の一実施例で
ある。この実施例では、Ｔｒ５として逆方向動作のトラ
ンジスタを使用しているので、逆方向特性の秀れたトラ
ンジスタが得られる８ＩＣＯ８構造（特開昭５６−１５
５６号）を使用している。

Ｔ　ｒ　３．　Ｔ　ｒ　３’　、　Ｔ　ｒ　５は第１図
に同じ記号で参照したｎｐｎ）ランリスタで＆す、Ｔｒ
ｌはｐｎｐトランジスタでこの実施例ではラテラル構造
である。ｐｏｌｙ−８ｉと記したのはｐ０型の多結晶シ
リコンである。抵抗Ｒ１は、’ｒｒ５下方からＴｒ３下
方のｎ０埋込み層で形成される。Ｔｒ５として逆方向ト
ランジスタ（ｎ４埋込み層をエミッタとして動作させる
）を使用しているので。

Ｔｒ５のエミッタはこの抵抗と接続され、一方。

Ｔｒ３のコレクタはｎ０埋込み層であるので、この抵抗
に自動的に接続されている。勿論、このようなメモリセ
ルｔ８ＩｃＯ８以外のデバイスで構成してもよいし、’
ｒｒｓとして順方向動作のトランリスタを使用してもよ
いことは言うまでもない。

〔発明の効果〕

本発明は、ｐｎｐｎセルのコレクタにエミッタホロワと
低抵抗値の抵抗とを付加した構造であり。

高抵抗およびＳＢＤが不要で、非選択時は飽和。

選択時は非飽和となり、またワード線に大きな電流を流
す必要がなくなる。従って、α線によるソフトエラーに
強い高速のメモリセルを小形に形成できる。

【図面の簡単な説明】

第１図は本発明のメモリセルの実施例、第２図は従来型
のバイポーラメモリセルの例、第３図は本発明のメモリ
セルの駆動回路の実施例、第４図は本発明のメモリセル
を用いたアン−の一実施例。 第５図は本発明のメモリセルの断面構造の一実施葛ｌ凹 寥　２１品 （Ｑ）　　　　　　　　　　ｔ’ｏ） 躬　３　凹 Ｃ０） （ｂ） 躬　４−　　凹

Claims (1)

【特許請求の範囲】
1. １、ｐｎｐトランジスタとダブルエミッタ型ｎｐｎトラ
   ンジスタをｐｎｐｎ接続し、互いにベースとコレクタと
   を交さ結合して成るメモリセルにおいて、更に、該ｎｐ
   ｎトランジスタのコレクタに一端を接続した抵抗と、該
   抵抗のもう一端にエミッタに接続し、ベースをワード線
   に接続したトランジスタとを有することを特徴とする半
   導体メモリセル。