JPS58127368A - 高集積度ｒａｍ用のイオン注入したメモリセル - Google Patents

高集積度ｒａｍ用のイオン注入したメモリセル

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JPS58127368A
JPS58127368A JP58005404A JP540483A JPS58127368A JP S58127368 A JPS58127368 A JP S58127368A JP 58005404 A JP58005404 A JP 58005404A JP 540483 A JP540483 A JP 540483A JP S58127368 A JPS58127368 A JP S58127368A
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JP
Japan
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layer
transistor
conductivity type
base
forming
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JP58005404A
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English (en)
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ウエン−チユアン・コ−
ロバ−ト・エル・ベリ−
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Fairchild Semiconductor Corp
Original Assignee
Fairchild Camera and Instrument Corp
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Publication date
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H01L21/743—Making of internal connections, substrate contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/10—SRAM devices comprising bipolar components
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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    • Y10S438/981—Utilizing varying dielectric thickness

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  • Static Random-Access Memory (AREA)
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  • Bipolar Transistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、高密度ランダムアクセスメモリセルに関する
ものであって、特に従来のものと比べてマスク工程数を
減少させてこの様な装置乃至は構。
成体を製造する方法に関するものである。
１６Ｋ　　ＲＡＭを製造する為に通常使用される酸化分
離技術の１従来技術に於いては、横方向ＰＮＰトランジ
スタで構成される能動負荷を有するメモリセルを形成す
る為に１３個のマスク工程を使用している。これらのマ
スク工程は、埋設■用マスク、ＰＮＰＮ−ベーススク、
分離用マスク。
自己整合型トランジスタ用マスク、ベース排除用マスク
、ＰＮＰエミッタ用マスク、エッチパック用マスク、Ｎ
ＰＮベース用マスク、コンタクト用マスク、第１金属用
マスク、絶縁層用マスク、第２金属用マスク、上部履用
マスク等のマスク工程からなるものである。この様な技
術を使用して構成した１回路例（交差接続させたメモリ
セル）を第２図に示しである。抵抗Ｒ１及びＲ２は、米
国特許第４，１１８，７２８号及び第４，１４９，１７
７号に開示されているＰ型フィールド拡散によってセル
の側壁上に形成されるバイパス抵抗で構成されるもので
ある。第１Ａ図（電気的相互接続を形成する前の状態）
は、第２図（電気的相互接続を形成した後の状態を示し
ている）に示した交差接続したメモリセルの断面の半分
を図示したものである。第１Ａ図に於いて、トランジス
タＱ３はＰ＋エミッタ１１と、Ｎ型ベース１３と、Ｐ＋
型コレクタ１２とで構成される横方向トランジスタを有
している。
コレクタ１２は、Ｐ型導電型の導電性側壁（土掻した米
国特許に記載されているもの）によってＰ型コンタクト
領域１８へ接続されている。領域１８は、更にトランジ
スタＱ１のベースへの電気的コンタクトを与えている。
この側壁のインピーダンスは、抵抗Ｒ１を形成しており
、このＰ型側壁ｄａ域１７，１８．１９を介してマルチ
プルエミッタトランジスタＱ１のＰ型ベース領域２０へ
接続されている。トランジスタＱ１の１１１のエミッタ
は、Ｎ＋領域２１で、形成されており、トランジスタＱ
１の第２のエミッタはＮ十型領域２４で構成されている
。ベース領域２０は、Ｐ型物質２２によって付加的なベ
ース領域２３へ接続されている。低抵抗Ｎ＋型埋設相互
接Ｈ釧域１４は、種々の機能を有しているが、その中で
Ｎ型コレクタ領域２６と２７とを接続させている。横方
向トランジスタＱ３のベース領域１３は、Ｎ＋ｊｌ設相
互接続領域１４によってマルチプルエミッタトランジス
タＱ１のコレ、フタ領域２６及び２７へ接続されている
。領域１４へのコンタクトは、Ｎ型領域３０を介しＮ＋
シコンクト領域１６を介して行なわれる。酸化物分離領
域１５ａ及び１５ｂが、従来の方法によって形成された
Ｐ＋型チャンネルストップ領域２８ａ及び２８ｂの上に
形成されている。
酸化物分離領域１５ａ及び１５ｂの形成方法は半導体技
術に於いて周知であり、従って本明細書に於いてはその
詳−な説明を割愛する。酸化物分離領域１５ａ及び１５
ｂは、＠胃の上側から見た場合には、実際上１、翠−の
環状分離領域を形成しており、又Ｐ＋チャンネルストッ
プ領域２８ａ及び２８ｂは、環状酸化物分離領域の下側
に於いて単一で環状のチャンネルストップ領域を形成し
ている。
第１Ａ図に断面で示したセルに対応するレイアウトの平
面図を第１８ｗＪに示しである。１１８図に於いて、夫
々のトランジスタへの電気的コンタクトは、トランジス
タの符号とコンタクトされているトランジスタの特定の
部分〈小文字ｅはエミッタを表わし、小文字すはベース
を表わし、小文字Ｃはコレクタを表わす）及び第１Ａ図
の対応する領域の符号の両方によって示しである。第１
Ａ図に断面で示した構造は、第２図に示したセルの能動
装置の半分を表わしており、他の半分は１１ａ図の平面
図の右半分に該当する。抵抗Ｒ１及びＲ２は、第１Ｂ図
に於いては太線で示しである。
第２図の平面図に示したワード纏ＷＬは、第１Ｂ図に示
した如く、トランジスタＱ３及びＱ４のエミッタへコン
タクトされている。抵抗Ｒ１は、横方向トランジスタＱ
３のコレクタを縦方向トランジスタＱ１のベース（１１
Ａ図に示したベースコンタクト領域１８を介してコンタ
クトされている）へ接続させており、従って上部層の金
属相互接続部を介してマルチプルエミッタトランジスタ
Ｑ２のコレクタへ接続させている。トランジスタＱ３の
Ｎ型ベースは上部層金属コンタクトによってトランジス
タＱ４のコレクタへ接続されており、且つＰ型側壁抵抗
Ｒ２によってマルチプルエミッタトランジスタＱ２のベ
ースへ接続されている。トランジスタＱ２（第１Ｂ図）
のエミッタｅ１はワ−ド纏ＷＬへ接続されており、トラ
ンジスタＱ２のエミッタｅ２はビット線８ｍへ接続され
ている。
尚、ビット線８ｍはビット線ＢＬと対を成す。同様に、
トランジスタＱ１のエミッタ　θ１はワード纏Ｗしへ接
続されており、トランジスタＱ１のエミッタｅ２はビッ
ト線ＢＬへ接続されている。抵抗Ｒ１は、Ｎ型エピタキ
シャル１１３０（第１Ａ図）の側を通過し且つエピタキ
シャル層３０からはＰＮ接合によって分離されており、
Ｐ型領域１７とＰ十型鋼域１８とＰ型領域１９を介して
ＮＰＮトランジスタＱ１のベース２０．２３へコンタク
トされる抵抗性導電路を形成する側壁によって、トラン
ジスタＱ３のコレクタをトランジスタＱ１のベースへ接
続させている。トランジスタＱ１のベース領域２０．２
３は、回路の上部に形成される導電−によってトランジ
スタＱ２のコレクタへ接続されると共に、横方向トラン
ジスタＱ４（第１Ｂ図）のベースへ接続されている。
上述した構成を有するものは、従来フェアチアイルド　
カメラ　アンド　インストルメント　コーポレーション
によって製造されており、典型的に約１平方ミルのメモ
リセルを構成するものである。この様なセルはバイポー
ラ技術の技術水準を表わすものではあるが、超ＬＳＩ装
置（ＶＬＳＩ構造）を形成するのに必要な集積度を有す
る装置を構造するのには未だ十分に小型であるとは言え
ない。
本発明は、以上の点に鑑みなされたものであって、従来
のｉｉｉ＠と比較して集積度及び歩留を著しく改善する
ことを可能とした酸化物分離構造を提供し、従って超Ｌ
ＳＩの集積度に見合った小型のバイポーラメモリセルを
製造することが可能な技術を提供することを目的とする
。本発明によれば、所望の回路を製造する為に必要なマ
スク工程数を９個へ減少させている。コンタクトをされ
るべき領域上に薄い酸化物層を使用し、且つこれらの領
域間に於いては一層厚い酸化物層を使用することによっ
て、コンタクト用マスクを除去することを可能としてい
る。この様な構成に於いては、コンタクト領域上の薄い
酸化物を除去するのに十分であり且つ一層厚い酸化物に
は実質的に影響を与えることのない時間に亘って装置の
表面をエツチングすることによってコンタクト領域上部
に於ける酸化物を除去することを可能としている。本発
明によれば、メタリゼーション工程の前に於いて５個の
マスクを使用しており、且つエミッタ領域及びベース領
域を形成する為にイオン注入技術を使用している。本発
明の１特徴としては、ベース領域、エミッタ領域、コレ
クタ領域のイオン注入過程に於いて同一の遮蔽用酸化物
を使用することによってイオン注入工程を簡単化させて
いる。更に本発明の別の特徴としては、能動負荷として
横方向ＰＮＰＮトランジスタ用している。
以下、添付の図面を参考に、本発明の具体的実施の態様
に付いて詳細に説明する。尚、本明細−に於ける開示は
単に例示的なものであって、何等限定的な意図を持って
なされるものではなく、本発明は以下に記載する実施例
のみに限定されるべきものではない。
第３図及び１１１１４図に示した如く、＜１００＞結晶
面を有するＰ型シリコン基板を酸化すると共に、埋設層
用マスクでパターニングし、次いでＮ型不純物で拡散を
行なって、後に形成すべきＮＰ・Ｎトランジスタのコレ
クタ領域と後に形成すべきＰＮＰＮトランジスタース領
域とへの低抵抗相互接続部を構成するＮ十導電型（第３
図参照）の埋設層１１４を形成する。次いで、基板１１
０上に薄い（約１乃至１．５ｕ）エピタキシャル層１１
３を成長形成し、熱酸化物薄層１３１（２００乃至３０
０Ａ）を成長させ、更にシラン及びアンモニウムを分解
させることにより窒化シリコン１３２を付着形成させる
（　　１，０００乃至１，５００人の厚さ）。この様に
して形成された窒化シリコン、Ｉ化シリコン。
及びその下に存在するシリコンを選択的にエツチングし
くこの場合にエツチングすべきでない部分はマスクによ
って保護されている）分離用溝（第３図中溝１３０ａ及
び１３０ｂとして示されている）を形成し、後に能動デ
バイスをその中に形成すべきシリコン物質からなる島状
部の横方向範囲を画定する。この場合に、エツチング条
件を適宜調節して絶縁層の突出部１３３ａ　、１３３ｂ
を形成させ、爾後のフィールドイオン注入の際に於いて
咳突出部を注入されるイオンに対するマスクとして機能
させる。尚、エツチング条件の調節を行なう方法として
は、例えば、周知のシリコンエツチング技術によってエ
ピタキシャル層１１３をエツチングする前に、干渉ＨＦ
エッチを使用して酸化物−１３１の露出部分を除去する
と共に残存する窒化物−１３２の端部の下側に於いて酸
化物■１３１をアンダーカットさせる。次いで、ボロン
の様なＰ全不純物を使用してフィールド領域内にイオン
注入させ（４５Ｋｅ　Ｖ、ＢＦ２　．１乃至２ｘ１０’
ｃ■峰ドーズ量）、周知の如くチャンネルストッパとし
て機能させる。
次いで、フィールド領域を公知の方法で酸化させ、満１
３０ａ　、１３０ｂ内に分離用酸化膜１１５ａ、１１５
ｂを形成する。次いで、自己整合型トランジスタ用マス
クを適用して、第４図に示した如く、窒化物層１３２を
選択的に除去することによってセルの種々の構成部分を
画定する（即ち、横方向ＰＮＰトランジスタ及び縦方向
ＮＰＮトランジスタ）。このようにして露出された酸化
物領域を酸化し、１，５００乃至２，０ＯＯＡの厚さを
有する自己整合型トランジスタ酸化膜１３４ａ乃至１３
４ｅ　　（第５ａ図、第５ｂ図）を形成する。次いで、
第５Ａ図に示した如く、窒化物層を除去し、それまで窒
化物層１３２の下側に存在していた酸化物薄層１３１（
２００乃至３００人）を残存させると共に、−閣厚さの
厚いマスク用■化物１１１３４ａ乃至１３４ｅを残存さ
せる。次いで、第６Ａ図、第６Ｂ図に示した如く、ホト
レジストインブラント用マスク１３５ａ、１３５ｂ　　
（このマスクは、“ベース排除用マスク”とも呼称され
る）を形成し、ボロンの様なＰ全不純物のイオン注入を
行なう場合に横方向ＰＮＰトランジスタのベース及びベ
ースコンタクトを保護する（横方向ＰＮＰトランジスタ
のベースコンタクトは、縦方向ＮＰＮトランジスタのコ
レクタへのコンタクトでもある）。
次いで、横方向”ＰＮＰエミッタ窓及びコレクタ寵（Ｐ
Ｅ及びＰｃで夫々示しである）及びＮＰＮベースコンタ
クトＩ（Ｂで示しである）、バイパス抵抗（第８図に示
した、慢に形成すべきシンクコンタクト領域１４０ａを
取響くエピタキシャル領域１１３内に形成される）、及
びＮＰＮエミッタ１１（Ｅで示しである）内ヘボロンイ
オンのイオン注入を行なう。この際に、ボロンイオンは
自己整合型トランジスタ酸化膜を介してイオン注入され
、相互接続する不活性ベース領域及び自己整合された抵
抗を形成する。本発明の１特徴として、２つのエネルギ
レベルを有するボロンのイオン注入を使用し、後に形成
すべきコンタクト領域への良好なオーミックコンタクト
を与える為の浅いイオン注入を形成すると共に、ＮＰＮ
トランジスタのベースへの電流利得制−を与える為の深
いイオン注入を形成する。浅いイオン注入に対しては　
Ｂ＋を使用し、３０乃至５０ＫｅＶのエネルギレベルで
１乃至２Ｘ１０’ｃｍ４のドーズ量を使用し、一方深い
イオン注入に対しては、Ｂ＋を使用し、８０乃至１５０
Ｋｅ　Ｖのエネルギレベルで、０．８乃至２、Ｏｘ　１
０　’　ａｍ４のドーズ量を使用する。尚、好適なエネ
ルギレベル及びドーズ量としては、浅いイオン注入に対
しては、５０Ｋｅｙのエネルギレベルで１ｘ１ｏ’ｃ−
櫂のドーズ−の８　であり、深いイオン注入に対しては
、１２０ＫｅＶのエネルギレベルで１．５Ｘ　１０　’
　ｃｓ（のドーズ量の８　を使用するものである。
ホトレジストマスク１３５ａ、１３５ｂを除去した後に
、砒素注入ホトレジスト用マスク１３７ａ、１３７ｂ（
第７Ａ図、第７Ｂ図）を形成して、自己整合型トランジ
スタ酸化物領域１３４ａ乃至１３４ｅ及びフィールド酸
化膜１１５ａ、１１５ｂと共に、コレクタシンクコンタ
クト用窓（第７Ａ図に於いてＣで示しである）と縦方向
ＮＰＮトランジスタエミッタ用窓（第７Ａ図に於いてＥ
で示しである）を除いてその信金ての表面を保護する（
第７Ａ図及び第７Ｂ図参照）。砒素のイオン注入を行な
った債に（４０乃至１２０Ｋｅ　Ｖのエネルギレベルで
０．５乃至２．ＯＸ　１０　　Ｃｉｌ’のドーズ量のＡ
ｓ　　であって、特に好適には８０ＫｅＶのエネルギレ
ベルでｌＸｌ０　　ｃｌ１のドーズ量である）、砒素注
入用マスク１３７ａ、１３７ｂを剥離させる。次いで、
単一のヒートサイクル（窒素を使、用した場合には１，
０００℃で２０乃至８０分）を行ない、アニールを行な
うと共に注入したドーパントをドライブインさせる。次
いで、エピタキシャル層１１３上に形成されている酸化
物薄層１３１（第３図に示してありプロセスのこの時点
に於けるまで存在している）を適宜の方法によりエツチ
ングすることによってコンタクト用窓を開口させる。１
実施形態に於いては、これらのコンタクト用窓を開口さ
せる場合に、酸化物層１３１を除去するのには十分であ
るが厚手の酸化物層１３４ａ乃至１３４ｅに対して実質
的な変化を与えるには不十分である様な時間の閲ウェハ
をエツチング液（例えば干渉ＨＦ）内にディップさせる
。従って、この様な方法によればコンタクト用マスクを
使用することが必要ではない。次いで、第８図に示した
如く、上部■としての電気的相互接続部を形成する為に
金属蒸着を行なう準備が成される。
本発明によれば、全部で９つのマスクを必要とするもの
であり、従来技術に於いては１３個のマスクを必要とし
ていたのと比べてその数が減少されており、従って４個
のマスク工程が削減されると共に実質的に歩留が向上さ
れる。本発明に於いて使用される９つのマスクとは、埋
設層用マスク。
分離用マスク、自己整合型トランジスタ（ＳＡＴ）用マ
スク、ベース排除用マスク、エミッタ用マスク（砒素注
入用マスクとも呼称される）、金属１用マスク、貫通導
電体用マスク、金属２月マスク。
上部履用マスクである。
第８図は、本発明方法を適用した結果得られる構造を示
している。図示した如く、横方向ＰＮＰデバイスのエミ
ッタ領域及びコレクタ領域１３８ａ、１３８ｂは、第１
図に示した従来の装置と同等の位置に形成した状態を示
しである。しかしながら、本発明方法によって構成した
装置に於いては、第１Ａ図に示した従来例のものとは興
なり、これらのＰ型領域はエピタキシャル領域１１３の
下部に到達するまで延在して設けられるものではない。
又、埋設層相互接続領域１１４へのコンタクト１４０ａ
（Ｎ型エピタキシャル層１１３を介して）は、砒素のイ
オン注入によって形成したＮ＋領領域有している。この
コンタクト１４０ａは、又埋設相互接続領域１１４と、
エピタキシャルコレクタ１１３と、ベース領域１３９と
２個のエミッタ領域１４０ｂ及び１４０Ｃとで構成され
るＮＰＮ縦方向トランジスタのコレクタ領域１１３への
コンタクトとしても機能する。ベース領域１３９は、横
方向ＰＮＰデバイスのエミッタ領域及びコレクタ領域を
形成するのと同時にボロンのイオン注入によって形成さ
れる。２個のエミッタ領域１４０ｂ及び１４００は、砒
素のイオン注入によってコンタクト領域１４０ａと同時
に形成される。
１９８１年１０月２２日に出願した“エピタキシャル成
長なしにサブミクロンバイポーラトランジスタを製造す
る方法及びその結果得られる構造”という名称の米国特
許出願第３１３，８７５号に開示される如く、半導体物
質内にイオン注入を行なう前に薄い遮蔽用酸化膜（第３
図に於ける酸化１１１３１）を形成することによりその
半導体物質内に於ける転位の発生を看しく減少させ、従
って歩留を向上させることが可能となる。イオン注入を
行なった後に、窒素雰囲気中に於いて１，０００℃のＩ
［で２０分乃至８０分の閣の選定時間に亘すウエハをア
ニールすることによりデバイスの歩留を向上させること
が可能であることが判明した。
以上、本発明の具体的構成に付いて詳細に説明したが、
本発明はこれら具体例にのみ限定されるべきものではな
く、本発明の技術的範囲を逸脱することなしに種々の変
形が可能であることは勿論である。
【図面の簡単な説明】
第１Ａ図はメタリゼーションを行なう前の状態に於ける
従来の交差接続したメモリセルの１部を示した断面図、
第１Ｂ図は従来のメモリセルのレイアウトを示した平面
図、第２図は第１Ａ図にその１部を断面で示し第１Ｂ図
にその平面を示した交差接続したメモリセルの回路構成
を示した回路図、第３図は本発明に基づいて製造する装
置の中間状態を示しておりフィールド注入を行なう状態
を示した断面図、第４図は本発明に基づきＰＮＰ機方肉
方向トランジスタびＮＰＮ縦方向トランジスタのエミッ
タ及びコレクタに対する開口を形成する状態を示した断
面図、第５Ａ図は酸化物用マスクを形成し窒化物層を除
去して後に形成すべきメモリセル内に於けるトランジス
タのコレクタ及びエミッタに対するイオン注入用の窓を
画定した状態を示した断面図、第５Ｂ図は自己整合した
トランジスタ酸化物領域をハツチングで示した第５Ａ図
の構造に対応する平面図、第６Ａ図はＰ型不純物をイオ
ン注入する際に本装置を保護する為のマスクを示した断
面図、第６Ｂ図はホトレジストをハツチングで示した第
６Ａ図の構造に対応する平面図、第７Ａ図は本発明に基
づきＮＰＮ１１方向トランジスタのコレクタシンク及び
エミッタを形成する過程を示した断面図、第７Ｂ図はホ
トレジストをハツチングで示した第７Ａ図の構造に対応
する平面図、第８図はＮＰＮ縦方向トランジスタのエミ
ッタ及びＰＮＰ横方向トランジスタへのベースコンタク
トを形成した状態を示した断面図、である。 （符号の説明） １１０：　シリコン基板 １１３：　エピタキシャル層 １１４：　埋設層 １１５：　分離用酸化膜 １２８二　チャンネルストッパ １３０：　分離用溝 １３に　酸化膜 １３２：　　ＩＩ化躾 １３３：　突出部 １３４：　自己整合型トランジスタ酸化膜１３５：　ホ
トレジストイオン注入用マスク１３７：　砒素イオン注
入ホトレジスト用マスク特許出願人　　　フェアチアイ
ルド　カメラアンド　インストルメント コーポレーション 手続補正書 昭和５８年　２月２１日 特許庁長官　　若　杉　和　夫　　殿 １、事件の表示　　　昭和５８年　特　許　顧　第　５
４０４　号２、発明の名称　　　高集積度ＲＡＭ用のイ
オン注入したメモリセル３、補正をする者 事件との関係　　　特許出願人 コーポレーション ４、代理人 ５、補正命令の日付　　　自　　発

Claims (1)

  1. 【特許請求の範囲】 １、半導体構成体の製迄方沫に於いて、第１導電型の埋
    設相互接続層を第２導電型の基板の選択領域上に形成し
    、前記第２導電型は前記第１導電型と反対導電型であり
    、 前記基板上に前記第１導電型を有するエピタキシャル層
    を形成し、この際に前記エピタキシャル層の１８ＩＩを
    前記埋設相互接続層上に積層させ、前記エピタキシャル
    層の上表面上に薄い第１酸化物層を形成し、 前記薄い第１ＷＩ化物層上に窒化物層を形成し、前記エ
    ピタキシャル層に部分的に溝を一形成して露出平面を形
    成すると共に半導体物質からなる島状部を形、成し、 前記溝の露出表面内に選択不純物を注入させて後に形成
    されるべき構造に於いて漏洩電流の発生貴防止する為の
    ｆＩＡ域であって前記基板と同一の導電型であるが前記
    基板に於けるよりも一層高度の不純物濃度を有する領域
    を形成し、 前配溝によって露出されたシリコンを酸化して前記溝内
    に熱成長されたシリコン酸化物の第２層を選定厚さに形
    成し、尚前記熱成長されたシリコン酸化物の第２１１は
    前記埋設コンタクト層の領域と直接コンタクトしており
    、 前記窒化物層の選択部分を除去して前記第１導電型の不
    純物を更に添加すべきではない前記半導体物質からなる
    島状部を部分的に被覆している前記薄い酸化物層の領域
    を露出させ、 前記ウェハを酸化し前記窒化物層を部分的に除去するこ
    とによって露出された前記薄い第１酸化物層の前記領域
    によって被覆されている半導体物質の部分に比較的厚い
    第３１化膜を形成し、前記窒化物層の残部を完全に除去
    し、 ベース排除用マスクを形成して前記ベース排除用マスク
    によって被覆されている半導体物質内への不純物の注入
    を防止し、尚前記ベース排除用マスクは少なくとも前記
    埋設相互接続層へのコンタクト領域と後に形成すべき横
    方向トランジスタのベースとを被覆しており、 前記第２導電型を有する不純物をイオン注入して前記ベ
    ース排除用マスクによって被覆されていない前記半導体
    物質からなる島状部の部分に横方向トランジスタのエミ
    ッタ及びコレクタを形成すると共に縦方向トランジスタ
    のベース及びベースコンタクトを形成し、 前記ベース排除用マスクを除去すると共に選定物質から
    なる第２排除用マスクを形成し、従って前記横方向トラ
    ンジスタのエミッタ及びコレクタと前記縦方向トランジ
    スタのベースコンタクト・内へ更に不純物が注入される
    ことを防止し、前記薄い第１酸化躾によって被覆されて
    いるが前記第２排除用マスク及び前記比較的厚い第３酸
    化躾によっては被覆されていない領域内に第１導電型を
    有する不純物をイオン注入させて前記埋設相互接続■へ
    のコンタクト領域を形成すると共に縦方向トランジスタ
    のエミッタを形成し、前記第２排除用マスクを除去し、 前記ウェハの表面上の前記薄い第１１ＩＩ化躾を除去す
    るのには十分であるが前記第２酸化躾及び第３１１化膜
    に損傷を与えるのには不十分である様な時間に■つで前
    記ウェハをエツチング処理して能動領域への選択コンタ
    クト領域を開口させる、上記各工程を有することを特徴
    とする方法。 ２、上記第１項に於いて、前記横方向トランジスタが横
    方向ＰＮＰトランジスタを有しており、前記埋設相互接
    続層がＮ型相互接続層を有しており、前記縦方向トラン
    ジスタが縦方向ＮＰＮトランジスタを有していることを
    特徴とする方法。 ３、上記第２項に於いて、前記縦方向ＮＰＮトランジス
    タがマルチエミッタＮＰＮトランジスタを有することを
    特徴とする方法。 ４、上記第１１［に於いて、前記裔化躾層の下側の前記
    薄い第１酸化物層が２００乃至３００Ａの厚さの酸化物
    層を有しており、前記窒化物層が約ｉ　、　ｏｏｏ乃至
    ２，０００人の厚さの付着形成された窒化物層を有する
    ことを特徴とする方法。 ５、上記第４項に於いて、前記窒化物層の下側の前記薄
    い第１酸化物層がイオン注入時に下側に存在する半導体
    物質へイオンを通過させるのに十分な厚さであって且つ
    イオン注入により下側に存在する半導体物質内に転位が
    発生することを防止するのに十分な厚さであることを特
    徴とする方法。 ６、上記第１項に於いて、前装置１イオン注入工程時に
    注入される第２導電型の前記不純物がＰ型不純物を有し
    ており、第２排除用マスクを設けた後にイオン注入する
    第１導電型の不純物がＮ型不純物を有するものであるこ
    とを特徴とする方法。 ７、上記第６項に於いて、前記Ｎ型不純物が砒素を有す
    ることを特徴とする方法。 ８、上記第１項に於いて、前記第２導電型の不純物をイ
    オン注入して横方向トランジスタのエミッタ及びコレク
    タと縦方向トランジスタのベースとを形成する工程が２
    つのエネルギレベルを有するボロンのイオン注入を行な
    うものであって、後に゛形成すべき金属コンタクト領域
    への良好なオーミックコンタクトを与える浅いイオン注
    入と後に形成すべきＮＰＮトランジスタのベースに対し
    電流利得制御を与える深いイオン注入とを形成するもの
    であることを特徴とする方法。 ９、上記第８項に於いて、前記浅いイオン注入は３０乃
    至５０Ｋｅ　Ｖのエネルギレベルで１乃至２Ｘ１０’ｃ
    ｓ’のドーズ量でボロンイオンを使用して行ない、一方
    前記深いイオン注入は８０乃至１５０Ｋｅ　Ｖのエネル
    ギレベルで０．８乃至２．ＯＸ　１０　’　ｃｍ’のド
    ーズ量でボロンイオンを使用して行なうものであること
    を特徴とする方法。
JP58005404A 1982-01-18 1983-01-18 高集積度ｒａｍ用のイオン注入したメモリセル Pending JPS58127368A (ja)

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