JPS59162693A - 半導体記憶セル - Google Patents
半導体記憶セルInfo
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- JPS59162693A JPS59162693A JP58035748A JP3574883A JPS59162693A JP S59162693 A JPS59162693 A JP S59162693A JP 58035748 A JP58035748 A JP 58035748A JP 3574883 A JP3574883 A JP 3574883A JP S59162693 A JPS59162693 A JP S59162693A
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- JP
- Japan
- Prior art keywords
- terminal
- collector
- transistor
- base
- transistors
- Prior art date
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（座業上の第１ｊ用分野）
本発明はＢじ憶ナータ保持′…、力〃・少ｌく、〃・つ
抗み出し７誉さ込み速１及り込いバイポーフ彬の半纏体
す己憶セルＶＣ＋＋、４するもので七）る３、（従来技
術） 従来パイホーラメの記１息セルと直か出し再さ込み回路
の基本片＼分は第１図にボ丁よってあり、図中Ａは院介
出し簀さ込牟匍ｊ仙１１す１路、Ｂｔユメモリセル、ｂ
ｉｌ−ｉビット想ｒ示す−しη・してセルトランジスタ
のエミッタとＷしみ出し７−十纒込ノド用トランジスタ
のエミッタかヒツト線６【ＪＪｉｌシ結合してあ・り、
エミッタ結合セル（ＥＣＬ型メセメモリセル畔はγして
いる。このセルＱよ若しみ出し電流ＩＲ７ａ：増やすこ
とによって筒連ｅこ動作する。
抗み出し７誉さ込み速１及り込いバイポーフ彬の半纏体
す己憶セルＶＣ＋＋、４するもので七）る３、（従来技
術） 従来パイホーラメの記１息セルと直か出し再さ込み回路
の基本片＼分は第１図にボ丁よってあり、図中Ａは院介
出し簀さ込牟匍ｊ仙１１す１路、Ｂｔユメモリセル、ｂ
ｉｌ−ｉビット想ｒ示す−しη・してセルトランジスタ
のエミッタとＷしみ出し７−十纒込ノド用トランジスタ
のエミッタかヒツト線６【ＪＪｉｌシ結合してあ・り、
エミッタ結合セル（ＥＣＬ型メセメモリセル畔はγして
いる。このセルＱよ若しみ出し電流ＩＲ７ａ：増やすこ
とによって筒連ｅこ動作する。
しかし電流ＩＲによってメモリセルのオフ側負荷抵抗Ｒ
Ｌに流れるベース′亀沌（ＩＲ／β）によって抵抗の−
り端に屯位差Ｒｉ（ｊＨ／β）か光生し、この値が保持
振幅ＶＨ（辿′畠３００？？＋Ｖ程度）しこ近つくと耽
子出し時に６已１舐円谷か憤わＩＬる。−力保持電光Ｉ
Ｈによって保持振幅（ＩＨＲＬ）たＶ□（３００ｍＶ
） 葡（１１Ａ保フーる心安がりる。従って曹き込み、
ｔｃみ出し、保持の３ ｊｌＩ〃作〒円ｆＦｊ ＶＬ行
なうためには と Ｉｆｉ＜７ブ■Ｈ（２） となる。このａトに第１図のセル形式１／ＣおいてＩＨ
はＲＡ ＩＶｉの？ｌ！ｌ貿゛亀力佑１けるために小芒
くする必軟かあり、ＩＲは筒之社龍を引さた丁ために太
きくする必散があめのに回路動作ゴ・積置の観点から与
ると逆の栄件〃≦ててくる。ＩＫヒツト程匿の小規模な
ＲＡ Ｍの場合にはＩＲ＝ ｌ ＦＦＩＡ 、β＝ １
００ 、 ＩＨ＝ ５０μＡのよう薗ｉ−１してかろプ
じで上の宋桐−旬粘７ｊ している７１八、ｂ己１．リ
ビット数が増えるに従って、ナツツ当りに粁芒む、る消
費車力の制限から１ビット当りのｌＨケ減らさねはなら
丁、上記の朱件奮ｆｌｋＩ７こ１−ことは困炒となって
米た。
Ｌに流れるベース′亀沌（ＩＲ／β）によって抵抗の−
り端に屯位差Ｒｉ（ｊＨ／β）か光生し、この値が保持
振幅ＶＨ（辿′畠３００？？＋Ｖ程度）しこ近つくと耽
子出し時に６已１舐円谷か憤わＩＬる。−力保持電光Ｉ
Ｈによって保持振幅（ＩＨＲＬ）たＶ□（３００ｍＶ
） 葡（１１Ａ保フーる心安がりる。従って曹き込み、
ｔｃみ出し、保持の３ ｊｌＩ〃作〒円ｆＦｊ ＶＬ行
なうためには と Ｉｆｉ＜７ブ■Ｈ（２） となる。このａトに第１図のセル形式１／ＣおいてＩＨ
はＲＡ ＩＶｉの？ｌ！ｌ貿゛亀力佑１けるために小芒
くする必軟かあり、ＩＲは筒之社龍を引さた丁ために太
きくする必散があめのに回路動作ゴ・積置の観点から与
ると逆の栄件〃≦ててくる。ＩＫヒツト程匿の小規模な
ＲＡ Ｍの場合にはＩＲ＝ ｌ ＦＦＩＡ 、β＝ １
００ 、 ＩＨ＝ ５０μＡのよう薗ｉ−１してかろプ
じで上の宋桐−旬粘７ｊ している７１八、ｂ己１．リ
ビット数が増えるに従って、ナツツ当りに粁芒む、る消
費車力の制限から１ビット当りのｌＨケ減らさねはなら
丁、上記の朱件奮ｆｌｋＩ７こ１−ことは困炒となって
米た。
又バイホーラメモリセルで本発明と同じように、ＰＮＩ
’ ）ジンジスタケ用いた例として第２図ビ）、に））
にボ丁よりな４・１ｑ成が知らｆしているか、これらは
コレクタ結付形で低迷ｔめった。
’ ）ジンジスタケ用いた例として第２図ビ）、に））
にボ丁よりな４・１ｑ成が知らｆしているか、これらは
コレクタ結付形で低迷ｔめった。
（発見］の目的〕
不発明は篩迷性龍忙イ」し、刀）つ低い消費車力で叱憶
抹持欠行い″）ろ半纏体９じ憶セルヶ提供づ゛ることグ
・［１的とする。
抹持欠行い″）ろ半纏体９じ憶セルヶ提供づ゛ることグ
・［１的とする。
（光ゆＪＬ０Ｄ栴成）
上記の目的乞′達Ｄ９．す／）ため、本発明は第１゜第
２．絹：３．第４のＮ Ｐ Ｎ彫・くイホーラトランジ
スタと、第ＩＬ第２のＰＮＰ彫バイポーラトランジスタ
と第１．第２の抵抗と勿倫え、１１ｊ記のＬ Ｌ ＋第
３のＮＰＮトラン／スタのベース相互、コレクタ相互全
電気的に接続し、こｆｌ忙香各躊ち１のベース’ｊｋｎ
士、第１のコレクタ端干とし、又前記の第２．第４のＮ
ＰＮ トランジスタのベース相互、コレクタ相互ケミ気
的に恢伏し、これをもへ第２のベース端寸、第２のコレ
クタ端すとし、前ｂＣの第１のベース端子と第２のコレ
クタ端子、第２のベース幼子と第１のコレクタ端子全接
続し、ちらに前記の第ｌ、第２のＮＰＮトランジスタの
エミッタ勿併せてワートマイナス線に接れし、前へピの
弔３．弔４のＮ Ｐ Ｎ トランジスタのエミッタを各
々第ｌ、第２のヒツト線に接続し、塾らに１４＋１ Ｍ
ｅの第ｌ、第２のＰＮＰトランシスタリコレクタ荀谷々
前目己の凋古１゜第２の抵抗【弁し１ ｊｊｉＪ ％己
の第１．第２のコレクタ端十銖−伎幌し、さらＶＬ ｒ
ＪＩＪ ＠己の第ｌ、第２のＰＮＰ）ランジスタのベー
ス葡各々ｎ’＋ｉ ｕｔの第２゜第ｌのコレクタ端子に
接ゎｃ Ｌ 、さらに前ｉｃの第１、第２のＰＮ）’）
ラノシスタのエミッタを併せてワードグラス腺に接続し
たこと勿特赦とする半導体記憶セルを発明の散旨とする
ものである。
２．絹：３．第４のＮ Ｐ Ｎ彫・くイホーラトランジ
スタと、第ＩＬ第２のＰＮＰ彫バイポーラトランジスタ
と第１．第２の抵抗と勿倫え、１１ｊ記のＬ Ｌ ＋第
３のＮＰＮトラン／スタのベース相互、コレクタ相互全
電気的に接続し、こｆｌ忙香各躊ち１のベース’ｊｋｎ
士、第１のコレクタ端干とし、又前記の第２．第４のＮ
ＰＮ トランジスタのベース相互、コレクタ相互ケミ気
的に恢伏し、これをもへ第２のベース端寸、第２のコレ
クタ端すとし、前ｂＣの第１のベース端子と第２のコレ
クタ端子、第２のベース幼子と第１のコレクタ端子全接
続し、ちらに前記の第ｌ、第２のＮＰＮトランジスタの
エミッタ勿併せてワートマイナス線に接れし、前へピの
弔３．弔４のＮ Ｐ Ｎ トランジスタのエミッタを各
々第ｌ、第２のヒツト線に接続し、塾らに１４＋１ Ｍ
ｅの第ｌ、第２のＰＮＰトランシスタリコレクタ荀谷々
前目己の凋古１゜第２の抵抗【弁し１ ｊｊｉＪ ％己
の第１．第２のコレクタ端十銖−伎幌し、さらＶＬ ｒ
ＪＩＪ ＠己の第ｌ、第２のＰＮＰ）ランジスタのベー
ス葡各々ｎ’＋ｉ ｕｔの第２゜第ｌのコレクタ端子に
接ゎｃ Ｌ 、さらに前ｉｃの第１、第２のＰＮ）’）
ラノシスタのエミッタを併せてワードグラス腺に接続し
たこと勿特赦とする半導体記憶セルを発明の散旨とする
ものである。
さらに木兄りＪは第ｌ、弔２．第３．第４のＮＰＮルバ
イホーラトランジスタと、第ｌ、第２のＰＮＰ形パイボ
ーラトシンシスタと第１，１４２の抵抗とを俯え、＝ｉ
Ｊ記の第１．第３のＮＰＮトランジスタのベース相互、
コレクタ相互ｗ ％を気的に装軌し、これ會各々第１の
ベース端子。
イホーラトランジスタと、第ｌ、第２のＰＮＰ形パイボ
ーラトシンシスタと第１，１４２の抵抗とを俯え、＝ｉ
Ｊ記の第１．第３のＮＰＮトランジスタのベース相互、
コレクタ相互ｗ ％を気的に装軌し、これ會各々第１の
ベース端子。
第ｌｖコレクタ端子とし、叉削記の第２．第４のＮＰＮ
トランジスタのベース相互、コレクタ相互ケ奄気的に
接続し、こｔ’Ｌケ谷々第２のベース端子、第２のコレ
クタ端子とし、前記の第１のベース端子と第２のコレク
タ端子、第２のベース端子と第ｌのコレクタ端子ケ接枕
し、さらに前記の第ｌ、第２ＯＮＰＮ）シンジスタのエ
ミッタ葡併せてワードマイナス勝に接続し、前り己の第
３．第４のＩＮ Ｐ Ｎ）シンジスタリエミソタ會各々
第１．第２のビット線Ｖ（接続し、さらに前記の第１．
第２のＰＮＰトランジスタのコレクタ相互ＮＧの第１．
第２のコレクタ端ゴーに接続し、芒らにｂｌＩ記の第１
．第２のＰＮＰ トランジスタのベースケ、各々前Ｍｅ
の第２．第ｌのコレクタ幅１子に接岐じし、塾らｒ（前
ｉ已の第１．第２のＰＮＰ ）シンシスタのエミッタヶ
、谷々Ｍ’Ｉ ＮＩＬの第ｌ、第２の抵抗ケ介してソー
トフラスＮ［接続し１こことｒ％徴とする半導体記憶セ
ル葡光明の髪旨とするものである。
トランジスタのベース相互、コレクタ相互ケ奄気的に
接続し、こｔ’Ｌケ谷々第２のベース端子、第２のコレ
クタ端子とし、前記の第１のベース端子と第２のコレク
タ端子、第２のベース端子と第ｌのコレクタ端子ケ接枕
し、さらに前記の第ｌ、第２ＯＮＰＮ）シンジスタのエ
ミッタ葡併せてワードマイナス勝に接続し、前り己の第
３．第４のＩＮ Ｐ Ｎ）シンジスタリエミソタ會各々
第１．第２のビット線Ｖ（接続し、さらに前記の第１．
第２のＰＮＰトランジスタのコレクタ相互ＮＧの第１．
第２のコレクタ端ゴーに接続し、芒らにｂｌＩ記の第１
．第２のＰＮＰ トランジスタのベースケ、各々前Ｍｅ
の第２．第ｌのコレクタ幅１子に接岐じし、塾らｒ（前
ｉ已の第１．第２のＰＮＰ ）シンシスタのエミッタヶ
、谷々Ｍ’Ｉ ＮＩＬの第ｌ、第２の抵抗ケ介してソー
トフラスＮ［接続し１こことｒ％徴とする半導体記憶セ
ル葡光明の髪旨とするものである。
蒙約ずれは本発明はエミツク粕台形の記１．いセルＶＣ
′Ｊ？いて、１対の）’ＮＰ）ランジスタと抵抗とを組
み合わせた負＋ｏｒ ｘ用いることケ特徴とするもので
める。
′Ｊ？いて、１対の）’ＮＰ）ランジスタと抵抗とを組
み合わせた負＋ｏｒ ｘ用いることケ特徴とするもので
める。
次に本つ６明の実施？！ｌ ｋ徐何図田］について直切
″Ｔる。なり・実施例−一つの例がであって、本発明の
梢神會逸脱しない範囲で、４里々の震史めるいＩ″ｉ改
良酊行いうることは１９までもない。
″Ｔる。なり・実施例−一つの例がであって、本発明の
梢神會逸脱しない範囲で、４里々の震史めるいＩ″ｉ改
良酊行いうることは１９までもない。
記３ＩＡは本発明の第ｌの実施例であって、図にお・い
て、１は本発明ノモリセル、２は吊し今出し岩さ込み制
何１回路、３はワードグラス腺、４はワードマイナスｉ
、５．６はヒント線、７゜８は仇み出し畳さ込み制御端
子（Ｒ／Ｗ端子）、９、川は抗牟出し信号出力端子（Ｄ
ＯＵＴ端子）である。ｌおＮ ｌ） Ｎ ＋・ランシス
タは４つの独立したトランジスタｔ′屯極で配線しても
艮く、又聞のよりにベースとコレクタが半纏体の拡散饋
域で′電気的に接続さ７また２個のマルテエミツタトン
ンシスタで構成してもよい。
て、１は本発明ノモリセル、２は吊し今出し岩さ込み制
何１回路、３はワードグラス腺、４はワードマイナスｉ
、５．６はヒント線、７゜８は仇み出し畳さ込み制御端
子（Ｒ／Ｗ端子）、９、川は抗牟出し信号出力端子（Ｄ
ＯＵＴ端子）である。ｌおＮ ｌ） Ｎ ＋・ランシス
タは４つの独立したトランジスタｔ′屯極で配線しても
艮く、又聞のよりにベースとコレクタが半纏体の拡散饋
域で′電気的に接続さ７また２個のマルテエミツタトン
ンシスタで構成してもよい。
この回路Ｕ、第第１リＶＣ示１こＥＣＬ形メ子メモリセ
ル様のバイアス条件で記憶保持−１読み出し。
ル様のバイアス条件で記憶保持−１読み出し。
影き込み食行うことかできる。−例として、非選択時は
ワードグラス腺３ ＹＣ−１，８Ｖ、 ワードマイナ
ス脚に１呆持軍流’Ｈ’ｌ：ｍ、し２、ヒツト線５゜６
は−０，８Ｖとし、辿択時はワードプラス脚３盆−〇、
８ Ｖ 、読み出し時にはＲ／Ｗ端子７，８ヶ−１，３
Ｖ Ｋ バイアスし、１き込み時にはＲ／Ｗ端子７又は
８のいずれかｉ−１，６Ｖ以下とすると書き込みケ行う
ことができる。
ワードグラス腺３ ＹＣ−１，８Ｖ、 ワードマイナ
ス脚に１呆持軍流’Ｈ’ｌ：ｍ、し２、ヒツト線５゜６
は−０，８Ｖとし、辿択時はワードプラス脚３盆−〇、
８ Ｖ 、読み出し時にはＲ／Ｗ端子７，８ヶ−１，３
Ｖ Ｋ バイアスし、１き込み時にはＲ／Ｗ端子７又は
８のいずれかｉ−１，６Ｖ以下とすると書き込みケ行う
ことができる。
このような構成にして＄−・くと、通常用いられている
Ｉ！；ＣＬ型型上モリＮ株のプコータ回路。
Ｉ！；ＣＬ型型上モリＮ株のプコータ回路。
センスアンフ等がそのま４便えて、重連動作が実現！で
きる。以上Ｖこ動作原理’ｃ １１’細にのべる。
きる。以上Ｖこ動作原理’ｃ １１’細にのべる。
まず訛憶保持機北についてのべる。第３図の回路でわ〃
八るよ′）に、不発ゆｊメモリセルＱよＮｌ’Ｎトラン
ジスタＱＮ＋ 、 ＱＮ２ ｋ口目却カトランジスタ、
ＰＮＰトランジスタＱＲ、Ｑ、Ｐ２と抵抗Ｒ＋ 、 Ｒ
ｔケ負荷とするフリソフーフロツフである。このフリツ
フフロツフにワートブシス１則からワードマイナス側に
向りて保持電流ＩＨケ流ターと、ＱＮ＋ 。
八るよ′）に、不発ゆｊメモリセルＱよＮｌ’Ｎトラン
ジスタＱＮ＋ 、 ＱＮ２ ｋ口目却カトランジスタ、
ＰＮＰトランジスタＱＲ、Ｑ、Ｐ２と抵抗Ｒ＋ 、 Ｒ
ｔケ負荷とするフリソフーフロツフである。このフリツ
フフロツフにワートブシス１則からワードマイナス側に
向りて保持電流ＩＨケ流ターと、ＱＮ＋ 。
Ｑ Ｒの２つのトランジスタがオンする状態（保持状態
ｌ）と、ＱＮ２ 、 ＱＰ＋の２つのトランジスタかオ
ン″ｊろ状態（保持状態２）の２辿りの安矩状容かるり
、これによってティジタル情報ケ台己↑息することがで
きる。ここで例えはＮＰＮ トランジスタのペース′亀
ｋ ｋ ＩＢ （Ｎ Ｐ Ｎ ） 、コレクタ電流ケ■
ｃ（ＮＰＮ）等と記すと、保持時には、 ＩＢ ＜ＰＮＰノ ＝ Ｉｃ （ＮＰＮ、＋
（３）ＩＣ！ ＜ＰＮＰ） ＝
ＩＢ （ＮＰＮ）（４）でロシ、指、流増幅率ｒβ（
ＮＰＮ）、！１（ＰＮＰ）とすると、■ｃ−βＩＢ
だから（３バ４）式が同時に成シ立つためには β（ＰＮＰ）Ｘβ（Ｎ Ｐ Ｎ ） −１（５）であれ
ば艮い。電流増幅率βはエミッタ・コレクタ′電圧Ｖｌ
の関数でｈ ’） 、ＶＯＥが数Ｖの場合にβが１００
近くろっても保持動作時にはＶｃＥが自己整合的に調整
され（５）式がみたはれる低電圧領域で安尾することに
なる。従って通常βの値として用いられ／）ＶｃＥが数
Ｖの頭載での値βとしては、自己整合が可能なこと、す
なわちβ（ＰＮＰ）Ｘβ（ＮＰＮ）＞１ （６）が
保トデ粂件となる。
ｌ）と、ＱＮ２ 、 ＱＰ＋の２つのトランジスタかオ
ン″ｊろ状態（保持状態２）の２辿りの安矩状容かるり
、これによってティジタル情報ケ台己↑息することがで
きる。ここで例えはＮＰＮ トランジスタのペース′亀
ｋ ｋ ＩＢ （Ｎ Ｐ Ｎ ） 、コレクタ電流ケ■
ｃ（ＮＰＮ）等と記すと、保持時には、 ＩＢ ＜ＰＮＰノ ＝ Ｉｃ （ＮＰＮ、＋
（３）ＩＣ！ ＜ＰＮＰ） ＝
ＩＢ （ＮＰＮ）（４）でロシ、指、流増幅率ｒβ（
ＮＰＮ）、！１（ＰＮＰ）とすると、■ｃ−βＩＢ
だから（３バ４）式が同時に成シ立つためには β（ＰＮＰ）Ｘβ（Ｎ Ｐ Ｎ ） −１（５）であれ
ば艮い。電流増幅率βはエミッタ・コレクタ′電圧Ｖｌ
の関数でｈ ’） 、ＶＯＥが数Ｖの場合にβが１００
近くろっても保持動作時にはＶｃＥが自己整合的に調整
され（５）式がみたはれる低電圧領域で安尾することに
なる。従って通常βの値として用いられ／）ＶｃＥが数
Ｖの頭載での値βとしては、自己整合が可能なこと、す
なわちβ（ＰＮＰ）Ｘβ（ＮＰＮ）＞１ （６）が
保トデ粂件となる。
甑今出し時ｅこはワードフラス線が一〇、８Ｖにな＃）
（迅択状慇）、オン側のＮＰＮトランジスタのベース電
圧ＶＢ（ＯＮ）は約−１，０Ｖに、オフ側のＮＰＮ ト
ランジスタのベース電圧ｖＢ（ＯＦＦ）は約−１，６ｖ
になっている。従って、ビット線対に仇今出し電流ＩＲ
ケ流し、Ｒ／Ｗ端子７，８にこの中間の電圧、ψりえは
１．３Ｖｉ印刀口すると、メツ狽１［のトランジスタの
ついたヒ゛ット線側のＬシシみ出し書き込みトランジス
タＱｌ尤Ｗ１又はＱＲＷ２がオンしてり。ＵＴ端子９又
は１０の電圧か下がる１、このようＶＣシて（ｇ号全祝
ケ出せる。
（迅択状慇）、オン側のＮＰＮトランジスタのベース電
圧ＶＢ（ＯＮ）は約−１，０Ｖに、オフ側のＮＰＮ ト
ランジスタのベース電圧ｖＢ（ＯＦＦ）は約−１，６ｖ
になっている。従って、ビット線対に仇今出し電流ＩＲ
ケ流し、Ｒ／Ｗ端子７，８にこの中間の電圧、ψりえは
１．３Ｖｉ印刀口すると、メツ狽１［のトランジスタの
ついたヒ゛ット線側のＬシシみ出し書き込みトランジス
タＱｌ尤Ｗ１又はＱＲＷ２がオンしてり。ＵＴ端子９又
は１０の電圧か下がる１、このようＶＣシて（ｇ号全祝
ケ出せる。
この回路でも胱今出しＸηｔによってオフ側の抵抗に蒐
位降ｌ”Ｒ（ＩＲ／β）が発生するがこのＲは以下に欧
明する様に小さいので問題は生しない。
位降ｌ”Ｒ（ＩＲ／β）が発生するがこのＲは以下に欧
明する様に小さいので問題は生しない。
簀き込みは、やはり選択状態にしｆこうえで、Ｒ／Ｗ端
子７又は８の電圧葡−１．６Ｖ以下にする。今（保持状
態１）から（保持状態２）へＶ）き侠える′＠台勿考え
ると、１ｃ７ｖｖ炸子８の′電圧會−１，６Ｖ以下にす
る。するとヒツト肪゛６に流れている゛電流ＩＲＷはＱ
Ｐｔ 、Ｒ２，ＱＮ４ヶ別して流れるようＩ／Ｃ”７ｊ
る。この結果（■ＲＷ ＸＲ２）の電圧降下か鰭こりＱ
Ｎ＋ 、ＱＮａのベース電圧ＶＢ （ＮＰＮ １ンは、
ワードプラス電圧？ｒＶｗ、ＰＮＰＩ−ランジスタがオ
ン状部にめるときの、エミッタ・コレクタ′電圧ｋ Ｖ
ＣＥ （Ｐ Ｎ Ｐ ２ ）とすると、ＶＢ （ＮＰＮ
ｌ ）＝、 ＶＷ−Ｖ（３Ｈ（ＰＮＰ ２ ） Ｉ
ＲＷＸ＆ （７）となる。この゛電圧がＲ／ＶＶ端子７
の電圧−１，３Ｖ以下となる。と、トランジスタＱＮ＋
はオフ状態となり、■さ込牟動作が完了することになる
。
子７又は８の電圧葡−１．６Ｖ以下にする。今（保持状
態１）から（保持状態２）へＶ）き侠える′＠台勿考え
ると、１ｃ７ｖｖ炸子８の′電圧會−１，６Ｖ以下にす
る。するとヒツト肪゛６に流れている゛電流ＩＲＷはＱ
Ｐｔ 、Ｒ２，ＱＮ４ヶ別して流れるようＩ／Ｃ”７ｊ
る。この結果（■ＲＷ ＸＲ２）の電圧降下か鰭こりＱ
Ｎ＋ 、ＱＮａのベース電圧ＶＢ （ＮＰＮ １ンは、
ワードプラス電圧？ｒＶｗ、ＰＮＰＩ−ランジスタがオ
ン状部にめるときの、エミッタ・コレクタ′電圧ｋ Ｖ
ＣＥ （Ｐ Ｎ Ｐ ２ ）とすると、ＶＢ （ＮＰＮ
ｌ ）＝、 ＶＷ−Ｖ（３Ｈ（ＰＮＰ ２ ） Ｉ
ＲＷＸ＆ （７）となる。この゛電圧がＲ／ＶＶ端子７
の電圧−１，３Ｖ以下となる。と、トランジスタＱＮ＋
はオフ状態となり、■さ込牟動作が完了することになる
。
例えはｖｗ ＝ −０，８Ｖ、 ＶｃＥ （ＰＮＰ
２ ） ｚＯ１２Ｖ 、 ＩＨｗ＝ 、１ ｍＡとする
と、ＶＢ（ＮＰＮ ｌ ）＜Ｖ（Ｒ／Ｗ端子７）
（８）の条件？みたして沓き込み葡ｏｊ能にするに
はＲ２〉３００Ωが役目１条件となる。
２ ） ｚＯ１２Ｖ 、 ＩＨｗ＝ 、１ ｍＡとする
と、ＶＢ（ＮＰＮ ｌ ）＜Ｖ（Ｒ／Ｗ端子７）
（８）の条件？みたして沓き込み葡ｏｊ能にするに
はＲ２〉３００Ωが役目１条件となる。
第４図は本！ち明の第２の実施例ｒ示すもので、ＮＰＮ
トシンシスタｒ飽和に追いこまないようにする１こめベ
ース拳コレクタ間にクランクタイオート音数けたもので
める。通常はビルトイン血圧の小芒いショットキタイオ
ードｒ用いる。
トシンシスタｒ飽和に追いこまないようにする１こめベ
ース拳コレクタ間にクランクタイオート音数けたもので
める。通常はビルトイン血圧の小芒いショットキタイオ
ードｒ用いる。
これによってワード線の振１１￥もぜまくてすむ様にな
り ｉ＊＞速性能が実現できる。
り ｉ＊＞速性能が実現できる。
第５図は本発明の第３の実施例ケ示すもので、この実施
例か第１の実施例と相違する点は、第ｌ、第２の抵抗Ｒ
，，Ｒ，が夫々トランジスタＱＰ、。
例か第１の実施例と相違する点は、第ｌ、第２の抵抗Ｒ
，，Ｒ，が夫々トランジスタＱＰ、。
ＱＰ２とワードフラス線との間に仲人されている点であ
る。この実施例の！Ｉ］ＪＪ１′ト及び効果は第ｌ実施
例と同様である。
る。この実施例の！Ｉ］ＪＪ１′ト及び効果は第ｌ実施
例と同様である。
（発明の効果）
以上説ゆ」したように、ＰＮＰ ）ランジスタとＮＰＮ
）ランジスタと抵抗全組み合わせた本発明メモリセルで
は、保持条件が（５）式の様にトランジスタの電流増幅
率のみＶ（よって決駕しており、舎さ込牟抗み出し条件
は（８）式の様に抵抗によっテ決雉してυシ、谷々独立
に設■１できる。
）ランジスタと抵抗全組み合わせた本発明メモリセルで
は、保持条件が（５）式の様にトランジスタの電流増幅
率のみＶ（よって決駕しており、舎さ込牟抗み出し条件
は（８）式の様に抵抗によっテ決雉してυシ、谷々独立
に設■１できる。
従って従来回路の条件式（２）の様な問題を考慮するこ
となく、小さな保持電流と大きな読み出し電流ｒ設に士
することができる。従って低γ肖費１株力で高速のＲＡ
Ｍを各局に実現できる。
となく、小さな保持電流と大きな読み出し電流ｒ設に士
することができる。従って低γ肖費１株力で高速のＲＡ
Ｍを各局に実現できる。
塾らに従米丙速のＥＣＬ型メモリ°セル用に曲発さｔて
きたアコータやセンスアンフ回路がその葦ｌ使えること
も１代７日貿電力で商運のＲＡＭ全実現し易い一因とな
っている。
きたアコータやセンスアンフ回路がその葦ｌ使えること
も１代７日貿電力で商運のＲＡＭ全実現し易い一因とな
っている。
第１図は従来のエミッタ結金型論理（ＥＣＬ）杉メモリ
セル、第２図は従来のＰＮＰ ＮＰＮ トランジスタ
混載形メモリセル、第３図は本発明の第１の実施例、第
４図ｔよ本発明の第２の実施例、第５図は本発明の第３
の実施例を示す。 １ ・・・・一本発明メモリセル ２・・・・・瓶み出し書き込み制御回路３・・・・・
ワード７ラス線 ４・・・・・ ワードマイナス線 ５．６・・・ビット想 ７．８・・・胱不出し書き込み制脚端士９、川・・１停
出し信号出力端子 ＱＮ、 、 ＱＮ２・・・保持用のＮＰＮ トランジス
タＱ Ｎｓ 、Ｑ Ｎ４・・ 肌今出し書き込み用ＮＰ
Ｎ）ランジスタＱｌＪ口ＱＰ２− 負イｉ７ｆとなる
ＰＮＰトランジスタＲ１、Ｒ２・・・書）込φ反転に必
委な市辻降下盆起こターための抵抗Ｓ＋ 、８２・・・
ＮＰＮトランジスタを飽和させないためのクランプ用タ
イオート 特許出願人 日本′亀化屯詰公社 第 コ 「５１ 第２図
セル、第２図は従来のＰＮＰ ＮＰＮ トランジスタ
混載形メモリセル、第３図は本発明の第１の実施例、第
４図ｔよ本発明の第２の実施例、第５図は本発明の第３
の実施例を示す。 １ ・・・・一本発明メモリセル ２・・・・・瓶み出し書き込み制御回路３・・・・・
ワード７ラス線 ４・・・・・ ワードマイナス線 ５．６・・・ビット想 ７．８・・・胱不出し書き込み制脚端士９、川・・１停
出し信号出力端子 ＱＮ、 、 ＱＮ２・・・保持用のＮＰＮ トランジス
タＱ Ｎｓ 、Ｑ Ｎ４・・ 肌今出し書き込み用ＮＰ
Ｎ）ランジスタＱｌＪ口ＱＰ２− 負イｉ７ｆとなる
ＰＮＰトランジスタＲ１、Ｒ２・・・書）込φ反転に必
委な市辻降下盆起こターための抵抗Ｓ＋ 、８２・・・
ＮＰＮトランジスタを飽和させないためのクランプ用タ
イオート 特許出願人 日本′亀化屯詰公社 第 コ 「５１ 第２図
Claims (1)
- 【特許請求の範囲】 （υ 第ｌ、第２．第３．第４のＮＰＮ形パイホーラド
ラン／スクと、第ｌ、第２のＰＮＰ形バイポーラトラン
ジスタと第１；第２の抵抗と勿倫え、前記の第ｌ、第３
のＮＰＮ）ランジスタのベース相互、コレクタ相互に！
気的９Ｌｍ続し、こ１ｒＬｋ谷々第ｌのベース端士、第
ｌのコレクタ端子とし、又前記の第２．第４のＮ Ｐ
Ｎ トランジスタのベース相互、コレクタ相互に’に気
的に接続し、これ葡谷々第２のベース端士、第２のコレ
クタ端すとじ、前記の第ｌのベース端子と第２のコレタ
フ端子、第２のベース端子と第１のコレクタ端子葡接続
し、ａらｌ／ＬＭ１工韻の第１゜第２ＯＮＰＮ）ンンジ
スタのエミッタ全併＋！：て° ワードマ１ナス服に
接続し、前記の第３．第４のＮＰＮ ）フンジスタのエ
ミツダ勿谷々第１゜第２のヒツト線ＶＣ接ＭＬ、芒らＩ
ｃ庁Ｉ己の第１゜第２のＰＮＰ ）ランジスタのコレク
タに各々前０己の第ｌ、第２の丁（仇葡弁しで前ｉＣの
第ｌ、第２のコレタフ端士ＶＣ嵌幌し、芒らに削６己の
ｍｌ。 第２のＰＮＰ）ランシスクのベースケ谷々前ｄｃの第２
．第１のコレクタ端子に接続し、芒らに目ＩＩ配の第ｌ
、第２のｌ’Ｎ）’ トランジスタのエミッタ會併せて
ワードフラス線ＶＣ接続し７ここと孕特伎とする牛υを
体記憶セル。 （２）半導体記憶セルにおいて第ｌ、第２．ｙ３゜第４
のＮＰＮ トランジスタのコレクタ、ベースの谷々ＶＣ
ンヨットキタイオートのアノード、カソード盆接続Ｌ７
ここと葡府徴とし１こ特に１″紬＊の範囲第１項記載の
半導体記憶セル３゜ （３）第１．第２．第３．第４のｔｑＰＮ形パイポーラ
トランシスクと、第ｌ、第２のＰＮＰ形バイボーラド２
ンジスクと第ｌ、第２の抵抗と４俯え、目’ＪＮ已の第
ｌ、第３のｒＪＰＮトラ／シスタのベース相互、コレタ
タ相、！ｉ＋ｃ奄しく的に接続し、こｎ？！：谷々４４
１のベース端士、第１のコレクタ端子とし、又前記り第
２．第４のＮＰＮ）ランジスタのベース相互、コレタタ
相互ｒ′屯気的に接続し、こｆ［ケ谷々第２のベース端
士、第２のコレクタ端子とじ、前記の第ｌのベース躊子
と第２のコレクタ端す、第２のベースシー士と第ｌのコ
レクタ端士欠接続し、芒らＶ（前記の第１゜第２のＮ）
’Ｎ トランジスタのエミッターｘｇ＋ぜてワードマイ
ナス線に？＆絖し、前記の第３１第４のＮＰＮトランジ
スタの工くツタ【谷々第１゜第２のヒツト線に接続し、
さらしこ前記の第ｌ。 淘ろ２のＰＮＰ トランジスタのコレクタ端子りｉ己の
第ｌ、第２のコレクン端すに接続（７、さらに前西己の
第ｌ、第２のＰＮＰトフンジスタのベースケ、各々前す
己の第２．第１のコレクタ端子に接わ１６シ、ちらにＭ
！Ｉ Ｎ己の第ｌ、第２のＰＮＰ ）ランシスタのエミ
ッタ欠、谷々前記の第１．第２の抵抗ｒ介してソートプ
ラス緑に接続し１こことケ相似とする半纏１杢ｉ己１急
セル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58035748A JPS59162693A (ja) | 1983-03-07 | 1983-03-07 | 半導体記憶セル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58035748A JPS59162693A (ja) | 1983-03-07 | 1983-03-07 | 半導体記憶セル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59162693A true JPS59162693A (ja) | 1984-09-13 |
Family
ID=12450437
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58035748A Pending JPS59162693A (ja) | 1983-03-07 | 1983-03-07 | 半導体記憶セル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59162693A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5383153A (en) * | 1991-10-15 | 1995-01-17 | Nec Corporation | Semiconductor memory device with flash-clear function |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58127368A (ja) * | 1982-01-18 | 1983-07-29 | フエアチアイルド・カメラ・アンド・インストルメント・コ−ポレ−シヨン | 高集積度ｒａｍ用のイオン注入したメモリセル |
| JPS5917097B2 (ja) * | 1977-09-02 | 1984-04-19 | 恭光 田村 | トロポロン誘導体の製造方法 |
-
1983
- 1983-03-07 JP JP58035748A patent/JPS59162693A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5917097B2 (ja) * | 1977-09-02 | 1984-04-19 | 恭光 田村 | トロポロン誘導体の製造方法 |
| JPS58127368A (ja) * | 1982-01-18 | 1983-07-29 | フエアチアイルド・カメラ・アンド・インストルメント・コ−ポレ−シヨン | 高集積度ｒａｍ用のイオン注入したメモリセル |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5383153A (en) * | 1991-10-15 | 1995-01-17 | Nec Corporation | Semiconductor memory device with flash-clear function |
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